JP2000068967A - 多重化装置における試験用回路 - Google Patents
多重化装置における試験用回路Info
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Abstract
(57)【要約】
【課題】試験信号生成部と試験信号検出部を非試験時自
己監視することが出来る多重化装置の試験用回路を提供
することを目的とする。 【解決手段】装置Ａにおける多重化装置の伝送路側の機
能である多重分離部１と、速度変換を行うＥＳと、フレ
ーム同期ビットを挿入するフレームＩＮＳと、伝送路側
から送られてきた受信信号からフレーム同期ビットを検
出するフレームＤＥＴと、速度変換を行うＥＳとを備え
たインターフェース回路１４と、試験用パターンを生成
する試験信号生成部１５と、試験信号生成部１５を伝送
路側に接続するか自局にて折り返すかを選択する切替器
１６と、試験用パターンの誤り検出を行う試験信号検出
部１７と、試験信号検出部１７を伝送路側に接続するか
自局にて折り返すかを選択する切替器１８と、試験信号
検出部１８の動作クロックを切り替えるクロック切替部
１９と、装置Ａに対向する装置Ｂからなる多重化装置１
１とにより構成する。
己監視することが出来る多重化装置の試験用回路を提供
することを目的とする。 【解決手段】装置Ａにおける多重化装置の伝送路側の機
能である多重分離部１と、速度変換を行うＥＳと、フレ
ーム同期ビットを挿入するフレームＩＮＳと、伝送路側
から送られてきた受信信号からフレーム同期ビットを検
出するフレームＤＥＴと、速度変換を行うＥＳとを備え
たインターフェース回路１４と、試験用パターンを生成
する試験信号生成部１５と、試験信号生成部１５を伝送
路側に接続するか自局にて折り返すかを選択する切替器
１６と、試験用パターンの誤り検出を行う試験信号検出
部１７と、試験信号検出部１７を伝送路側に接続するか
自局にて折り返すかを選択する切替器１８と、試験信号
検出部１８の動作クロックを切り替えるクロック切替部
１９と、装置Ａに対向する装置Ｂからなる多重化装置１
１とにより構成する。
Description
【０００１】
【発明の属する技術分野】本発明は多重化装置における
試験用回路に関し、特に伝送路を介して対向する多重化
装置間において折り返し試験を行う多重化装置における
試験用回路に関する。
試験用回路に関し、特に伝送路を介して対向する多重化
装置間において折り返し試験を行う多重化装置における
試験用回路に関する。
【０００２】
【従来の技術】多重化装置の運用にあたって、障害が発
生した時に障害探索をいかに早く行えるかは重要な課題
であり、そのために各種の試験方式が考えられている。
図５は従来の多重化装置における試験用回路の構成を示
す図である。同図において試験用回路は、装置Ａにおけ
る多重化装置の伝送路側の機能である多重分離部１及び
インターフェース回路２とにより構成される。インター
フェース回路２は、速度変換を行うＥＳ（エラスティッ
クストア）３と、フレーム同期ビットを挿入するフレー
ムＩＮＳ４と、試験用パターンを生成する試験信号生成
部５と、試験信号生成部５を伝送路側に接続するか自局
にて折り返すかを選択する切替器６と、伝送路側から送
られてきた受信信号からフレーム同期ビットを検出する
フレームＤＥＴ７と、速度変換を行うＥＳ８と、試験用
パターンの誤り検出を行う試験信号検出部９と、試験信
号検出部９を伝送路側に接続するか自局にて折り返すか
を選択する切替器１０と、装置Ａに対向する装置Ｂから
なる多重化装置１１とにより構成する。
生した時に障害探索をいかに早く行えるかは重要な課題
であり、そのために各種の試験方式が考えられている。
図５は従来の多重化装置における試験用回路の構成を示
す図である。同図において試験用回路は、装置Ａにおけ
る多重化装置の伝送路側の機能である多重分離部１及び
インターフェース回路２とにより構成される。インター
フェース回路２は、速度変換を行うＥＳ（エラスティッ
クストア）３と、フレーム同期ビットを挿入するフレー
ムＩＮＳ４と、試験用パターンを生成する試験信号生成
部５と、試験信号生成部５を伝送路側に接続するか自局
にて折り返すかを選択する切替器６と、伝送路側から送
られてきた受信信号からフレーム同期ビットを検出する
フレームＤＥＴ７と、速度変換を行うＥＳ８と、試験用
パターンの誤り検出を行う試験信号検出部９と、試験信
号検出部９を伝送路側に接続するか自局にて折り返すか
を選択する切替器１０と、装置Ａに対向する装置Ｂから
なる多重化装置１１とにより構成する。
【０００３】図５の動作を説明すると、装置Ａの送信側
において、多重分離部１より多重分離側速度Ｖ２により
バースト的に送信されてくる送信信号は、ＥＳ３に多重
分離側速度Ｖ２のクロックにより書き込まれる。次に、
送信信号はＥＳ３より伝送路側速度Ｖ１のクロックによ
り読み出すことで速度変換し、さらにフレームＩＮＳ４
により送信信号に同期をとるためのフレーム同期ビット
を付加した後、伝送路側に出力される。受信側において
は、伝送路より受信した受信信号は、フレームＤＥＴ７
によりフレーム同期ビットの抽出を行った後、伝送路側
速度Ｖ１のクロックによりＥＳ８に書き込まれる。書き
込まれた受信信号は、多重分離側速度Ｖ２のクロックに
よりバースト的に読み出され多重分離部１に入力する。
一方、試験信号生成部５と試験信号検出部９は、通常時
は試験用回路の信頼性を高めるため、切替器６及び切替
器１０の接点ｂを経由して折り返し接続し、夫々の機能
を常時自己監視をしている。試験時には、切替器６及び
切替器１０の接点をａに切り替え、試験信号生成部５と
試験信号検出部９を伝送路側に接続する。試験信号生成
部５においては、符号誤り検出用のＰＮパターン信号を
生成し、主信号に挿入する。挿入されたＰＮパターン信
号は、フレームＩＮＳ４によりフレーム同期ビットを付
加した後、伝送路に出力される。対向する装置Ｂである
多重化装置１１では、伝送路側において伝送路の折り返
し接続を行ない、受信したＰＮパターン信号は、装置Ａ
に送出される。装置Ａにおいて、伝送路より受信したＰ
Ｎパターン信号は、フレームＤＥＴ７によりフレーム同
期ビットの抽出を行った後、試験信号検出部９に入力す
る。試験信号検出部９においては、受信したＰＮパター
ン信号の同期を確立してから符号誤り検出を行なうこと
により伝送路側の試験を行う。
において、多重分離部１より多重分離側速度Ｖ２により
バースト的に送信されてくる送信信号は、ＥＳ３に多重
分離側速度Ｖ２のクロックにより書き込まれる。次に、
送信信号はＥＳ３より伝送路側速度Ｖ１のクロックによ
り読み出すことで速度変換し、さらにフレームＩＮＳ４
により送信信号に同期をとるためのフレーム同期ビット
を付加した後、伝送路側に出力される。受信側において
は、伝送路より受信した受信信号は、フレームＤＥＴ７
によりフレーム同期ビットの抽出を行った後、伝送路側
速度Ｖ１のクロックによりＥＳ８に書き込まれる。書き
込まれた受信信号は、多重分離側速度Ｖ２のクロックに
よりバースト的に読み出され多重分離部１に入力する。
一方、試験信号生成部５と試験信号検出部９は、通常時
は試験用回路の信頼性を高めるため、切替器６及び切替
器１０の接点ｂを経由して折り返し接続し、夫々の機能
を常時自己監視をしている。試験時には、切替器６及び
切替器１０の接点をａに切り替え、試験信号生成部５と
試験信号検出部９を伝送路側に接続する。試験信号生成
部５においては、符号誤り検出用のＰＮパターン信号を
生成し、主信号に挿入する。挿入されたＰＮパターン信
号は、フレームＩＮＳ４によりフレーム同期ビットを付
加した後、伝送路に出力される。対向する装置Ｂである
多重化装置１１では、伝送路側において伝送路の折り返
し接続を行ない、受信したＰＮパターン信号は、装置Ａ
に送出される。装置Ａにおいて、伝送路より受信したＰ
Ｎパターン信号は、フレームＤＥＴ７によりフレーム同
期ビットの抽出を行った後、試験信号検出部９に入力す
る。試験信号検出部９においては、受信したＰＮパター
ン信号の同期を確立してから符号誤り検出を行なうこと
により伝送路側の試験を行う。
【０００４】
【発明が解決しようとする課題】多重化装置に採用され
ているインターフェース回路部は、汎用的に使用され、
コストも廉価な集積回路（ＬＳＩ）を使用することが多
い。図６はインターフェース回路部を集積回路により構
成した多重化装置における試験用回路の構成を示す図で
ある。同図に示す如く集積回路は、試験機能を含まずメ
イン機能のみで構成される。そのため、試験信号生成部
１２と試験信号検出部１３を、集積回路よりなるインタ
ーフェース回路１４に外付けして使用する。図６の動作
を試験時について説明すると、多重分離部から出力され
る送信信号に試験信号生成部１２にて生成したＰＮパタ
ーン信号を挿入し、多重分離側速度Ｖ２のクロックによ
りインターフェース回路１４のＥＳに書き込み、さらに
伝送路側速度Ｖ１のクロックにより読み出した後フレー
ム同期ビットを付加して伝送路に送出する。一方受信側
においては、伝送路から受信した伝送路側速度Ｖ１の受
信信号を試験信号検出器１３に入力し、同期を確立した
後ＰＮパターンによる符号誤りの検出を行う。
ているインターフェース回路部は、汎用的に使用され、
コストも廉価な集積回路（ＬＳＩ）を使用することが多
い。図６はインターフェース回路部を集積回路により構
成した多重化装置における試験用回路の構成を示す図で
ある。同図に示す如く集積回路は、試験機能を含まずメ
イン機能のみで構成される。そのため、試験信号生成部
１２と試験信号検出部１３を、集積回路よりなるインタ
ーフェース回路１４に外付けして使用する。図６の動作
を試験時について説明すると、多重分離部から出力され
る送信信号に試験信号生成部１２にて生成したＰＮパタ
ーン信号を挿入し、多重分離側速度Ｖ２のクロックによ
りインターフェース回路１４のＥＳに書き込み、さらに
伝送路側速度Ｖ１のクロックにより読み出した後フレー
ム同期ビットを付加して伝送路に送出する。一方受信側
においては、伝送路から受信した伝送路側速度Ｖ１の受
信信号を試験信号検出器１３に入力し、同期を確立した
後ＰＮパターンによる符号誤りの検出を行う。
【０００５】しかしながら、試験信号生成部と試験信号
検出部は前述したように、高い信頼性を要求するため常
時折り返し接続を行ない夫々の機能の自己監視を行って
いる。図６に示す構成図によれば、試験信号生成部と試
験信号検出部の動作速度が異なるため、非試験時に両者
を折り返し接続して自己監視することが出来ない。本発
明は、上述したような従来の多重化装置における試験用
回路の問題を解決するためになされたものであって、イ
ンターフェース回路に廉価な集積回路を使用した場合で
あっても、試験信号生成部と試験信号検出部を非試験時
自己監視することが出来る多重化装置の試験用回路を提
供することを目的とする。
検出部は前述したように、高い信頼性を要求するため常
時折り返し接続を行ない夫々の機能の自己監視を行って
いる。図６に示す構成図によれば、試験信号生成部と試
験信号検出部の動作速度が異なるため、非試験時に両者
を折り返し接続して自己監視することが出来ない。本発
明は、上述したような従来の多重化装置における試験用
回路の問題を解決するためになされたものであって、イ
ンターフェース回路に廉価な集積回路を使用した場合で
あっても、試験信号生成部と試験信号検出部を非試験時
自己監視することが出来る多重化装置の試験用回路を提
供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る多重化装置における試験用回路は以下の
構成をとる。対向する多重化装置において折り返し接続
を行い伝送路を介した多重化装置間の障害探査を行うた
めの試験方法において、通話路を多重及び分離する多重
分離部と、前記多重分離部の送信信号を速度変換しフレ
ーム同期ビットを付加し伝送路に出力すると共に伝送路
より入力した受信信号のフレーム同期ビットを抽出する
と共に速度変換し前記多重分離部へ出力するインターフ
ェース回路とを備えた多重化装置の低次群側回路に対
し、試験用パターン信号を生成する試験信号生成部と試
験用パターン信号の受信符号誤りを検出する試験信号検
出部と、前記試験信号生成部の出力信号を装置側に出力
するか或いは前記試験信号検出部へ直接折り返し接続し
出力するかを選択する第一の切替部と、前記試験信号検
出部への入力を装置側からの入力信号とするか或いは前
記試験信号生成部から直接折り返し接続し入力信号とす
るかを選択する第二の切替器とを付加した試験用回路
に、前記試験信号検出部の動作クロックを切り替えるク
ロック切替器を設けることにより、試験信号生成部と試
験信号検出部の動作速度が異なる場合であっても、非試
験時に両者を折り返し接続して自己監視することが出来
るように構成する。
に本発明に係る多重化装置における試験用回路は以下の
構成をとる。対向する多重化装置において折り返し接続
を行い伝送路を介した多重化装置間の障害探査を行うた
めの試験方法において、通話路を多重及び分離する多重
分離部と、前記多重分離部の送信信号を速度変換しフレ
ーム同期ビットを付加し伝送路に出力すると共に伝送路
より入力した受信信号のフレーム同期ビットを抽出する
と共に速度変換し前記多重分離部へ出力するインターフ
ェース回路とを備えた多重化装置の低次群側回路に対
し、試験用パターン信号を生成する試験信号生成部と試
験用パターン信号の受信符号誤りを検出する試験信号検
出部と、前記試験信号生成部の出力信号を装置側に出力
するか或いは前記試験信号検出部へ直接折り返し接続し
出力するかを選択する第一の切替部と、前記試験信号検
出部への入力を装置側からの入力信号とするか或いは前
記試験信号生成部から直接折り返し接続し入力信号とす
るかを選択する第二の切替器とを付加した試験用回路
に、前記試験信号検出部の動作クロックを切り替えるク
ロック切替器を設けることにより、試験信号生成部と試
験信号検出部の動作速度が異なる場合であっても、非試
験時に両者を折り返し接続して自己監視することが出来
るように構成する。
【０００７】
【発明の実施の形態】以下、図示した実施例に基づいて
本発明を詳細に説明する。図１は、本発明による多重化
装置における試験用回路の一実施例を示す構成図であ
り、図２は、多重分離側及び伝送路側の信号を構成する
フレームフォーマットを示す図を、図３は、試験信号生
成部において使用するＰＮパターン発生器の一実施例を
示す構成図を、図４は、本発明による試験信号検出部の
一実施例を示す構成図を夫々示す。図１において多重化
装置における試験用回路は、装置Ａにおける多重化装置
の伝送路側の機能である多重分離部１と、速度変換を行
うＥＳと、フレーム同期ビットを挿入するフレームＩＮ
Ｓと、伝送路側から送られてきた受信信号からフレーム
同期ビットを検出するフレームＤＥＴと、速度変換を行
うＥＳとを備えたインターフェース回路１４と、試験用
パターンを生成する試験信号生成部１５と、試験信号生
成部１５を伝送路側に接続するか自局にて折り返すかを
選択する切替器１６と、試験用パターンの誤り検出を行
う試験信号検出部１７と、試験信号検出部１７を伝送路
側に接続するか自局にて折り返すかを選択する切替器１
８と、試験信号検出部１８の動作クロックを切り替える
クロック切替部１９と、装置Ａに対向する装置Ｂからな
る多重化装置１１とにより構成する。
本発明を詳細に説明する。図１は、本発明による多重化
装置における試験用回路の一実施例を示す構成図であ
り、図２は、多重分離側及び伝送路側の信号を構成する
フレームフォーマットを示す図を、図３は、試験信号生
成部において使用するＰＮパターン発生器の一実施例を
示す構成図を、図４は、本発明による試験信号検出部の
一実施例を示す構成図を夫々示す。図１において多重化
装置における試験用回路は、装置Ａにおける多重化装置
の伝送路側の機能である多重分離部１と、速度変換を行
うＥＳと、フレーム同期ビットを挿入するフレームＩＮ
Ｓと、伝送路側から送られてきた受信信号からフレーム
同期ビットを検出するフレームＤＥＴと、速度変換を行
うＥＳとを備えたインターフェース回路１４と、試験用
パターンを生成する試験信号生成部１５と、試験信号生
成部１５を伝送路側に接続するか自局にて折り返すかを
選択する切替器１６と、試験用パターンの誤り検出を行
う試験信号検出部１７と、試験信号検出部１７を伝送路
側に接続するか自局にて折り返すかを選択する切替器１
８と、試験信号検出部１８の動作クロックを切り替える
クロック切替部１９と、装置Ａに対向する装置Ｂからな
る多重化装置１１とにより構成する。
【０００８】図１の動作を説明すると、装置Ａの送信側
において、多重分離部１より多重分離側速度Ｖ２により
バースト的に送信されてくる送信信号は、インターフェ
ース回路１４のＥＳに多重分離側速度Ｖ２のクロックに
より書き込まれる。その送信信号のフレームフォーマッ
トを図２の（ａ）に示す。図に示すように送信信号は、
６．３Ｍｂ／ｓの伝送速度により、８ビットからなるタ
イムスロットの４タイムスロット置きにバースト的に送
信される。次に、送信信号はインターフェース回路１４
のＥＳより伝送路側速度Ｖ１のクロックにて読み出すこ
とで速度変換し、さらにフレームＩＮＳにより同期をと
るためのフレーム同期ビットを付加した後、伝送路側に
出力される。図２の（ｂ）に伝送路に出力する送信信号
のフレームフォーマットを示す。図に示すように送信信
号は、１．５Ｍｂ／ｓの伝送速度により１ビットからな
るＦビットと８ビットからなる２４個のタイムスロット
により構成する。受信側においては、伝送路より受信し
た受信信号は、インターフェース回路１４のフレームＤ
ＥＴによりフレーム同期ビットの抽出を行った後、伝送
路側速度Ｖ１のクロックによりＥＳに書き込まれる。書
き込まれた受信信号は、多重分離側速度Ｖ２のクロック
によりバースト的に読み出され多重分離部１に入力す
る。
において、多重分離部１より多重分離側速度Ｖ２により
バースト的に送信されてくる送信信号は、インターフェ
ース回路１４のＥＳに多重分離側速度Ｖ２のクロックに
より書き込まれる。その送信信号のフレームフォーマッ
トを図２の（ａ）に示す。図に示すように送信信号は、
６．３Ｍｂ／ｓの伝送速度により、８ビットからなるタ
イムスロットの４タイムスロット置きにバースト的に送
信される。次に、送信信号はインターフェース回路１４
のＥＳより伝送路側速度Ｖ１のクロックにて読み出すこ
とで速度変換し、さらにフレームＩＮＳにより同期をと
るためのフレーム同期ビットを付加した後、伝送路側に
出力される。図２の（ｂ）に伝送路に出力する送信信号
のフレームフォーマットを示す。図に示すように送信信
号は、１．５Ｍｂ／ｓの伝送速度により１ビットからな
るＦビットと８ビットからなる２４個のタイムスロット
により構成する。受信側においては、伝送路より受信し
た受信信号は、インターフェース回路１４のフレームＤ
ＥＴによりフレーム同期ビットの抽出を行った後、伝送
路側速度Ｖ１のクロックによりＥＳに書き込まれる。書
き込まれた受信信号は、多重分離側速度Ｖ２のクロック
によりバースト的に読み出され多重分離部１に入力す
る。
【０００９】一方、試験信号生成部１５と試験信号検出
部１７は、通常時は信頼性を高めるため、切替器１６及
び切替器１８の接点ｂを経由して折り返し接続し、夫々
の機能を常時自己監視をしている。この時、試験信号生
成部１５の動作クロックは６．３Ｍｂ／ｓであるため、
試験信号検出部のクロックも同様にクロック切替部１９
を切り替えて６．３Ｍｂ／ｓとなるように設定する。試
験信号生成部１５においては、ＰＮパターン信号を生成
し、試験信号検出部１７に入力する。試験信号検出器で
は、ＰＮパターン信号の同期を確立してから符号の誤り
を検出し、エラーカウントを行ないカウント値を出力す
る。尚、ＰＮパターン信号の発生器と試験信号検出部１
７の詳細については後述する。
部１７は、通常時は信頼性を高めるため、切替器１６及
び切替器１８の接点ｂを経由して折り返し接続し、夫々
の機能を常時自己監視をしている。この時、試験信号生
成部１５の動作クロックは６．３Ｍｂ／ｓであるため、
試験信号検出部のクロックも同様にクロック切替部１９
を切り替えて６．３Ｍｂ／ｓとなるように設定する。試
験信号生成部１５においては、ＰＮパターン信号を生成
し、試験信号検出部１７に入力する。試験信号検出器で
は、ＰＮパターン信号の同期を確立してから符号の誤り
を検出し、エラーカウントを行ないカウント値を出力す
る。尚、ＰＮパターン信号の発生器と試験信号検出部１
７の詳細については後述する。
【００１０】次に、多重化装置の試験時には、切替器１
６及び切替器１８の接点をａに切り替え、試験信号生成
部１５と試験信号検出部１７を伝送路側に接続する。こ
の時、試験信号検出部１７の動作クロックは、伝送路側
速度Ｖ１となりクロック切替部１９を切り替えて１．５
Ｍｂ／ｓとなるように設定する。試験信号生成部１５に
おいては、符号誤り検出用のＰＮパターン信号を生成
し、図２の（ａ）に示す２４個のバースト的なタイムス
ロットＴＳ１からＴＳ２４に挿入する。挿入されたＰＮ
パターン信号は、インターフェース回路１４のＥＳに多
重分離速度Ｖ２のクロックにより書き込まれる。次に、
ＰＮパターン信号は、インターフェース回路１４のＥＳ
より伝送路側速度Ｖ１のクロックにて読み出すことによ
り速度変換し、さらに、インターフェース回路のフレー
ムＩＮＳによりフレーム同期ビットを付加した後、伝送
路に出力する。対向する装置Ｂである多重化装置１１で
は、伝送路側において伝送路の折り返し接続を行ない、
受信したＰＮパターン信号は、装置Ａに送出される。装
置Ａにおいて、伝送路より受信したＰＮパターン信号
は、試験信号検出部に入力し、受信したＰＮパターン信
号の同期を確立してから符号の誤りを検出し、エラーカ
ウントを行ないカウント値を出力する。
６及び切替器１８の接点をａに切り替え、試験信号生成
部１５と試験信号検出部１７を伝送路側に接続する。こ
の時、試験信号検出部１７の動作クロックは、伝送路側
速度Ｖ１となりクロック切替部１９を切り替えて１．５
Ｍｂ／ｓとなるように設定する。試験信号生成部１５に
おいては、符号誤り検出用のＰＮパターン信号を生成
し、図２の（ａ）に示す２４個のバースト的なタイムス
ロットＴＳ１からＴＳ２４に挿入する。挿入されたＰＮ
パターン信号は、インターフェース回路１４のＥＳに多
重分離速度Ｖ２のクロックにより書き込まれる。次に、
ＰＮパターン信号は、インターフェース回路１４のＥＳ
より伝送路側速度Ｖ１のクロックにて読み出すことによ
り速度変換し、さらに、インターフェース回路のフレー
ムＩＮＳによりフレーム同期ビットを付加した後、伝送
路に出力する。対向する装置Ｂである多重化装置１１で
は、伝送路側において伝送路の折り返し接続を行ない、
受信したＰＮパターン信号は、装置Ａに送出される。装
置Ａにおいて、伝送路より受信したＰＮパターン信号
は、試験信号検出部に入力し、受信したＰＮパターン信
号の同期を確立してから符号の誤りを検出し、エラーカ
ウントを行ないカウント値を出力する。
【００１１】図３は試験信号生成部を構成するＰＮパタ
ーン発生器の一例を示す図である。その動作を説明する
と、ＰＮパターン発生器の構成は２〜ｎ次のものまで各
種可能であるが、ここではｎ＝１１の場合について説明
する。ＰＮパターン発生器は、１１段からなるシフトレ
ジスタ２０と排他的論理和回路２１とを含む。ＰＮパタ
ーン発生器は１と０をランダムに組み合わせたパルス列
発生器で、構成するシフトレジスタの段数によりその発
生する擬似ランダムパターンと該パターンの繰り返し周
期が決定される。一般にｎ段のシフトレジスタを使用し
たときの繰り返しビット数は２n−１となる。そこで本
例に当てはめると、２11−１で２０４７ビットの周期で
擬似ランダムパターンが繰り返される。なお排他的論理
和とは、入力ＡとＢに対して出力ＹはＹ＝Ｂ＋Ａ、即ち
二つの入力レベルが一致すると出力がロウになるよう機
能するものである。
ーン発生器の一例を示す図である。その動作を説明する
と、ＰＮパターン発生器の構成は２〜ｎ次のものまで各
種可能であるが、ここではｎ＝１１の場合について説明
する。ＰＮパターン発生器は、１１段からなるシフトレ
ジスタ２０と排他的論理和回路２１とを含む。ＰＮパタ
ーン発生器は１と０をランダムに組み合わせたパルス列
発生器で、構成するシフトレジスタの段数によりその発
生する擬似ランダムパターンと該パターンの繰り返し周
期が決定される。一般にｎ段のシフトレジスタを使用し
たときの繰り返しビット数は２n−１となる。そこで本
例に当てはめると、２11−１で２０４７ビットの周期で
擬似ランダムパターンが繰り返される。なお排他的論理
和とは、入力ＡとＢに対して出力ＹはＹ＝Ｂ＋Ａ、即ち
二つの入力レベルが一致すると出力がロウになるよう機
能するものである。
【００１２】図４の本発明による試験信号検出部の一実
施例を示す構成図を説明する。試験信号検出部は、エラ
ーチェック用のＰＮパターンを生成するチェック用ジェ
ネレータ２２と、チェック用ジェネレータ２２の動作条
件を選択するＳＥＬ２３と、受信したＰＮパターン信号
のエラーチェックを行うＰＮＣＨＫ２４と、同期の引込
みと外れを決定する同期保護カウンタ２５と、エラービ
ット数をカウントするＰＮＥＲＲカウンタ２６とにより
構成する。次に、動作を説明すると、チェック用ジェネ
レータ２２は試験信号生成部において生成するＰＮパタ
ーン信号と同等のＰＮパターン信号を出力する性能を持
ち、受信するＰＮパターン信号と比較するための基準信
号を出力する。又、チェック用ジェネレータ２２は、初
期においては受信するＰＮパターン信号に従ってＰＮパ
ターン信号を生成し、同期が引込まれた後はＳＥＬ２３
の設定により自走する。ＰＮＣＨＫ２４においては、生
成されたチェック用のＰＮパターン信号と受信するＰＮ
パターン信号とを比較し、符号誤りを検出する。検出し
た結果を同期保護用カウンタ２５に入力し、同期の引込
み又は同期はずれかを判定する。一方、ＰＮＥＲＲカウ
ンタ２６は、ＰＮＣＨＫ２４のエラー出力数をカウント
し積算していく。
施例を示す構成図を説明する。試験信号検出部は、エラ
ーチェック用のＰＮパターンを生成するチェック用ジェ
ネレータ２２と、チェック用ジェネレータ２２の動作条
件を選択するＳＥＬ２３と、受信したＰＮパターン信号
のエラーチェックを行うＰＮＣＨＫ２４と、同期の引込
みと外れを決定する同期保護カウンタ２５と、エラービ
ット数をカウントするＰＮＥＲＲカウンタ２６とにより
構成する。次に、動作を説明すると、チェック用ジェネ
レータ２２は試験信号生成部において生成するＰＮパタ
ーン信号と同等のＰＮパターン信号を出力する性能を持
ち、受信するＰＮパターン信号と比較するための基準信
号を出力する。又、チェック用ジェネレータ２２は、初
期においては受信するＰＮパターン信号に従ってＰＮパ
ターン信号を生成し、同期が引込まれた後はＳＥＬ２３
の設定により自走する。ＰＮＣＨＫ２４においては、生
成されたチェック用のＰＮパターン信号と受信するＰＮ
パターン信号とを比較し、符号誤りを検出する。検出し
た結果を同期保護用カウンタ２５に入力し、同期の引込
み又は同期はずれかを判定する。一方、ＰＮＥＲＲカウ
ンタ２６は、ＰＮＣＨＫ２４のエラー出力数をカウント
し積算していく。
【００１３】
【発明の効果】本発明は上述したように、試験信号生成
部と試験信号検出部の動作速度が異なるため、非試験時
に両者を折り返し接続して自己監視することが出来ない
場合に、簡単なクロック切替部を付加するのみで自己監
視が実現出来、高い信頼性を要求される試験用回路にお
いて、大きな効果を発揮することが可能である。
部と試験信号検出部の動作速度が異なるため、非試験時
に両者を折り返し接続して自己監視することが出来ない
場合に、簡単なクロック切替部を付加するのみで自己監
視が実現出来、高い信頼性を要求される試験用回路にお
いて、大きな効果を発揮することが可能である。
【図１】本発明による多重化装置における試験用回路の
一実施例を示す構成図である。
一実施例を示す構成図である。
【図２】多重分離側及び伝送路側の信号を構成するフレ
ームフォーマットを示す図である。
ームフォーマットを示す図である。
【図３】試験信号生成部において使用するＰＮパターン
発生器の一実施例を示す構成図である。
発生器の一実施例を示す構成図である。
【図４】本発明による試験信号検出部の一実施例を示す
構成図である。
構成図である。
【図５】従来の多重化装置における試験用回路の構成を
示す図である。
示す図である。
【図６】インターフェース回路部を集積回路により構成
した多重化装置における試験用回路の構成を示す図であ
る。
した多重化装置における試験用回路の構成を示す図であ
る。
１・・多重分離部、 ２・・インターフェース回路、
３・・ＥＳ、 ４・・フレームＩＮＳ、 ５・・試験信
号生成部、 ６・・切替器、 ７・・フレームＤＥＴ、
８・・ＥＳ、 ９・・試験信号検出部、 １０・・切
替器、 １１・・多重化装置、 １２・・試験信号生成
部、 １３・・試験信号検出部、 １４・・インターフ
ェース回路、 １５・・試験信号生成部、 １６・・切
替器、１７・・試験信号検出部、 １８・・切替器、
１９・・クロック切替部、 ２０・・シフトレジスタ、
２１・・排他的論理和、 ２２・・チェック用ジェネ
レータ、２３・・ＳＥＬ、 ２４・・ＰＮＣＨＫ、 ２
５・・同期保護カウンタ、２６・・ＰＮＥＲＲカウンタ
３・・ＥＳ、 ４・・フレームＩＮＳ、 ５・・試験信
号生成部、 ６・・切替器、 ７・・フレームＤＥＴ、
８・・ＥＳ、 ９・・試験信号検出部、 １０・・切
替器、 １１・・多重化装置、 １２・・試験信号生成
部、 １３・・試験信号検出部、 １４・・インターフ
ェース回路、 １５・・試験信号生成部、 １６・・切
替器、１７・・試験信号検出部、 １８・・切替器、
１９・・クロック切替部、 ２０・・シフトレジスタ、
２１・・排他的論理和、 ２２・・チェック用ジェネ
レータ、２３・・ＳＥＬ、 ２４・・ＰＮＣＨＫ、 ２
５・・同期保護カウンタ、２６・・ＰＮＥＲＲカウンタ
Claims (1)
- 【請求項１】対向する多重化装置において折り返し接続
を行い伝送路を介した多重化装置間の障害探査を行うた
めの試験方法において、 通話路を多重及び分離する多重分離部と、前記多重分離
部の送信信号を速度変換した後フレーム同期ビットを付
加し伝送路に出力すると共に伝送路より入力した受信信
号のフレーム同期ビットを抽出した後速度変換し前記多
重分離部へ出力するインターフェース回路とを備えた多
重化装置の低次群側回路に対し、試験用パターン信号を
生成する試験信号生成部と試験用パターン信号の受信符
号誤りを検出する試験信号検出部と、前記試験信号生成
部の出力信号を装置側に出力するか或いは前記試験信号
検出部へ直接折り返し接続し出力するかを選択する第一
の切替部と、前記試験信号検出部への入力を装置側から
の入力信号とするか或いは前記試験信号生成部から直接
折り返し接続し入力信号とするかを選択する第二の切替
器とを付加した試験用回路に、前記試験信号検出部の動
作クロックを切り替えるクロック切替器を設けることに
より、試験信号生成部と試験信号検出部の動作速度が異
なる場合であっても、非試験時に両者を折り返し接続し
て自己監視することが出来るようにしたことを特長とす
る多重化装置における試験用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240364A JP2000068967A (ja) | 1998-08-26 | 1998-08-26 | 多重化装置における試験用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240364A JP2000068967A (ja) | 1998-08-26 | 1998-08-26 | 多重化装置における試験用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068967A true JP2000068967A (ja) | 2000-03-03 |
Family
ID=17058403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10240364A Pending JP2000068967A (ja) | 1998-08-26 | 1998-08-26 | 多重化装置における試験用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068967A (ja) |
-
1998
- 1998-08-26 JP JP10240364A patent/JP2000068967A/ja active Pending
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|---|---|---|---|
| A711 | Notification of change in applicant |
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