JP2000068443A - 積層型半導体装置のスタック構造 - Google Patents
積層型半導体装置のスタック構造Info
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Abstract
(57)【要約】
【課題】 本発明は、信号伝搬経路長を等しくして、安
定した動作を確保することのできる積層型半導体装置の
スタック構造を提供することを目的とする。 【解決手段】 ベアチップ１を第１のインターポーザ２
の一面に搭載してシングルモジュールを形成し、このシ
ングルモジュールを、前記第１のインターポーザの両側
部に接続される外部端子４によって第２のインターポー
ザ２’の両面に搭載し、この第２のインターポーザの両
側部に接続される外部端子４’を介してマザーボード６
に搭載可能としたことを特徴とする。
定した動作を確保することのできる積層型半導体装置の
スタック構造を提供することを目的とする。 【解決手段】 ベアチップ１を第１のインターポーザ２
の一面に搭載してシングルモジュールを形成し、このシ
ングルモジュールを、前記第１のインターポーザの両側
部に接続される外部端子４によって第２のインターポー
ザ２’の両面に搭載し、この第２のインターポーザの両
側部に接続される外部端子４’を介してマザーボード６
に搭載可能としたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のベアチップ
を多層状に実装して構成される積層型半導体装置のスタ
ック構造に関するものである。
を多層状に実装して構成される積層型半導体装置のスタ
ック構造に関するものである。
【０００２】
【従来の技術】積層型半導体素子のスタック構造の一構
造例を、図１２ないし図１４に示す。従来は、ベアチッ
プ１をインターポーザ２の一面にチップ入出力端子３を
介して搭載したシングルモジュールを、インターポーザ
２の両側部に設けたパッド５間を外部端子４を介して多
層状に接続した単純な積層体であり、この従来例におけ
るマザーボード６からの信号は、図１４に示すように、
各段のシングルモジュールでその段以上の信号と分配さ
れている。
造例を、図１２ないし図１４に示す。従来は、ベアチッ
プ１をインターポーザ２の一面にチップ入出力端子３を
介して搭載したシングルモジュールを、インターポーザ
２の両側部に設けたパッド５間を外部端子４を介して多
層状に接続した単純な積層体であり、この従来例におけ
るマザーボード６からの信号は、図１４に示すように、
各段のシングルモジュールでその段以上の信号と分配さ
れている。
【０００３】
【発明が解決しようとする課題】ところで、このような
従来の技術においては、各シングルモジュールの上下段
で信号伝搬経路長が違っていることから、どうしても上
下段でタイミングのズレが生じていた。これを解消する
ために、下段用インターポーザ２の配線に冗長パターン
を追加して等価的に配線長を上段と同一にする事も可能
だが、配線パターンと外部端子の特性インピーダンスの
相違からその冗長配線長の決定は困難であった。また、
シングルモジュールの全段共通な信号の場合、配線経路
長の違いによって各段からの反射の位相がずれ、それが
複雑に影響しあって誤動作を起こしかねない波形になる
ことがあった。ここで、１０ｃｍ前後の配線モデルを使
って非等長配線による波形の歪みを、簡易的にシミュレ
ーションした結果、図１５に示すように、ＩＣの入力端
子を想定した２つの測定ポイントでは信号のタイミング
が全く違い、そして矩形波を入力したにも関わらず最終
段ではＩＣの誤動作を起こしかねない程にまで波形が歪
んでいるのがわかる。
従来の技術においては、各シングルモジュールの上下段
で信号伝搬経路長が違っていることから、どうしても上
下段でタイミングのズレが生じていた。これを解消する
ために、下段用インターポーザ２の配線に冗長パターン
を追加して等価的に配線長を上段と同一にする事も可能
だが、配線パターンと外部端子の特性インピーダンスの
相違からその冗長配線長の決定は困難であった。また、
シングルモジュールの全段共通な信号の場合、配線経路
長の違いによって各段からの反射の位相がずれ、それが
複雑に影響しあって誤動作を起こしかねない波形になる
ことがあった。ここで、１０ｃｍ前後の配線モデルを使
って非等長配線による波形の歪みを、簡易的にシミュレ
ーションした結果、図１５に示すように、ＩＣの入力端
子を想定した２つの測定ポイントでは信号のタイミング
が全く違い、そして矩形波を入力したにも関わらず最終
段ではＩＣの誤動作を起こしかねない程にまで波形が歪
んでいるのがわかる。
【０００４】本発明は、このような従来の問題点に鑑み
てなされたもので、信号伝搬経路長を等しくして、安定
した動作を確保することのできる積層型半導体装置のス
タック構造を提供することを目的とする。
てなされたもので、信号伝搬経路長を等しくして、安定
した動作を確保することのできる積層型半導体装置のス
タック構造を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の請求項１に記載
の積層型半導体装置のスタック構造は、前述した目的を
達成するために、ベアチップを第１のインターポーザの
一面に搭載してシングルモジュールを形成し、このシン
グルモジュールを、前記第１のインターポーザの両側部
に接続される外部端子によって第２のインターポーザの
両面に搭載し、この第２のインターポーザの両側部に接
続される外部端子を介してマザーボードに搭載可能とし
たことを特徴とする。本発明の請求項２に記載の積層型
半導体装置のスタック構造は、ベアチップを、インター
ポーザの両面に搭載してシングルモジュールを形成し、
このシングルモジュールを、前記インターポーザの両側
部に接続される外部端子を介してマザーボードに搭載可
能としたことを特徴とする。本発明の請求項３に記載の
積層型半導体装置のスタック構造は、ベアチップを、第
１のインターポーザの両面に搭載してシングルモジュー
ルを形成し、このシングルモジュールを、前記第１のイ
ンターポーザの両側部に接続される外部端子を介して第
２のインターポーザの両面に搭載し、この第２のインタ
ーポーザの両側部に接続される外部端子を介してマザー
ボードに搭載可能としたことを特徴とする。本発明の請
求項４に記載の積層型半導体装置のスタック構造は、請
求項１ないし請求項３の何れかに記載の前記外部端子
を、前記ベアチップの実装高さ以上の高さに設定したこ
とを特徴とする。また、本発明の請求項５に記載の積層
型半導体装置のスタック構造は、請求項１ないし請求項
４の何れかに記載の前記ベアチップとインターポーザと
を、ベアチップの幅方向中間部において接続してなるこ
とを特徴とする。さらに、本発明の請求項６に記載の積
層型半導体装置のスタック構造は、請求項１ないし請求
項４の何れかに記載の前記ベアチップとインターポーザ
とを、ベアチップの幅方向両側部において接続してなる
ことを特徴とする。
の積層型半導体装置のスタック構造は、前述した目的を
達成するために、ベアチップを第１のインターポーザの
一面に搭載してシングルモジュールを形成し、このシン
グルモジュールを、前記第１のインターポーザの両側部
に接続される外部端子によって第２のインターポーザの
両面に搭載し、この第２のインターポーザの両側部に接
続される外部端子を介してマザーボードに搭載可能とし
たことを特徴とする。本発明の請求項２に記載の積層型
半導体装置のスタック構造は、ベアチップを、インター
ポーザの両面に搭載してシングルモジュールを形成し、
このシングルモジュールを、前記インターポーザの両側
部に接続される外部端子を介してマザーボードに搭載可
能としたことを特徴とする。本発明の請求項３に記載の
積層型半導体装置のスタック構造は、ベアチップを、第
１のインターポーザの両面に搭載してシングルモジュー
ルを形成し、このシングルモジュールを、前記第１のイ
ンターポーザの両側部に接続される外部端子を介して第
２のインターポーザの両面に搭載し、この第２のインタ
ーポーザの両側部に接続される外部端子を介してマザー
ボードに搭載可能としたことを特徴とする。本発明の請
求項４に記載の積層型半導体装置のスタック構造は、請
求項１ないし請求項３の何れかに記載の前記外部端子
を、前記ベアチップの実装高さ以上の高さに設定したこ
とを特徴とする。また、本発明の請求項５に記載の積層
型半導体装置のスタック構造は、請求項１ないし請求項
４の何れかに記載の前記ベアチップとインターポーザと
を、ベアチップの幅方向中間部において接続してなるこ
とを特徴とする。さらに、本発明の請求項６に記載の積
層型半導体装置のスタック構造は、請求項１ないし請求
項４の何れかに記載の前記ベアチップとインターポーザ
とを、ベアチップの幅方向両側部において接続してなる
ことを特徴とする。
【０００６】
【発明の実施の形態】以下、本発明の第１の実施形態を
図１ないし図６に基づいて詳細に説明する。なお、以下
の説明中、従来と共通する部分については同一符号を用
いて説明を簡略化する。
図１ないし図６に基づいて詳細に説明する。なお、以下
の説明中、従来と共通する部分については同一符号を用
いて説明を簡略化する。
【０００７】図１、図２に示す本実施形態は、センター
パッドのベアチップを用いた例を示すもので、ベアチッ
プ１を、第１のインターポーザ２の一面に、ベアチップ
１の幅方向中央に設けられるチップ入出力端子３を介し
て搭載するとともに、第１のインターポーザ２の一面に
パッド５を一体に設けてシングルモジュールを形成し、
このシングルモジュールを、第２のインターポーザ２’
の両面に対向位置させ、各第１のインターポーザ２に形
成されているパッド５と第２のインターポーザ２’に形
成されているパッド５とを外部端子４を介して接続し、
さらに、第２のインターポーザ２’の周辺部の片面に設
置したパッド５’上にマザーボード６との接続の為の外
部端子４’を形成し、この外部端子４’を介して、前記
マザーボード６へ搭載可能とした構成となっている。
パッドのベアチップを用いた例を示すもので、ベアチッ
プ１を、第１のインターポーザ２の一面に、ベアチップ
１の幅方向中央に設けられるチップ入出力端子３を介し
て搭載するとともに、第１のインターポーザ２の一面に
パッド５を一体に設けてシングルモジュールを形成し、
このシングルモジュールを、第２のインターポーザ２’
の両面に対向位置させ、各第１のインターポーザ２に形
成されているパッド５と第２のインターポーザ２’に形
成されているパッド５とを外部端子４を介して接続し、
さらに、第２のインターポーザ２’の周辺部の片面に設
置したパッド５’上にマザーボード６との接続の為の外
部端子４’を形成し、この外部端子４’を介して、前記
マザーボード６へ搭載可能とした構成となっている。
【０００８】外部端子４の径は、ベアチップ１の実装高
さ以上の高さに設定され、また、外部端子４’は、第２
のインターポーザ２’上に搭載したシングルモジュール
の実装高さ以上の高さに設定されており、リフロー等に
よって第２のインターポーザ２’上に形成する。
さ以上の高さに設定され、また、外部端子４’は、第２
のインターポーザ２’上に搭載したシングルモジュール
の実装高さ以上の高さに設定されており、リフロー等に
よって第２のインターポーザ２’上に形成する。
【０００９】図３および図４に前述のシングルモジュー
ルの構成を示す。このシングルモジュールは、ベアチッ
プ１のパッド上に、インターポーザ２との接続の為にチ
ップ入出力端子３を形成し、この入出力端子３によって
ベアチップ１を第１のインターポーザ２に搭載し、この
第１のインターポーザ２の周辺部に設置したパッド５上
にベアチップ１の実装高さより大径の外部端子４を搭載
してなる。このように構成された本実施形態における、
各段別に作成するシングルモジュール用インターポーザ
２の各配線は、各段で同一信号名ならば同一配線長であ
り、さらに異信号名でも全段同一タイミングで入出力す
る必要のある信号についても同一配線長である。
ルの構成を示す。このシングルモジュールは、ベアチッ
プ１のパッド上に、インターポーザ２との接続の為にチ
ップ入出力端子３を形成し、この入出力端子３によって
ベアチップ１を第１のインターポーザ２に搭載し、この
第１のインターポーザ２の周辺部に設置したパッド５上
にベアチップ１の実装高さより大径の外部端子４を搭載
してなる。このように構成された本実施形態における、
各段別に作成するシングルモジュール用インターポーザ
２の各配線は、各段で同一信号名ならば同一配線長であ
り、さらに異信号名でも全段同一タイミングで入出力す
る必要のある信号についても同一配線長である。
【００１０】ついで、本実施形態の実施例の動作につい
て説明すれば、図５に本実施形態構造におけるマザーボ
ード６とスタックモジュール内の各ベアチップ１間の信
号経路を示す。マザーボード６から各シングルモジュー
ルへの全信号は、外部端子４’と第２のインターポーザ
２’上の配線パターンによって第２のインターポーザ
２’上のパッド５に伝わる。したがって、シングルモジ
ュール内全段に共通な信号は第２のインターポーザ２’
上のパッド５まで配線が共通となり、この第２のインタ
ーポーザ２’上のパッド５からその両面に搭載されたシ
ングルモジュールに分かれ、それぞれ第１のインターポ
ーザ２を通ってベアチップ１に信号が伝わる。
て説明すれば、図５に本実施形態構造におけるマザーボ
ード６とスタックモジュール内の各ベアチップ１間の信
号経路を示す。マザーボード６から各シングルモジュー
ルへの全信号は、外部端子４’と第２のインターポーザ
２’上の配線パターンによって第２のインターポーザ
２’上のパッド５に伝わる。したがって、シングルモジ
ュール内全段に共通な信号は第２のインターポーザ２’
上のパッド５まで配線が共通となり、この第２のインタ
ーポーザ２’上のパッド５からその両面に搭載されたシ
ングルモジュールに分かれ、それぞれ第１のインターポ
ーザ２を通ってベアチップ１に信号が伝わる。
【００１１】ここで、第１のインターポーザ２のパッド
５から入出力端子３までの距離が、各シングルモジュー
ル間において等しく設定されていることにより、マザー
ボード６から各ベアチップ１までの信号伝搬経路が等し
く、この結果、同一信号名あるいは同一タイミングが要
求される信号についてはシングルモジュール内における
伝搬遅延差も生じない。また、スタックモジュール内で
起きる反射による波形歪みが小さくなり、その結果異常
電位が生じ難くなって誤動作が起きにくくなる。
５から入出力端子３までの距離が、各シングルモジュー
ル間において等しく設定されていることにより、マザー
ボード６から各ベアチップ１までの信号伝搬経路が等し
く、この結果、同一信号名あるいは同一タイミングが要
求される信号についてはシングルモジュール内における
伝搬遅延差も生じない。また、スタックモジュール内で
起きる反射による波形歪みが小さくなり、その結果異常
電位が生じ難くなって誤動作が起きにくくなる。
【００１２】図６に各段が等長配線になることの効果
を、１０ｃｍ程度の配線パターンだけを使った簡易的な
シミュレーション波形で示す。この波形は１つの入力を
途中で２分配し、同一線長通過後にある抵抗(１００Ｍ
Ω)の直前２カ所の波形を取ったものであるが、同一タ
イミング・同一波形であり、誤動作を起こす歪みも起き
ていないことがわかる。
を、１０ｃｍ程度の配線パターンだけを使った簡易的な
シミュレーション波形で示す。この波形は１つの入力を
途中で２分配し、同一線長通過後にある抵抗(１００Ｍ
Ω)の直前２カ所の波形を取ったものであるが、同一タ
イミング・同一波形であり、誤動作を起こす歪みも起き
ていないことがわかる。
【００１３】つぎに、第２の実施形態としてベアチップ
１がセンターパッドではない場合の例を図７に示す。こ
の場合は第１のインターポーザ２上のチップ入出力端子
３とバッド５間、あるいは、第２のインターポーザ２’
上のパッド５とパッド５’との間の配線に対して冗長パ
ターンを追加する事により第１のインターポーザ２と第
２のインターポーザ２’内の配線が等長になり、スタッ
ク構造については前述の図１、図２で示した例と同じで
あり、スタック後は全段に対して等長配線になる。
１がセンターパッドではない場合の例を図７に示す。こ
の場合は第１のインターポーザ２上のチップ入出力端子
３とバッド５間、あるいは、第２のインターポーザ２’
上のパッド５とパッド５’との間の配線に対して冗長パ
ターンを追加する事により第１のインターポーザ２と第
２のインターポーザ２’内の配線が等長になり、スタッ
ク構造については前述の図１、図２で示した例と同じで
あり、スタック後は全段に対して等長配線になる。
【００１４】また、第３の実施形態として４段スタック
の例を図８と図９に示す。これは、第２のインターポー
ザ２’の両面にシングルモジュールを搭載した２段スタ
ック２組を、さらに第３のインターポーザ２”の両面に
搭載して外部端子４”を付けた例である。
の例を図８と図９に示す。これは、第２のインターポー
ザ２’の両面にシングルモジュールを搭載した２段スタ
ック２組を、さらに第３のインターポーザ２”の両面に
搭載して外部端子４”を付けた例である。
【００１５】さらに、図１０および図１１は、第４の実
施形態を示すもので、第１のインターポーザ２の両面に
ベアチップ１をそれぞれ搭載したシングルモジュール
を、第２のインターポーザ２’の両面に搭載した４段ス
タックの例である。この場合は従来の４段スタックより
更に薄いスタックモジュールを提供するという効果もあ
る。
施形態を示すもので、第１のインターポーザ２の両面に
ベアチップ１をそれぞれ搭載したシングルモジュール
を、第２のインターポーザ２’の両面に搭載した４段ス
タックの例である。この場合は従来の４段スタックより
更に薄いスタックモジュールを提供するという効果もあ
る。
【００１６】
【発明の効果】以上説明したように、本発明の請求項１
ないし請求項６の何れかに記載の積層型半導体装置のス
タック構造によれば、マザーボードから各ベアチップま
での信号伝搬経路を等しくして、同一信号名あるいは同
一タイミングが要求される信号についてはシングルモジ
ュール内における伝搬遅延差が生じることを防止するこ
とができ、また、スタックモジュール内で起きる反射に
よる波形歪みを小さくして、その結果、異常電位の発生
を抑制して誤動作を防止することができる。
ないし請求項６の何れかに記載の積層型半導体装置のス
タック構造によれば、マザーボードから各ベアチップま
での信号伝搬経路を等しくして、同一信号名あるいは同
一タイミングが要求される信号についてはシングルモジ
ュール内における伝搬遅延差が生じることを防止するこ
とができ、また、スタックモジュール内で起きる反射に
よる波形歪みを小さくして、その結果、異常電位の発生
を抑制して誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す要部の外観斜視
図である。
図である。
【図２】本発明の第１の実施形態を示す縦断面図であ
る。
る。
【図３】本発明の第１の実施形態を示す要部の分解斜視
図である。
図である。
【図４】本発明の第１の実施形態を示す一部を省略した
縦断面図である。
縦断面図である。
【図５】本発明の第１の実施形態を示すもので要部の拡
大縦断面図である。
大縦断面図である。
【図６】本発明の第１の実施形態を示すもので、信号伝
達経路を示す回路図および信号伝達特性を示す図であ
る。
達経路を示す回路図および信号伝達特性を示す図であ
る。
【図７】本発明の第２の実施形態を示す縦断面図であ
る。
る。
【図８】本発明の第３の実施形態を示す要部の外観斜視
図である。
図である。
【図９】本発明の第３の実施形態を示す縦断面図であ
る。
る。
【図１０】本発明の第４の実施形態を示す要部の外観斜
視図である。
視図である。
【図１１】本発明の第４の実施形態を示す縦断面図であ
る。
る。
【図１２】一従来例を示す外観斜視図である。
【図１３】一従来例を示す縦断面図である。
【図１４】一従来例の要部の拡大縦断面図である。
【図１５】一従来例における信号伝達経路を示す回路図
および信号伝達特性を示す図である。
および信号伝達特性を示す図である。
１ ベアチップ ２ （第１の）インターポーザ ２’ 第２のインターポーザ ２” 第３のインターポーザ ３ チップ入出力端子 ４・４’・４” 外部端子 ５・５’・５” パッド ６ マザーボード
Claims (6)
- 【請求項１】 ベアチップを第１のインターポーザの一
面に搭載してシングルモジュールを形成し、このシング
ルモジュールを、前記第１のインターポーザの両側部に
接続される外部端子によって第２のインターポーザの両
面に搭載し、この第２のインターポーザの両側部に接続
される外部端子を介してマザーボードに搭載可能とした
ことを特徴とする積層型半導体装置のスタック構造。 - 【請求項２】 ベアチップを、インターポーザの両面に
搭載してシングルモジュールを形成し、このシングルモ
ジュールを、前記インターポーザの両側部に接続される
外部端子を介してマザーボードに搭載可能としたことを
特徴とする積層型半導体装置のスタック構造。 - 【請求項３】 ベアチップを、第１のインターポーザの
両面に搭載してシングルモジュールを形成し、このシン
グルモジュールを、前記第１のインターポーザの両側部
に接続される外部端子を介して第２のインターポーザの
両面に搭載し、この第２のインターポーザの両側部に接
続される外部端子を介してマザーボードに搭載可能とし
たことを特徴とする積層型半導体装置のスタック構造。 - 【請求項４】 前記外部端子を、前記ベアチップの実装
高さ以上の高さに設定したことを特徴とする請求項１な
いし請求項３の何れかに記載の積層型半導体装置のスタ
ック構造。 - 【請求項５】 前記ベアチップとインターポーザとを、
ベアチップの幅方向中間部において接続してなることを
特徴とする請求項１ないし請求項４の何れかに記載の積
層型半導体装置のスタック構造。 - 【請求項６】 前記ベアチップとインターポーザとを、
ベアチップの幅方向両側部において接続してなることを
特徴とする請求項１ないし請求項４の何れかに記載の積
層型半導体装置のスタック構造。
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| JP24437898A JP3166721B2 (ja) | 1998-08-17 | 1998-08-17 | 積層型半導体装置のスタック構造 |
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| JP24437898A JP3166721B2 (ja) | 1998-08-17 | 1998-08-17 | 積層型半導体装置のスタック構造 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6621169B2 (en) | 2000-09-04 | 2003-09-16 | Fujitsu Limited | Stacked semiconductor device and method of producing the same |
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-
1998
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6777799B2 (en) | 2000-09-04 | 2004-08-17 | Fujitsu Limited | Stacked semiconductor device and method of producing the same |
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