JP2000058781A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 立体型キャパシタ素子の単位面積当たりの容
量を増大させると共に、その製造方法を簡略化してプロ
セスコストを抑制し、高い信頼性と歩留まりを実現する
ことが可能な半導体装置及びその製造方法を提供するこ
とを目的とする。 【解決手段】 立体型ＭＩＭ構造のキャパシタ素子１０
は、下部電極２０上に誘電体層２１を挟んで上部電極２
２ａが形成されている構成であるが、この下部電極２０
が、下部電極層１３とこの下部電極層１３上に複数列に
配列された先端が上を向いているクサビ形の導電性突起
物１６ｂとからなる立体構造となっている点に特徴があ
る。また、上部電極２２ａ上には、上部電極取り出し配
線層２５ａが形成されている。多層配線を構成する下層
配線層１２には、下部電極層１３、並びに導電層２２、
誘電体層２１、及び層間絶縁膜１４を貫通して開口され
た接続孔２４を介して、上部配線層２５ｂが接続されて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及び半導
体装置の製造方法に係り、特に立体型キャパシタ素子及
びその製造方法に関するものである。

【０００２】

【従来の技術】近年における半導体デバイスの高集積
化、微細化の要求に伴い、半導体デバイスを構成する一
要素としてのキャパシタ素子もその高集積化が要求され
ている。そして、このキャパシタ素子の高集積化を達成
するためには、高誘電率の誘電体材料の選択と同時に、
単位セル（Cell）当たりの高容量化が可能な立体型ＭＩ
Ｍ（Metal-Insulator-Metal ）構造のキャパシタ素子の
採用が必須となっている。現在、立体型ＭＩＭ構造のキ
ャパシタ素子については、その代表的な実試作例とし
て、シリンダー外壁型又はシリンダー内壁型の下部電極
構造とその製造方法が報告されている（J.M.Drynan,et
al.,“Cylindrical Full Metal Capacitor Technology
for High-Speed Gigabit DRAMs",1997 Symposium on VL
SI Technology Digest of Technical Pspers参照）。

【０００３】このシリンダー外壁型の下部電極形成法
は、下部電極をシリンダーの下部と側璧部に別々に成膜
されたメタル膜から形成する方法である。即ち、下部電
極層及び絶縁膜を順に成膜した後、これら絶縁膜及び下
部電極層をキャパシタ領域パターンにエッチングして、
下部電極層上に絶縁膜からなるシリンダーボディを形成
する。そして、このシリンダーボディの外壁を含む基体
全面にＰＶＤ（PhisicalVapor Deposition ）メタル膜
及びＣＶＤ（Chemical Vapor Deposition ）メタル膜を
成膜した後、全面ＲＩＥ（Reactive Ion Etching）法に
よるエッチバックを行い、シリンダー側壁部のみにメタ
ル膜を残存させる。次いで、シリンダーボディをエッチ
ング除去して、下部電極層及びメタル膜からなる立体的
な下部電極を形成する。最後に、この立体的な下部電極
上に誘電体膜及び上部電極を順に積層して、立体型ＭＩ
Ｍ構造のキャパシタ素子を形成する。このようにしてシ
リンダー外壁型の下部電極形成法により形成される立体
型ＭＩＭ構造のキャパシタ素子は、そのキャパシタ面積
の確保がパターン面積比に対して有利となる。

【０００４】また、シリンダー内壁型の下部電極形成法
は、下部電極をシリンダーの下部と側璧部に同時に成膜
されたメタル膜から形成する方法である。即ち、フレー
ムとなる絶縁膜の成膜の後、この絶縁膜を選択的にエッ
チングしてシリンダーホールを開口する。そして、この
シリンダーホールの内壁を含む基体全面にＰＶＤメタル
膜及びＣＶＤメタル膜を成膜し、更にシリンダーホール
内部を充填する保護層を成膜した後、ＣＭＰ（Chemical
Mechanical Polishing ）法による研磨を行い、シリン
ダーホールの底面部及び側壁部のみにメタル膜を残存さ
せる。次いで、フレームとなった絶縁膜及びシリンダー
ホール内部の保護層をエッチング除去して、メタル膜か
らなる立体的な下部電極を形成する。最後に、立体的な
下部電極上に誘電体膜及び上部電極を順に積層して、立
体型ＭＩＭ構造のキャパシタ素子を形成する。このよう
にしてシリンダー内壁型の下部電極形成法により形成さ
れる立体型ＭＩＭ構造のキャパシタ素子も、上記のシリ
ンダー外壁型の下部電極形成法の場合と同様に、そのキ
ャパシタ面積の確保がパターン面積比に対して有利とな
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記報
告に係るシリンダー外壁型又はシリンダー内壁型の下部
電極形成法により形成される立体型ＭＩＭ構造のキャパ
シタ素子においては、単位面積当たりの容量を増大させ
る効果を奏するものの、次のような問題点を有してい
る。

【０００６】即ち、シリンダー外壁型の下部電極形成法
においては、下部電極層の成膜／絶縁膜の成膜／絶縁膜
及び下部電極層のエッチング／ＰＶＤメタル膜及びＣＶ
Ｄメタル膜の成膜／ＲＩＥ法によるエッチバック／シリ
ンダーボディのエッチングという諸工程を必要とするた
め、その製造方法が複雑で、プロセスコストが上昇する
という問題点がある。

【０００７】同様に、シリンダー内壁型の下部電極形成
法においても、絶縁膜の成膜／絶縁膜のエッチング／Ｐ
ＶＤメタル膜及びＣＶＤメタル膜の成膜／保護層の成膜
／ＣＭＰ法による研磨／絶縁膜及び保護層のエッチング
という諸工程を必要とするため、その製造方法が複雑
で、プロセスコストが上昇するという問題点がある。

【０００８】また、シリンダー外壁型の下部電極形成法
においては、シリンダーボディのエッチング工程におけ
るシリンダーボディ（絶縁層）の除去不良によって立体
型ＭＩＭ構造のキャパシタ素子の信頼性及び歩留まりが
大きく低下するという問題点がある。また、そのエッチ
ングの際のプラズマによる表面ダメージやレジスト剥離
液処理によって下部電極と誘電体膜との界面状態が影響
を受け、立体型ＭＩＭ構造のキャパシタ素子の信頼性が
低下するという問題点がある。

【０００９】同様に、シリンダー内壁型の下部電極形成
法においても、絶縁膜及び保護層のエッチング工程にお
ける絶縁膜及び保護層の除去不良によって立体型ＭＩＭ
構造のキャパシタ素子の信頼性及び歩留まりが大きく低
下するいう問題点がある。また、そのエッチングの際の
プラズマによる表面ダメージやレジスト剥離液処理によ
って下部電極と誘電体膜との界面状態が影響を受け、立
体型ＭＩＭ構造のキャパシタ素子の信頼性が低下すると
いう問題点がある。

【００１０】更に、シリンダー内壁型の下部電極形成法
においては、ＣＭＰ法による研磨工程を必要とするが、
その際の平滑化状態によっては、立体型ＭＩＭ構造のキ
ャパシタ素子と共に他の素子が集積されている半導体デ
バイスの信頼性に大きな影響を及ぼす。従って、立体型
ＭＩＭ構造のキャパシタ素子の形成工程にとっての適応
性のみを考慮してＣＭＰ法による研磨工程を導入するこ
とは、立体型ＭＩＭ構造のキャパシタ素子を一要素とす
る半導体デバイスのアプリケイションが著しく制約を受
けることになるという問題点がある。

【００１１】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、立体型キャパシタ素子において、単位
面積当たりの容量を増大させると共に、その製造方法を
簡略化してプロセスコストを抑制し、高い信頼性と歩留
まりを実現することが可能な半導体装置及びその製造方
法を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明者は、上記課題を
解決するためには、立体型キャパシタ素子を作製する際
に、上記報告に係るシリンダー外壁型又はシリンダー内
壁型の下部電極形成法において素子の信頼性を左右する
ような高い信頼性が要求されるシリンダーボディのエッ
チング工程又は絶縁膜及び保護層のエッチング工程に依
存しないこと、またＭＩＭ構造を形成する下部電極と誘
電体膜との界面にプラズマ等の処理を回避することが必
要であると考えた。また、同時、従来の製造工程に複雑
な工程の追加をすることなく、これまでの完成度と信頼
性が高く量産性に富み十分に低コスト化されたエッチン
グ技術とその組み合わせの延長線上で立体型ＭＩＭ構造
キャパシタ素子を形成することが好ましいと考えた。こ
うした考えに基づいて、上記課題を解決するための手段
として、以下の本発明に係る半導体装置及び半導体装置
の製造方法に想到した。

【００１３】即ち、請求項１に係る半導体装置は、下部
電極層及び前記下部電極層上に形成された断面が錐状を
なす導電性突起物からなる下部電極と、この下部電極上
に形成された誘電体膜と、この誘電体膜上に形成された
上部電極と、を有することを特徴とする。このように請
求項１に係る半導体装置においては、キャパシタ素子の
下部電極が下部電極層とその上に形成された断面が錐状
をなす導電性突起物から構成されていることにより、キ
ャパシタ面積の大きくなる下部電極の立体構造化が達成
されるため、素子占有面積の縮小化と単位セル当たりの
高容量化とが両立するキャパシタ素子が実現される。

【００１４】また、請求項２に係る半導体装置は、上記
請求項１記載の半導体装置において、下部電極層及び断
面が錐状をなす導電性突起物と誘電体膜との間に接触下
部電極層が設けられている構成とすることにより、断面
が錐状をなす導電性突起物によって立体構造化が達成さ
れると共に、接触下部電極層によって誘電体膜との良好
な接触が達成され、更に導電性突起物に加工時の欠陥が
ある場合にその欠陥を接触下部電極層によって補完され
るため、立体型キャパシタ素子のキャパシタ特性が向上
し、高い信頼性が得られる。

【００１５】また、請求項３に係る半導体装置は、上記
請求項１記載の半導体装置において、断面が錐状をなす
導電性突起物が、先端が上を向いているクサビ形をな
し、下部電極層上に複数列に配列されている構成とする
ことにより、下部電極の立体構造化が容易に実現される
ため、素子占有面積の縮小化と単位セル当たりの高容量
化とが両立するキャパシタ素子が得られる。

【００１６】また、請求項４に係る半導体装置は、上記
請求項１記載の半導体装置において、断面が錐状をなす
導電性突起物が、カクデラ形をなし、下部電極層上にマ
トリクス状に配置されている構成とすることにより、下
部電極の立体構造化が容易に実現されるため、素子占有
面積の縮小化と単位セル当たりの高容量化とが両立する
キャパシタ素子が得られる。

【００１７】なお、上記請求項１記載の半導体装置にお
いて、下部電極層又は上部電極が、Ａｇ（銀）、Ｐｔ
（白金）、Ａｕ（金）、Ｒｕ（ルテニウム）、Ｈｆ（ハ
フニウム）、若しくはＲｈ（ロジウム）、又はこれらの
混合物を材料とし、断面が錐状をなす導電性突起物が、
Ｔｉ（チタン）、Ｔａ（タンタル）、若しくはＷ（タン
グステン）、又はＴｉ、Ｔａ、Ｗ、Ｒｕ、Ｈｆ、Ｒｈの
窒素化合物、酸素化合物、若しくは窒素酸素化合物を材
料とすることが好適である。この場合に、下部電極層又
は上部電極の材料となるＡｇ、Ｐｔ、Ａｕ、Ｒｕ、Ｈ
ｆ、若しくはＲｈ、又はこれらの混合物は優れた電気導
電性と誘電体膜との非反応性を有していることから、優
れたキャパシタ特性が実現される。また、断面が錐状を
なす導電性突起物の材料となるＴｉ、Ｔａ、若しくは
Ｗ、又はＴｉ、Ｔａ、Ｗ、Ｒｕ、Ｈｆ、Ｒｈの窒素化合
物、酸素化合物、若しくは窒素酸素化合物は優れた加工
性を有していることから、立体構造化が容易に実現され
る。

【００１８】また、上記請求項１記載の半導体装置にお
いて、誘電体膜がＳｉの酸素化合物若しくは窒素化合
物、Ｔａの酸素化合物、又はＴｉの酸化バリウム系化合
物を材料とすることが好適である。

【００１９】更に、上記請求項２記載の半導体装置にお
いて、接触下部電極層がＡｇ、Ｐｔ、Ａｕ、Ｒｕ、Ｈ
ｆ、若しくはＲｈ、又はこれらの混合物を材料とするこ
とが好適である。この場合に、これらのＡｇ、Ｐｔ、Ａ
ｕ、Ｒｕ、Ｈｆ、若しくはＲｈ、又はこれらの混合物は
いずれも優れた電気導電性と誘電体膜との非反応性を有
していることから、優れたキャパシタ特性が実現され
る。

【００２０】また、請求項８に係る半導体装置の製造方
法は、下部電極層上に第１導電層を形成する第１の工程
と、この第１導電層上に所定の形状にパターニングされ
たレジストを形成した後、このレジストをマスクとして
第１導電層をテーパエッチングして、断面が台形状をな
す導電性突起物を形成する第２の工程と、基体全面に堆
積した保護膜をエッチバックして、断面が台形状をなす
導電性突起物の上面を露出させた後、保護膜をマスクと
して断面が台形状をなす導電性突起物をその上面から垂
直エッチング又はテーパエッチングする刳り抜き加工を
行い、断面が錐状をなす導電性突起物を形成する第３の
工程と、下部電極層の表面及び断面が錐状をなす導電性
突起物の側面に誘電体膜を形成する第４の工程と、この
誘電体膜上に上部電極を形成する第５の工程と、を有す
ることを特徴とする。

【００２１】このように請求項８に係る半導体装置の製
造方法においては、所定の形状にパターニングされたレ
ジストをマスクとして第１導電層をテーパエッチングし
て断面が台形状をなす導電性突起物を形成し、更に保護
膜をマスクとして断面が台形状をなす導電性突起物をそ
の上面から垂直エッチング又はテーパエッチングする刳
り抜き加工を行って断面が錐状をなす導電性突起物を形
成していることにより、レジストのパターン形成、選択
的エッチング、保護膜を利用した刳り抜き加工などの従
来技術とその組み合わせを用いて断面が錐状をなす導電
性突起物が形成される。このため、立体型キャパシタ素
子を一要素とする半導体デバイスのアプリケイションを
著しく制約することになるＣＭＰ法による研磨工程を導
入することなく、信頼性が高く量産性に富み十分に低コ
ストの製造プロセスによって下部電極の立体構造化が実
現される。

【００２２】また、請求項９に係る半導体装置の製造方
法は、上記請求項８記載の半導体装置の製造方法におい
て、前記第４の工程が、下部電極層の表面及び断面が錐
状をなす導電性突起物の側面に接触下部電極層を形成し
た後、この接触下部電極層上に誘電体膜を形成する工程
である構成とすることにより、下部電極を構成する下部
電極層及び断面が錐状をなす導電性突起物と誘電体膜と
の間に接触下部電極層が設けられるため、この接触下部
電極層によって誘電体膜との良好な接触が達成される。
また、導電性突起物に加工時に欠陥が生じた場合にその
欠陥を接触下部電極層によって補完することが可能にな
るため、優れたキャパシタ特性と高い信頼性をもつキャ
パシタ素子が実現される。

【００２３】また、請求項１０に係る半導体装置の製造
方法は、順に積層した第１導電層、誘電体膜、及び第２
導電層を選択的にエッチングする半導体装置の製造方法
であって、第２導電層上に所定の形状にパターニングさ
れたレジストを形成した後、このレジストをマスクとし
て第２導電層をエッチングする際に、この第２導電層側
壁にサイドプロテクト層を形成し、誘電体膜及び第１導
電層をエッチングする際に、レジスト及び第２導電層側
壁のサイドプロテクト層をマスクとしてエッチングを行
うことを特徴とする。

【００２４】順に積層した第１導電層、誘電体膜、及び
第２導電層を順に選択的にエッチングする際に、特に中
間の誘電体膜が極めて薄いときには、エッチング滓など
が誘電体膜側壁に付着して第２導電層と第１導電層とが
導通し易くなり、リーク電流発生の原因となりがちであ
る。このような場合に、第２導電層をエッチングする際
に、この第２導電層側壁にサイドプロテクト層を形成
し、誘電体膜及び第１導電層をエッチングする際に、レ
ジスト及び第２導電層側壁のサイドプロテクト層をマス
クとしてエッチングを行うことにより、第２導電層をエ
ッチングする際のマスクと誘電体膜及び第１導電層をエ
ッチングする際のマスクとを比較するとマスクの大きさ
が自己整合的に拡大されている。このため、第２導電層
側壁と誘電体膜側壁との間には段差が生じ、中間の誘電
体膜が極めて薄いときであっても、第２導電層と第１導
電層との導通が防止される。しかも、この場合、レジス
トを形成するためには１枚の露光マスクしか必要としな
いため、コストの低減も達成される。

【００２５】また、請求項１１に係る半導体装置の製造
方法は、下部配線層上に、下部電極層を形成する第１の
工程と、この下部電極層上に、層間絶縁膜を形成した
後、この層間絶縁膜を選択的にエッチング除去して、キ
ャパシタ形成予定領域に開口部を形成し、この開口部内
の前記下部電極層を露出させる第２の工程と、基体全面
に、第１導電層を形成する第３の工程と、この第１導電
層上に所定の形状にパターニングされたレジストを形成
した後、このレジストをマスクとして第１導電層をテー
パエッチングして、断面が台形状をなす導電性突起物を
下部電極層上に形成する第４の工程と、基体全面に堆積
した保護膜をエッチバックして、断面が台形状をなす導
電性突起物の上面を露出させた後、保護膜をマスクとし
て断面が台形状をなす導電性突起物をその上面から垂直
エッチング又はテーパエッチングする刳り抜き加工を行
い、断面が錐状をなす導電性突起物を形成する第５の工
程と、下部電極層の表面及び断面が錐状をなす導電性突
起物の側面に誘電体膜を形成する第６の工程と、誘電体
膜上に上部電極層を形成する第７の工程と、上部電極
層、誘電体膜、及び層間絶縁膜を順に選択的にエッチン
グ除去して、下部配線層又は下部電極層に達する接続孔
を形成する第８の工程と、基体全面に第２導電層を堆積
して、接続孔を埋め込んだ後、層間絶縁膜上の第２導電
層、上部電極層、及び誘電体膜を順に選択的にエッチン
グ除去して、断面が錐状をなす導電性突起物の上方の上
部電極層からなる上部電極、この上部電極上の第２導電
層からなる上部電極取り出し配線層、下部配線層又は前
記下部電極層に接続孔を介して接続する第２導電層から
なる上部配線層をそれぞれ形成する第９の工程と、を有
することを特徴とする。

【００２６】このように請求項１１に係る半導体装置の
製造方法においては、断面が錐状をなす導電性突起物を
形成する工程は上記請求項８の場合と同様であるため、
上記請求項８の場合と同様に、信頼性が高く量産性に富
み十分に低コストの製造プロセスによって下部電極の立
体構造化が実現される。また、基体全面に第２導電層を
堆積して接続孔を埋め込んだ後、この第２導電層を選択
的にエッチングすることにより、上部電極取り出し配線
層と下部配線層に接続孔を介して接続する上部配線層と
が同一工程において同時的に形成されるため、立体型キ
ャパシタ素子を形成する工程と多層配線構造を形成する
工程とが併用され、プロセスコストが低減される。

【００２７】また、請求項１２に係る半導体装置の製造
方法は、下部配線層上に、下部電極層を形成する第１の
工程と、この下部電極層上に、層間絶縁膜を形成した
後、この層間絶縁膜を選択的にエッチング除去して、キ
ャパシタ形成予定領域に開口部を形成して、この開口部
内の前記下部電極層を露出させる第２の工程と、基体全
面に、第１導電層を形成する第３の工程と、この第１導
電層上に所定の形状にパターニングされたレジストを形
成した後、このレジストをマスクとして第１導電層をテ
ーパエッチングして、断面が台形状をなす導電性突起物
を下部電極層上に形成する第４の工程と、基体全面に堆
積した保護膜をエッチバックして、断面が台形状をなす
導電性突起物の上面を露出させた後、保護膜をマスクと
して断面が台形状をなす導電性突起物をその上面から垂
直エッチング又はテーパエッチングする刳り抜き加工を
行い、断面が錐状をなす導電性突起物を形成する第５の
工程と、下部電極層の表面及び前記断面が錐状をなす導
電性突起物の側面に第２導電層を形成する第６の工程
と、この第２導電層上に誘電体膜を形成する第７の工程
と、この誘電体膜上に上部電極層を形成する第８の工程
と、上部電極層、誘電体膜、及び第２導電層を順に選択
的にエッチング除去する際に、上部電極層上の所定の形
状にパターニングされたレジストをマスクとして上部電
極層をエッチングすると共に、この上部電極層側壁にサ
イドプロテクト層を形成し、続いて、レジスト及び上部
電極層側壁のサイドプロテクト層をマスクとして誘電体
膜及び第２導電層をエッチングして、断面が錐状をなす
導電性突起物の上方の第２導電層からなる接触下部電極
層を形成すると共に、この接触下部電極層上の上部電極
層からなる上部電極を形成する第９の工程と、層間絶縁
膜を選択的にエッチング除去して、下部配線層又は下部
電極層に達する接続孔を形成する第１０の工程と、基体
全面に第３導電層を堆積して、接続孔を埋め込んだ後、
層間絶縁膜上の第３導電層を選択的にエッチング除去し
て、上部電極上の第３導電層からなる上部電極取り出し
配線層を形成すると共に、下部配線層又は下部電極層に
接続孔を介して接続する第３導電層からなる上部配線層
を形成する第１１の工程と、を有することを特徴とす
る。

【００２８】このように請求項１２に係る半導体装置の
製造方法においては、下部電極の立体構造化を実現する
ための断面が錐状をなす導電性突起物を形成する工程
と、立体型キャパシタ素子の上部電極取り出し配線層と
多層配線構造の上部配線層とが同一工程において同時的
に形成されることは上記請求項１１の場合と同様である
ため、上記請求項１１の場合と同様の作用を奏する。ま
た、これに加えて、断面が錐状をなす導電性突起物を形
成した後、誘電体膜を形成する前に、断面が錐状をなす
導電性突起物の側面等に接触下部電極層となる第２導電
層を形成することにより、この接触下部電極層によって
誘電体膜との良好な接触が達成される。また、導電性突
起物に加工時に欠陥が生じた場合にもその欠陥を接触下
部電極層によって補完することが可能になる。このた
め、優れたキャパシタ特性と高い信頼性をもつ立体型キ
ャパシタ素子が実現される。

【００２９】更に、所定の形状にパターニングされたレ
ジストをマスクとして上部電極層、誘電体膜、及び第２
導電層を順に選択的にエッチング除去する際に、上部電
極層側壁にサイドプロテクト層を形成し、レジスト及び
上部電極層側壁のサイドプロテクト層をマスクとして誘
電体膜及び第２導電層をエッチングすることにより、マ
スクの大きさが自己整合的に拡大されて上部電極側壁と
誘電体膜側壁との間に段差が生じるため、上部電極側壁
と接触下部電極層との導通が防止される。しかも、この
場合、レジストを形成するためには１枚の露光マスクし
か必要としないため、コストの低減も達成される。

【００３０】また、請求項１３に係る半導体装置の製造
方法は、下部配線層上に、下部電極層を形成する第１の
工程と、この下部電極層上に、第１導電層を形成する第
２の工程と、この第１導電層上に、層間絶縁膜を形成し
た後、この層間絶縁膜を選択的にエッチング除去して、
キャパシタ形成予定領域に開口部を形成して、この開口
部内の第１導電層を露出させる第３の工程と、開口部内
の第１導電層上に所定の形状にパターニングされたレジ
ストを形成した後、このレジストをマスクとして第１導
電層をテーパエッチングして、断面が台形状をなす導電
性突起物を下部電極層上に形成する第４の工程と、基体
全面に堆積した保護膜をエッチバックして、断面が台形
状をなす導電性突起物の上面を露出させた後、保護膜を
マスクとして断面が台形状をなす導電性突起物をその上
面から垂直エッチング又はテーパエッチングする刳り抜
き加工を行い、断面が錐状をなす導電性突起物を形成す
る第５の工程と、下部電極層の表面及び断面が錐状をな
す導電性突起物の側面に第２導電層を形成する第６の工
程と、この第２導電層上に誘電体膜を形成する第７の工
程と、この誘電体膜上に上部電極層を形成する第８の工
程と、上部電極層、誘電体膜、及び第２導電層を順に選
択的にエッチング除去する際に、上部電極層上の所定の
形状にパターニングされたレジストをマスクとして上部
電極層をエッチングすると共に、この上部電極層側壁に
サイドプロテクト層を形成し、続いて、レジスト及び上
部電極層側壁のサイドプロテクト層をマスクとして誘電
体膜及び第２導電層をエッチングして、断面が錐状をな
す導電性突起物の上方の第２導電層からなる接触下部電
極層を形成すると共に、この接触下部電極層上の上部電
極層からなる上部電極を形成する第９の工程と、層間絶
縁膜を選択的にエッチング除去して、下部配線層又は下
部電極層に達する接続孔を形成する第１０の工程と、基
体全面に第３導電層を堆積して、接続孔を埋め込んだ
後、層間絶縁膜上の第３導電層を選択的にエッチング除
去して、上部電極上の第３導電層からなる上部電極取り
出し配線層を形成すると共に、下部配線層又は下部電極
層に接続孔を介して接続する第３導電層からなる上部配
線層を形成する第１１の工程と、を有することを特徴と
する。

【００３１】このように請求項１３に係る半導体装置の
製造方法においては、断面が台形状をなす導電性突起物
となる第１導電層を形成する工程と層間絶縁膜を形成す
る工程との順序が上記請求項１２の場合と異なるもの
の、その他の基本的な工程は共通するため、上記請求項
１２の場合と同様の作用を奏する。

【００３２】また、請求項１４に係る半導体装置の製造
方法は、下部配線層上に、下部電極層を形成する第１の
工程と、この下部配線層上に、層間絶縁膜を形成した
後、この層間絶縁膜を選択的にエッチング除去して、キ
ャパシタ形成予定領域に開口部を形成すると共に接続孔
を形成し、これらの開口部及び接続孔内の下部配線層を
露出させる第２の工程と、基体全面に第１導電層を堆積
して、開口部及び接続孔内を埋め込んだ後、第１導電層
を層間絶縁膜が露出するまでエッチバックして、接続孔
内の第１導電層からなるプラグ層を形成する第３の工程
と、第１導電層上に所定の形状にパターニングされたレ
ジストを形成した後、このレジストをマスクとして開口
部内の第１導電層をテーパエッチングして、断面が台形
状をなす導電性突起物を開口部内の下部電極層上に形成
する第４の工程と、基体全面に堆積した保護膜をエッチ
バックして、断面が台形状をなす導電性突起物の上面を
露出させた後、保護膜をマスクとして断面が台形状をな
す導電性突起物をその上面から垂直エッチング又はテー
パエッチングする刳り抜き加工を行い、断面が錐状をな
す導電性突起物を形成する第５の工程と、下部電極層の
表面及び断面が錐状をなす導電性突起物の側面に第２導
電層を形成する第６の工程と、この第２導電層上に誘電
体膜を形成する第７の工程と、この誘電体膜上に上部電
極層を形成する第８の工程と、上部電極層、誘電体膜、
及び第２導電層を順に選択的にエッチング除去する際
に、上部電極層上の所定の形状にパターニングされたレ
ジストをマスクとして上部電極層をエッチングすると共
に、この上部電極層側壁にサイドプロテクト層を形成
し、続いて、レジスト及び上部電極層側壁のサイドプロ
テクト層をマスクとして誘電体膜及び第２導電層をエッ
チングして、断面が台形状をなす導電性突起物の上方の
第２導電層からなる接触下部電極層を形成すると共に、
この接触下部電極層上の上部電極層からなる上部電極を
形成する第９の工程と、基体全面に第３導電層を堆積し
た後、層間絶縁膜上の第３導電層を選択的にエッチング
除去して、上部電極上の第３導電層からなる上部電極取
り出し配線層を形成すると共に、下部配線層に接続孔内
のプラグ層を介して接続する第３導電層からなる上部配
線層を形成する第１０の工程と、を有することを特徴と
する。

【００３３】このように請求項１４に係る半導体装置の
製造方法においては、下部電極の立体構造化を実現する
ための断面が錐状をなす導電性突起物を形成する工程
と、立体型キャパシタ素子の上部電極取り出し配線層と
多層配線構造の上部配線層とが同一工程において同時的
に形成されること、断面が錐状をなす導電性突起物等と
誘電体膜との間に接触下部電極層を形成すること、上部
電極層、誘電体膜、及び接触下部電極層となる第２導電
層を順に選択的にエッチングする際にサイドプロテクト
層を利用して上部電極側壁と誘電体膜側壁との間に段差
を生じさせることは上記請求項１２の場合と同様である
ため、上記請求項１２の場合と同様の作用を奏する。ま
た、これに加えて、断面が錐状をなす導電性突起物とな
る第１導電層を堆積する際に、この第１導電層を接続孔
内を埋め込み、エッチバックして、接続孔内のプラグ層
を形成することにより、多層配線構造をなす下部配線層
と上部配線層とを接続する接続孔内のプラグ層を形成す
る工程を立体型キャパシタ素子を形成する工程と併用す
ることが可能になり、プロセスコストが低減される。

【００３４】また、請求項１５に係る半導体装置の製造
方法は、下部配線層上に、下部電極層を形成する第１の
工程と、この下部配線層上に、層間絶縁膜を形成した
後、この層間絶縁膜を選択的にエッチング除去して、キ
ャパシタ形成予定領域に開口部を形成すると共に接続孔
を形成し、これらの開口部及び接続孔内の下部配線層を
露出させる第２の工程と、基体全面に第１導電層を堆積
して、開口部及び接続孔内を埋め込む第３の工程と、第
１導電層上に所定の形状にパターニングされたレジスト
を形成した後、このレジストをマスクとして、第１導電
層をテーパエッチングし、断面が台形状をなす導電性突
起物を開口部内の下部電極層上に形成すると共に、接続
孔内の第１導電層からなるプラグ層を形成する第４の工
程と、基体全面に堆積した保護膜をエッチバックして、
断面が台形状をなす導電性突起物の上面を露出させた
後、保護膜をマスクとして断面が台形状をなす導電性突
起物をその上面から垂直エッチング又はテーパエッチン
グする刳り抜き加工を行い、断面が錐状をなす導電性突
起物を形成する第５の工程と、下部電極層の表面及び断
面が錐状をなす導電性突起物の側面に第２導電層を形成
する第６の工程と、この第２導電層上に誘電体膜を形成
する第７の工程と、この誘電体膜上に上部電極層を形成
する第８の工程と、上部電極層、誘電体膜、及び第２導
電層を順に選択的にエッチング除去する際に、上部電極
層上の所定の形状にパターニングされたレジストをマス
クとして上部電極層をエッチングすると共に、この上部
電極層側壁にサイドプロテクト層を形成し、続いて、レ
ジスト及び上部電極層側壁のサイドプロテクト層をマス
クとして誘電体膜及び第２導電層をエッチングして、断
面が台形状をなす導電性突起物の上方の第２導電層から
なる接触下部電極層を形成すると共に、この接触下部電
極層上の上部電極層からなる上部電極を形成する第９の
工程と、基体全面に第３導電層を堆積した後、層間絶縁
膜上の第３導電層を選択的にエッチング除去して、上部
電極上の第３導電層からなる上部電極取り出し配線層を
形成すると共に、下部配線層に接続孔内のプラグ層を介
して接続する第３導電層からなる上部配線層を形成する
第１０の工程と、を有することを特徴とする。

【００３５】このように請求項１５に係る半導体装置の
製造方法においては、断面が錐状をなす導電性突起物と
なる第１導電層を堆積して接続孔内を埋め込んだ後にお
ける第１導電層をエッチバックする工程を省略している
点を除けばほぼ上記請求項１４の場合と同様であるた
め、上記請求項１４の場合と同様の作用を奏する。

【００３６】また、請求項１６に係る半導体装置の製造
方法は、上記請求項８、１１〜１５のいずれかに係る半
導体装置の製造方法において、第１導電層上に所定の形
状にパターニングされたレジストを形成した後、このレ
ジストをマスクとして第１導電層をテーパエッチングし
て、断面が台形状をなす導電性突起物を形成する際に、
ラインアンドスペースパターンの露光マスクを使用する
構成とすることにより、断面が台形状をなす導電性突起
物をその上面から垂直エッチング又はテーパエッチング
する刳り抜き加工を行って形成する断面が錐状をなす導
電性突起物は、先端が上を向いているクサビ形をなすた
め、下部電極層上に複数列に配列することが可能にな
り、素子占有面積の縮小化と単位セル当たりの高容量化
とを両立させる下部電極の立体構造化が容易に実現され
る。

【００３７】また、請求項１７に係る半導体装置の製造
方法は、上記請求項８、１１〜１５のいずれかに係る半
導体装置の製造方法において、第１導電層上に所定の形
状にパターニングされたレジストを形成した後、このレ
ジストをマスクとして第１導電層をテーパエッチングし
て、断面が台形状をなす導電性突起物を形成する際に、
ラインアンドスペースパターンを複数組み合わせたメッ
シュパターンの露光マスク、又は円形の開口部がマトリ
クス状に配置されているパターンの露光マスクを使用す
る構成とすることにより、断面が台形状をなす導電性突
起物をその上面から垂直エッチング又はテーパエッチン
グする刳り抜き加工を行って形成する断面が錐状をなす
導電性突起物は、カクデラ形をなすため、下部電極層上
にマトリクス状に配置することが可能になり、素子占有
面積の縮小化と単位セル当たりの高容量化とを両立させ
る下部電極の立体構造化が容易に実現される。

【００３８】なお、上記請求項８、１１〜１５のいずれ
かに係る半導体装置の製造方法において、保護膜として
はレジスト又はスピンオングラス膜を用いることが好適
である。

【００３９】また、請求項１９に係る半導体装置の製造
方法は、上記請求項１４又は１５に係る半導体装置の製
造方法において、第３の工程において基体全面に第１導
電層を堆積する際に、密着層を堆積した後、この密着層
上に第１導電層を堆積する構成とすることにより、多層
配線構造をなす下部配線層と上部配線層とを接続する接
続孔内のプラグ層を形成する際に、このプラグ層と下部
配線層との密着性を向上すると共に、立体型キャパシタ
素子の下部電極層と断面が台形状をなす導電性突起物と
の密着性も向上する。このため、多層配線構造及び立体
型キャパシタ素子の高い信頼性が得られる。

【００４０】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る立体型ＭＩＭ構造のキャパシタ素子を示す概略断面
図、図２は図１の立体型ＭＩＭ構造のキャパシタ素子が
抵抗素子と同一基板上に形成されている半導体デバイス
を示す概略断面図、図３は図１の立体型ＭＩＭ構造のキ
ャパシタ素子がＮＰＮバイポーラトランジスタ及びＰＮ
Ｐバイポーラトランジスタと同一基板上に形成されてい
る半導体デバイスを示す概略断面図、図４は図１の立体
型ＭＩＭ構造のキャパシタ素子がＮＭＯＳトランジスタ
及びＰＭＯＳトランジスタと同一基板上に形成されてい
る半導体デバイスを示す概略断面図、図５〜図３０は図
１の立体型ＭＩＭ構造のキャパシタ素子の製造方法を説
明するための工程断面図である。但し、図１０は図９の
一部拡大図、図１２は図１１の一部拡大図、図１４は図
１３の一部拡大図、図１６は図１５の一部拡大図、図１
６は図１５の一部拡大図、図１９は図１８の一部拡大
図、図２１は図２０の一部拡大図である。

【００４１】図１に示されるように、本発明の第１の実
施形態に係る立体型ＭＩＭ構造のキャパシタ素子１０
は、下部電極２０上に誘電体層２１を挟んで上部電極２
２ａが形成されている構成であるが、この下部電極２０
が、下部電極層１３とこの下部電極層１３上に複数列に
配列された先端が上を向いているクサビ形の導電性突起
物１６ｂとからなる立体構造となっている点に特徴があ
る。また、上部電極２２ａ上には、上部電極取り出し配
線層２５ａが形成されている。

【００４２】また、絶縁層１１上に形成されている多層
配線を構成する下層配線層１２には、下層配線として兼
用されている下部電極層１３、並びに導電層２２、誘電
体層２１、及び層間絶縁膜１４を貫通して開口された接
続孔２４を介して、上部配線層２５ｂが接続されてい
る。

【００４３】次に、図１に示す立体型ＭＩＭ構造のキャ
パシタ素子１０が他の素子と共に同一基板上に形成され
ている半導体デバイスについて、図２〜図４を用いて説
明する。なお、図２〜図４は図面作製の技術的な理由に
より３つに分割して表示したものであり、図２〜図４に
示される全ての素子が同一基板上に形成されているとし
て説明する。

【００４４】共通のＰ型半導体基板３０上には、素子分
離形成層３１及びＬＯＣＯＳ膜３２が形成され、各素子
領域を分離している。そして、図２に示されるように、
このＬＯＣＯＳ膜３２上方には、上記図１の立体型ＭＩ
Ｍ構造のキャパシタ素子１０に隣接して、抵抗素子３３
が形成されている。この抵抗素子３３においては、ＬＯ
ＣＯＳ膜３２上方に形成された抵抗層３４の両端に、そ
れぞれ２つの電極３５、３６が接続されている。

【００４５】また、図３に示されるように、上記図１の
立体型ＭＩＭ構造のキャパシタ素子１０に隣接する素子
領域には、ＮＰＮバイポーラトランジスタ３７及びＰＮ
Ｐバイポーラトランジスタ３８がそれぞれ形成されてい
る。このＮＰＮバイポーラトランジスタ３７において
は、Ｐ型半導体基板３０上にＮ型エピタキシャル層から
なるＮ型コレクタ層３９が形成され、このＮ型コレクタ
層３９表面にはＰ型ベース層４０が形成され、このＰ型
ベース層４０表面にはＮ型エミッタ層４１が形成されて
いる。また、Ｎ型コレクタ層３９には、Ｎ型プラグ層４
２が形成され、その下端部はＮ型コレクタ層３９底部に
形成されているＮ⁺ 型埋め込み層４３に接続している。
そして、Ｐ型ベース層４０には引き出し電極４４を介し
てベース電極４５が接続され、Ｎ型エミッタ層４１には
引き出し電極４６、４７を介してエミッタ電極４８が接
続され、Ｎ型プラグ層４２にはコレクタ電極４９が接続
されている。

【００４６】また、ＰＮＰバイポーラトランジスタ３８
においては、Ｐ型半導体基板３０上にＮ型エピタキシャ
ル層からなるＮ型ベース層５０が形成され、このＮ型ベ
ース層５０表面にはＰ型エミッタ層５１及びＰ型コレク
タ層５２がそれぞれ形成されている。また、Ｎ型ベース
層５０には、Ｎ型プラグ層５３が形成され、その下端部
はＮ型ベース層５０底部に形成されているＮ⁺ 型埋め込
み層５４に接続している。そして、Ｐ型エミッタ層５１
には引き出し電極５５を介してエミッタ電極５６が接続
され、Ｐ型コレクタ層５２には引き出し電極５７を介し
てコレクタ電極５８が接続され、Ｎ型プラグ層５３には
ベース電極５９が接続されている。

【００４７】また、図４に示されるように、上記図１の
立体型ＭＩＭ構造のキャパシタ素子１０に隣接する素子
領域には、ＮＭＯＳトランジスタ６０及びＰＭＯＳトラ
ンジスタ６１がそれぞれ形成されている。このＮＭＯＳ
トランジスタ６０においては、Ｐ型半導体基板３０上に
Ｐ⁺ 型埋め込み層６２が形成され、このＰ⁺ 型埋め込み
層６２上にはＰ型チャネル層６３が形成され、このＰ型
チャネル層６３表面にはＬＤＤ（Lightly Doped Drain
）構造のソース／ドレイン層６４、６５が相対して形
成されている。そして、これらソース／ドレイン層６
４、６５にはそれぞれソース／ドレイン電極６６、６７
が接続されている。また、これらソース／ドレイン層６
４、６５に挟まれたＰ型チャネル層６３上には、ゲート
絶縁膜６８を介してゲート電極６９が形成されている。

【００４８】また、ＰＭＯＳトランジスタ６１において
は、Ｐ型半導体基板３０上にＮ⁺ 型埋め込み層７０が形
成され、このＮ⁺ 型埋め込み層７０上にはＮ型チャネル
層７１が形成され、このＮ型チャネル層７１表面にはソ
ース／ドレイン層７２、７３が相対して形成されてい
る。そして、これらソース／ドレイン層７２、７３には
それぞれソース／ドレイン電極７４、７５が接続されて
いる。また、これらソース／ドレイン層７２、７３に挟
まれたＰ型チャネル層７１上には、ゲート絶縁膜７６を
介してゲート電極７７が形成されている。

【００４９】なお、こうした同一のＰ型半導体基板３０
上に各素子が形成されている半導体デバイスの作製にお
いては、各素子の構成要素が可能な限り同一の工程にお
いて同時的に形成される。例えば抵抗素子３３の抵抗層
３４、ＮＰＮバイポーラトランジスタ３７のＰ型ベース
層４０の引き出し電極４２、並びにＰＮＰバイポーラト
ランジスタ３８のＰ型エミッタ層５１の引き出し電極５
５及びＰ型コレクタ層５２の引き出し電極５７は、第１
ポリシリコン層と通称される共通の導電層から形成され
る。また、立体型ＭＩＭ構造のキャパシタ素子１０の下
層配線層１２及びＮＰＮバイポーラトランジスタ３７の
Ｎ型エミッタ層４４の引き出し電極４５は、第２ポリシ
リコン層と通称される共通の導電層から形成される。ま
た、立体型ＭＩＭ構造のキャパシタ素子１０の下部電極
層１３及びＮＰＮバイポーラトランジスタ３７のＮ型エ
ミッタ層４４の引き出し電極４６は、共通のメタル層か
ら形成される。また、各素子の各電極も適宜同一の工程
において同時的に形成される。更に、符号を付して説明
はしなかったが、各素子における層間絶縁膜も適宜同一
の工程において同時的に形成される。

【００５０】また、図２〜図４においては、立体型ＭＩ
Ｍ構造のキャパシタ素子１０が他の素子といかなる回路
を構成するかは図示していないが、半導体デバイスのア
プリケーションに対応して、種々の回路構成を行うこと
が可能である。例えば立体型ＭＩＭ構造のキャパシタ素
子１０をＤＲＡＭ（Dynamic Random Access Memory）の
電荷を蓄積するスタック型キャパシタとして使用するこ
とが可能である。

【００５１】次に、図１に示す立体型ＭＩＭ構造のキャ
パシタ素子１０の製造方法を、図５〜図３０の工程断面
図を用いて説明する。先ず、絶縁層１１上に、多層配線
を構成する下層配線層１２と下部電極層１３とを、蒸着
法を用いて、連続成膜する。なお、下部電極層１３の材
料としては、優れた電気導電性と誘電体膜との非反応性
を有しているＡｇ、Ｐｔ、Ａｕ、Ｒｕ、Ｈｆ、若しくは
Ｒｈ、又はこれらの混合物を用いることが望ましい。

【００５２】続いて、これら下部電極層１３及び下層配
線層１２を、ＲＩＥ法を用いて、立体型ＭＩＭ構造のキ
ャパシタ素子１０の下部電極取り出し領域パターンに加
工する（図５参照）。このため、この立体型ＭＩＭ構造
のキャパシタ素子１０の下部電極層１３は下層配線とし
て兼用される。

【００５３】次いで、下部電極層１３上に、ＴＥＯＳ
（tetraethoxysilane ）−ＣＶＤ法を用いて、層間絶縁
膜１４を成膜する。そして、この層間絶縁膜１４上に、
フォトリソグラフィ技術を用いて、キャパシタ形成予定
領域を開口部とするレジスト１５を形成する（図６参
照）。続いて、このレジスト１５をマスクとするＲＩＥ
法を用いて、層間絶縁膜１４を選択的にエッチングし
て、キャパシタ形成予定領域の下部電極層１３を露出さ
せる（図７参照）。

【００５４】次いで、レジスト１５を除去した後、キャ
パシタ形成予定領域の露出している下部電極層１３を含
む基体全面に、蒸着法又はＣＶＤ法を用いて、導電層１
６を成膜する（図８参照）。なお、この導電層１６の材
料としては、後の工程において行う刳り抜き加工等を考
慮して、優れた加工性を有しているＴｉ、Ｔａ、若しく
はＷ、又はＴｉ、Ｔａ、Ｗ、Ｒｕ、Ｈｆ、Ｒｈの窒素化
合物、酸素化合物、若しくは窒素酸素化合物を用いるこ
とが望ましい。そして、キャパシタ形成予定領域の導電
層１６上に、フォトリソグラフィ技術を用いて、所定の
形状にパターニングされたレジスト１７を形成する。こ
のとき、露光マスクとして、ラインアンドスペース（Li
ne and Space；以下、Ｌ＆Ｓと略する）パターンのマス
クを使用しているため、レジスト１７はその断面が矩形
状をなし、図面の奥行き方向に延びている（図９、図１
０参照）。

【００５５】次いで、このレジスト１７をマスクとする
ＲＩＥ法を用いて、導電層１６を選択的にテーパエッチ
ングして、この導電層１６からなる導電性突起物１６ａ
を下部電極層１３上に形成する（図１１、図１２参
照）。即ち、レジスト１７をマスクとして導電層１６に
対するＲＩＥを行う際に、エッチング選択比を利用し、
下部電極層１３をエッチングストッパ層として導電層１
６を選択的にエッチングすると共に、導電層１６側壁に
レジスト材料からなるサイドプロテクト（Side Protec
t）膜１８が形成されることを利用して、導電層１６の
テーパエッチングを行う。このため、微細に見れば下部
電極層１３上に形成される導電性突起物１６ａは、その
断面が台形状をなし、図面の奥行き方向に延びている
（図１２参照）。

【００５６】次いで、レジスト１７を除去した後、基体
全面に保護膜１９を塗布し、下部電極層１３上に形成さ
れた導電性突起物１６ａを埋め込んでしまう（図１３、
図１４参照）。なお、この保護膜としては、レジスト又
はスピンオングラス膜を用いることが望ましい。続い
て、保護膜１９のエッチバック処理を行い、導電性突起
物１６ａ上面（天井）を露出させる（図１５、図１６参
照）。

【００５７】次いで、保護膜１９をマスクとするＲＩＥ
法を用いて、導電性突起物１６ａをその露出している上
面から選択的に垂直にエッチングして、導電性突起物１
６ａの内部を刳り抜いてきく（図１７参照）。そして、
こうした導電性突起物１６ａの刳り抜き加工により、導
電性突起物１６ａを保護膜１９のサイドウォール状に残
存させる。このため、断面が台形状をなし図面の奥行き
方向に延びている導電性突起物１６ａは、断面が錐状を
なし図面の奥行き方向に延びている導電性突起物１６
ｂ、即ち先端が上を向いているクサビ形の導電性突起物
１６ｂとなる（図１８、図１９参照）。なお、ここで、
保護膜１９をマスクとするＲＩＥによって導電性突起物
１６ａの選択的な垂直エッチングを行う代わりに、上記
図１２に示すようなテーパエッチングを行ってもよい。

【００５８】次いで、保護膜１９を除去する。こうし
て、下部電極層１３上に先端が上を向いているクサビ形
の導電性突起物１６ｂが複数列に配列されている下部電
極２０が形成される。即ち、立体型ＭＩＭ構造のキャパ
シタ素子１０の下部電極２０は下部電極層１３及びその
上に複数列に配列された先端が上を向いているクサビ形
の導電性突起物１６ｂから構成される（図２０、図２１
参照）。

【００５９】次いで、下部電極層１３表面及びクサビ形
の導電性突起物１６ｂ側面を含む基体全面に、ＣＶＤ法
を用いて、誘電体層２１を形成する（図２２参照）。そ
して、アニール処理を行った後、更にこの誘電体層２１
上に、蒸着法又はＣＶＤ法を用いて、導電層２２を成膜
する（図２３参照）。

【００６０】次いで、この導電層２２上に、フォトリソ
グラフィ技術を用いて、接続孔を開口部とするレジスト
２３を形成する（図２４参照）。続いて、このレジスト
２３をマスクとするＲＩＥ法を用いて、導電層２２、誘
電体層２１、及び層間絶縁膜１４を順に選択的エッチン
グして、下部電極層１３表面に達する接続孔２４を開口
する（図２５参照）。なお、これら多層構造化している
導電層２２、誘電体層２１、及び層間絶縁膜１４を順に
選択的エッチングする際には、各膜を加工する最適のＲ
ＩＥ条件の切り替えを行うことにより、自動的に連続エ
ッチングすることが可能である。

【００６１】次いで、レジスト２３を除去する（図２６
参照）。続いて、接続孔２４を含む基体全面に、蒸着法
を用いて、導電層２５を成膜し、この導電層２５によっ
て接続孔２４を埋め込んでしまう（図２７参照）。

【００６２】次いで、この導電層２５上に、フォトリソ
グラフィ技術を用いて、所定の形状にパターニングされ
たレジスト２６を形成する（図２８参照）。そして、こ
のレジスト２６をマスクとするＲＩＥ法を用いて、導電
層２５、導電層２２、及び誘電体層２１を順に選択的エ
ッチングして、層間絶縁膜１４表面に達する開口部２７
を開口する。こうして、導電層２５、導電層２２、及び
誘電体層２１をそれぞれ分離して、キャパシタ形成予定
領域の導電層２２からなる上部電極２２ａを形成すると
共に、この上部電極２２ａ上の導電層２５からなる上部
電極取り出し配線層２５ａを形成し、下層配線層１２と
接続孔２４を介して接続されている導電層２５からなる
上部配線層２５ｂを形成する（図２９参照）。

【００６３】次いで、レジスト２６を除去する。こうし
て、下部電極層１３及びその上に複数列に配列された先
端が上を向いているクサビ形の導電性突起物１６ｂから
なる下部電極２０上に、誘電体層２１を挟んで上部電極
２２ａが形成されている立体型ＭＩＭ構造のキャパシタ
素子１０を作製する。

【００６４】（第２の実施形態）図３１は本発明の第２
の実施形態に係る立体型ＭＩＭ構造のキャパシタ素子を
示す概略断面図、図３２〜図５１は図３１の立体型ＭＩ
Ｍ構造のキャパシタ素子の製造方法を説明するための工
程断面図である。なお、図３１の立体型ＭＩＭ構造のキ
ャパシタ素子が抵抗素子、ＮＰＮバイポーラトランジス
タ及びＰＮＰバイポーラトランジスタ、又はＮＭＯＳト
ランジスタ及びＰＭＯＳトランジスタと同一基板上に形
成されている半導体デバイスを示す概略断面図は、上記
図２〜図４に示す場合と同様であるため、その図示は省
略する。また、上記図１、図５〜図３０に示す構成要素
と同一の要素には同一の符号を付して説明を省略する。

【００６５】図３１に示されるように、本発明の第２の
実施形態に係る立体型ＭＩＭ構造のキャパシタ素子８０
は、下部電極８６上に誘電体層２１を挟んで上部電極２
２ａが形成されている構成であるが、この下部電極８６
が、下部電極層１３とこの下部電極層１３上に複数列に
配列された先端が上を向いているクサビ形の導電性突起
物１６ｂとこれら下部電極層１３及び導電性突起物１６
ｂを覆っている接触電極８１ａとからなる立体構造とな
っている点に特徴がある。また、上部電極２２ａ上に
は、上部電極取り出し配線層２５ａが形成されている。
また、絶縁層１１上に形成されている多層配線を構成す
る下層配線層１２には、下層配線として兼用されている
下部電極層１３、並びに誘電体層２１、導電層８１、及
び層間絶縁膜１４を貫通して開口された接続孔２４を介
して、上部配線層２５ｂが接続されている。

【００６６】次に、図３１に示す立体型ＭＩＭ構造のキ
ャパシタ素子８０の製造方法を、図３２〜図５１の工程
断面図を用いて説明する。先ず、絶縁層１１上に、多層
配線を構成する下層配線層１２と下部電極層１３とを、
蒸着法を用いて、連続成膜する。続いて、これら下部電
極層１３及び下層配線層１２を、ＲＩＥ法を用いて、立
体型ＭＩＭ構造のキャパシタ素子１０の下部電極取り出
し領域パターンに加工する（図３２参照）。

【００６７】次いで、下部電極層１３上に、ＴＥＯＳ−
ＣＶＤ法を用いて、層間絶縁膜１４を成膜した後、この
層間絶縁膜１４上に、フォトリソグラフィ技術を用い
て、キャパシタ形成予定領域を開口部とするレジスト１
５を形成する（図３３参照）。続いて、このレジスト１
５をマスクとするＲＩＥ法を用いて、層間絶縁膜１４を
選択的にエッチングして、キャパシタ形成予定領域の下
部電極層１３を露出させる（図３４参照）。

【００６８】次いで、レジスト１５を除去した後、キャ
パシタ形成予定領域の露出している下部電極層１３を含
む基体全面に、蒸着法又はＣＶＤ法を用いて、導電層１
６を成膜する（図３５参照）。そして、キャパシタ形成
予定領域の導電層１６上に、Ｌ＆Ｓパターンの露光マス
クを使用するフォトリソグラフィ技術により、断面が矩
形状をなし図面の奥行き方向に延びているレジスト１７
を形成する（図３６参照）。

【００６９】次いで、このレジスト１７をマスクとする
ＲＩＥ法を用いて、導電層１６を選択的にテーパエッチ
ングして、断面が台形状をなし図面の奥行き方向に延び
ている導電層１６からなる導電性突起物１６ａを下部電
極層１３上に形成する（図３７参照）。

【００７０】次いで、レジスト１７を除去した後、基体
全面に保護膜１９を塗布して、下部電極層１３上に形成
された導電性突起物１６ａを埋め込んでしまう（図３８
参照）。続いて、保護膜１９のエッチバック処理を行
い、導電性突起物１６ａ上面（天井）を露出させる（図
３９参照）。

【００７１】次いで、保護膜１９をマスクとするＲＩＥ
法を用いて、導電性突起物１６ａをその露出している上
面から選択的に垂直にエッチングして、導電性突起物１
６ａの内部を刳り抜く加工を行い、導電性突起物１６ａ
を保護膜１９のサイドウォール状に残存させる。このた
め、断面が台形状をなし図面の奥行き方向に延びている
導電性突起物１６ａは、断面が錐状をなし図面の奥行き
方向に延びている導電性突起物１６ｂ、即ち先端が上を
向いているクサビ形の導電性突起物１６ｂとなる（図４
０参照）。その後、保護膜１９を除去する（図４１参
照）。

【００７２】次いで、下部電極層１３表面及びクサビ形
の導電性突起物１６ｂ側面を含む基体全面に、蒸着法又
はＣＶＤ法を用いて、導電層８１を形成する。なお、こ
の導電層８１の材料としては、後にこの導電層８１が誘
電体膜と接触する接触下部電極層となることを考慮し
て、優れた電気導電性と誘電体膜との非反応性を有して
いるＡｇ、Ｐｔ、Ａｕ、Ｒｕ、Ｈｆ、若しくはＲｈ、又
はこれらの混合物を用いることが望ましい（図４２参
照）。

【００７３】続いて、この導電層８１上に誘電体層２１
を形成する（図４３参照）。そして、アニール処理を行
った後、更にこの誘電体層２１上に、蒸着法又はＣＶＤ
法を用いて、導電層２２を成膜する（図４４参照）。

【００７４】次いで、この導電層２２上に、フォトリソ
グラフィ技術を用いて、キャパシタ素子形成予定領域を
覆うレジスト８２を形成する。続いて、このレジスト８
２をマスクとするＲＩＥ法を用いて、導電層２２を選択
的エッチングし、導電層２２からなる上部電極２２ａを
形成する。なお、このとき、誘電体層２１がこのＲＩＥ
のエッチングストッパ層となる（図４５参照）。

【００７５】次いで、レジスト８２を除去した後、導電
層２２ａ及び誘電体層２１上に、フォトリソグラフィ技
術を用いて、接続孔を開口部とするレジスト８３を形成
する（図４６参照）。続いて、このレジスト８３をマス
クとするＲＩＥ法を用いて、誘電体層２１、導電層８
１、及び層間絶縁膜１４を順に選択的エッチングして、
下部電極層１３表面に達する接続孔８４を開口する（図
４７参照）。なお、これら多層構造化している誘電体層
２１、導電層８１、及び層間絶縁膜１４を順に選択的エ
ッチングする際には、各膜を加工する最適のＲＩＥ条件
の切り替えを行うことにより、自動的に連続エッチング
することが可能である。

【００７６】次いで、レジスト８３を除去する（図４８
参照）。続いて、接続孔８４を含む基体全面に、蒸着法
を用いて、導電層２５を成膜し、この導電層２５によっ
て接続孔８４を埋め込んでしまう（図４９参照）。

【００７７】次いで、この導電層２５上に、フォトリソ
グラフィ技術を用いて、所定の形状にパターニングされ
たレジスト８５を形成する（図５０参照）。そして、こ
のレジスト８５をマスクとするＲＩＥ法を用いて、上部
電極２２ａの端部近傍における導電層２５、上部電極２
２ａ、誘電体層２１、及び導電層８１を順に選択的エッ
チングして、層間絶縁膜１４表面に達する開口部２７を
開口する。こうして、導電層２５、誘電体層２１、及び
導電層８１をそれぞれ分離して、キャパシタ形成予定領
域の導電層８１からなる接触電極８１ａを形成すると共
に、上部電極２２ａ上の導電層２５からなる上部電極取
り出し配線層２５ａを形成し、下層配線層１２と接続孔
８４を介して接続されている導電層２５からなる上部配
線層２５ｂを形成する。その後、レジスト８５を除去す
る。

【００７８】こうして、下部電極層１３、その上に複数
列に配列された先端が上を向いているクサビ形の導電性
突起物１６ｂ、並びにこれら下部電極層１３及び導電性
突起物１６ｂを覆っている接触電極８１ａからなる下部
電極８６上に、誘電体層２１を挟んで上部電極２２ａが
形成されている立体型ＭＩＭ構造のキャパシタ素子８０
を作製する（図５１参照）。

【００７９】（第３の実施形態）図５２は本発明の第３
の実施形態に係る立体型ＭＩＭ構造のキャパシタ素子を
示す概略断面図、図５３〜図７９は図５２の立体型ＭＩ
Ｍ構造のキャパシタ素子の製造方法を説明するための工
程断面図である。但し、図６７は図６６の一部拡大図、
図７２は図７１の一部拡大図、図７４は図７３の一部拡
大図である。なお、図５２の立体型ＭＩＭ構造のキャパ
シタ素子が抵抗素子、ＮＰＮバイポーラトランジスタ及
びＰＮＰバイポーラトランジスタ、又はＮＭＯＳトラン
ジスタ及びＰＭＯＳトランジスタと同一基板上に形成さ
れている半導体デバイスを示す概略断面図は、上記図２
〜図４に示す場合と同様であるため、その図示は省略す
る。また、上記図３１〜図５１に示す構成要素と同一の
要素には同一の符号を付して説明を省略する。

【００８０】図５２に示されるように、本発明の第３の
実施形態に係る立体型ＭＩＭ構造のキャパシタ素子９０
は、上記第２の実施形態の場合と同様に、下部電極８６
上に誘電体層２１を挟んで上部電極２２ａが形成されて
いる構成であるが、この下部電極８６が、下部電極層１
３とこの下部電極層１３上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物１６ｂとこれら
下部電極層１３及び導電性突起物１６ｂを覆っている接
触電極８１ａとからなる立体構造となっている点に特徴
がある。また、上部電極２２ａ上には、上部電極取り出
し配線層２５ａが形成されている。また、絶縁層１１上
に形成されている多層配線を構成する下層配線層１２に
は、下層配線として兼用されている下部電極層１３、及
び層間絶縁膜１４を貫通して開口された接続孔９５を介
して、上部配線層２５ｂが接続されている。

【００８１】次に、図５２に示す立体型ＭＩＭ構造のキ
ャパシタ素子９０の製造方法を、図５３〜図７９の工程
断面図を用いて説明する。先ず、絶縁層１１上に、多層
配線を構成する下層配線層１２と下部電極層１３とを、
蒸着法を用いて、連続成膜する。続いて、これら下部電
極層１３及び下層配線層１２を、ＲＩＥ法を用いて、立
体型ＭＩＭ構造のキャパシタ素子１０の下部電極取り出
し領域パターンに加工する（図５３参照）。

【００８２】次いで、下部電極層１３上に、ＴＥＯＳ−
ＣＶＤ法を用いて、層間絶縁膜１４を成膜した後、この
層間絶縁膜１４上に、フォトリソグラフィ技術を用い
て、キャパシタ形成予定領域を開口部とするレジスト１
５を形成する（図５４参照）。続いて、このレジスト１
５をマスクとするＲＩＥ法を用いて、層間絶縁膜１４を
選択的にエッチングして、キャパシタ形成予定領域の下
部電極層１３を露出させる（図５５参照）。

【００８３】次いで、レジスト１５を除去した後、キャ
パシタ形成予定領域の露出している下部電極層１３を含
む基体全面に、蒸着法又はＣＶＤ法を用いて、導電層１
６を成膜する（図５６参照）。そして、キャパシタ形成
予定領域の導電層１６上に、Ｌ＆Ｓパターンの露光マス
クを使用するフォトリソグラフィ技術により、断面が矩
形状をなし図面の奥行き方向に延びているレジスト１７
を形成する（図５７参照）。

【００８４】次いで、このレジスト１７をマスクとする
ＲＩＥ法を用いて、導電層１６を選択的にテーパエッチ
ングして、断面が台形状をなし図面の奥行き方向に延び
ている導電層１６からなる導電性突起物１６ａを下部電
極層１３上に形成する（図５８参照）。

【００８５】次いで、レジスト１７を除去した後に、基
体全面に保護膜１９を塗布して、下部電極層１３上に形
成された導電性突起物１６ａを埋め込んでしまう（図５
９参照）。続いて、保護膜１９のエッチバック処理を行
い、導電性突起物１６ａ上面（天井）を露出させる（図
６０参照）。

【００８６】次いで、保護膜１９をマスクとするＲＩＥ
法を用いて、導電性突起物１６ａをその露出している上
面から選択的に垂直にエッチングして、導電性突起物１
６ａの内部を刳り抜く加工を行い、導電性突起物１６ａ
を保護膜１９のサイドウォール状に残存させる。このた
め、断面が台形状をなし図面の奥行き方向に延びている
導電性突起物１６ａは、断面が錐状をなし図面の奥行き
方向に延びている導電性突起物１６ｂ、即ち先端が上を
向いているクサビ形の導電性突起物１６ｂとなる（図６
１参照）。その後、保護膜１９を除去する（図６２参
照）。

【００８７】次いで、下部電極層１３表面及びクサビ形
の導電性突起物１６ｂ側面を含む基体全面に、蒸着法又
はＣＶＤ法を用いて導電層８１を形成する（図６３参
照）。続いて、この導電層８１上に誘電体層２１を形成
する（図６４参照）。そして、アニール処理を行った
後、更にこの誘電体層２１上に、蒸着法又はＣＶＤ法を
用いて、導電層２２を成膜する（図６５参照）。

【００８８】次いで、この導電層２２上に、フォトリソ
グラフィ技術を用いて、キャパシタ素子形成予定領域を
覆うレジスト９１を形成する（図６６、図６７参照）。
続いて、このレジスト９１をマスクとするＲＩＥ法を用
いて、導電層２２を選択的にエッチングし、導電層２２
からなる上部電極２２ａを形成する。このときのＲＩＥ
条件により、エッチングされる導電層２２側壁にはレジ
スト材料からなるサイドプロテクト層９２が形成される
ものの、その量は僅かであるため、導電層２２側壁はほ
ぼ垂直か僅かに傾斜がついた形状になる。そして、誘電
体層２１がこのＲＩＥのエッチングストッパ層となる
（図６８参照）。

【００８９】続いて、レジスト９１及び上部電極２２ａ
をマスクとするＲＩＥ法を用いて、誘電体層２１を選択
的にエッチングするが、このときのＲＩＥ条件は、上部
電極２２ａ側壁にはレジスト材料からなるサイドプロテ
クト層９３が意識的に形成されるものにする。例えば、
誘電体層２１との反応性の低いガスを選択し、入射イオ
ンエネルギーの高い条件、即ちウェーハへのＲＦ（Radi
o Frequency ）バイアス値等の高い条件に設定する（図
６９参照）。こうして、誘電体層２１は実質的にはレジ
スト９１及び上部電極２２ａ側壁のサイドプロテクト層
９３をマスクとして選択的にエッチングされるため、上
部電極２２ａ側壁と誘電体層２１側壁との間には段差が
生じる（図７０参照）。

【００９０】続いて、レジスト９１、上部電極２２ａ側
壁のサイドプロテクト層９３、及び誘電体層２１をマス
クとするＲＩＥ法を用いて、下部電極層１３を選択的に
エッチングするが、このときのＲＩＥ条件は、誘電体層
２１側壁にレジスト材料からなるサイドプロテクト層が
形成されても、その量は僅かであるため、誘電体層２１
側壁と下部電極層１３側壁との間に生じる段差は極めて
小さいものとなる。そして、層間絶縁膜１４がこのＲＩ
Ｅのエッチングストッパ層となる（図７１、図７２参
照）。

【００９１】次いで、レジスト９１及びサイドプロテク
ト層９３を除去する。こうして、導電層２２、誘電体層
２１、及び導電層８１がそれぞれキャパシタ形成予定領
域パターンに加工され、導電層２２からなる上部電極２
２ａを形成し、導電層８１からなる接触電極８１ａを形
成する（図７３、図７４参照）。

【００９２】次いで、導電層２２ａ及び層間絶縁膜１４
等上に、フォトリソグラフィ技術を用いて、接続孔を開
口部とするレジスト９４を形成した後、このレジスト９
４をマスクとするＲＩＥ法を用いて、層間絶縁膜１４を
選択的エッチングして、下部電極層１３表面に達する接
続孔９５を開口する（図７５参照）。

【００９３】次いで、レジスト９４を除去する（図７６
参照）。続いて、接続孔９５を含む基体全面に、蒸着法
を用いて、導電層２５を成膜し、この導電層２５によっ
て接続孔９５を埋め込んでしまう（図７７参照）。

【００９４】次いで、この導電層２５上に、フォトリソ
グラフィ技術を用いて、所定の形状にパターニングされ
たレジスト９６を形成した後、このレジスト９６をマス
クとするＲＩＥ法を用いて、上部電極２２ａの端部近傍
における導電層２５を選択的エッチングして、層間絶縁
膜１４表面に達する開口部２７を開口する。こうして、
導電層２５を分離して、上部電極２２ａ上の導電層２５
からなる上部電極取り出し配線層２５ａを形成し、下層
配線層１２と接続孔９５を介して接続されている導電層
２５からなる上部配線層２５ｂを形成する（図７８参
照）。

【００９５】次いで、レジスト９６を除去する。こうし
て、下部電極層１３、その上に複数列に配列された先端
が上を向いているクサビ形の導電性突起物１６ｂ、並び
にこれら下部電極層１３及び導電性突起物１６ｂを覆っ
ている接触電極８１ａからなる下部電極８６上に、誘電
体層２１を挟んで上部電極２２ａが形成されている立体
型ＭＩＭ構造のキャパシタ素子９０を作製する。

【００９６】（第４の実施形態）図８０は本発明の第４
の実施形態に係る立体型ＭＩＭ構造のキャパシタ素子を
示す概略断面図、図８１〜図１００は図８０の立体型Ｍ
ＩＭ構造のキャパシタ素子の製造方法を説明するための
工程断面図である。なお、図８０の立体型ＭＩＭ構造の
キャパシタ素子が抵抗素子、ＮＰＮバイポーラトランジ
スタ及びＰＮＰバイポーラトランジスタ、又はＮＭＯＳ
トランジスタ及びＰＭＯＳトランジスタと同一基板上に
形成されている半導体デバイスを示す概略断面図は、上
記図２〜図４に示す場合と同様であるため、その図示は
省略する。また、上記図５２〜図７９に示す構成要素と
同一の要素には同一の符号を付して説明を省略する。

【００９７】図８０に示されるように、本発明の第４の
実施形態に係る立体型ＭＩＭ構造のキャパシタ素子１０
０は、下部電極１０６上に誘電体層２１を挟んで上部電
極２２ａが形成されている構成であるが、この下部電極
１０６が、下部電極層１３とこの下部電極層１３上に複
数列に配列された先端が上を向いているクサビ形の導電
性突起物１０１ｂとこれら下部電極層１３及び導電性突
起物１０１ｂを覆っている接触電極８１ａとからなる立
体構造となっている点に特徴がある。また、上部電極２
２ａ上には、上部電極取り出し配線層２５ａが形成され
ている。

【００９８】また、絶縁層１１上に形成されている多層
配線を構成する下層配線層１２には、下層配線として兼
用されている下部電極層１３及び導電層１０１、並びに
誘電体層２１、導電層８１、及び層間絶縁膜１４を貫通
して開口された接続孔１０４を介して、上部配線層２５
ｂが接続されている。

【００９９】次に、図８０に示す立体型ＭＩＭ構造のキ
ャパシタ素子１００の製造方法を、図８１〜図１００の
工程断面図を用いて説明する。先ず、絶縁層１１上に、
多層配線を構成する下層配線層１２と下部電極層１３と
導電層１０１を、蒸着法を用いて、連続成膜する。続い
て、これら下部電極層１３、下層配線層１２、及び導電
層１０１を、ＲＩＥ法を用いて、立体型ＭＩＭ構造のキ
ャパシタ素子１０の下部電極取り出し領域パターンに加
工する（図８１参照）。なお、下部電極層１３及び導電
層１０１は、ＣＶＤ法を用いて成膜してもよい。

【０１００】次いで、導電層１０１上に、ＴＥＯＳ−Ｃ
ＶＤ法を用いて、層間絶縁膜１４を成膜する（図８２参
照）。続いて、この層間絶縁膜１４上に、フォトリソグ
ラフィ技術を用いて、キャパシタ形成予定領域を開口部
とするレジスト１５を形成する（図８３参照）。

【０１０１】次いで、このレジスト１５をマスクとする
ＲＩＥ法を用いて、層間絶縁膜１４を選択的にエッチン
グして、キャパシタ形成予定領域の導電層１０１を露出
させる。続いて、このキャパシタ形成予定領域の導電層
１０１上に、Ｌ＆Ｓパターンの露光マスクを使用するフ
ォトリソグラフィ技術により、断面が矩形状をなし図面
の奥行き方向に延びているレジスト１７を形成する（図
８４参照）。

【０１０２】次いで、このレジスト１７をマスクとする
ＲＩＥ法を用いて、導電層１０１を選択的にテーパエッ
チングして、断面が台形状をなし図面の奥行き方向に延
びている導電層１０１からなる導電性突起物１０１ａを
下部電極層１３上に形成する（図８５参照）。

【０１０３】次いで、レジスト１７を除去した後、基体
全面に保護膜１９を塗布して、下部電極層１３上に形成
された導電性突起物１０１ａを埋め込んでしまう（図８
６参照）。続いて、保護膜１９のエッチバック処理を行
い、導電性突起物１０１ａ上面（天井）を露出させる
（図８７参照）。

【０１０４】次いで、保護膜１９をマスクとするＲＩＥ
法を用いて、導電性突起物１０１ａをその露出している
上面から選択的に垂直にエッチングして、導電性突起物
１０１ａの内部を刳り抜く加工を行い、導電性突起物１
０１ａを保護膜１９のサイドウォール状に残存させる。
このため、断面が台形状をなし図面の奥行き方向に延び
ている導電性突起物１０１ａは、断面が錐状をなし図面
の奥行き方向に延びている導電性突起物１０１ｂ、即ち
先端が上を向いているクサビ形の導電性突起物１０１ｂ
となる（図８８参照）。

【０１０５】次いで、保護膜１９を除去する（図８９参
照）。その後、下部電極層１３表面及びクサビ形の導電
性突起物１０１ｂ側面を含む基体全面に、蒸着法又はＣ
ＶＤ法を用いて、導電層８１を形成する（図９０参
照）。続いて、この導電層８１上に誘電体層２１を形成
する（図９１参照）。そして、アニール処理を行った
後、更にこの誘電体層２１上に、蒸着法又はＣＶＤ法を
用いて、導電層２２を成膜する（図９２参照）。次い
で、この導電層２２上に、フォトリソグラフィ技術を用
いて、キャパシタ素子形成予定領域を覆うレジスト１０
２を形成する（図９３参照）。

【０１０６】続いて、このレジスト１０２をマスクとす
るＲＩＥ法を用いて、導電層２２を選択的にエッチング
し、導電層２２からなる上部電極２２ａを形成する。な
お、このとき、誘電体層２１がこのＲＩＥのエッチング
ストッパ層となる（図９４参照）。

【０１０７】次いで、レジスト１０２を除去する（図９
５参照）。その後、導電層２２ａ及び誘電体層２１上
に、フォトリソグラフィ技術を用いて、接続孔を開口部
とするレジスト１０３を形成する。続いて、このレジス
ト１０３をマスクとするＲＩＥ法を用いて、誘電体層２
１、導電層８１、及び層間絶縁膜１４を順に選択的エッ
チングし、導電層１０１表面に達する接続孔１０４を開
口する（図９６参照）。なお、これら多層構造化してい
る誘電体層２１、導電層８１、及び層間絶縁膜１４を順
に選択的エッチングする際には、各膜を加工する最適の
ＲＩＥ条件の切り替えを行うことにより、自動的に連続
エッチングすることが可能である。

【０１０８】次いで、レジスト１０３を除去した後、接
続孔１０４を含む基体全面に、蒸着法を用いて、導電層
２５を成膜し、この導電層２５によって接続孔１０４を
埋め込んでしまう（図９７参照）。

【０１０９】次いで、この導電層２５上に、フォトリソ
グラフィ技術を用いて、所定の形状にパターニングされ
たレジスト１０５を形成する（図９８参照）。その後、
このレジスト１０５をマスクとするＲＩＥ法を用いて、
上部電極２２ａの端部近傍における導電層２５、上部電
極２２ａ、誘電体層２１、及び導電層８１を順に選択的
にエッチングして、層間絶縁膜１４表面に達する開口部
２７を開口する。こうして、導電層２５、誘電体層２
１、及び導電層８１をそれぞれを分離し、キャパシタ形
成予定領域の導電層８１からなる接触電極８１ａを形成
すると共に、上部電極２２ａ上の導電層２５からなる上
部電極取り出し配線層２５ａを形成し、導電層１０１と
接続孔１０４を介して接続されている導電層２５からな
る上部配線層２５ｂを形成する（図９９参照）。

【０１１０】次いで、レジスト１０５を除去する。こう
して、下部電極層１３、その上に複数列に配列された先
端が上を向いているクサビ形の導電性突起物１０１ｂ、
並びにこれら下部電極層１３及び導電性突起物１０１ｂ
を覆っている接触電極８１ａからなる下部電極１０６上
に、誘電体層２１を挟んで上部電極２２ａが形成されて
いる立体型ＭＩＭ構造のキャパシタ素子１００を作製す
る。

【０１１１】（第５の実施形態）図１０１は本発明の第
５の実施形態に係る立体型ＭＩＭ構造のキャパシタ素子
を示す概略断面図、図１０２〜図１２１は図１０１の立
体型ＭＩＭ構造のキャパシタ素子の製造方法を説明する
ための工程断面図である。なお、図１０１の立体型ＭＩ
Ｍ構造のキャパシタ素子が抵抗素子、ＮＰＮバイポーラ
トランジスタ及びＰＮＰバイポーラトランジスタ、又は
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタと同一
基板上に形成されている半導体デバイスを示す概略断面
図は、上記図２〜図４に示す場合と同様であるため、そ
の図示は省略する。また、上記図８０〜図１００に示す
構成要素と同一の要素には同一の符号を付して説明を省
略する。

【０１１２】図１０１に示されるように、本発明の第５
の実施形態に係る立体型ＭＩＭ構造のキャパシタ素子１
１０は、上記第４の実施形態の場合と同様に、下部電極
１１６上に誘電体層２１を挟んで上部電極２２ａが形成
されている構成であるが、この下部電極１１６が、下部
電極層１３とこの下部電極層１３上に複数列に配列され
た先端が上を向いているクサビ形の導電性突起物１０１
ｂとこれら下部電極層１３及び導電性突起物１０１ｂを
覆っている接触電極８１ａとからなる立体構造となって
いる点に特徴がある。また、上部電極２２ａ上には、上
部電極取り出し配線層２５ａが形成されている。また、
絶縁層１１上に形成されている多層配線を構成する下層
配線層１２には、下層配線として兼用されている下部電
極層１３及び導電層１０１、並びに層間絶縁膜１４を貫
通して開口された接続孔１１４を介して、上部配線層２
５ｂが接続されている。

【０１１３】次に、図１０１に示す立体型ＭＩＭ構造の
キャパシタ素子１１０の製造方法を、図１０２〜図１２
１の工程断面図を用いて説明する。先ず、絶縁層１１上
に、多層配線を構成する下層配線層１２と下部電極層１
３と導電層１０１を、蒸着法を用いて、連続成膜する。
続いて、これら下部電極層１３、下層配線層１２、及び
導電層１０１を、ＲＩＥ法を用いて、立体型ＭＩＭ構造
のキャパシタ素子１０の下部電極取り出し領域パターン
に加工する（図１０２参照）。なお、下部電極層１３及
び導電層１０１は、ＣＶＤ法を用いて成膜してもよい。

【０１１４】次いで、導電層１０１上に、ＴＥＯＳ−Ｃ
ＶＤ法を用いて、層間絶縁膜１４を成膜する（図１０３
参照）。続いて、この層間絶縁膜１４上に、フォトリソ
グラフィ技術を用いて、キャパシタ形成予定領域を開口
部とするレジスト１５を形成する（図１０４参照）。

【０１１５】次いで、このレジスト１５をマスクとする
ＲＩＥ法を用いて、層間絶縁膜１４を選択的にエッチン
グして、キャパシタ形成予定領域の導電層１０１を露出
させる。続いて、このキャパシタ形成予定領域の導電層
１０１上に、Ｌ＆Ｓパターンの露光マスクを使用するフ
ォトリソグラフィ技術により、断面が矩形状をなし図面
の奥行き方向に延びているレジスト１７を形成する（図
１０５参照）。

【０１１６】次いで、このレジスト１７をマスクとする
ＲＩＥ法を用いて、導電層１０１を選択的にテーパエッ
チングして、断面が台形状をなし図面の奥行き方向に延
びている導電層１０１からなる導電性突起物１０１ａを
下部電極層１３上に形成する（図１０６参照）。

【０１１７】次いで、レジスト１７を除去した後、基体
全面に保護膜１９を塗布して、下部電極層１３上に形成
された導電性突起物１０１ａを埋め込んでしまう（図１
０７参照）。続いて、保護膜１９のエッチバック処理を
行い、導電性突起物１０１ａ上面（天井）を露出させる
（図１０８参照）。

【０１１８】次いで、保護膜１９をマスクとするＲＩＥ
法を用いて、導電性突起物１０１ａをその露出している
上面から選択的に垂直にエッチングして、導電性突起物
１０１ａの内部を刳り抜く加工を行い、導電性突起物１
０１ａを保護膜１９のサイドウォール状に残存させる。
このため、断面が台形状をなし図面の奥行き方向に延び
ている導電性突起物１０１ａは、断面が錐状をなし図面
の奥行き方向に延びている導電性突起物１０１ｂ、即ち
先端が上を向いているクサビ形の導電性突起物１０１ｂ
となる（図１０９参照）。

【０１１９】次いで、保護膜１９を除去する（図１１０
参照）。その後、下部電極層１３表面及びクサビ形の導
電性突起物１０１ｂ側面を含む基体全面に、蒸着法又は
ＣＶＤ法を用いて、導電層８１を形成する（図１１１参
照）。続いて、この導電層８１上に誘電体層２１を形成
する（図１１２参照）。そして、アニール処理を行った
後、更にこの誘電体層２１上に、蒸着法又はＣＶＤ法を
用いて、導電層２２を成膜する（図１１３参照）。

【０１２０】次いで、この導電層２２上に、フォトリソ
グラフィ技術を用いて、キャパシタ素子形成予定領域を
覆うレジスト１１１を形成する（図１１４参照）。続い
て、このレジスト１１１をマスクとするＲＩＥ法を用い
て、導電層２２、誘電体層２１、及び導電層８１を順に
選択的にエッチングし、キャパシタ形成予定領域の導電
層８１からなる接触電極８１ａを形成すると共に、キャ
パシタ形成予定領域の導電層２２からなる上部電極２２
ａを形成する。なお、このときのＲＩＥ条件により、上
部電極２２ａ側壁にレジスト材料からなるサイドプロテ
クト層１１２を意識的に形成して、誘電体層２１及び導
電層８１を実質的にレジスト１１１及び導電層２２側壁
のサイドプロテクト層１１２をマスクとして選択的にエ
ッチングすることにより、上部電極２２ａ側壁と誘電体
層２１側壁との間に段差を生じさせる。そして、層間絶
縁膜１４がこのＲＩＥのエッチングストッパ層となる
（図１１５参照）。

【０１２１】次いで、レジスト１１１及びサイドプロテ
クト層１１２を除去する（図１１６参照）。その後、導
電層２２ａ及び層間絶縁膜１４等上に、フォトリソグラ
フィ技術を用いて、接続孔を開口部とするレジスト１１
３を形成した後、このレジスト１１３をマスクとするＲ
ＩＥ法を用いて、層間絶縁膜１４を選択的エッチングし
て、導電層１０１表面に達する接続孔１１４を開口する
（図１１７参照）。

【０１２２】次いで、レジスト１１１を除去した後、接
続孔１１４を含む基体全面に、蒸着法を用いて、導電層
２５を成膜し、この導電層２５によって接続孔１０４を
埋め込んでしまう（図１１８参照）。

【０１２３】次いで、この導電層２５上に、フォトリソ
グラフィ技術を用いて、所定の形状にパターニングされ
たレジスト１１５を形成する（図１１９参照）。その
後、このレジスト１１５をマスクとするＲＩＥ法を用い
て、上部電極２２ａの端部近傍における導電層２５、上
部電極２２ａ、誘電体層２１、及び導電層８１を順に選
択的にエッチングして、層間絶縁膜１４表面に達する開
口部２７を開口する。こうして、導電層２５を分離し
て、上部電極２２ａ上の導電層２５からなる上部電極取
り出し配線層２５ａを形成し、導電層１０１と接続孔１
１４を介して接続されている導電層２５からなる上部配
線層２５ｂを形成する（図１２０参照）。

【０１２４】次いで、レジスト１１５を除去する。こう
して、下部電極層１３、その上に複数列に配列された先
端が上を向いているクサビ形の導電性突起物１０１ｂ、
並びにこれら下部電極層１３及び導電性突起物１０１ｂ
を覆っている接触電極８１ａからなる下部電極１１６上
に、誘電体層２１を挟んで上部電極２２ａが形成されて
いる立体型ＭＩＭ構造のキャパシタ素子１１０を作製す
る（図１２１参照）。

【０１２５】（第６の実施形態）図１２２は本発明の第
６の実施形態に係る立体型ＭＩＭ構造のキャパシタ素子
を示す概略断面図、図１２３〜図１４２は図１２２の立
体型ＭＩＭ構造のキャパシタ素子の製造方法を説明する
ための工程断面図である。なお、図１２２の立体型ＭＩ
Ｍ構造のキャパシタ素子が抵抗素子、ＮＰＮバイポーラ
トランジスタ及びＰＮＰバイポーラトランジスタ、又は
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタと同一
基板上に形成されている半導体デバイスを示す概略断面
図は、上記図２〜図４に示す場合と同様であるため、そ
の図示は省略する。また、上記図１０１〜図１２１に示
す構成要素と同一の要素には同一の符号を付して説明を
省略する。

【０１２６】図１２２に示されるように、本発明の第６
の実施形態に係る立体型ＭＩＭ構造のキャパシタ素子１
２０は、下部電極１３２上に誘電体層２１を挟んで上部
電極２２ａが形成されている構成であるが、この下部電
極１１６が、下部電極層１３とこの下部電極層１３上に
密着層１２４を介して複数列に配列された先端が上を向
いているクサビ形の導電性突起物１２５ｃとこれら下部
電極層１３及び導電性突起物１２５ｃを覆っている接触
電極８１ａとからなる立体構造となっている点に特徴が
ある。また、上部電極２２ａ上には、上部電極取り出し
配線層２５ａが形成されている。また、絶縁層１１上に
形成されている多層配線を構成する下層配線層１２に
は、下層配線として兼用されている下部電極層１３、並
びに層間絶縁膜１４を貫通して開口された接続孔１２３
内の密着層１２４及びプラブ層１２５ａを介して、上部
配線層２５ｂが接続されている。

【０１２７】次に、図１２２に示す立体型ＭＩＭ構造の
キャパシタ素子１２０の製造方法を、図１２３〜図１４
２の工程断面図を用いて説明する。先ず、絶縁層１１上
に、多層配線を構成する下層配線層１２と下部電極層１
３を、蒸着法を用いて、連続成膜する。続いて、これら
下部電極層１３、及び下層配線層１２を、ＲＩＥ法を用
いて、立体型ＭＩＭ構造のキャパシタ素子１０の下部電
極取り出し領域パターンに加工する（図１２３参照）。

【０１２８】次いで、下部電極層１３上に、ＴＥＯＳ−
ＣＶＤ法を用いて、層間絶縁膜１４を成膜する。続い
て、この層間絶縁膜１４上に、フォトリソグラフィ技術
を用いて、キャパシタ形成予定領域及び接続孔を開口部
とするレジスト１２１を形成する（図１２４参照）。

【０１２９】次いで、このレジスト１５をマスクとする
ＲＩＥ法を用いて、層間絶縁膜１４を選択的にエッチン
グし、開口部１２２内にキャパシタ形成予定領域の下部
電極層１３を露出させると共に、接続孔１２３内に下部
電極層１３を露出させる（図１２５参照）。

【０１３０】次いで、開口部１２２及び接続孔１２３を
含む基体全面に、ＣＶＤ法を用いて、密着層１２４及び
導電層１２５を成膜し、この導電層１２５により密着層
１２４を介して開口部１２２及び接続孔１２３を埋め込
んでしまう。更に、この導電層１２５上に、その表面が
平坦化されるようにレジスト１２６をコーティングする
（図１２６参照）。

【０１３１】次いで、レジスト１２６、導電層１２５、
及び密着層１２４を層間絶縁膜１４表面が露出するまで
エッチングバックする。こうして、開口部１２２及び接
続孔１２３内のみに密着層１２４を介して導電層１２５
を残存させると共に、この接続孔１２３内に密着層１２
４を介して埋め込まれた導電層１２５からなるプラブ層
１２５ａを形成する（図１２７参照）。

【０１３２】次いで、開口部１２２内の導電層１２５及
び接続孔１２３内のプラブ層１２５ａ上に、フォトリソ
グラフィ技術により、所定の形状にパターニングされた
レジスト１２７を形成する。即ち、このフォトリソグラ
フィ工程において、Ｌ＆Ｓパターンを含む露光マスクを
使用することにより、このレジスト１２７は、開口部１
２２内の導電層１２５上において、断面が矩形状をなし
図面の奥行き方向に延びていると共に、接続孔１２３内
のプラブ層１２５ａ表面を覆っている。

【０１３３】続いて、このレジスト１２７をマスクとす
るＲＩＥ法を用いて、開口部１２２内の導電層１２５を
選択的にテーパエッチングして、断面が台形状をなし図
面の奥行き方向に延びている導電層１２５からなる導電
性突起物１２５ｂを下部電極層１３上に形成する（図１
２８参照）。

【０１３４】次いで、レジスト１２７を除去した後、接
続孔１２３内の密着層１２４及びプラブ層１２５ａ表面
を覆う保護膜１２８を形成する（図１２９参照）。続い
て、基体全面に保護膜１９を塗布して、下部電極層１３
上に密着層１２４を介して形成された導電性突起物１２
５ｂを埋め込んでしまう（図１３０参照）。更に続い
て、この保護膜１９のエッチバック処理を行い、導電性
突起物１２５ｂ上面（天井）を露出させる（図１３１参
照）。

【０１３５】次いで、保護膜１９をマスクとするＲＩＥ
法を用いて、導電性突起物１２５ｂをその露出している
上面から選択的に垂直にエッチングして、導電性突起物
１２５ｂの内部を刳り抜く加工を行い、導電性突起物１
２５ｂを保護膜１９のサイドウォール状に残存させる。
このため、断面が台形状をなし図面の奥行き方向に延び
ている導電性突起物１２５ｂは、断面が錐状をなし図面
の奥行き方向に延びている導電性突起物１２５ｃ、即ち
先端が上を向いているクサビ形の導電性突起物１２５ｃ
となる。また、接続孔１２３内の密着層１２４及びプラ
ブ層１２５ａ表面を覆っていた保護膜１２８を除去する
（図１３２参照）。

【０１３６】次いで、保護膜１９及びこの保護膜１９下
の密着層１２４を除去する（図１３３参照）。その後、
下部電極層１３表面及びクサビ形の導電性突起物１２５
ｃ側面を含む基体全面に、蒸着法又はＣＶＤ法を用い
て、導電層８１を形成する（図１３４参照）。続いて、
この導電層８１上に誘電体層２１を形成する（図１３５
参照）。そして、アニール処理を行った後、更にこの誘
電体層２１上に、蒸着法又はＣＶＤ法を用いて、導電層
２２を成膜する（図１３６参照）。

【０１３７】次いで、この導電層２２上に、フォトリソ
グラフィ技術を用いて、キャパシタ素子形成予定領域を
覆うレジスト１２９を形成する（図１３７参照）。続い
て、このレジスト１２９をマスクとするＲＩＥ法を用い
て、導電層２２、誘電体層２１、及び導電層８１を順に
選択的にエッチングし、キャパシタ形成予定領域の導電
層８１からなる接触電極８１ａを形成すると共に、キャ
パシタ形成予定領域の導電層２２からなる上部電極２２
ａを形成する。なお、このときのＲＩＥ条件により、上
部電極２２ａ側壁にレジスト材料からなるサイドプロテ
クト層１３０を意識的に形成して、誘電体層２１及び導
電層８１を実質的にレジスト１２９及び導電層２２側壁
のサイドプロテクト層１３０をマスクとして選択的にエ
ッチングすることにより、上部電極２２ａ側壁と誘電体
層２１側壁との間に段差を生じさせる。そして、層間絶
縁膜１４がこのＲＩＥのエッチングストッパ層となる
（図１３８参照）。

【０１３８】次いで、レジスト１２９及びサイドプロテ
クト層１３０を除去する（図１３９参照）。その後、接
続孔１２３内のプラブ層１２５ａ表面を含む基体全面
に、蒸着法を用いて、導電層２５を成膜する（図１４０
参照）。

【０１３９】次いで、この導電層２５上に、フォトリソ
グラフィ技術を用いて、所定の形状にパターニングされ
たレジスト１３１を形成する。その後、このレジスト１
３１をマスクとするＲＩＥ法を用いて、上部電極２２ａ
の端部近傍における導電層２５を選択的にエッチングし
て、層間絶縁膜１４表面に達する開口部２７を開口す
る。こうして、導電層２５を分離して、上部電極２２ａ
上の導電層２５からなる上部電極取り出し配線層２５ａ
を形成すると共に、下部電極層１３と接続孔１２３内の
密着層１２４及びプラブ層１２５ａを介して接続されて
いる導電層２５からなる上部配線層２５ｂを形成する
（図１４１参照）。

【０１４０】次いで、レジスト１３１を除去する。こう
して、下部電極層１３、その上に密着層１２４を介して
複数列に配列された先端が上を向いているクサビ形の導
電性突起物１２５ｃ、並びにこれら下部電極層１３及び
導電性突起物１２５ｃを覆っている接触電極８１ａから
なる下部電極１３２上に、誘電体層２１を挟んで上部電
極２２ａが形成されている立体型ＭＩＭ構造のキャパシ
タ素子１２０を作製する（図１４２参照）。

【０１４１】（第７の実施形態）図１４３は本発明の第
７の実施形態に係る立体型ＭＩＭ構造のキャパシタ素子
を示す概略断面図、図１４４〜図１６３は図１４３の立
体型ＭＩＭ構造のキャパシタ素子の製造方法を説明する
ための工程断面図である。なお、図１４３の立体型ＭＩ
Ｍ構造のキャパシタ素子が抵抗素子、ＮＰＮバイポーラ
トランジスタ及びＰＮＰバイポーラトランジスタ、又は
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタと同一
基板上に形成されている半導体デバイスを示す概略断面
図は、上記図２〜図４に示す場合と同様であるため、そ
の図示は省略する。また、上記図１０１〜図１２１に示
す構成要素と同一の要素には同一の符号を付して説明を
省略する。

【０１４２】図１４３に示されるように、本発明の第７
の実施形態に係る立体型ＭＩＭ構造のキャパシタ素子１
４０は、上記第６の実施形態の場合と同様に、下部電極
１４７上に誘電体層２１を挟んで上部電極２２ａが形成
されている構成であるが、この下部電極１４７が、下部
電極層１３とこの下部電極層１３上に密着層１２４を介
して複数列に配列された先端が上を向いているクサビ形
の導電性突起物１４１ｃとこれら下部電極層１３及び導
電性突起物１４１ｃを覆っている接触電極８１ａとから
なる立体構造となっている点に特徴がある。また、上部
電極２２ａ上には、上部電極取り出し配線層２５ａが形
成されている。

【０１４３】また、絶縁層１１上に形成されている多層
配線を構成する下層配線層１２には、下層配線として兼
用されている下部電極層１３、並びに層間絶縁膜１４を
貫通して開口された接続孔１２３内の密着層１２４及び
プラブ層１４１ａを介して、上部配線層２５ｂが接続さ
れている。

【０１４４】次に、図１４３に示す立体型ＭＩＭ構造の
キャパシタ素子１４０の製造方法を、図１４４〜図１６
３の工程断面図を用いて説明する。先ず、絶縁層１１上
に、多層配線を構成する下層配線層１２と下部電極層１
３を、蒸着法を用いて、連続成膜する。続いて、これら
下部電極層１３、及び下層配線層１２を、ＲＩＥ法を用
いて、立体型ＭＩＭ構造のキャパシタ素子１０の下部電
極取り出し領域パターンに加工する（図１４４参照）。

【０１４５】次いで、下部電極層１３上に、ＴＥＯＳ−
ＣＶＤ法を用いて、層間絶縁膜１４を成膜する。続い
て、この層間絶縁膜１４上に、フォトリソグラフィ技術
を用いて、キャパシタ形成予定領域及び接続孔を開口部
とするレジスト１２１を形成する（図１４５参照）。

【０１４６】次いで、このレジスト１２１をマスクとす
るＲＩＥ法を用いて、層間絶縁膜１４を選択的にエッチ
ングして、開口部１２２内にキャパシタ形成予定領域の
下部電極層１３を露出させると共に、接続孔１２３内に
下部電極層１３を露出させる（図１４６参照）。

【０１４７】次いで、開口部１２２及び接続孔１２３を
含む基体全面に、ＣＶＤ法を用いて、密着層１２４及び
導電層１４１を順に成膜し、この導電層１４１により密
着層１２４を介して開口部１２２及び接続孔１２３を埋
め込んでしまう（図１４７参照）。

【０１４８】次いで、開口部１２２内の導電層１４１及
び接続孔１２３上方の導電層１４１上に、フォトリソグ
ラフィ技術により、所定の形状にパターニングされたレ
ジスト１４２を形成する。即ち、このフォトリソグラフ
ィ工程において、Ｌ＆Ｓパターンを含む露光マスクを使
用することにより、このレジスト１４２は、開口部１２
２内の導電層１４１上において、断面が矩形状をなし図
面の奥行き方向に延びていると共に、接続孔１２３上方
の導電層１４１表面を覆っている（図１４８参照）。

【０１４９】次いで、このレジスト１４２をマスクとす
るＲＩＥ法を用いて、導電層１４１を選択的にテーパエ
ッチングして、接続孔１２３内に密着層１２４を介して
導電層１４１を残存させると共に、この接続孔１２３内
からはみ出した導電層１４１を残存させ、これらの導電
層１４１からなるプラブ層１４１ａを形成する。同時
に、キャパシタ形成予定領域の下部電極層１３上におい
ては、密着層１２４を介して、断面が台形状をなし図面
の奥行き方向に延びている導電層１４１からなる導電性
突起物１４１ｂを形成する（図１４９参照）。

【０１５０】次いで、レジスト１４２を除去した後、接
続孔１２３内からはみ出したプラブ層１４１ａ表面を覆
う保護膜１４３を形成する（図１５０参照）。続いて、
基体全面に保護膜１９を塗布して、下部電極層１３上に
密着層１２４を介して形成された導電性突起物１４１ｂ
を埋め込んでしまう（図１５１参照）。更に続いて、こ
の保護膜１９のエッチバック処理を行い、導電性突起物
１４１ｂ上面（天井）を露出させる（図１５２参照）。

【０１５１】次いで、保護膜１９をマスクとするＲＩＥ
法を用いて、導電性突起物１４１ｂをその露出している
上面から選択的に垂直にエッチングして、導電性突起物
１４１ｂの内部を刳り抜く加工を行い、導電性突起物１
４１ｂを保護膜１９のサイドウォール状に残存させる。
このため、断面が台形状をなし図面の奥行き方向に延び
ている導電性突起物１４１ｂは、断面が錐状をなし図面
の奥行き方向に延びている導電性突起物１４１ｃ、即ち
先端が上を向いているクサビ形の導電性突起物１４１ｃ
となる（図１５３参照）。

【０１５２】次いで、接続孔１２３内の密着層１２４及
びプラブ層１４１ａ表面を覆っていた保護膜１４３を除
去する。また、保護膜１９及びこの保護膜１９下の密着
層１２４を除去する（図１５４参照）。その後、下部電
極層１３表面及びクサビ形の導電性突起物１４１ｃ側面
を含む基体全面に、蒸着法又はＣＶＤ法を用いて、導電
層８１を形成する（図１５５参照）。続いて、この導電
層８１上に誘電体層２１を形成する（図１５６参照）。
そして、アニール処理を行った後、更にこの誘電体層２
１上に、蒸着法又はＣＶＤ法を用いて、導電層２２を成
膜する（図１５７参照）。

【０１５３】次いで、この導電層２２上に、フォトリソ
グラフィ技術を用いて、キャパシタ素子形成予定領域を
覆うレジスト１４４を形成する（図１５８参照）。続い
て、このレジスト１４４をマスクとするＲＩＥ法を用い
て、導電層２２、誘電体層２１、及び導電層８１を順に
選択的にエッチングし、キャパシタ形成予定領域の導電
層８１からなる接触電極８１ａを形成すると共に、キャ
パシタ形成予定領域の導電層２２からなる上部電極２２
ａを形成する。なお、このときのＲＩＥ条件により、上
部電極２２ａ側壁にレジスト材料からなるサイドプロテ
クト層１４５を意識的に形成して、誘電体層２１及び導
電層８１を実質的にレジスト１４４及び導電層２２側壁
のサイドプロテクト層１４５をマスクとして選択的にエ
ッチングすることにより、上部電極２２ａ側壁と誘電体
層２１側壁との間に段差を生じさせる。そして、層間絶
縁膜１４がこのＲＩＥのエッチングストッパ層となる
（図１５９参照）。

【０１５４】次いで、レジスト１４４及びサイドプロテ
クト層１４５を除去する（図１６０参照）。その後、接
続孔１２３内からはみ出したプラブ層１４１ａ表面を含
む基体全面に、蒸着法を用いて、導電層２５を成膜する
（図１６１参照）。

【０１５５】次いで、この導電層２５上に、フォトリソ
グラフィ技術を用いて、所定の形状にパターニングされ
たレジスト１４６を形成する。その後、このレジスト１
４６をマスクとするＲＩＥ法を用いて、上部電極２２ａ
の端部近傍における導電層２５を選択的にエッチングし
て、層間絶縁膜１４表面に達する開口部２７を開口す
る。こうして、導電層２５を分離して、上部電極２２ａ
上の導電層２５からなる上部電極取り出し配線層２５ａ
を形成すると共に、下部電極層１３と接続孔１２３内の
密着層１２４及びプラブ層１４１ａを介して接続されて
いる導電層２５からなる上部配線層２５ｂを形成する
（図１６２参照）。

【０１５６】次いで、レジスト１４６を除去する。こう
して、下部電極層１３、その上に密着層１２４を介して
複数列に配列された先端が上を向いているクサビ形の導
電性突起物１４１ｃ、並びにこれら下部電極層１３及び
導電性突起物１４１ｃを覆っている接触電極８１ａから
なる下部電極１４７上に、誘電体層２１を挟んで上部電
極２２ａが形成されている立体型ＭＩＭ構造のキャパシ
タ素子１４０を作製する（図１６３参照）。

【０１５７】なお、上記第１の実施形態においては、下
部電極層１３上に複数列に配列された先端が上を向いて
いるクサビ形の導電性突起物１６ｂを形成する際に、図
９〜図２１に示されるような工程を採用している。即
ち、キャパシタ形成予定領域の導電層１６上に、Ｌ＆Ｓ
パターンの露光マスクを使用するフォトリソグラフィ技
術により、断面が矩形状をなし図面の奥行き方向に延び
ているレジスト１７を形成し（図９、図１０参照）、こ
のレジスト１７をマスクとするＲＩＥ法を用い、導電層
１６側壁にレジスト材料からなるサイドプロテクト膜１
８が形成されることを利用して、導電層１６のテーパエ
ッチングを行い、断面が台形状をなし図面の奥行き方向
に延びている導電性突起物１６ａを形成し（図１１、図
１２参照）、基体全面に保護膜１９を塗布して導電性突
起物１６ａを埋め込んでしまい、続いて保護膜１９のエ
ッチバック処理を行って導電性突起物１６ａ上面を露出
させ（図１５、図１６参照）、保護膜１９をマスクとす
るＲＩＥ法を用いて、導電性突起物１６ａをその露出し
ている上面から選択的に垂直にエッチングして、導電性
突起物１６ａの内部を刳り抜き（図１７参照）、導電性
突起物１６ａを保護膜１９のサイドウォール状に残存さ
せて、断面が錐状をなし図面の奥行き方向に延びている
導電性突起物１６ｂ、即ち先端が上を向いているクサビ
形の導電性突起物１６ｂを形成し（図１８、図１９参
照）、保護膜１９を除去して、下部電極層１３上に先端
が上を向いているクサビ形の導電性突起物１６ｂを複数
列に配列して形成する。

【０１５８】このようにして、レジスト１７をマスクと
する導電層１６のＲＩＥの際の導電層１６側壁に形成さ
れるレジスト材料からなるサイドプロテクト膜１８を利
用したテーパエッチングと、導電性突起物１６ａの刳り
抜き加工を行うＲＩＥの際の導電性突起物１６ａ上面か
らの垂直エッチングとを組み合わせる方法を採用してい
るが、こうした方法に限定されるものではない。他の第
２、第３の方法を以下に説明する。

【０１５９】先ず、第２の方法を図１６４〜図１７０を
用いて説明する。なお、上記図９〜図２１に示す構成要
素と同一の要素には同一の符号を付して説明を省略す
る。下層配線層１２上に下部電極層１３を介して形成さ
れている導電層１６上に、Ｌ＆Ｓパターンの露光マスク
を使用するフォトリソグラフィ技術により、断面が矩形
状をなし図面の奥行き方向に延びているレジスト１７を
形成する（図１６４参照）。

【０１６０】次いで、このレジスト１７をマスクとする
ＲＩＥ法を用いて導電層１６のエッチングを行う際、例
えばＣＨ₂ Ｆ₂ 、ＣＨＦ₃ 等の堆積ガスを添加して、導
電層１６側壁に堆積ガスによるサイドプロテクト膜１５
０を形成し、サイド方向のエッチングレートを抑制す
る。こうして、導電層１６のテーパエッチングを行い、
断面が台形状をなし図面の奥行き方向に延びている導電
性突起物１６ｃを形成する（図１６５参照）。

【０１６１】次いで、基体全面に保護膜１９を塗布して
導電性突起物１６ｃを埋め込んでしまう（図１６６参
照）。続いて、保護膜１９のエッチバック処理を行って
導電性突起物１６ｃ上面（天井）を露出させる（図１６
７参照）。

【０１６２】次いで、保護膜１９をマスクとするＲＩＥ
法を用いて、導電性突起物１６ｃをその露出している上
面から選択的にエッチングして、導電性突起物１６ｃの
内部を刳り抜いていくが、この際も、例えばＣＨ
₂ Ｆ₂ 、ＣＨＦ₃ 等の堆積ガスを添加して、導電層１６
側壁に堆積ガスによるサイドプロテクト膜１５０が形成
されることを利用して、導電層１６のテーパエッチング
を行う（図１６８参照）。

【０１６３】こうして、導電性突起物１６ｃの内部を刳
り抜き加工により、導電性突起物１６ｃを保護膜１９の
サイドウォール状に残存させ、断面が錐状をなし図面の
奥行き方向に延びている導電性突起物１６ｄ、即ち先端
が上を向いているクサビ形の導電性突起物１６ｄを形成
する（図１６９参照）。その後、保護膜１９を除去し
て、下部電極層１３上に先端が上を向いているクサビ形
の導電性突起物１６ｄを複数列に配列して形成する（図
１６９参照）。

【０１６４】このように、レジスト１７をマスクとする
導電層１６のＲＩＥの際の導電層１６側壁に形成される
堆積ガスによるサイドプロテクト膜１５０を利用したテ
ーパエッチングと、同じく導電性突起物１６ａの刳り抜
き加工を行うＲＩＥの際の堆積ガスによるサイドプロテ
クト膜１５０を利用したテーパエッチングとを組み合わ
せる方法を採用することにより、上記第１の実施形態の
場合と同様の結果を得ることができる。

【０１６５】次に、第３の方法を図１７１〜図１７７を
用いて説明する。なお、上記図９〜図２１に示す構成要
素と同一の要素には同一の符号を付して説明を省略す
る。下層配線層１２上に下部電極層１３を介して形成さ
れている導電層１６上に、Ｌ＆Ｓパターンの露光マスク
を使用するフォトリソグラフィ技術により、断面が矩形
状をなし図面の奥行き方向に延びているレジスト１５１
を形成するが、このときに使用するＬ＆Ｓパターンを微
細化して、レジスト１５１の幅及びその間隔を共に０．
３μｍ以下にし、且つアスペクト比を３以上に高くする
（図１６４参照）。

【０１６６】次いで、このレジスト１５１をマスクとす
るＲＩＥ法を用いて導電層１６のエッチングを行う際、
マイクロローディング効果を利用して導電層１６のテー
パエッチングを行い、断面が台形状をなし図面の奥行き
方向に延びている導電性突起物１６ｅを形成する（図１
６５参照）。

【０１６７】なお、ここでいうマイクロローディング効
果とは、アスペクト比が高い微細スペースにおいては、
垂直入射以外の入射イオン数が激減するため、サイド方
向のエッチングが抑制される効果をいう。そして、この
マイクロローディング効果によるテーパエッチングが進
行すれば、それに伴って更にアスペクト比が高くなり、
底部におけるサイド方向のエッチングレートは大幅に減
少することになる。そして、実際には、アスペクト比が
高いレジスト１５１の影によるシャドウ効果も加わり、
サイド方向のエッチングレートは激減する。

【０１６８】次いで、基体全面に保護膜１９を塗布して
導電性突起物１６ｅを埋め込んでしまう（図１７３参
照）。続いて、保護膜１９のエッチバック処理を行って
導電性突起物１６ｅ上面（天井）を露出させる（図１７
４参照）。

【０１６９】次いで、保護膜１９をマスクとするＲＩＥ
法を用いて、導電性突起物１６ｅをその露出している上
面から選択的にエッチングして、導電性突起物１６ｅの
内部を刳り抜いていくが、この際も、マイクロローディ
ング効果を利用して、導電層１６のテーパエッチングを
行う（図１７５参照）。

【０１７０】こうして、導電性突起物１６ｅの内部を刳
り抜き加工により、導電性突起物１６ｅを保護膜１９の
サイドウォール状に残存させ、断面が錐状をなし図面の
奥行き方向に延びている導電性突起物１６ｆ、即ち先端
が上を向いているクサビ形の導電性突起物１６ｆを形成
する（図１６９参照）。その後、保護膜１９を除去し
て、下部電極層１３上に先端が上を向いているクサビ形
の導電性突起物１６ｆを複数列に配列して形成する（図
１６９参照）。

【０１７１】このように、レジスト１５１をマスクとす
る導電層１６のＲＩＥの際のマイクロローディング効果
を利用したテーパエッチングと、同じく導電性突起物１
６ａの刳り抜き加工を行うＲＩＥの際のマイクロローデ
ィング効果を利用したテーパエッチングとを組み合わせ
る方法を採用することにより、上記第１の実施形態の場
合と同様の結果を得ることができる。

【０１７２】以上説明した２つの方法は、上記第１の実
施形態において適用することが可能であるだけでなく、
当然に上記第２〜第７の実施形態においても同様に適用
することが可能である。

【０１７３】また、上記第１〜第７の実施形態において
は、下部電極層１３上に複数列に配列された先端が上を
向いているクサビ形の導電性突起物１６ｂ、１０１ｂ、
１２５ｃ、１４１ｃを形成する際に、Ｌ＆Ｓパターンの
露光マスクを使用するフォトリソグラフィ技術により、
断面が矩形状をなし図面の奥行き方向に延びているレジ
スト１７を形成しているが、このときに使用する露光マ
スクはＬ＆Ｓパターンの露光マスクに限定されるもので
はない。例えばＬ＆Ｓパターンを複数組み合わせたメッ
シュパターンの露光マスクや、円形の開口部がマトリク
ス状に配置されているパターンの露光マスクを使用して
もよい。

【０１７４】例えば２つのＬ＆Ｓパターンを直交させて
組み合わせたメッシュパターンの露光マスクを使用する
場合には、そのフォトリソグラフィ工程において形成さ
れるレジストマスクを用いて導電層１６、１０１、１２
５、１４１のＲＩＥ法によるテーパエッチングを行う
と、断面が台形状をなす四角錐の下半分の形状をした導
電性突起物が下部電極層１３上にマトリクス状に配置さ
れて形成される。次いで、この導電性突起物の上面を除
いて埋め込んだ保護膜１９、１２８、１４３をマスクと
して、導電性突起物をその上面から垂直エッチング又は
テーパエッチングして導電性突起物の内部を刳り抜く加
工を施し、導電性突起物を保護膜１９、１２８、１４３
のサイドウォール状に残存させると、四角錐の下半分の
外形をした導電性突起物の中央が凹状にへこんだカクデ
ラ形をなしその断面は錐状をなす導電性突起物が下部電
極層上にマトリクス状に配置されて形成される。この場
合も、上記第１〜第７の実施形態において先端が上を向
いているクサビ形の導電性突起物１６ｂ、１０１ｂ、１
２５ｃ、１４１ｃが下部電極層１３上に複数列に配列し
て形成されている場合と同様の効果、即ち下部電極の立
体構造化を実現して素子占有面積の縮小化と単位セル当
たりの高容量化とが両立するキャパシタ素子を得ること
ができるという効果を奏することができる。

【０１７５】また、例えば円形の開口部がマトリクス状
に配置されているパターンの露光マスクを使用する場合
には、上記メッシュパターンの露光マスクを使用した場
合の断面が台形状をなす四角錐の下半分の形状をした導
電性突起物の代わりに、断面が台形状をなす円錐の下半
分の形状をした導電性突起物が得られ、四角錐の下半分
の外形をした導電性突起物の中央が凹状にへこんだカク
デラ形をなしその断面は錐状をなす導電性突起物の代わ
りに、円錐の下半分の外形をした導電性突起物の中央が
凹状にへこんだカクデラ形をなしその断面は錐状をなす
導電性突起物が下部電極層上にマトリクス状に配置され
て形成されて、同様に下部電極の立体構造化を実現して
素子占有面積の縮小化と単位セル当たりの高容量化とが
両立するキャパシタ素子を得ることができるという効果
を奏することができる。

【０１７６】

【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置及び半導体装置の製造方法によれば、次の
ような効果を奏することができる。即ち、請求項１に係
る半導体装置によれば、キャパシタ素子の下部電極が下
部電極層とその上に形成された断面が錐状をなす導電性
突起物から構成されていることにより、キャパシタ面積
の大きくなる下部電極の立体構造化が達成されるため、
素子占有面積の縮小化と単位セル当たりの高容量化とが
両立するキャパシタ素子を実現することができる。

【０１７７】また、請求項２に係る半導体装置によれ
ば、下部電極を構成する下部電極層及び断面が錐状をな
す導電性突起物と誘電体膜との間に接触下部電極層が設
けられていることにより、断面が錐状をなす導電性突起
物によって立体構造化が達成されると共に、接触下部電
極層によって誘電体膜との良好な接触が達成され、更に
導電性突起物に加工時の欠陥がある場合にその欠陥を接
触下部電極層によって補完されるため、立体型キャパシ
タ素子のキャパシタ特性を向上させ、高い信頼性を得る
ことができる。

【０１７８】また、請求項３に係る半導体装置によれ
ば、断面が錐状をなす導電性突起物が先端が上を向いて
いるクサビ形をなし、下部電極層上に複数列に配列され
ていることにより、下部電極の立体構造化が容易に実現
され、素子占有面積の縮小化と単位セル当たりの高容量
化とが両立するキャパシタ素子を得ることができる。

【０１７９】また、請求項４に係る半導体装置によれ
ば、断面が錐状をなす導電性突起物がカクデラ形をな
し、下部電極層上にマトリクス状に配置されていること
により、下部電極の立体構造化が容易に実現され、素子
占有面積の縮小化と単位セル当たりの高容量化とが両立
するキャパシタ素子を得ることができる。

【０１８０】また、請求項５に係る半導体装置によれ
ば、下部電極層又は上部電極が優れた電気導電性と誘電
体膜との非反応性を有しているＡｇ、Ｐｔ、Ａｕ、Ｒ
ｕ、Ｈｆ、若しくはＲｈ、又はこれらの混合物を材料と
することにより、優れたキャパシタ特性の実現に寄与す
ることができる。また、断面が錐状をなす導電性突起物
が優れた加工性を有しているＴｉ、Ｔａ、若しくはＷ、
又はＴｉ、Ｔａ、Ｗ、Ｒｕ、Ｈｆ、Ｒｈの窒素化合物、
酸素化合物、若しくは窒素酸素化合物を材料とすること
により、下部電極の立体構造化の実現に寄与することが
できる。

【０１８１】また、請求項７に係る半導体装置によれ
ば、接触下部電極層が優れた電気導電性と誘電体膜との
非反応性を有しているＡｇ、Ｐｔ、Ａｕ、Ｒｕ、Ｈｆ、
若しくはＲｈ、又はこれらの混合物を材料とすることに
より、優れたキャパシタ特性の実現に寄与することがで
きる。

【０１８２】また、請求項８に係る半導体装置の製造方
法によれば、所定の形状にパターニングされたレジスト
をマスクとして第１導電層をテーパエッチングして断面
が台形状をなす導電性突起物を形成し、更に保護膜をマ
スクとして断面が台形状をなす導電性突起物をその上面
から垂直エッチング又はテーパエッチングする刳り抜き
加工を行って断面が錐状をなす導電性突起物を形成して
いることにより、レジストのパターン形成、選択的エッ
チング、保護膜を利用した刳り抜き加工などの従来技術
とその組み合わせを用いて断面が錐状をなす導電性突起
物が形成されるため、信頼性が高く量産性に富み十分に
低コストの製造プロセスによって下部電極の立体構造化
を実現することができる。従って、既存製品から次世代
製品までの幅広いデバイスアプリケイションに対応する
ことができる。

【０１８３】また、請求項９に係る半導体装置の製造方
法によれば、下部電極層の表面及び断面が錐状をなす導
電性突起物の側面に接触下部電極層を介して誘電体膜を
形成することにより、誘電体膜との良好な接触を達成す
ることができると共に、導電性突起物に加工上の欠陥が
生じた場合にその欠陥を補完することも可能になるた
め、優れたキャパシタ特性と高い信頼性をもつキャパシ
タ素子を実現することができる。

【０１８４】また、請求項１０に係る半導体装置の製造
方法によれば、順に積層した第１導電層、誘電体膜、及
び第２導電層を順に選択的にエッチングする場合におい
て、レジストをマスクとして第２導電層をエッチングす
る際に、この第２導電層側壁にサイドプロテクト層を形
成し、誘電体膜及び第１導電層をエッチングする際に
は、レジスト及び第２導電層側壁のサイドプロテクト層
をマスクとすることにより、エッチングマスクの大きさ
が自己整合的に拡大されることになるため、第２導電層
側壁と誘電体膜側壁との間には段差が生じ、中間の誘電
体膜が極めて薄いときであっても、第２導電層と第１導
電層との導通を防止することができる。しかも、この場
合、レジストを形成するためには１枚の露光マスクしか
必要としないため、コストの低減も達成することができ
る。

【０１８５】また、請求項１１に係る半導体装置の製造
方法によれば、上記請求項８の場合と同様の工程によっ
て断面が錐状をなす導電性突起物を形成するため、上記
請求項８の場合と同様に、信頼性が高く量産性に富み十
分に低コストの製造プロセスによる下部電極の立体構造
化を実現することができる。これに加えて、基体全面に
第２導電層を堆積して接続孔を埋め込んだ後、上部電極
取り出し配線層と下部配線層に接続孔を介して接続する
上部配線層とを同一工程において同時的に形成すること
により、立体型キャパシタ素子を形成する工程と多層配
線構造を形成する工程とが併用され、プロセスコストを
低減することができる。

【０１８６】また、請求項１２に係る半導体装置の製造
方法によれば、上記請求項１１の場合と同様の工程によ
って下部電極の立体構造化を実現するための断面が錐状
をなす導電性突起物を形成すると共に、立体型キャパシ
タ素子の上部電極取り出し配線層と多層配線構造の上部
配線層とを同時的に形成するため、上記請求項１１の場
合と同様の効果を奏することができる。これに加えて、
断面が錐状をなす導電性突起物等と誘電体膜との間に接
触下部電極層を形成することにより、誘電体膜との良好
な接触を達成することができると共に、導電性突起物に
加工上の欠陥が生じた場合にもその欠陥を補完すること
が可能になるため、優れたキャパシタ特性と高い信頼性
をもつ立体型キャパシタ素子を実現することができる。
更に、上部電極層、誘電体膜、及び第２導電層を順に選
択的にエッチング除去する際に、上部電極層側壁にサイ
ドプロテクト層を形成し、レジスト及び上部電極層側壁
のサイドプロテクト層をマスクとして誘電体膜及び第２
導電層をエッチングすることにより、エッチングマスク
の大きさを自己整合的に拡大して上部電極側壁と誘電体
膜側壁との間に段差を生じさせるため、上部電極側壁と
接触下部電極層との導通を防止することができる。しか
も、この場合、レジストを形成するために１枚の露光マ
スクしか必要としないため、コストの低減も達成するこ
とができる。

【０１８７】また、請求項１３に係る半導体装置の製造
方法によれば、工程の手順が上記請求項１２の場合と異
なるものの、その他の基本的な工程は共通するため、上
記請求項１２の場合と同様の効果を奏することができ
る。

【０１８８】また、請求項１４に係る半導体装置の製造
方法によれば、上記請求項１２の場合と同様の工程によ
って下部電極の立体構造化を実現するための断面が錐状
をなす導電性突起物を形成し、立体型キャパシタ素子の
上部電極取り出し配線層と多層配線構造の上部配線層と
を同時的に形成し、断面が錐状をなす導電性突起物等と
誘電体膜との間に接触下部電極層を形成し、上部電極
層、誘電体膜、及び接触下部電極層となる第２導電層を
順に選択的にエッチングする際にサイドプロテクト層を
利用して上部電極側壁と誘電体膜側壁との間に段差を生
じさせるため、上記請求項１２の場合と同様の効果を奏
することができる。これに加えて、断面が錐状をなす導
電性突起物となる第１導電層を堆積する際に、この第１
導電層を接続孔内を埋め込んだ後、エッチバックして、
接続孔内のプラグ層を形成することにより、多層配線構
造をなす下部配線層と上部配線層とを接続する接続孔内
のプラグ層を形成する工程を立体型キャパシタ素子を形
成する工程と併用することが可能になるため、プロセス
コストを低減することができる。

【０１８９】また、請求項１５に係る半導体装置の製造
方法によれば、断面が錐状をなす導電性突起物となる第
１導電層を堆積して接続孔内を埋め込んだ後におけるエ
ッチバック工程を省略している点を除けばほぼ上記請求
項１４の場合と同様であるため、上記請求項１４の場合
と同様の効果を奏することができる。

【０１９０】また、請求項１６に係る半導体装置の製造
方法によれば、所定の形状にパターニングされたレジス
トをマスクとして第１導電層をテーパエッチングし、断
面が台形状をなす導電性突起物を形成する際に、ライン
アンドスペースパターンの露光マスクを使用することに
より、断面が台形状をなす導電性突起物をその上面から
垂直エッチング又はテーパエッチングする刳り抜き加工
を行って形成する断面が錐状をなす導電性突起物は、先
端が上を向いているクサビ形をなすため、下部電極層上
に複数列に配列することが可能になり、素子占有面積の
縮小化と単位セル当たりの高容量化とを両立させる下部
電極の立体構造化を容易に実現することができる。

【０１９１】また、請求項１７に係る半導体装置の製造
方法によれば、所定の形状にパターニングされたレジス
トをマスクとして第１導電層をテーパエッチングし、断
面が台形状をなす導電性突起物を形成する際に、ライン
アンドスペースパターンを複数組み合わせたメッシュパ
ターンの露光マスク、又は円形の開口部がマトリクス状
に配置されているパターンの露光マスクを使用すること
により、断面が台形状をなす導電性突起物をその上面か
ら垂直エッチング又はテーパエッチングする刳り抜き加
工を行って形成する断面が錐状をなす導電性突起物は、
カクデラ形をなすため、下部電極層上にマトリクス状に
配置することが可能になり、素子占有面積の縮小化と単
位セル当たりの高容量化とを両立させる下部電極の立体
構造化を容易に実現することができる。

【０１９２】また、請求項１９に係る半導体装置の製造
方法は、断面が錐状をなす導電性突起物及び接続孔内の
プラグ層となる第１導電層を堆積する際に、その前段に
密着層を堆積することにより、多層配線構造をなす下部
配線層と上部配線層とを接続する接続孔内のプラグ層と
下部配線層との密着性を向上させると共に、立体型キャ
パシタ素子の下部電極層と断面が台形状をなす導電性突
起物との密着性も向上させるため、多層配線構造及び立
体型キャパシタ素子の高い信頼性を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る立体型ＭＩＭ構
造のキャパシタ素子を示す概略断面図である。

【図２】図１の立体型ＭＩＭ構造のキャパシタ素子が抵
抗素子と同一基板上に形成されている半導体デバイスを
示す概略断面図である。

【図３】図１の立体型ＭＩＭ構造のキャパシタ素子がＮ
ＰＮバイポーラトランジスタ及びＰＮＰバイポーラトラ
ンジスタと同一基板上に形成されている半導体デバイス
を示す概略断面図である。

【図４】図１の立体型ＭＩＭ構造のキャパシタ素子がＮ
ＭＯＳトランジスタ及びＰＭＯＳトランジスタと同一基
板上に形成されている半導体デバイスを示す概略断面図
である。

【図５】図１の立体型ＭＩＭ構造のキャパシタ素子の製
造方法を説明するための工程断面図（その１）である。

【図６】図１の立体型ＭＩＭ構造のキャパシタ素子の製
造方法を説明するための工程断面図（その２）である。

【図７】図１の立体型ＭＩＭ構造のキャパシタ素子の製
造方法を説明するための工程断面図（その３）である。

【図８】図１の立体型ＭＩＭ構造のキャパシタ素子の製
造方法を説明するための工程断面図（その４）である。

【図９】図１の立体型ＭＩＭ構造のキャパシタ素子の製
造方法を説明するための工程断面図（その５）である。

【図１０】図９の一部拡大図である。

【図１１】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その６）であ
る。

【図１２】図１１の一部拡大図である。

【図１３】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その７）であ
る。

【図１４】図１３の一部拡大図である。

【図１５】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その８）であ
る。

【図１６】図１５の一部拡大図である。

【図１７】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その９）であ
る。

【図１８】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その１０）であ
る。

【図１９】図１８の一部拡大図である。

【図２０】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その１１）であ
る。

【図２１】図２０の一部拡大図である。

【図２２】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その１２）であ
る。

【図２３】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その１３）であ
る。

【図２４】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その１４）であ
る。

【図２５】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その１５）であ
る。

【図２６】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その１６）であ
る。

【図２７】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その１７）であ
る。

【図２８】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その１８）であ
る。

【図２９】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その１９）であ
る。

【図３０】図１の立体型ＭＩＭ構造のキャパシタ素子の
製造方法を説明するための工程断面図（その２０）であ
る。

【図３１】本発明の第２の実施形態に係る立体型ＭＩＭ
構造のキャパシタ素子を示す概略断面図である。

【図３２】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１）であ
る。

【図３３】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その２）であ
る。

【図３４】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その３）であ
る。

【図３５】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その４）であ
る。

【図３６】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その５）であ
る。

【図３７】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その６）であ
る。

【図３８】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その７）であ
る。

【図３９】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その８）であ
る。

【図４０】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その９）であ
る。

【図４１】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１０）で
ある。

【図４２】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１１）で
ある。

【図４３】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１２）で
ある。

【図４４】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１３）で
ある。

【図４５】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１４）で
ある。

【図４６】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１５）で
ある。

【図４７】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１６）で
ある。

【図４８】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１７）で
ある。

【図４９】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１８）で
ある。

【図５０】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１９）で
ある。

【図５１】図３１の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その２０）で
ある。

【図５２】本発明の第３の実施形態に係る立体型ＭＩＭ
構造のキャパシタ素子を示す概略断面図である。

【図５３】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１）であ
る。

【図５４】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その２）であ
る。

【図５５】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その３）であ
る。

【図５６】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その４）であ
る。

【図５７】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その５）であ
る。

【図５８】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その６）であ
る。

【図５９】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その７）であ
る。

【図６０】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その８）であ
る。

【図６１】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その９）であ
る。

【図６２】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１０）で
ある。

【図６３】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１１）で
ある。

【図６４】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１２）で
ある。

【図６５】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１３）で
ある。

【図６６】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１４）で
ある。

【図６７】図６６の一部拡大図である。

【図６８】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１５）で
ある。

【図６９】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１６）で
ある。

【図７０】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１７）で
ある。

【図７１】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１８）で
ある。

【図７２】図７１の一部拡大図である。

【図７３】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１９）で
ある。

【図７４】図７３の一部拡大図である。

【図７５】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その２０）で
ある。

【図７６】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その２１）で
ある。

【図７７】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その２２）で
ある。

【図７８】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その２３）で
ある。

【図７９】図５２の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その２４）で
ある。

【図８０】本発明の第４の実施形態に係る立体型ＭＩＭ
構造のキャパシタ素子を示す概略断面図である。

【図８１】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１）であ
る。

【図８２】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その２）であ
る。

【図８３】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その３）であ
る。

【図８４】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その４）であ
る。

【図８５】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その５）であ
る。

【図８６】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その６）であ
る。

【図８７】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その７）であ
る。

【図８８】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その８）であ
る。

【図８９】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その９）であ
る。

【図９０】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１０）で
ある。

【図９１】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１１）で
ある。

【図９２】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１２）で
ある。

【図９３】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１３）で
ある。

【図９４】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１４）で
ある。

【図９５】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１５）で
ある。

【図９６】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１６）で
ある。

【図９７】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１７）で
ある。

【図９８】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１８）で
ある。

【図９９】図８０の立体型ＭＩＭ構造のキャパシタ素子
の製造方法を説明するための工程断面図（その１９）で
ある。

【図１００】図８０の立体型ＭＩＭ構造のキャパシタ素
子の製造方法を説明するための工程断面図（その２０）
である。

【図１０１】本発明の第５の実施形態に係る立体型ＭＩ
Ｍ構造のキャパシタ素子を示す概略断面図である。

【図１０２】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１）
である。

【図１０３】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その２）
である。

【図１０４】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その３）
である。

【図１０５】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その４）
である。

【図１０６】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その５）
である。

【図１０７】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その６）
である。

【図１０８】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その７）
である。

【図１０９】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その８）
である。

【図１１０】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その９）
である。

【図１１１】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
０）である。

【図１１２】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
１）である。

【図１１３】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
２）である。

【図１１４】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
３）である。

【図１１５】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
４）である。

【図１１６】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
５）である。

【図１１７】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
６）である。

【図１１８】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
７）である。

【図１１９】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
８）である。

【図１２０】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
９）である。

【図１２１】図１０１の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その２
０）である。

【図１２２】本発明の第６の実施形態に係る立体型ＭＩ
Ｍ構造のキャパシタ素子を示す概略断面図である。

【図１２３】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１）
である。

【図１２４】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その２）
である。

【図１２５】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その３）
である。

【図１２６】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その４）
である。

【図１２７】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その５）
である。

【図１２８】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その６）
である。

【図１２９】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その７）
である。

【図１３０】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その８）
である。

【図１３１】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その９）
である。

【図１３２】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
０）である。

【図１３３】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
１）である。

【図１３４】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
２）である。

【図１３５】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
３）である。

【図１３６】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
４）である。

【図１３７】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
５）である。

【図１３８】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
６）である。

【図１３９】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
７）である。

【図１４０】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
８）である。

【図１４１】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
９）である。

【図１４２】図１２２の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その２
０）である。

【図１４３】本発明の第７の実施形態に係る立体型ＭＩ
Ｍ構造のキャパシタ素子を示す概略断面図である。

【図１４４】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１）
である。

【図１４５】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その２）
である。

【図１４６】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その３）
である。

【図１４７】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その４）
である。

【図１４８】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その５）
である。

【図１４９】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その６）
である。

【図１５０】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その７）
である。

【図１５１】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その８）
である。

【図１５２】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その９）
である。

【図１５３】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
０）である。

【図１５４】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
１）である。

【図１５５】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
２）である。

【図１５６】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
３）である。

【図１５７】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
４）である。

【図１５８】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
５）である。

【図１５９】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
６）である。

【図１６０】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
７）である。

【図１６１】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
８）である。

【図１６２】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その１
９）である。

【図１６３】図１４３の立体型ＭＩＭ構造のキャパシタ
素子の製造方法を説明するための工程断面図（その２
０）である。

【図１６４】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第２
の方法を説明するための工程断面図（その１）である。

【図１６５】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第２
の方法を説明するための工程断面図（その２）である。

【図１６６】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第２
の方法を説明するための工程断面図（その３）である。

【図１６７】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第２
の方法を説明するための工程断面図（その４）である。

【図１６８】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第２
の方法を説明するための工程断面図（その５）である。

【図１６９】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第２
の方法を説明するための工程断面図（その６）である。

【図１７０】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第２
の方法を説明するための工程断面図（その７）である。

【図１７１】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第３
の方法を説明するための工程断面図（その１）である。

【図１７２】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第３
の方法を説明するための工程断面図（その２）である。

【図１７３】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第３
の方法を説明するための工程断面図（その３）である。

【図１７４】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第３
の方法を説明するための工程断面図（その４）である。

【図１７５】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第３
の方法を説明するための工程断面図（その５）である。

【図１７６】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第３
の方法を説明するための工程断面図（その６）である。

【図１７７】下部電極層上に複数列に配列された先端が
上を向いているクサビ形の導電性突起物を形成する第３
の方法を説明するための工程断面図（その７）である。

【符号の説明】

１０…第１の実施形態に係る立体型ＭＩＭ構造のキャパ
シタ素子、１１…絶縁層、１２…下層配線層、１３…下
部電極層、１４…層間絶縁膜、１５…レジスト、１６…
導電層、１６ａ…断面が台形状をなし図面の奥行き方向
に延びている導電性突起物、１６ｂ…断面が錐状をなし
図面の奥行き方向に延びている導電性突起物（先端が上
を向いているクサビ形の導電性突起物）、１７…レジス
ト、１８…サイドプロテクト膜、１９…保護膜、２０…
下部電極、２１…誘電体層、２２…導電層、２２ａ…上
部電極、２３…レジスト、２４…接続孔、２５…導電
層、２５ａ…上部電極取り出し配線層、２５ｂ…上部配
線層、２６…レジスト、２７…開口部、３０…Ｐ型半導
体基板、３１…素子分離形成層、３２…ＬＯＣＯＳ膜、
３３…抵抗素子、３４…抵抗層、３５、３６…電極、３
７…ＮＰＮバイポーラトランジスタ、３８…ＰＮＰバイ
ポーラトランジスタ、３９…Ｎ型コレクタ層、４０…Ｐ
型ベース層、４１…Ｎ型エミッタ層、４２…Ｎ型プラグ
層、４３…Ｎ⁺型埋め込み層、４４…引き出し電極、４
５…ベース電極、４６、４７…引き出し電極、４８…エ
ミッタ電極、４９…コレクタ電極、５０…Ｎ型ベース
層、５１…Ｐ型エミッタ層、５２…Ｐ型コレクタ層、５
３…Ｎ型プラグ層、５４…Ｎ⁺ 型埋め込み層、５５…引
き出し電極、５６…エミッタ電極、５７…引き出し電
極、５８…コレクタ電極、５９…ベース電極、６０…Ｎ
ＭＯＳトランジスタ、６１…ＰＭＯＳトランジスタ、６
２…Ｐ⁺ 型埋め込み層、６３…Ｐ型チャネル層、６４、
６５…ソース／ドレイン層、６６、６７…ソース／ドレ
イン電極、６８…ゲート絶縁膜、６９…ゲート電極、７
０…Ｎ⁺ 型埋め込み層、７１…Ｎ型チャネル層、７２、
７３…ソース／ドレイン層、７４、７５…ソース／ドレ
イン電極、７６…ゲート絶縁膜、７７…ゲート電極、８
０…第２の実施形態に係る立体型ＭＩＭ構造のキャパシ
タ素子、８１…導電層、８１ａ…接触電極、８２、８３
…レジスト、８４…接続孔、８５…レジスト、８６…下
部電極、９０…第３の実施形態に係る立体型ＭＩＭ構造
のキャパシタ素子、９１…レジスト、９２、９３…サイ
ドプロテクト層、９４…レジスト、９５…接続孔、９６
…レジスト、１００…第４の実施形態に係る立体型ＭＩ
Ｍ構造のキャパシタ素子、１０１…導電層、１０１ａ…
断面が台形状をなし図面の奥行き方向に延びている導電
性突起物、１０１ｂ…断面が錐状をなし図面の奥行き方
向に延びている導電性突起物（先端が上を向いているク
サビ形の導電性突起物）、１０２、１０３…レジスト、
１０４…接続孔、１０５…レジスト、１０６…下部電
極、１１０…第５の実施形態に係る立体型ＭＩＭ構造の
キャパシタ素子、１１１…レジスト、１１２…サイドプ
ロテクト層、１１３…レジスト、１１４…接続孔、１１
５…レジスト、１１６…下部電極、１２０…第６の実施
形態に係る立体型ＭＩＭ構造のキャパシタ素子、１２１
…レジスト、１２２…開口部、１２３…接続孔、１２４
…密着層導電層、１２５…導電層、１２５ａ…プラブ
層、１２５ｂ…断面が台形状をなし図面の奥行き方向に
延びている導電性突起物、１２５ｃ…断面が錐状をなし
図面の奥行き方向に延びている導電性突起物（先端が上
を向いているクサビ形の導電性突起物）、１２６、１２
７…レジスト、１２８…保護膜、１２９…レジスト、１
３０…サイドプロテクト層、１３１…レジスト、１３２
…下部電極、１４０…第７の実施形態に係る立体型ＭＩ
Ｍ構造のキャパシタ素子、１４１ａ…プラブ層、１４１
ｂ…断面が台形状をなし図面の奥行き方向に延びている
導電性突起物、１４１ｃ…断面が錐状をなし図面の奥行
き方向に延びている導電性突起物（先端が上を向いてい
るクサビ形の導電性突起物）、１４２…レジスト、１４
３…保護膜、１４４…レジスト、１４５…サイドプロテ
クト層、１４６…レジスト、１４７…下部電極、１５０
…サイドプロテクト膜、１６ｃ…断面が台形状をなし図
面の奥行き方向に延びている導電性突起物、１６ｄ…断
面が錐状をなし図面の奥行き方向に延びている導電性突
起物（先端が上を向いているクサビ形の導電性突起
物）、１５１…レジスト、１６ｅ…断面が台形状をなし
図面の奥行き方向に延びている導電性突起物、１６ｆ…
断面が錐状をなし図面の奥行き方向に延びている導電性
突起物（先端が上を向いているクサビ形の導電性突起
物）。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB06 BB08 BB09 BB30 BB32 BB33 CC05 DD08 DD34 DD43 EE16 EE17 FF06 GG14 GG15 GG16 5F038 AC05 AC10 AC15 AC16 AR06 EZ14 EZ15 EZ18 5F083 AD10 AD25 JA04 JA06 JA14 JA19 JA38 JA39 JA40 MA06 MA18 PR03 PR06 PR10 PR21 PR23 ZA01 ZA09

Claims (19)

【特許請求の範囲】
1. 【請求項１】 下部電極層及び前記下部電極層上に形成
   された断面が錐状をなす導電性突起物からなる下部電極
   と、 前記下部電極上に形成された誘電体膜と、 前記誘電体膜上に形成された上部電極と、 を有することを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記下部電極層及び前記断面が錐状をなす導電性突起物
   と前記誘電体膜との間に、接触下部電極層が設けられて
   いることを特徴とする半導体装置。
3. 【請求項３】 請求項１記載の半導体装置において、 前記断面が錐状をなす導電性突起物が、先端が上を向い
   ているクサビ形をなし、前記下部電極層上に複数列に配
   列されていることを特徴とする半導体装置。
4. 【請求項４】 請求項１記載の半導体装置において、 前記断面が錐状をなす導電性突起物が、カクデラ形をな
   し、前記下部電極層上にマトリクス状に配置されている
   ことを特徴とする半導体装置。
5. 【請求項５】 請求項１記載の半導体装置において、 前記下部電極層又は前記上部電極が、Ａｇ、Ｐｔ、Ａ
   ｕ、Ｒｕ、Ｈｆ、若しくはＲｈ、又はこれらの混合物を
   材料とし、 前記断面が錐状をなす導電性突起物が、Ｔｉ、Ｔａ、若
   しくはＷ、又はＴｉ、Ｔａ、Ｗ、Ｒｕ、Ｈｆ、Ｒｈの窒
   素化合物、酸素化合物、若しくは窒素酸素化合物を材料
   とすることを特徴とする半導体装置。
6. 【請求項６】 請求項１記載の半導体装置において、 前記誘電体膜が、Ｓｉの酸素化合物若しくは窒素化合
   物、Ｔａの酸素化合物、又はＴｉの酸化バリウム系化合
   物を材料とすることを特徴とする半導体装置。
7. 【請求項７】 請求項２記載の半導体装置において、 前記接触下部電極層が、Ａｇ、Ｐｔ、Ａｕ、Ｒｕ、Ｈ
   ｆ、若しくはＲｈ、又はこれらの混合物を材料とするこ
   とを特徴とする半導体装置。
8. 【請求項８】 下部電極層上に、第１導電層を形成する
   第１の工程と、 前記第１導電層上に所定の形状にパターニングされたレ
   ジストを形成した後、前記レジストをマスクとして前記
   第１導電層をテーパエッチングして、断面が台形状をな
   す導電性突起物を形成する第２の工程と、 基体全面に堆積した保護膜をエッチバックして、前記断
   面が台形状をなす導電性突起物の上面を露出させた後、
   前記保護膜をマスクとして前記断面が台形状をなす導電
   性突起物をその上面から垂直エッチング又はテーパエッ
   チングする刳り抜き加工を行い、断面が錐状をなす導電
   性突起物を形成する第３の工程と、 前記下部電極層の表面及び前記断面が錐状をなす導電性
   突起物の側面に誘電体膜を形成する第４の工程と、 前記誘電体膜上に上部電極を形成する第５の工程と、 を有することを特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項８記載の半導体装置の製造方法に
   おいて、 前記第４の工程が、前記下部電極層の表面及び前記断面
   が錐状をなす導電性突起物の側面に接触下部電極層を形
   成した後、前記接触下部電極層上に誘電体膜を形成する
   工程であることを特徴とする半導体装置の製造方法。
10. 【請求項１０】 順に積層した第１導電層、誘電体膜、
    及び第２導電層を選択的にエッチングする半導体装置の
    製造方法であって、 前記第２導電層上に所定の形状にパターニングされたレ
    ジストを形成した後、前記レジストをマスクとして前記
    第２導電層をエッチングする際に、前記第２導電層側壁
    にサイドプロテクト層を形成し、前記誘電体膜及び前記
    第１導電層をエッチングする際に、前記レジスト及び前
    記第２導電層側壁のサイドプロテクト層をマスクとして
    エッチングを行うことを特徴とする半導体装置の製造方
    法。
11. 【請求項１１】 下部配線層上に、下部電極層を形成す
    る第１の工程と、 前記下部電極層上に、層間絶縁膜を形成した後、前記層
    間絶縁膜を選択的にエッチング除去して、キャパシタ形
    成予定領域に開口部を形成し、前記開口部内の前記下部
    電極層を露出させる第２の工程と、 基体全面に、第１導電層を形成する第３の工程と、 前記第１導電層上に所定の形状にパターニングされたレ
    ジストを形成した後、前記レジストをマスクとして前記
    第１導電層をテーパエッチングして、断面が台形状をな
    す導電性突起物を前記下部電極層上に形成する第４の工
    程と、 基体全面に堆積した保護膜をエッチバックして、前記断
    面が台形状をなす導電性突起物の上面を露出させた後、
    前記保護膜をマスクとして前記断面が台形状をなす導電
    性突起物をその上面から垂直エッチング又はテーパエッ
    チングする刳り抜き加工を行い、断面が錐状をなす導電
    性突起物を形成する第５の工程と、 前記下部電極層の表面及び前記断面が錐状をなす導電性
    突起物の側面に誘電体膜を形成する第６の工程と、 前記誘電体膜上に上部電極層を形成する第７の工程と、 前記上部電極層、前記誘電体膜、及び前記層間絶縁膜を
    順に選択的にエッチング除去して、前記下部配線層又は
    前記下部電極層に達する接続孔を形成する第８の工程
    と、 基体全面に第２導電層を堆積して、前記接続孔を埋め込
    んだ後、前記層間絶縁膜上の前記第２導電層、前記上部
    電極層、及び前記誘電体膜を順に選択的にエッチング除
    去して、前記断面が錐状をなす導電性突起物の上方の前
    記上部電極層からなる上部電極、前記上部電極上の前記
    第２導電層からなる上部電極取り出し配線層、前記下部
    配線層又は前記下部電極層に前記接続孔を介して接続す
    る前記第２導電層からなる上部配線層をそれぞれ形成す
    る第９の工程と、 を有することを特徴とする半導体装置の製造方法。
12. 【請求項１２】 下部配線層上に、下部電極層を形成す
    る第１の工程と、 前記下部電極層上に、層間絶縁膜を形成した後、前記層
    間絶縁膜を選択的にエッチング除去して、キャパシタ形
    成予定領域に開口部を形成して、前記開口部内の前記下
    部電極層を露出させる第２の工程と、 基体全面に、第１導電層を形成する第３の工程と、 前記第１導電層上に所定の形状にパターニングされたレ
    ジストを形成した後、前記レジストをマスクとして前記
    第１導電層をテーパエッチングして、断面が台形状をな
    す導電性突起物を前記下部電極層上に形成する第４の工
    程と、 基体全面に堆積した保護膜をエッチバックして、前記断
    面が台形状をなす導電性突起物の上面を露出させた後、
    前記保護膜をマスクとして前記断面が台形状をなす導電
    性突起物をその上面から垂直エッチング又はテーパエッ
    チングする刳り抜き加工を行い、断面が錐状をなす導電
    性突起物を形成する第５の工程と、 前記下部電極層の表面及び前記断面が錐状をなす導電性
    突起物の側面に第２導電層を形成する第６の工程と、 前記第２導電層上に誘電体膜を形成する第７の工程と、 前記誘電体膜上に上部電極層を形成する第８の工程と、 前記上部電極層、前記誘電体膜、及び前記第２導電層を
    順に選択的にエッチング除去する際に、前記上部電極層
    上の所定の形状にパターニングされたレジストをマスク
    として前記上部電極層をエッチングすると共に、前記上
    部電極層側壁にサイドプロテクト層を形成し、続いて、
    前記レジスト及び前記上部電極層側壁のサイドプロテク
    ト層をマスクとして前記誘電体膜及び前記第２導電層を
    エッチングして、前記断面が錐状をなす導電性突起物の
    上方の前記第２導電層からなる接触下部電極層を形成す
    ると共に、前記接触下部電極層上の前記上部電極層から
    なる上部電極を形成する第９の工程と、 前記層間絶縁膜を選択的にエッチング除去して、前記下
    部配線層又は前記下部電極層に達する接続孔を形成する
    第１０の工程と、 基体全面に第３導電層を堆積して、前記接続孔を埋め込
    んだ後、前記層間絶縁膜上の前記第３導電層を選択的に
    エッチング除去して、前記上部電極上の前記第３導電層
    からなる上部電極取り出し配線層を形成すると共に、前
    記下部配線層又は前記下部電極層に前記接続孔を介して
    接続する前記第３導電層からなる上部配線層を形成する
    第１１の工程と、 を有することを特徴とする半導体装置の製造方法。
13. 【請求項１３】 下部配線層上に、下部電極層を形成す
    る第１の工程と、 前記下部電極層上に、第１導電層を形成する第２の工程
    と、 前記第１導電層上に、層間絶縁膜を形成した後、前記層
    間絶縁膜を選択的にエッチング除去して、キャパシタ形
    成予定領域に開口部を形成して、前記開口部内の前記第
    １導電層を露出させる第３の工程と、 前記開口部内の前記第１導電層上に所定の形状にパター
    ニングされたレジストを形成した後、前記レジストをマ
    スクとして前記第１導電層をテーパエッチングして、断
    面が台形状をなす導電性突起物を前記下部電極層上に形
    成する第４の工程と、 基体全面に堆積した保護膜をエッチバックして、前記断
    面が台形状をなす導電性突起物の上面を露出させた後、
    前記保護膜をマスクとして前記断面が台形状をなす導電
    性突起物をその上面から垂直エッチング又はテーパエッ
    チングする刳り抜き加工を行い、断面が錐状をなす導電
    性突起物を形成する第５の工程と、 前記下部電極層の表面及び前記断面が錐状をなす導電性
    突起物の側面に第２導電層を形成する第６の工程と、 前記第２導電層上に誘電体膜を形成する第７の工程と、 前記誘電体膜上に上部電極層を形成する第８の工程と、 前記上部電極層、前記誘電体膜、及び前記第２導電層を
    順に選択的にエッチング除去する際に、前記上部電極層
    上の所定の形状にパターニングされたレジストをマスク
    として前記上部電極層をエッチングすると共に、前記上
    部電極層側壁にサイドプロテクト層を形成し、続いて、
    前記レジスト及び前記上部電極層側壁のサイドプロテク
    ト層をマスクとして前記誘電体膜及び前記第２導電層を
    エッチングして、前記断面が錐状をなす導電性突起物の
    上方の前記第２導電層からなる接触下部電極層を形成す
    ると共に、前記接触下部電極層上の前記上部電極層から
    なる上部電極を形成する第９の工程と、 前記層間絶縁膜を選択的にエッチング除去して、前記下
    部配線層又は前記下部電極層に達する接続孔を形成する
    第１０の工程と、 基体全面に第３導電層を堆積して、前記接続孔を埋め込
    んだ後、前記層間絶縁膜上の前記第３導電層を選択的に
    エッチング除去して、前記上部電極上の前記第３導電層
    からなる上部電極取り出し配線層を形成すると共に、前
    記下部配線層又は前記下部電極層に前記接続孔を介して
    接続する前記第３導電層からなる上部配線層を形成する
    第１１の工程と、 を有することを特徴とする半導体装置の製造方法。
14. 【請求項１４】 下部配線層上に、下部電極層を形成す
    る第１の工程と、 前記下部配線層上に、層間絶縁膜を形成した後、前記層
    間絶縁膜を選択的にエッチング除去して、キャパシタ形
    成予定領域に開口部を形成すると共に接続孔を形成し、
    前記開口部及び前記接続孔内の前記下部配線層を露出さ
    せる第２の工程と、 基体全面に第１導電層を堆積して、前記開口部及び前記
    接続孔内を埋め込んだ後、前記第１導電層を前記層間絶
    縁膜が露出するまでエッチバックして、前記接続孔内の
    前記第１導電層からなるプラグ層を形成する第３の工程
    と、 前記第１導電層上に所定の形状にパターニングされたレ
    ジストを形成した後、前記レジストをマスクとして前記
    開口部内の前記第１導電層をテーパエッチングして、断
    面が台形状をなす導電性突起物を前記開口部内の前記下
    部電極層上に形成する第４の工程と、 基体全面に堆積した保護膜をエッチバックして、前記断
    面が台形状をなす導電性突起物の上面を露出させた後、
    前記保護膜をマスクとして前記断面が台形状をなす導電
    性突起物をその上面から垂直エッチング又はテーパエッ
    チングする刳り抜き加工を行い、断面が錐状をなす導電
    性突起物を形成する第５の工程と、 前記下部電極層の表面及び前記断面が錐状をなす導電性
    突起物の側面に第２導電層を形成する第６の工程と、 前記第２導電層上に誘電体膜を形成する第７の工程と、 前記誘電体膜上に上部電極層を形成する第８の工程と、 前記上部電極層、前記誘電体膜、及び前記第２導電層を
    順に選択的にエッチング除去する際に、前記上部電極層
    上の所定の形状にパターニングされたレジストをマスク
    として前記上部電極層をエッチングすると共に、前記上
    部電極層側壁にサイドプロテクト層を形成し、続いて、
    前記レジスト及び前記上部電極層側壁のサイドプロテク
    ト層をマスクとして前記誘電体膜及び前記第２導電層を
    エッチングして、前記断面が台形状をなす導電性突起物
    の上方の前記第２導電層からなる接触下部電極層を形成
    すると共に、前記接触下部電極層上の前記上部電極層か
    らなる上部電極を形成する第９の工程と、 基体全面に第３導電層を堆積した後、前記層間絶縁膜上
    の前記第３導電層を選択的にエッチング除去して、前記
    上部電極上の前記第３導電層からなる上部電極取り出し
    配線層を形成すると共に、前記下部配線層に前記接続孔
    内の前記プラグ層を介して接続する前記第３導電層から
    なる上部配線層を形成する第１０の工程と、 を有することを特徴とする半導体装置の製造方法。
15. 【請求項１５】 下部配線層上に、下部電極層を形成す
    る第１の工程と、 前記下部配線層上に、層間絶縁膜を形成した後、前記層
    間絶縁膜を選択的にエッチング除去して、キャパシタ形
    成予定領域に開口部を形成すると共に接続孔を形成し、
    前記開口部及び前記接続孔内の前記下部配線層を露出さ
    せる第２の工程と、 基体全面に第１導電層を堆積して、前記開口部及び前記
    接続孔内を埋め込む第３の工程と、 前記第１導電層上に所定の形状にパターニングされたレ
    ジストを形成した後、前記レジストをマスクとして、前
    記第１導電層をテーパエッチングし、断面が台形状をな
    す導電性突起物を前記開口部内の前記下部電極層上に形
    成すると共に、前記接続孔内の前記第１導電層からなる
    プラグ層を形成する第４の工程と、 基体全面に堆積した保護膜をエッチバックして、前記断
    面が台形状をなす導電性突起物の上面を露出させた後、
    前記保護膜をマスクとして前記断面が台形状をなす導電
    性突起物をその上面から垂直エッチング又はテーパエッ
    チングする刳り抜き加工を行い、断面が錐状をなす導電
    性突起物を形成する第５の工程と、 前記下部電極層の表面及び前記断面が錐状をなす導電性
    突起物の側面に第２導電層を形成する第６の工程と、 前記第２導電層上に誘電体膜を形成する第７の工程と、 前記誘電体膜上に上部電極層を形成する第８の工程と、 前記上部電極層、前記誘電体膜、及び前記第２導電層を
    順に選択的にエッチング除去する際に、前記上部電極層
    上の所定の形状にパターニングされたレジストをマスク
    として前記上部電極層をエッチングすると共に、前記上
    部電極層側壁にサイドプロテクト層を形成し、続いて、
    前記レジスト及び前記上部電極層側壁のサイドプロテク
    ト層をマスクとして前記誘電体膜及び前記第２導電層を
    エッチングして、前記断面が台形状をなす導電性突起物
    の上方の前記第２導電層からなる接触下部電極層を形成
    すると共に、前記接触下部電極層上の前記上部電極層か
    らなる上部電極を形成する第９の工程と、 基体全面に第３導電層を堆積した後、前記層間絶縁膜上
    の前記第３導電層を選択的にエッチング除去して、前記
    上部電極上の前記第３導電層からなる上部電極取り出し
    配線層を形成すると共に、前記下部配線層に前記接続孔
    内の前記プラグ層を介して接続する前記第３導電層から
    なる上部配線層を形成する第１０の工程と、 を有することを特徴とする半導体装置の製造方法。
16. 【請求項１６】 請求項８、１１乃至１５のいずれかに
    記載の半導体装置の製造方法において、 前記第１導電層上に所定の形状にパターニングされたレ
    ジストを形成した後、前記レジストをマスクとして前記
    第１導電層をテーパエッチングして、断面が台形状をな
    す導電性突起物を形成する際に、ラインアンドスペース
    パターンの露光マスクを使用することを特徴とする半導
    体装置の製造方法。
17. 【請求項１７】 請求項８、１１乃至１５のいずれかに
    記載の半導体装置の製造方法において、 前記第１導電層上に所定の形状にパターニングされたレ
    ジストを形成した後、前記レジストをマスクとして前記
    第１導電層をテーパエッチングして、断面が台形状をな
    す導電性突起物を形成する際に、ラインアンドスペース
    パターンを複数組み合わせたメッシュパターンの露光マ
    スク、又は円形の開口部がマトリクス状に配置されてい
    るパターンの露光マスクを使用することを特徴とする半
    導体装置の製造方法。
18. 【請求項１８】 請求項８、１１乃至１５のいずれかに
    記載の半導体装置の製造方法において、 前記保護膜として、レジスト又はスピンオングラス膜を
    用いることを特徴とする半導体装置の製造方法。
19. 【請求項１９】 請求項１４又は１５に記載の半導体装
    置の製造方法において、 前記第３の工程において基体全面に第１導電層を堆積す
    る際に、基体全面に密着層を堆積した後、前記密着層上
    に第１導電層を堆積することを特徴とする半導体装置の
    製造方法。