JP2000055988A - 半導体装置の出力電圧レベルテスト用回路及び出力電圧レベルテスト方法 - Google Patents
半導体装置の出力電圧レベルテスト用回路及び出力電圧レベルテスト方法Info
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- JP2000055988A JP2000055988A JP10228373A JP22837398A JP2000055988A JP 2000055988 A JP2000055988 A JP 2000055988A JP 10228373 A JP10228373 A JP 10228373A JP 22837398 A JP22837398 A JP 22837398A JP 2000055988 A JP2000055988 A JP 2000055988A
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Abstract
(57)【要約】
【課題】 半導体集積回路の出力電圧レベルテストに必
要とされるテスト時間を短縮することができる半導体装
置の出力電圧レベルテスト用回路及び出力電圧レベルテ
スト方法を提供する。 【解決手段】 内部論理部４は、内部信号１、内部イネ
ーブル（Enable）信号３及び内部信号２を出力する回路
であり、セレクタ１１、セレクタ１２及びセレクタ１３
に接続されている。セレクタ１１、１２及び１３には、
夫々、内部信号１、内部イネーブル信号３及び内部信号
２と制御信号ＣＮＴとが入力され、これらのセレクタ１
１、１２及び１３は制御信号ＣＮＴに基づいて、内部信
号、Ｈレベル信号及びＬレベル信号のうちの１つを選択
して出力する。
要とされるテスト時間を短縮することができる半導体装
置の出力電圧レベルテスト用回路及び出力電圧レベルテ
スト方法を提供する。 【解決手段】 内部論理部４は、内部信号１、内部イネ
ーブル（Enable）信号３及び内部信号２を出力する回路
であり、セレクタ１１、セレクタ１２及びセレクタ１３
に接続されている。セレクタ１１、１２及び１３には、
夫々、内部信号１、内部イネーブル信号３及び内部信号
２と制御信号ＣＮＴとが入力され、これらのセレクタ１
１、１２及び１３は制御信号ＣＮＴに基づいて、内部信
号、Ｈレベル信号及びＬレベル信号のうちの１つを選択
して出力する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の出力ピ
ンから出力される出力電圧を測定する場合に使用する出
力電圧レベルテスト用回路及びこの回路を使用した出力
電圧レベルテスト方法に関し、特に、テスト時間を短縮
することができる半導体装置の出力電圧レベルテスト用
回路及び出力電圧レベルテスト方法に関する。
ンから出力される出力電圧を測定する場合に使用する出
力電圧レベルテスト用回路及びこの回路を使用した出力
電圧レベルテスト方法に関し、特に、テスト時間を短縮
することができる半導体装置の出力電圧レベルテスト用
回路及び出力電圧レベルテスト方法に関する。
【０００２】
【従来の技術】デバイスの出荷前テストとして、ＬＳＩ
テスターを使用したデバイスのテストがある。このテス
トの１つとして、出力バッファのドライブ能力をテスト
する出力電圧レベルテスト（出力Ｈレベルテスト及び出
力Ｌレベルテスト）があり、これはデバイスのデジタル
部テストの必須項目の１つである。
テスターを使用したデバイスのテストがある。このテス
トの１つとして、出力バッファのドライブ能力をテスト
する出力電圧レベルテスト（出力Ｈレベルテスト及び出
力Ｌレベルテスト）があり、これはデバイスのデジタル
部テストの必須項目の１つである。
【０００３】図４は従来の半導体装置の出力回路の構成
を示すブロック図であり、図５は図４に示す出力回路を
使用した出力電圧レベルテストの方法を示すフローチャ
ートである。図４に示すように、内部論理部４４は、内
部信号４１、内部イネーブル（Enable）信号４３及び内
部信号４２を出力する回路であり、イネーブル付きトリ
ステート出力バッファ３１及び出力バッファ３２に接続
されている。イネーブル付きトリステート出力バッファ
３１は、内部信号４１を信号の入力とし、内部イネーブ
ル信号をイネーブルの入力として、出力側が出力ピンＡ
に接続されている。また、出力バッファ３２は、内部信
号４２を信号の入力として、出力側が出力ピンＢに接続
されている。
を示すブロック図であり、図５は図４に示す出力回路を
使用した出力電圧レベルテストの方法を示すフローチャ
ートである。図４に示すように、内部論理部４４は、内
部信号４１、内部イネーブル（Enable）信号４３及び内
部信号４２を出力する回路であり、イネーブル付きトリ
ステート出力バッファ３１及び出力バッファ３２に接続
されている。イネーブル付きトリステート出力バッファ
３１は、内部信号４１を信号の入力とし、内部イネーブ
ル信号をイネーブルの入力として、出力側が出力ピンＡ
に接続されている。また、出力バッファ３２は、内部信
号４２を信号の入力として、出力側が出力ピンＢに接続
されている。
【０００４】このように構成された半導体装置の出力回
路においては、内部論理部４４のファンクションテスト
(ＦＴ)用パタンを入力して、内部信号４１、内部信号４
２及び内部イネーブル信号４３をコントロールすること
により、出力バッファ３１及び３２の出力レベルを設定
する。即ち、図５に示すように、ＶＯＨテスト（出力Ｈ
レベルテスト）４５を実施する場合には、先ず、出力ピ
ンＡがＨレベルとなるパタンアドレスまでパタンＰＡＨ
を流した後（ステップ５１）、出力ピンＡのＶＯＨを測
定する（ステップ５２）。次に、出力ピンＢがＨレベル
となるパタンアドレスまでパタンＰＢＨを流した後（ス
テップ５３）、出力ピンＢのＶＯＨを測定する（ステッ
プ５４）。一方、ＶＯＬテスト（出力Ｌレベルテスト）
ＶＯＬテスト４６を実施する場合には、先ず、出力ピン
ＡがＬレベルとなるパタンアドレスまでパタンＰＡＬを
流した後（ステップ５５）、出力ピンＡのＶＯＬを測定
する（ステップ５６）。その後、出力ピンＢがＬレベル
となるパタンアドレスまでパタンＰＢＬを流した後（ス
テップ５７）、出力ピンＢのＶＯＬを測定する（ステッ
プ５８）。
路においては、内部論理部４４のファンクションテスト
(ＦＴ)用パタンを入力して、内部信号４１、内部信号４
２及び内部イネーブル信号４３をコントロールすること
により、出力バッファ３１及び３２の出力レベルを設定
する。即ち、図５に示すように、ＶＯＨテスト（出力Ｈ
レベルテスト）４５を実施する場合には、先ず、出力ピ
ンＡがＨレベルとなるパタンアドレスまでパタンＰＡＨ
を流した後（ステップ５１）、出力ピンＡのＶＯＨを測
定する（ステップ５２）。次に、出力ピンＢがＨレベル
となるパタンアドレスまでパタンＰＢＨを流した後（ス
テップ５３）、出力ピンＢのＶＯＨを測定する（ステッ
プ５４）。一方、ＶＯＬテスト（出力Ｌレベルテスト）
ＶＯＬテスト４６を実施する場合には、先ず、出力ピン
ＡがＬレベルとなるパタンアドレスまでパタンＰＡＬを
流した後（ステップ５５）、出力ピンＡのＶＯＬを測定
する（ステップ５６）。その後、出力ピンＢがＬレベル
となるパタンアドレスまでパタンＰＢＬを流した後（ス
テップ５７）、出力ピンＢのＶＯＬを測定する（ステッ
プ５８）。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体装置の出力回路を使用して、ＶＯＨテスト
及びＶＯＬテストを実施すると、以下に示す問題点が発
生する。即ち、ＶＯＨテスト４５及びＶＯＬテスト４６
時に、出力バッファ３１及び３２の出力レベルを設定す
るために、ファンクションテスト用パタンＰＡＨ、ＰＢ
Ｈ、ＰＡＬ及びＰＢＬを流す必要があるので、ファンク
ションテスト用パタンの長さ及びパタンの本数に比例し
て、テスト時間が長くなる。
従来の半導体装置の出力回路を使用して、ＶＯＨテスト
及びＶＯＬテストを実施すると、以下に示す問題点が発
生する。即ち、ＶＯＨテスト４５及びＶＯＬテスト４６
時に、出力バッファ３１及び３２の出力レベルを設定す
るために、ファンクションテスト用パタンＰＡＨ、ＰＢ
Ｈ、ＰＡＬ及びＰＢＬを流す必要があるので、ファンク
ションテスト用パタンの長さ及びパタンの本数に比例し
て、テスト時間が長くなる。
【０００６】なお、従来より、ＬＳＩ等を評価するため
のテスト効率を高めて、テスト時間の短縮化を図った種
々の回路が提案されている（特開平８−１６２９３７号
公報、特開昭６３−２５３２７３号公報、特開平８−２
７２７６９号公報、特公平４−５４９１０号公報及び特
開平８−８４０５号公報等）。以下、これらを夫々第１
乃至第５の従来例という。
のテスト効率を高めて、テスト時間の短縮化を図った種
々の回路が提案されている（特開平８−１６２９３７号
公報、特開昭６３−２５３２７３号公報、特開平８−２
７２７６９号公報、特公平４−５４９１０号公報及び特
開平８−８４０５号公報等）。以下、これらを夫々第１
乃至第５の従来例という。
【０００７】しかし、第１の従来例においては、電流駆
動能力が大きいＰ型及びＮ型ＭＯＳトランジスタを必要
とするので、回路が複雑化するという問題点がある。ま
た、第２乃至第５の従来例においては、いずれも、半導
体集積回路の出力バッファのドライブ能力を評価する出
力電圧レベルテストに必要とされるテスト時間を十分に
短縮化することができない。
動能力が大きいＰ型及びＮ型ＭＯＳトランジスタを必要
とするので、回路が複雑化するという問題点がある。ま
た、第２乃至第５の従来例においては、いずれも、半導
体集積回路の出力バッファのドライブ能力を評価する出
力電圧レベルテストに必要とされるテスト時間を十分に
短縮化することができない。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、半導体集積回路の出力電圧レベルテストに
必要とされるテスト時間を短縮することができる半導体
装置の出力電圧レベルテスト用回路及び出力電圧レベル
テスト方法を提供することを目的とする。
のであって、半導体集積回路の出力電圧レベルテストに
必要とされるテスト時間を短縮することができる半導体
装置の出力電圧レベルテスト用回路及び出力電圧レベル
テスト方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の出力電圧レベルテスト用回路は、半導体装置の内部回
路に接続され前記内部回路から出力される内部信号、ハ
イレベル信号及びローレベル信号のうち１種の信号を選
択して出力するセレクタと、前記セレクタに接続され前
記セレクタにより選択された選択信号を出力する出力バ
ッファと、を有することを特徴とする。
の出力電圧レベルテスト用回路は、半導体装置の内部回
路に接続され前記内部回路から出力される内部信号、ハ
イレベル信号及びローレベル信号のうち１種の信号を選
択して出力するセレクタと、前記セレクタに接続され前
記セレクタにより選択された選択信号を出力する出力バ
ッファと、を有することを特徴とする。
【００１０】前記セレクタはその外部から入力される制
御信号に基づいて前記内部信号、ハイレベル信号及びロ
ーレベル信号のうち１種の信号を選択するものとするこ
とができる。
御信号に基づいて前記内部信号、ハイレベル信号及びロ
ーレベル信号のうち１種の信号を選択するものとするこ
とができる。
【００１１】また、本発明に係る半導体装置の出力電圧
レベルテスト用回路は、前記出力バッファを複数有し、
前記セレクタは前記内部回路と前記複数の出力バッファ
との間に夫々接続されていることが好ましく、この場合
に、前記複数のセレクタはその外部から入力される共通
の制御信号に基づいて前記内部信号、ハイレベル信号及
びローレベル信号のうち１種の信号を選択するものとす
ることができる。
レベルテスト用回路は、前記出力バッファを複数有し、
前記セレクタは前記内部回路と前記複数の出力バッファ
との間に夫々接続されていることが好ましく、この場合
に、前記複数のセレクタはその外部から入力される共通
の制御信号に基づいて前記内部信号、ハイレベル信号及
びローレベル信号のうち１種の信号を選択するものとす
ることができる。
【００１２】本発明に係る半導体装置の出力電圧レベル
テスト方法は、前記出力電圧レベルテスト用回路を使用
して、前記セレクタに制御信号を入力する工程と、前記
出力バッファから出力される電圧レベルを測定する工程
と、を有することを特徴とする。
テスト方法は、前記出力電圧レベルテスト用回路を使用
して、前記セレクタに制御信号を入力する工程と、前記
出力バッファから出力される電圧レベルを測定する工程
と、を有することを特徴とする。
【００１３】本発明においては、半導体装置の内部回路
と出力バッファとの間にセレクタが接続されており、こ
のセレクタにより出力バッファに入力される信号が選択
されて、出力バッファから出力される信号の出力電圧レ
ベルが設定されるので、出力バッファの出力レベルを設
定するためのファンクションテスト用パタンを使用する
ことなく、テストの種類に応じて、内部信号に無関係に
出力バッファから出力される出力電圧レベルを設定する
ことができる。従って、セレクタに接続された全ての出
力バッファの出力電圧レベルを同時にハイレベル又はロ
ーレベルに設定することができ、この出力バッファから
出力された出力電圧レベルを同時に測定することができ
るので、出力電圧レベルテストに必要とされるテスト時
間を短縮することができる。
と出力バッファとの間にセレクタが接続されており、こ
のセレクタにより出力バッファに入力される信号が選択
されて、出力バッファから出力される信号の出力電圧レ
ベルが設定されるので、出力バッファの出力レベルを設
定するためのファンクションテスト用パタンを使用する
ことなく、テストの種類に応じて、内部信号に無関係に
出力バッファから出力される出力電圧レベルを設定する
ことができる。従って、セレクタに接続された全ての出
力バッファの出力電圧レベルを同時にハイレベル又はロ
ーレベルに設定することができ、この出力バッファから
出力された出力電圧レベルを同時に測定することができ
るので、出力電圧レベルテストに必要とされるテスト時
間を短縮することができる。
【００１４】また、本発明においては、セレクタの外部
からセレクタに入力された制御信号に基づいてセレクタ
の出力を切り替えると、出力バッファから出力される信
号の出力電圧レベルをより一層容易に設定することがで
きる。
からセレクタに入力された制御信号に基づいてセレクタ
の出力を切り替えると、出力バッファから出力される信
号の出力電圧レベルをより一層容易に設定することがで
きる。
【００１５】
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置の出力電圧レベルテスト用回路及び出力電圧レベ
ルテスト方法について、添付の図面を参照して具体的に
説明する。図１は本発明の実施例に係る半導体装置の出
力電圧レベルテスト用回路の構成を示すブロック図であ
り、図２はその回路図である。
体装置の出力電圧レベルテスト用回路及び出力電圧レベ
ルテスト方法について、添付の図面を参照して具体的に
説明する。図１は本発明の実施例に係る半導体装置の出
力電圧レベルテスト用回路の構成を示すブロック図であ
り、図２はその回路図である。
【００１６】図１に示すように、内部論理部（内部回
路）４は、内部信号１、内部イネーブル（Enable）信号
３及び内部信号２を出力する回路であり、セレクタ１
１、セレクタ１２及びセレクタ１３に接続されている。
セレクタ１１には内部信号１及び制御信号ＣＮＴが入力
され、このセレクタ１１は制御信号ＣＮＴに基づいて、
内部信号、Ｈレベル信号及びＬレベル信号のうちの１つ
を選択して出力する。また、セレクタ１２には内部イネ
ーブル信号３及び制御信号ＣＮＴが入力され、セレクタ
１２は制御信号ＣＮＴに基づいて、内部イネーブル信号
３、Ｈレベル信号及びＬレベル信号のうちの１つを選択
して出力する。更に、セレクタ１３には内部信号２及び
制御信号ＣＮＴが入力され、セレクタ１３は制御信号Ｃ
ＮＴに基づいて、内部信号２、Ｈレベル信号及びＬレベ
ル信号のうちの１つを選択して出力する。
路）４は、内部信号１、内部イネーブル（Enable）信号
３及び内部信号２を出力する回路であり、セレクタ１
１、セレクタ１２及びセレクタ１３に接続されている。
セレクタ１１には内部信号１及び制御信号ＣＮＴが入力
され、このセレクタ１１は制御信号ＣＮＴに基づいて、
内部信号、Ｈレベル信号及びＬレベル信号のうちの１つ
を選択して出力する。また、セレクタ１２には内部イネ
ーブル信号３及び制御信号ＣＮＴが入力され、セレクタ
１２は制御信号ＣＮＴに基づいて、内部イネーブル信号
３、Ｈレベル信号及びＬレベル信号のうちの１つを選択
して出力する。更に、セレクタ１３には内部信号２及び
制御信号ＣＮＴが入力され、セレクタ１３は制御信号Ｃ
ＮＴに基づいて、内部信号２、Ｈレベル信号及びＬレベ
ル信号のうちの１つを選択して出力する。
【００１７】セレクタ１１及びセレクタ１２は共にイネ
ーブル付きトリステート出力バッファ１４に接続されて
おり、イネーブル付きトリステート出力バッファ１４に
は、セレクタ１１から出力された信号が入力されると共
に、セレクタ１２から出力された信号がイネーブルの入
力として入力される。また、セレクタ１３は出力バッフ
ァ１５に接続されており、出力バッファ１５には、セレ
クタ１３から出力された信号が入力される。更に、イネ
ーブル付きトリステート出力バッファ１４は出力側が出
力ピンＡに接続されており、出力バッファ１５は出力側
が出力ピンＢに接続されている。
ーブル付きトリステート出力バッファ１４に接続されて
おり、イネーブル付きトリステート出力バッファ１４に
は、セレクタ１１から出力された信号が入力されると共
に、セレクタ１２から出力された信号がイネーブルの入
力として入力される。また、セレクタ１３は出力バッフ
ァ１５に接続されており、出力バッファ１５には、セレ
クタ１３から出力された信号が入力される。更に、イネ
ーブル付きトリステート出力バッファ１４は出力側が出
力ピンＡに接続されており、出力バッファ１５は出力側
が出力ピンＢに接続されている。
【００１８】図２に示すように、本実施例においては、
セレクタ１１は例えば、内部信号１と制御信号ＣＮＴｂ
とが入力されるＡＮＤ回路ＡＮＤ１と、ＡＮＤ回路ＡＮ
Ｄ１から出力された信号と制御信号ＣＮＴａとが入力さ
れるＯＲ回路ＯＲ１とを有しており、ＯＲ１から出力さ
れた信号（セレクタ１１からの出力電圧Ｖ1）は、トリ
ステート出力バッファ１４に入力されるようになってい
る。
セレクタ１１は例えば、内部信号１と制御信号ＣＮＴｂ
とが入力されるＡＮＤ回路ＡＮＤ１と、ＡＮＤ回路ＡＮ
Ｄ１から出力された信号と制御信号ＣＮＴａとが入力さ
れるＯＲ回路ＯＲ１とを有しており、ＯＲ１から出力さ
れた信号（セレクタ１１からの出力電圧Ｖ1）は、トリ
ステート出力バッファ１４に入力されるようになってい
る。
【００１９】また、セレクタ１２は例えば、内部イネー
ブル信号３が入力されるインバータ回路ＩＮＶ１と、こ
のインバータ回路ＩＮＶ１から出力された信号と制御信
号ＣＮＴｂとが入力されるＮＡＮＤ回路ＮＡＮＤ１を有
している。更に、セレクタ１２は制御信号ＣＮＴａと制
御信号ＣＮＴｂとが入力されるＡＮＤ回路ＡＮＤ２と、
ＮＡＮＤ回路ＮＡＮＤ１から出力された信号とＡＮＤ回
路ＡＮＤ２から出力された信号とが入力されるＯＲ回路
ＯＲ２とを有している。更にまた、セレクタ１２は制御
信号ＣＮＴａと制御信号ＣＮＴｂとが入力されるＮＡＮ
Ｄ回路ＮＡＮＤ２と、ＯＲ回路ＯＲ２から出力された信
号とＮＡＮＤ回路ＮＡＮＤ２から出力された信号とが入
力されるＡＮＤ回路ＡＮＤ３を有しており、ＡＮＤ回路
ＡＮＤ３から出力された信号（セレクタ１２からの出力
電圧Ｖ2）は、イネーブルの入力としてトリステート出
力バッファ１４に入力されるようになっている。
ブル信号３が入力されるインバータ回路ＩＮＶ１と、こ
のインバータ回路ＩＮＶ１から出力された信号と制御信
号ＣＮＴｂとが入力されるＮＡＮＤ回路ＮＡＮＤ１を有
している。更に、セレクタ１２は制御信号ＣＮＴａと制
御信号ＣＮＴｂとが入力されるＡＮＤ回路ＡＮＤ２と、
ＮＡＮＤ回路ＮＡＮＤ１から出力された信号とＡＮＤ回
路ＡＮＤ２から出力された信号とが入力されるＯＲ回路
ＯＲ２とを有している。更にまた、セレクタ１２は制御
信号ＣＮＴａと制御信号ＣＮＴｂとが入力されるＮＡＮ
Ｄ回路ＮＡＮＤ２と、ＯＲ回路ＯＲ２から出力された信
号とＮＡＮＤ回路ＮＡＮＤ２から出力された信号とが入
力されるＡＮＤ回路ＡＮＤ３を有しており、ＡＮＤ回路
ＡＮＤ３から出力された信号（セレクタ１２からの出力
電圧Ｖ2）は、イネーブルの入力としてトリステート出
力バッファ１４に入力されるようになっている。
【００２０】更にまた、セレクタ１３は、内部信号２と
制御信号ＣＮＴｂとが入力されるＡＮＤ回路ＡＮＤ４
と、このＡＮＤ回路ＡＮＤ４から出力された信号と制御
信号ＣＮＴａとが入力されるＯＲ回路ＯＲ３とを有して
おり、ＯＲ回路３から出力された信号（セレクタ１３か
らの出力電圧Ｖ3）は、出力バッファ１５に入力される
ようになっている。
制御信号ＣＮＴｂとが入力されるＡＮＤ回路ＡＮＤ４
と、このＡＮＤ回路ＡＮＤ４から出力された信号と制御
信号ＣＮＴａとが入力されるＯＲ回路ＯＲ３とを有して
おり、ＯＲ回路３から出力された信号（セレクタ１３か
らの出力電圧Ｖ3）は、出力バッファ１５に入力される
ようになっている。
【００２１】このように構成された出力電圧レベルテス
ト用回路を利用して、出力バッファのドライブ能力をテ
ストする出力電圧レベルテスト（ＶＯＨテスト及びＶＯ
Ｌテスト）を実施する方法について、以下に説明する。
図３は出力電圧レベルテストの方法を示すフローチャー
トであり、本実施例に係る半導体装置の出力電圧レベル
テスト用回路における制御信号ＣＮＴａ及びＣＮＴｂに
よる真理値表を下記表１に示す。
ト用回路を利用して、出力バッファのドライブ能力をテ
ストする出力電圧レベルテスト（ＶＯＨテスト及びＶＯ
Ｌテスト）を実施する方法について、以下に説明する。
図３は出力電圧レベルテストの方法を示すフローチャー
トであり、本実施例に係る半導体装置の出力電圧レベル
テスト用回路における制御信号ＣＮＴａ及びＣＮＴｂに
よる真理値表を下記表１に示す。
【００２２】
【表１】
【００２３】上記表１に示すように、通常のテスト（ノ
ーマルテスト）時、即ち、ＶＯＨテスト及びＶＯＬテス
ト以外のテスト時においては、制御信号ＣＮＴａをＬレ
ベルに設定すると共に、制御信号ＣＮＴｂをＨレベルに
設定する。これにより、セレクタ１１は内部信号１を、
セレクタ１２は内部イネーブル信号３を選択し、セレク
タ１３は内部信号２を選択して、各セレクタ（セレクタ
１１、１２及び１３）は、入力された内部信号をそのま
ま出力するため、セレクタ１１からの出力電圧Ｖ1は内
部信号１、セレクタ１２からの出力電圧Ｖ2は内部イネ
ーブル信号３となり、セレクタ１３からの出力電圧Ｖ3
は内部信号２となる。従って、出力ピンＡから出力され
る信号は、内部イネーブル信号３がＨレベルである場合
は内部信号１となり、内部イネーブル信号３がＬレベル
である場合はＨｉ−Ｚとなる。また、出力ピンＢから出
力される信号は内部信号２となる。このように、制御信
号ＣＮＴａをＬレベルに設定すると共に、制御信号ＣＮ
ＴｂをＨレベルに設定することにより、内部信号に依存
した通常のテストを実施することができる。
ーマルテスト）時、即ち、ＶＯＨテスト及びＶＯＬテス
ト以外のテスト時においては、制御信号ＣＮＴａをＬレ
ベルに設定すると共に、制御信号ＣＮＴｂをＨレベルに
設定する。これにより、セレクタ１１は内部信号１を、
セレクタ１２は内部イネーブル信号３を選択し、セレク
タ１３は内部信号２を選択して、各セレクタ（セレクタ
１１、１２及び１３）は、入力された内部信号をそのま
ま出力するため、セレクタ１１からの出力電圧Ｖ1は内
部信号１、セレクタ１２からの出力電圧Ｖ2は内部イネ
ーブル信号３となり、セレクタ１３からの出力電圧Ｖ3
は内部信号２となる。従って、出力ピンＡから出力され
る信号は、内部イネーブル信号３がＨレベルである場合
は内部信号１となり、内部イネーブル信号３がＬレベル
である場合はＨｉ−Ｚとなる。また、出力ピンＢから出
力される信号は内部信号２となる。このように、制御信
号ＣＮＴａをＬレベルに設定すると共に、制御信号ＣＮ
ＴｂをＨレベルに設定することにより、内部信号に依存
した通常のテストを実施することができる。
【００２４】また、上記表１及び図３に示すように、Ｖ
ＯＨテスト（出力Ｈレベルテスト）５を実施する場合に
は、制御信号ＣＮＴａをＨレベルに設定すると共に、制
御信号ＣＮＴｂをＬレベルに設定する（ステップ２
１）。このとき、セレクタ１１、セレクタ１２及びセレ
クタ１３は夫々Ｈレベルを選択するので、セレクタ１１
からの出力電圧Ｖ1、セレクタ１２からの出力電圧Ｖ2、
及びセレクタ１３からの出力電圧Ｖ3は全てＨレベルに
なる。従って、出力ピンＡ及びＢから出力される信号は
いずれもＨレベルに設定されるので、その後、出力ピン
Ａ及びＢのＶＯＨを測定する（ステップ２２）。
ＯＨテスト（出力Ｈレベルテスト）５を実施する場合に
は、制御信号ＣＮＴａをＨレベルに設定すると共に、制
御信号ＣＮＴｂをＬレベルに設定する（ステップ２
１）。このとき、セレクタ１１、セレクタ１２及びセレ
クタ１３は夫々Ｈレベルを選択するので、セレクタ１１
からの出力電圧Ｖ1、セレクタ１２からの出力電圧Ｖ2、
及びセレクタ１３からの出力電圧Ｖ3は全てＨレベルに
なる。従って、出力ピンＡ及びＢから出力される信号は
いずれもＨレベルに設定されるので、その後、出力ピン
Ａ及びＢのＶＯＨを測定する（ステップ２２）。
【００２５】次に、ＶＯＬテスト(出力Ｌレベルテスト)
６を実施する場合には、制御信号ＣＮＴａをＬレベルに
設定すると共に、制御信号ＣＮＴｂをＬレベルに設定す
る（ステップ２３）。このとき、セレクタ１１及びセレ
クタ１３はＬレベルを選択し、セレクタ１２はＨレベル
を選択するので、セレクタ１１からの出力電圧Ｖ1及び
セレクタ１３からの出力電圧Ｖ3はＬレベルとなり、セ
レクタ１２からの出力電圧Ｖ2はＨレベルになる。従っ
て、出力ピンＡ及びＢから出力される信号はいずれもＬ
レベルに設定されるので、その後、出力ピンＡ及びＢの
ＶＯＬを測定する（ステップ２４）。
６を実施する場合には、制御信号ＣＮＴａをＬレベルに
設定すると共に、制御信号ＣＮＴｂをＬレベルに設定す
る（ステップ２３）。このとき、セレクタ１１及びセレ
クタ１３はＬレベルを選択し、セレクタ１２はＨレベル
を選択するので、セレクタ１１からの出力電圧Ｖ1及び
セレクタ１３からの出力電圧Ｖ3はＬレベルとなり、セ
レクタ１２からの出力電圧Ｖ2はＨレベルになる。従っ
て、出力ピンＡ及びＢから出力される信号はいずれもＬ
レベルに設定されるので、その後、出力ピンＡ及びＢの
ＶＯＬを測定する（ステップ２４）。
【００２６】このように、本実施例においては、テスト
の種類に応じて、内部信号に無関係に出力バッファの出
力レベルを設定することができる。従って、全出力バッ
ファの出力レベルを同時にＨレベル又はＬレベルに設定
することができ、各出力ピンの出力レベルを同時に測定
することができるので、出力電圧レベルテスト（ＶＯＨ
及びＶＯＬテスト）に必要とされるテスト時間を短縮す
ることができる。
の種類に応じて、内部信号に無関係に出力バッファの出
力レベルを設定することができる。従って、全出力バッ
ファの出力レベルを同時にＨレベル又はＬレベルに設定
することができ、各出力ピンの出力レベルを同時に測定
することができるので、出力電圧レベルテスト（ＶＯＨ
及びＶＯＬテスト）に必要とされるテスト時間を短縮す
ることができる。
【００２７】なお、図１及び図２に示す本実施例におい
ては、単に回路動作の説明を容易にするために、出力バ
ッファ数が２個の場合を例として説明したが、出力バッ
ファ数が３個以上の場合においても、同様に本実施例を
適用することができる。この場合には、全ての出力バッ
ファに対して、内部信号を出力する内部回路と出力バッ
ファとの間に、夫々、セレクタを接続するようにすれば
よい。
ては、単に回路動作の説明を容易にするために、出力バ
ッファ数が２個の場合を例として説明したが、出力バッ
ファ数が３個以上の場合においても、同様に本実施例を
適用することができる。この場合には、全ての出力バッ
ファに対して、内部信号を出力する内部回路と出力バッ
ファとの間に、夫々、セレクタを接続するようにすれば
よい。
【００２８】
【発明の効果】以上詳述したように、本発明によれば、
セレクタによって出力バッファに入力される信号を選択
することにより、出力バッファから出力される信号の出
力電圧レベルを任意に設定することができるので、出力
電圧レベルテストに必要とされるテスト時間を短縮する
ことができる。
セレクタによって出力バッファに入力される信号を選択
することにより、出力バッファから出力される信号の出
力電圧レベルを任意に設定することができるので、出力
電圧レベルテストに必要とされるテスト時間を短縮する
ことができる。
【図１】本発明の実施例に係る半導体装置の出力電圧レ
ベルテスト用回路の構成を示すブロック図である。
ベルテスト用回路の構成を示すブロック図である。
【図２】本発明の実施例に係る半導体装置の出力電圧レ
ベルテスト用回路を示す回路図である。
ベルテスト用回路を示す回路図である。
【図３】出力電圧レベルテストの方法を示すフローチャ
ートである。
ートである。
【図４】従来の半導体装置の出力回路の構成を示すブロ
ック図である。
ック図である。
【図５】図４に示す出力回路を使用した出力電圧レベル
テストの方法を示すフローチャートである。
テストの方法を示すフローチャートである。
１，２，４１，４２；内部信号 ３，４３；内部イネーブル信号 ４，４４；内部論理部 ５，４５；ＶＯＨテスト ６，４６；ＶＯＬテスト １１，１２，１３；セレクタ １４，１５，３１，３２；出力バッファ
Claims (6)
- 【請求項１】 半導体装置の内部回路に接続され前記内
部回路から出力される内部信号、ハイレベル信号及びロ
ーレベル信号のうち１種の信号を選択して出力するセレ
クタと、前記セレクタに接続され前記セレクタにより選
択された選択信号を出力する出力バッファと、を有する
ことを特徴とする半導体装置の出力電圧レベルテスト用
回路。 - 【請求項２】 前記セレクタはその外部から入力される
制御信号に基づいて前記内部信号、ハイレベル信号及び
ローレベル信号のうち１種の信号を選択するものである
ことを特徴とする請求項１に記載の半導体装置の出力電
圧レベルテスト用回路。 - 【請求項３】 前記出力バッファを複数有し、前記セレ
クタは前記内部回路と前記複数の出力バッファとの間に
夫々接続されていることを特徴とする請求項１に記載の
半導体装置の出力電圧レベルテスト用回路。 - 【請求項４】 前記複数のセレクタはその外部から入力
される共通の制御信号に基づいて前記内部信号、ハイレ
ベル信号及びローレベル信号のうち１種の信号を選択す
るものであることを特徴とする請求項３に記載の半導体
装置の出力電圧レベルテスト用回路。 - 【請求項５】 半導体装置の内部回路に接続され前記内
部回路から出力される内部信号、ハイレベル信号及びロ
ーレベル信号のうち１種の信号を選択して出力するセレ
クタと、前記セレクタに接続され前記セレクタにより選
択された選択信号を出力する出力バッファと、を有する
半導体装置の出力電圧レベルテスト用回路を使用して、
前記セレクタに制御信号を入力する工程と、前記出力バ
ッファから出力される電圧レベルを測定する工程と、を
有することを特徴とする半導体装置の出力電圧レベルテ
スト方法。 - 【請求項６】 前記出力電圧レベルテスト用回路は複数
の出力バッファと、前記内部回路と前記出力バッファと
の間に夫々接続された複数のセレクタとを有し、前記セ
レクタに制御信号を入力する工程は前記複数のセレクタ
に共通の制御信号を入力する工程であることを特徴とす
る請求項５に記載の半導体装置の出力電圧レベルテスト
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10228373A JP2000055988A (ja) | 1998-08-12 | 1998-08-12 | 半導体装置の出力電圧レベルテスト用回路及び出力電圧レベルテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10228373A JP2000055988A (ja) | 1998-08-12 | 1998-08-12 | 半導体装置の出力電圧レベルテスト用回路及び出力電圧レベルテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000055988A true JP2000055988A (ja) | 2000-02-25 |
Family
ID=16875456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10228373A Pending JP2000055988A (ja) | 1998-08-12 | 1998-08-12 | 半導体装置の出力電圧レベルテスト用回路及び出力電圧レベルテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000055988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7257755B2 (en) | 2003-12-25 | 2007-08-14 | Seiko Epson Corporation | Driver IC and inspection method for driver IC and output device |
-
1998
- 1998-08-12 JP JP10228373A patent/JP2000055988A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7257755B2 (en) | 2003-12-25 | 2007-08-14 | Seiko Epson Corporation | Driver IC and inspection method for driver IC and output device |
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