JP2000047798A - スイッチ回路 - Google Patents
スイッチ回路Info
- Publication number
- JP2000047798A JP2000047798A JP10212521A JP21252198A JP2000047798A JP 2000047798 A JP2000047798 A JP 2000047798A JP 10212521 A JP10212521 A JP 10212521A JP 21252198 A JP21252198 A JP 21252198A JP 2000047798 A JP2000047798 A JP 2000047798A
- Authority
- JP
- Japan
- Prior art keywords
- switches
- cpu
- swn
- switch circuit
- states
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Input From Keyboards Or The Like (AREA)
Abstract
(57)【要約】
【課題】 CPUや汎用インターフェースIC等の限ら
れた入力端子を節約する。CPUや汎用インターフェー
スIC等への信号線数を節約する。 【解決手段】 スイッチ回路3を、スイッチSW1〜S
Wnと、R/2Rラダー抵抗ネットワーク3−1と、直
流電源3−2とで構成する。R/2Rラダー抵抗ネット
ワーク3−1の中間タップT1〜TnにスイッチSW1
〜SWnのコモン端子cを接続する。R/2Rラダー抵
抗ネットワーク3−1の先頭タップT0を接地し、最終
タップTn+1を信号線S1を介してCPU2のA/D
ポート2−1に接続する。この回路構成では、スイッチ
SW1〜SWnのオン・オフ状態の組み合わせによっ
て、CPU2のA/Dポート2−1への出力電圧値Vが
変化する。
れた入力端子を節約する。CPUや汎用インターフェー
スIC等への信号線数を節約する。 【解決手段】 スイッチ回路3を、スイッチSW1〜S
Wnと、R/2Rラダー抵抗ネットワーク3−1と、直
流電源3−2とで構成する。R/2Rラダー抵抗ネット
ワーク3−1の中間タップT1〜TnにスイッチSW1
〜SWnのコモン端子cを接続する。R/2Rラダー抵
抗ネットワーク3−1の先頭タップT0を接地し、最終
タップTn+1を信号線S1を介してCPU2のA/D
ポート2−1に接続する。この回路構成では、スイッチ
SW1〜SWnのオン・オフ状態の組み合わせによっ
て、CPU2のA/Dポート2−1への出力電圧値Vが
変化する。
Description
【0001】
【発明の属する技術分野】この発明は、複数のスイッチ
を備えたスイッチ回路に関し、そのスイッチのオン・オ
フ状態の組み合わせをCPUや汎用インターフェースI
C等へ知らせるスイッチ回路に関するものである。
を備えたスイッチ回路に関し、そのスイッチのオン・オ
フ状態の組み合わせをCPUや汎用インターフェースI
C等へ知らせるスイッチ回路に関するものである。
【0002】
【従来の技術】OA装置機器等の操作盤には複数のスイ
ッチが設けられている。例えば、プリンタの操作盤に
は、印字可能、用紙選択、縮小などの多数のスイッチが
設けられている。この操作盤における多数のスイッチの
オン・オフ状態をマイクロコンピュータのCPUで判別
することによってそれぞれのスイッチに対応した処理を
行う。
ッチが設けられている。例えば、プリンタの操作盤に
は、印字可能、用紙選択、縮小などの多数のスイッチが
設けられている。この操作盤における多数のスイッチの
オン・オフ状態をマイクロコンピュータのCPUで判別
することによってそれぞれのスイッチに対応した処理を
行う。
【0003】図4において、1−1〜1−nは操作盤に
設けられたスイッチ、r1〜rnは抵抗、2はCPUで
ある。CPU2はn個の入力端子(入力ポート)4−1
〜4−nを備えている。スイッチ1−1〜1−nの一端
は接地されており、他端は抵抗r1〜rnを介して電源
電圧Vccに接続されると共に、CPU2の入力ポート
4−1〜4−nに接続されている。
設けられたスイッチ、r1〜rnは抵抗、2はCPUで
ある。CPU2はn個の入力端子(入力ポート)4−1
〜4−nを備えている。スイッチ1−1〜1−nの一端
は接地されており、他端は抵抗r1〜rnを介して電源
電圧Vccに接続されると共に、CPU2の入力ポート
4−1〜4−nに接続されている。
【0004】スイッチ1−1〜1−nがオフとされてい
る場合、CPU2の入力ポート4−1〜4−nには、
「H」レベルが与えられる。スイッチ1−1〜1−nが
オンとされている場合、CPU2の入力ポート4−1〜
4−nには、「L」レベルが与えられる。CPU2は、
入力ポート4−1〜4−nへの「H」/「L」レベルに
よって、スイッチ1−1〜1−nのオン・オフ状態を個
別に判別する。
る場合、CPU2の入力ポート4−1〜4−nには、
「H」レベルが与えられる。スイッチ1−1〜1−nが
オンとされている場合、CPU2の入力ポート4−1〜
4−nには、「L」レベルが与えられる。CPU2は、
入力ポート4−1〜4−nへの「H」/「L」レベルに
よって、スイッチ1−1〜1−nのオン・オフ状態を個
別に判別する。
【0005】
【発明が解決しようとする課題】しかしながら、図4に
示した構成では、スイッチ1−1〜1−nに対しCPU
2ではn個の入力ポート4−1〜4−nを必要とし、C
PU2への信号線数もn本必要とする。なお、図4では
スイッチ1−1〜1−nのオン・オフ状態をCPU2へ
与える場合について示したが、単独の汎用インターフェ
ースIC等へ与える場合も同様の問題が生じる。
示した構成では、スイッチ1−1〜1−nに対しCPU
2ではn個の入力ポート4−1〜4−nを必要とし、C
PU2への信号線数もn本必要とする。なお、図4では
スイッチ1−1〜1−nのオン・オフ状態をCPU2へ
与える場合について示したが、単独の汎用インターフェ
ースIC等へ与える場合も同様の問題が生じる。
【0006】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、CPUや汎
用インターフェースIC等の限られた入力端子を節約す
ることの可能な、またCPUや汎用インターフェースI
C等への信号線数を節約することの可能なスイッチ回路
を提供することにある。
なされたもので、その目的とするところは、CPUや汎
用インターフェースIC等の限られた入力端子を節約す
ることの可能な、またCPUや汎用インターフェースI
C等への信号線数を節約することの可能なスイッチ回路
を提供することにある。
【0007】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、第1〜第nのスイッチのオン・オ
フ状態の組み合わせに応じた固有の電圧値を出力する電
圧出力手段を設けたものである。この発明によれば、第
1〜第nのスイッチのオン・オフ状態の組み合わせに応
じた固有の電圧値が出力されるので、CPUや汎用イン
ターフェースIC等への信号線が1本で済み、入力端子
数も1つで済む。
るために、本発明は、第1〜第nのスイッチのオン・オ
フ状態の組み合わせに応じた固有の電圧値を出力する電
圧出力手段を設けたものである。この発明によれば、第
1〜第nのスイッチのオン・オフ状態の組み合わせに応
じた固有の電圧値が出力されるので、CPUや汎用イン
ターフェースIC等への信号線が1本で済み、入力端子
数も1つで済む。
【0008】
【発明の実施の形態】以下、本発明を実施の形態に基づ
き詳細に説明する。図1はCPU2に本発明に係るスイ
ッチ回路3を接続した状態を示す図である。スイッチ回
路3は、スイッチSW1〜SWnと、R/2Rラダー抵
抗ネットワーク3−1と、直流電源3−2とを備えてい
る。
き詳細に説明する。図1はCPU2に本発明に係るスイ
ッチ回路3を接続した状態を示す図である。スイッチ回
路3は、スイッチSW1〜SWnと、R/2Rラダー抵
抗ネットワーク3−1と、直流電源3−2とを備えてい
る。
【0009】スイッチSW1〜SWnは、オフとした時
にそのコモン端子cが切替端子aに、オンとした時にそ
のコモン端子cが切替端子bに接続される切替スイッチ
である。スイッチSW1〜SWnの切替端子aは接地さ
れている。スイッチSW1〜SWnの切替端子bは直流
電源3−2の正極性側(電源電圧Vcc)に接続されて
いる。
にそのコモン端子cが切替端子aに、オンとした時にそ
のコモン端子cが切替端子bに接続される切替スイッチ
である。スイッチSW1〜SWnの切替端子aは接地さ
れている。スイッチSW1〜SWnの切替端子bは直流
電源3−2の正極性側(電源電圧Vcc)に接続されて
いる。
【0010】R/2Rラダー抵抗ネットワーク3−1は
抵抗2RとRを図のようにラダー接続して構成されてい
る。このR/2Rラダー抵抗ネットワーク3−1の中間
タップT1〜TnにスイッチSW1〜SWnのコモン端
子cが接続されている。また、R/2Rラダー抵抗ネッ
トワーク3−1の先頭タップT0は接地されており、最
終タップTn+1は信号線S1を介してCPU2のA/
Dポート2−1に接続されている。
抵抗2RとRを図のようにラダー接続して構成されてい
る。このR/2Rラダー抵抗ネットワーク3−1の中間
タップT1〜TnにスイッチSW1〜SWnのコモン端
子cが接続されている。また、R/2Rラダー抵抗ネッ
トワーク3−1の先頭タップT0は接地されており、最
終タップTn+1は信号線S1を介してCPU2のA/
Dポート2−1に接続されている。
【0011】この回路構成では、スイッチSW1〜SW
nのオン・オフ状態の組み合わせによって、最終タップ
Tn+1からの信号線S1を介するCPU2のA/Dポ
ート2−1への出力電圧値Vが変化する。
nのオン・オフ状態の組み合わせによって、最終タップ
Tn+1からの信号線S1を介するCPU2のA/Dポ
ート2−1への出力電圧値Vが変化する。
【0012】すなわち、 スイッチSW1がONの時:V1=2^0/2^n×Vcc スイッチSW2がONの時:V2=2^1/2^n×Vcc ・ ・ スイッチSWnがONの時:Vn=2^(n−1)/2^n*Vcc よって出力電圧値Vは、SWiの値をDiとすると(O
N:1、OFF:0)それぞれの電圧値の和となるか
ら、 V=(2^0×D1+2^1×D2+・・・+2^(n
−1)×Dn−1)×Vcc/2^n となる。
N:1、OFF:0)それぞれの電圧値の和となるか
ら、 V=(2^0×D1+2^1×D2+・・・+2^(n
−1)×Dn−1)×Vcc/2^n となる。
【0013】ここで、スイッチSW1の状態をビット
0、スイッチSW2の状態をビット1・・・・スイッチ
SWnの状態をビットn−1と考え、スイッチSW1か
らSWnの状態を2値の値として考え、この2値の値を
x軸、出力電圧値Vをy軸にプロットすると、出力電圧
値Vが1次関数的に変化する。
0、スイッチSW2の状態をビット1・・・・スイッチ
SWnの状態をビットn−1と考え、スイッチSW1か
らSWnの状態を2値の値として考え、この2値の値を
x軸、出力電圧値Vをy軸にプロットすると、出力電圧
値Vが1次関数的に変化する。
【0014】例えば、n=4の場合では、スイッチSW
1からSW4の状態を2値の値として考え、10進数に
変換すると、図2に示すように「0」〜「15」の値に
より固有の電圧値として出力電圧値Vが変化する。この
ときのスイッチSW1〜SW4のオン・オフ状態の組み
合わせと出力電圧値Vとの関係は図3に示すように1次
関数となる。
1からSW4の状態を2値の値として考え、10進数に
変換すると、図2に示すように「0」〜「15」の値に
より固有の電圧値として出力電圧値Vが変化する。この
ときのスイッチSW1〜SW4のオン・オフ状態の組み
合わせと出力電圧値Vとの関係は図3に示すように1次
関数となる。
【0015】したがって、CPU2では、A/Dポート
2−1へ与えられる出力電圧値Vを読み取ることによっ
て、スイッチSW1〜SWnの状態を個別に判別するこ
とができる。すなわち、本実施の形態では、CPU2の
1つのA/Dポート2−1へスイッチ回路3からの出力
電圧値Vを与えるのみで、CPU2にスイッチ回路3に
おけるスイッチSW1〜SWnのオン・オフ状態を個別
に判別させることができる。
2−1へ与えられる出力電圧値Vを読み取ることによっ
て、スイッチSW1〜SWnの状態を個別に判別するこ
とができる。すなわち、本実施の形態では、CPU2の
1つのA/Dポート2−1へスイッチ回路3からの出力
電圧値Vを与えるのみで、CPU2にスイッチ回路3に
おけるスイッチSW1〜SWnのオン・オフ状態を個別
に判別させることができる。
【0016】これにより、本実施の形態では、CPU2
の入力端子の本数を減らすことが可能になり、CPU2
の限られた入力端子を節約できる。また、CPU2への
配線の本数を、電源,グランド,信号線n本必要だった
ものを、電源,グランド,信号線1本で済ませることが
できるようになり、配線本数をn−1本節約できる。ス
イッチ回路3とCPU2との距離が離れている場合、配
線本数の節約による効果は大きい。
の入力端子の本数を減らすことが可能になり、CPU2
の限られた入力端子を節約できる。また、CPU2への
配線の本数を、電源,グランド,信号線n本必要だった
ものを、電源,グランド,信号線1本で済ませることが
できるようになり、配線本数をn−1本節約できる。ス
イッチ回路3とCPU2との距離が離れている場合、配
線本数の節約による効果は大きい。
【0017】なお、上述した実施の形態では、スイッチ
回路3からの出力電圧値VをCPU2のA/Dポートへ
与えるものとしたが、単独のA/Dコンバータ経由で汎
用インターフェースIC、CPUの入力ポート等へ与え
る場合にも同様の効果が得られることは言うまでもな
い。
回路3からの出力電圧値VをCPU2のA/Dポートへ
与えるものとしたが、単独のA/Dコンバータ経由で汎
用インターフェースIC、CPUの入力ポート等へ与え
る場合にも同様の効果が得られることは言うまでもな
い。
【0018】理想的な誤差のないA/Dコンバータであ
ればスイッチSWの数nと同じnビットの精度をもって
いればよいが、実際は電源電圧の誤差、A/Dコンバー
タの誤差を考慮すると、n+1以上であることが望まし
い。このことから、複数のスイッチSWを同時に押され
ても状態を判別することは容易である。
ればスイッチSWの数nと同じnビットの精度をもって
いればよいが、実際は電源電圧の誤差、A/Dコンバー
タの誤差を考慮すると、n+1以上であることが望まし
い。このことから、複数のスイッチSWを同時に押され
ても状態を判別することは容易である。
【0019】また、スイッチSWの構成は、プッシュス
イッチ、タクトスイッチ、ディップスイッチなど種類は
問わない。装置と装置間の複数線のインターフェース部
分にこの発明を用いることにより単一線でのインターフ
ェースにすることが可能となる。すなわち、他の装置と
のインターフェース部分において、複数の線で通信して
いたものを単一線で行うインターフェース手法にも応用
できる。
イッチ、タクトスイッチ、ディップスイッチなど種類は
問わない。装置と装置間の複数線のインターフェース部
分にこの発明を用いることにより単一線でのインターフ
ェースにすることが可能となる。すなわち、他の装置と
のインターフェース部分において、複数の線で通信して
いたものを単一線で行うインターフェース手法にも応用
できる。
【0020】また、本実施の形態では、出力電圧値が1
次関数的に変化するので、スイッチSWの数が増えても
電圧の最小変化量がスイッチの数をn個とすると1/2
^n×Vcc(電源電圧)と一定量で変化するため、精
度の高い(ビット数の多い)アナログ−デジタル変換入
力端子を必要としない。例えば、抵抗値を2の等比級数
的に配することが考えられるが、このようにすると出力
電圧が2のべき数の形で出力されるため、出力電圧が1
次関数的に変化しない。このため、スイッチSWの数が
増えた場合、電圧の変化量が微少となり、精度の高い
(ビット数の多い)アナログ−デジタル変換入力端子が
必要となる。
次関数的に変化するので、スイッチSWの数が増えても
電圧の最小変化量がスイッチの数をn個とすると1/2
^n×Vcc(電源電圧)と一定量で変化するため、精
度の高い(ビット数の多い)アナログ−デジタル変換入
力端子を必要としない。例えば、抵抗値を2の等比級数
的に配することが考えられるが、このようにすると出力
電圧が2のべき数の形で出力されるため、出力電圧が1
次関数的に変化しない。このため、スイッチSWの数が
増えた場合、電圧の変化量が微少となり、精度の高い
(ビット数の多い)アナログ−デジタル変換入力端子が
必要となる。
【0021】
【発明の効果】以上説明したことから明らかなように本
発明によれば、第1〜第nのスイッチのオン・オフ状態
の組み合わせに応じた固有の電圧値を出力する電圧出力
手段を設けたので、CPUや汎用インターフェースIC
等への信号線が1本で済み、入力端子数も1つで済み、
CPUや汎用インターフェースIC等の限られた入力端
子を節約することが可能となり、またCPUや汎用イン
ターフェースIC等への信号線数を節約することが可能
となる。
発明によれば、第1〜第nのスイッチのオン・オフ状態
の組み合わせに応じた固有の電圧値を出力する電圧出力
手段を設けたので、CPUや汎用インターフェースIC
等への信号線が1本で済み、入力端子数も1つで済み、
CPUや汎用インターフェースIC等の限られた入力端
子を節約することが可能となり、またCPUや汎用イン
ターフェースIC等への信号線数を節約することが可能
となる。
【図1】 CPUに本発明に係るスイッチ回路を接続し
た状態を示す図である。
た状態を示す図である。
【図2】 n=4の場合のスイッチSW1〜SW4のオ
ン・オフ状態の組み合わせ(「0」〜「15」)と出力
電圧値Vとの関係を示す図である。
ン・オフ状態の組み合わせ(「0」〜「15」)と出力
電圧値Vとの関係を示す図である。
【図3】 n=4の場合のスイッチSW1〜SW4のオ
ン・オフ状態の組み合わせ(「0」〜「15」)と出力
電圧値Vとの関係を示すグラフである。
ン・オフ状態の組み合わせ(「0」〜「15」)と出力
電圧値Vとの関係を示すグラフである。
【図4】 従来の構成を示す図である。
2…CPU、2−1…A/Dポート、3…スイッチ回
路、SW1〜SWn…スイッチ、c…コモン端子、a,
b…切替端子、3−1…R/2Rラダー抵抗ネットワー
ク、R,2R…抵抗、T1〜Tn…中間タップ、、T0
…先頭タップ、Tn+1…最終タップ、3−2…直流電
源、S1…信号線、4−1〜4−n…入力ポート。
路、SW1〜SWn…スイッチ、c…コモン端子、a,
b…切替端子、3−1…R/2Rラダー抵抗ネットワー
ク、R,2R…抵抗、T1〜Tn…中間タップ、、T0
…先頭タップ、Tn+1…最終タップ、3−2…直流電
源、S1…信号線、4−1〜4−n…入力ポート。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成11年6月11日(1999.6.1
1)
1)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0007
【補正方法】変更
【補正内容】
【0007】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、オフとした時にそのコモン端子が
第1の切替端子に、オンとしたときにそのコモン端子が
第2の切替端子に接続される第1〜第n(n≧3)のス
イッチと、第1の抵抗Rと第2の抵抗2Rとをラダー接
続して構成されたR/2Rラダー抵抗ネットワークと、
直流電源とを設け、第1〜第nのスイッチの第1の切替
端子を接地し、第1〜第nのスイッチの第2の切替端子
を直流電源の正極性側に接続し、R/2Rラダー抵抗ネ
ットワークの第1〜第nの中間タップに第1〜第nのス
イッチのコモン端子を接続し、R/2Rラダー抵抗ネッ
トワークの先頭タップを接地し、R/2Rラダー抵抗ネ
ットワークの最終タップを出力信号線に接続したもので
ある。この発明によれば、第1〜第nのスイッチのオン
・オフ状態の組み合わせに応じた固有の電圧値が出力さ
れるものとなり、CPUや汎用インターフェースIC等
への信号線が1本で済み、入力端子数も1つで済む。
るために、本発明は、オフとした時にそのコモン端子が
第1の切替端子に、オンとしたときにそのコモン端子が
第2の切替端子に接続される第1〜第n(n≧3)のス
イッチと、第1の抵抗Rと第2の抵抗2Rとをラダー接
続して構成されたR/2Rラダー抵抗ネットワークと、
直流電源とを設け、第1〜第nのスイッチの第1の切替
端子を接地し、第1〜第nのスイッチの第2の切替端子
を直流電源の正極性側に接続し、R/2Rラダー抵抗ネ
ットワークの第1〜第nの中間タップに第1〜第nのス
イッチのコモン端子を接続し、R/2Rラダー抵抗ネッ
トワークの先頭タップを接地し、R/2Rラダー抵抗ネ
ットワークの最終タップを出力信号線に接続したもので
ある。この発明によれば、第1〜第nのスイッチのオン
・オフ状態の組み合わせに応じた固有の電圧値が出力さ
れるものとなり、CPUや汎用インターフェースIC等
への信号線が1本で済み、入力端子数も1つで済む。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0021
【補正方法】変更
【補正内容】
【0021】
【発明の効果】以上説明したことから明らかなように本
発明によれば、第1〜第nのスイッチのオン・オフ状態
の組み合わせに応じた固有の電圧値が出力されるものと
なり、CPUや汎用インターフェースIC等への信号線
が1本で済み、入力端子数も1つで済み、CPUや汎用
インターフェースIC等の限られた入力端子を節約する
ことが可能となり、またCPUや汎用インターフェース
IC等への信号線数を節約することが可能となる。
発明によれば、第1〜第nのスイッチのオン・オフ状態
の組み合わせに応じた固有の電圧値が出力されるものと
なり、CPUや汎用インターフェースIC等への信号線
が1本で済み、入力端子数も1つで済み、CPUや汎用
インターフェースIC等の限られた入力端子を節約する
ことが可能となり、またCPUや汎用インターフェース
IC等への信号線数を節約することが可能となる。
Claims (3)
- 【請求項1】 第1〜第nのスイッチと、この第1〜第
nのスイッチのオン・オフ状態の組み合わせに応じた固
有の電圧値を出力する電圧出力手段とを備えたことを特
徴とするスイッチ回路。 - 【請求項2】 請求項1において、第1〜第nのスイッ
チのオン・オフ状態の組み合わせと出力電圧値との関係
が1次関数とされていることを特徴とするスイッチ回
路。 - 【請求項3】 請求項1において、電圧出力手段がR/
2Rラダー抵抗ネットワークによって構成されているこ
とを特徴とするスイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10212521A JP2000047798A (ja) | 1998-07-28 | 1998-07-28 | スイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10212521A JP2000047798A (ja) | 1998-07-28 | 1998-07-28 | スイッチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000047798A true JP2000047798A (ja) | 2000-02-18 |
Family
ID=16624056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10212521A Pending JP2000047798A (ja) | 1998-07-28 | 1998-07-28 | スイッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000047798A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006180186A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 複数のスイッチのオンオフ検出回路 |
-
1998
- 1998-07-28 JP JP10212521A patent/JP2000047798A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006180186A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 複数のスイッチのオンオフ検出回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR900008821B1 (ko) | 디지탈/아날로그변환기 | |
US6593868B2 (en) | Differential digital/analog converter | |
US6122284A (en) | Multidrop analog signal bus | |
KR100232318B1 (ko) | 푸시 풀 회로 | |
US5877718A (en) | Differential analog-to-digital converter with low power consumption | |
JP3130528B2 (ja) | ディジタル・アナログ変換器 | |
US6085033A (en) | Method for determining bit element values for driver impedance control | |
CA1259705A (en) | Digital-to-analog converter | |
US6181265B1 (en) | Non-linear digital-to-analog converter | |
US5387912A (en) | Digital-to-analog converter with reference glitch reduction | |
JP2000047798A (ja) | スイッチ回路 | |
US5894426A (en) | Maximum/minimum value determination apparatus | |
EP1386402B1 (en) | Modified repetitive cell matching technique for integrated circuits | |
US5425094A (en) | Cross point switch with power failure mode | |
JP3098327B2 (ja) | 1チップマイクロコンピュータ | |
JP2748400B2 (ja) | 半導体集積回路 | |
KR0149707B1 (ko) | 디지탈/아날로그 변환회로 | |
US20040125004A1 (en) | D/A converter for converting plurality of digital signals simultaneously | |
JP4876254B2 (ja) | 回路装置 | |
US5294929A (en) | Control system for peripheral devices | |
KR200149153Y1 (ko) | 마이크로 컴퓨터의 입력 신호 인식 회로 | |
JP2000138586A (ja) | 抵抗ストリング型d/a変換器 | |
US4857932A (en) | Fast analog/digital converter having equal propagation times for the clock and the analog signal | |
JPH11340830A (ja) | 逐次比較型a/dコンバータ回路 | |
JP2002009622A (ja) | 電流加算型dac |