JP2000047798A - スイッチ回路 - Google Patents
スイッチ回路Info
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- JP2000047798A JP2000047798A JP10212521A JP21252198A JP2000047798A JP 2000047798 A JP2000047798 A JP 2000047798A JP 10212521 A JP10212521 A JP 10212521A JP 21252198 A JP21252198 A JP 21252198A JP 2000047798 A JP2000047798 A JP 2000047798A
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- cpu
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Abstract
(57)【要約】
【課題】 ＣＰＵや汎用インターフェースＩＣ等の限ら
れた入力端子を節約する。ＣＰＵや汎用インターフェー
スＩＣ等への信号線数を節約する。 【解決手段】 スイッチ回路３を、スイッチＳＷ１〜Ｓ
Ｗｎと、Ｒ／２Ｒラダー抵抗ネットワーク３−１と、直
流電源３−２とで構成する。Ｒ／２Ｒラダー抵抗ネット
ワーク３−１の中間タップＴ１〜ＴｎにスイッチＳＷ１
〜ＳＷｎのコモン端子ｃを接続する。Ｒ／２Ｒラダー抵
抗ネットワーク３−１の先頭タップＴ０を接地し、最終
タップＴｎ＋１を信号線Ｓ１を介してＣＰＵ２のＡ／Ｄ
ポート２−１に接続する。この回路構成では、スイッチ
ＳＷ１〜ＳＷｎのオン・オフ状態の組み合わせによっ
て、ＣＰＵ２のＡ／Ｄポート２−１への出力電圧値Ｖが
変化する。
れた入力端子を節約する。ＣＰＵや汎用インターフェー
スＩＣ等への信号線数を節約する。 【解決手段】 スイッチ回路３を、スイッチＳＷ１〜Ｓ
Ｗｎと、Ｒ／２Ｒラダー抵抗ネットワーク３−１と、直
流電源３−２とで構成する。Ｒ／２Ｒラダー抵抗ネット
ワーク３−１の中間タップＴ１〜ＴｎにスイッチＳＷ１
〜ＳＷｎのコモン端子ｃを接続する。Ｒ／２Ｒラダー抵
抗ネットワーク３−１の先頭タップＴ０を接地し、最終
タップＴｎ＋１を信号線Ｓ１を介してＣＰＵ２のＡ／Ｄ
ポート２−１に接続する。この回路構成では、スイッチ
ＳＷ１〜ＳＷｎのオン・オフ状態の組み合わせによっ
て、ＣＰＵ２のＡ／Ｄポート２−１への出力電圧値Ｖが
変化する。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のスイッチ
を備えたスイッチ回路に関し、そのスイッチのオン・オ
フ状態の組み合わせをＣＰＵや汎用インターフェースＩ
Ｃ等へ知らせるスイッチ回路に関するものである。
を備えたスイッチ回路に関し、そのスイッチのオン・オ
フ状態の組み合わせをＣＰＵや汎用インターフェースＩ
Ｃ等へ知らせるスイッチ回路に関するものである。
【０００２】
【従来の技術】ＯＡ装置機器等の操作盤には複数のスイ
ッチが設けられている。例えば、プリンタの操作盤に
は、印字可能、用紙選択、縮小などの多数のスイッチが
設けられている。この操作盤における多数のスイッチの
オン・オフ状態をマイクロコンピュータのＣＰＵで判別
することによってそれぞれのスイッチに対応した処理を
行う。
ッチが設けられている。例えば、プリンタの操作盤に
は、印字可能、用紙選択、縮小などの多数のスイッチが
設けられている。この操作盤における多数のスイッチの
オン・オフ状態をマイクロコンピュータのＣＰＵで判別
することによってそれぞれのスイッチに対応した処理を
行う。
【０００３】図４において、１−１〜１−ｎは操作盤に
設けられたスイッチ、ｒ１〜ｒｎは抵抗、２はＣＰＵで
ある。ＣＰＵ２はｎ個の入力端子（入力ポート）４−１
〜４−ｎを備えている。スイッチ１−１〜１−ｎの一端
は接地されており、他端は抵抗ｒ１〜ｒｎを介して電源
電圧Ｖｃｃに接続されると共に、ＣＰＵ２の入力ポート
４−１〜４−ｎに接続されている。
設けられたスイッチ、ｒ１〜ｒｎは抵抗、２はＣＰＵで
ある。ＣＰＵ２はｎ個の入力端子（入力ポート）４−１
〜４−ｎを備えている。スイッチ１−１〜１−ｎの一端
は接地されており、他端は抵抗ｒ１〜ｒｎを介して電源
電圧Ｖｃｃに接続されると共に、ＣＰＵ２の入力ポート
４−１〜４−ｎに接続されている。
【０００４】スイッチ１−１〜１−ｎがオフとされてい
る場合、ＣＰＵ２の入力ポート４−１〜４−ｎには、
「Ｈ」レベルが与えられる。スイッチ１−１〜１−ｎが
オンとされている場合、ＣＰＵ２の入力ポート４−１〜
４−ｎには、「Ｌ」レベルが与えられる。ＣＰＵ２は、
入力ポート４−１〜４−ｎへの「Ｈ」／「Ｌ」レベルに
よって、スイッチ１−１〜１−ｎのオン・オフ状態を個
別に判別する。
る場合、ＣＰＵ２の入力ポート４−１〜４−ｎには、
「Ｈ」レベルが与えられる。スイッチ１−１〜１−ｎが
オンとされている場合、ＣＰＵ２の入力ポート４−１〜
４−ｎには、「Ｌ」レベルが与えられる。ＣＰＵ２は、
入力ポート４−１〜４−ｎへの「Ｈ」／「Ｌ」レベルに
よって、スイッチ１−１〜１−ｎのオン・オフ状態を個
別に判別する。
【０００５】
【発明が解決しようとする課題】しかしながら、図４に
示した構成では、スイッチ１−１〜１−ｎに対しＣＰＵ
２ではｎ個の入力ポート４−１〜４−ｎを必要とし、Ｃ
ＰＵ２への信号線数もｎ本必要とする。なお、図４では
スイッチ１−１〜１−ｎのオン・オフ状態をＣＰＵ２へ
与える場合について示したが、単独の汎用インターフェ
ースＩＣ等へ与える場合も同様の問題が生じる。
示した構成では、スイッチ１−１〜１−ｎに対しＣＰＵ
２ではｎ個の入力ポート４−１〜４−ｎを必要とし、Ｃ
ＰＵ２への信号線数もｎ本必要とする。なお、図４では
スイッチ１−１〜１−ｎのオン・オフ状態をＣＰＵ２へ
与える場合について示したが、単独の汎用インターフェ
ースＩＣ等へ与える場合も同様の問題が生じる。
【０００６】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、ＣＰＵや汎
用インターフェースＩＣ等の限られた入力端子を節約す
ることの可能な、またＣＰＵや汎用インターフェースＩ
Ｃ等への信号線数を節約することの可能なスイッチ回路
を提供することにある。
なされたもので、その目的とするところは、ＣＰＵや汎
用インターフェースＩＣ等の限られた入力端子を節約す
ることの可能な、またＣＰＵや汎用インターフェースＩ
Ｃ等への信号線数を節約することの可能なスイッチ回路
を提供することにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、第１〜第ｎのスイッチのオン・オ
フ状態の組み合わせに応じた固有の電圧値を出力する電
圧出力手段を設けたものである。この発明によれば、第
１〜第ｎのスイッチのオン・オフ状態の組み合わせに応
じた固有の電圧値が出力されるので、ＣＰＵや汎用イン
ターフェースＩＣ等への信号線が１本で済み、入力端子
数も１つで済む。
るために、本発明は、第１〜第ｎのスイッチのオン・オ
フ状態の組み合わせに応じた固有の電圧値を出力する電
圧出力手段を設けたものである。この発明によれば、第
１〜第ｎのスイッチのオン・オフ状態の組み合わせに応
じた固有の電圧値が出力されるので、ＣＰＵや汎用イン
ターフェースＩＣ等への信号線が１本で済み、入力端子
数も１つで済む。
【０００８】
【発明の実施の形態】以下、本発明を実施の形態に基づ
き詳細に説明する。図１はＣＰＵ２に本発明に係るスイ
ッチ回路３を接続した状態を示す図である。スイッチ回
路３は、スイッチＳＷ１〜ＳＷｎと、Ｒ／２Ｒラダー抵
抗ネットワーク３−１と、直流電源３−２とを備えてい
る。
き詳細に説明する。図１はＣＰＵ２に本発明に係るスイ
ッチ回路３を接続した状態を示す図である。スイッチ回
路３は、スイッチＳＷ１〜ＳＷｎと、Ｒ／２Ｒラダー抵
抗ネットワーク３−１と、直流電源３−２とを備えてい
る。
【０００９】スイッチＳＷ１〜ＳＷｎは、オフとした時
にそのコモン端子ｃが切替端子ａに、オンとした時にそ
のコモン端子ｃが切替端子ｂに接続される切替スイッチ
である。スイッチＳＷ１〜ＳＷｎの切替端子ａは接地さ
れている。スイッチＳＷ１〜ＳＷｎの切替端子ｂは直流
電源３−２の正極性側（電源電圧Ｖｃｃ）に接続されて
いる。
にそのコモン端子ｃが切替端子ａに、オンとした時にそ
のコモン端子ｃが切替端子ｂに接続される切替スイッチ
である。スイッチＳＷ１〜ＳＷｎの切替端子ａは接地さ
れている。スイッチＳＷ１〜ＳＷｎの切替端子ｂは直流
電源３−２の正極性側（電源電圧Ｖｃｃ）に接続されて
いる。
【００１０】Ｒ／２Ｒラダー抵抗ネットワーク３−１は
抵抗２ＲとＲを図のようにラダー接続して構成されてい
る。このＲ／２Ｒラダー抵抗ネットワーク３−１の中間
タップＴ１〜ＴｎにスイッチＳＷ１〜ＳＷｎのコモン端
子ｃが接続されている。また、Ｒ／２Ｒラダー抵抗ネッ
トワーク３−１の先頭タップＴ０は接地されており、最
終タップＴｎ＋１は信号線Ｓ１を介してＣＰＵ２のＡ／
Ｄポート２−１に接続されている。
抵抗２ＲとＲを図のようにラダー接続して構成されてい
る。このＲ／２Ｒラダー抵抗ネットワーク３−１の中間
タップＴ１〜ＴｎにスイッチＳＷ１〜ＳＷｎのコモン端
子ｃが接続されている。また、Ｒ／２Ｒラダー抵抗ネッ
トワーク３−１の先頭タップＴ０は接地されており、最
終タップＴｎ＋１は信号線Ｓ１を介してＣＰＵ２のＡ／
Ｄポート２−１に接続されている。
【００１１】この回路構成では、スイッチＳＷ１〜ＳＷ
ｎのオン・オフ状態の組み合わせによって、最終タップ
Ｔｎ＋１からの信号線Ｓ１を介するＣＰＵ２のＡ／Ｄポ
ート２−１への出力電圧値Ｖが変化する。
ｎのオン・オフ状態の組み合わせによって、最終タップ
Ｔｎ＋１からの信号線Ｓ１を介するＣＰＵ２のＡ／Ｄポ
ート２−１への出力電圧値Ｖが変化する。
【００１２】すなわち、 スイッチＳＷ１がＯＮの時：Ｖ１＝２＾０／２＾ｎ×Ｖｃｃ スイッチＳＷ２がＯＮの時：Ｖ２＝２＾１／２＾ｎ×Ｖｃｃ ・ ・ スイッチＳＷｎがＯＮの時：Ｖｎ＝２＾（ｎ−１）／２＾ｎ＊Ｖｃｃ よって出力電圧値Ｖは、ＳＷｉの値をＤｉとすると（Ｏ
Ｎ：１、ＯＦＦ：０）それぞれの電圧値の和となるか
ら、 Ｖ＝（２＾０×Ｄ１＋２＾１×Ｄ２＋・・・＋２＾（ｎ
−１）×Ｄｎ−１）×Ｖｃｃ／２＾ｎ となる。
Ｎ：１、ＯＦＦ：０）それぞれの電圧値の和となるか
ら、 Ｖ＝（２＾０×Ｄ１＋２＾１×Ｄ２＋・・・＋２＾（ｎ
−１）×Ｄｎ−１）×Ｖｃｃ／２＾ｎ となる。
【００１３】ここで、スイッチＳＷ１の状態をビット
０、スイッチＳＷ２の状態をビット１・・・・スイッチ
ＳＷｎの状態をビットｎ−１と考え、スイッチＳＷ１か
らＳＷｎの状態を２値の値として考え、この２値の値を
ｘ軸、出力電圧値Ｖをｙ軸にプロットすると、出力電圧
値Ｖが１次関数的に変化する。
０、スイッチＳＷ２の状態をビット１・・・・スイッチ
ＳＷｎの状態をビットｎ−１と考え、スイッチＳＷ１か
らＳＷｎの状態を２値の値として考え、この２値の値を
ｘ軸、出力電圧値Ｖをｙ軸にプロットすると、出力電圧
値Ｖが１次関数的に変化する。
【００１４】例えば、ｎ＝４の場合では、スイッチＳＷ
１からＳＷ４の状態を２値の値として考え、１０進数に
変換すると、図２に示すように「０」〜「１５」の値に
より固有の電圧値として出力電圧値Ｖが変化する。この
ときのスイッチＳＷ１〜ＳＷ４のオン・オフ状態の組み
合わせと出力電圧値Ｖとの関係は図３に示すように１次
関数となる。
１からＳＷ４の状態を２値の値として考え、１０進数に
変換すると、図２に示すように「０」〜「１５」の値に
より固有の電圧値として出力電圧値Ｖが変化する。この
ときのスイッチＳＷ１〜ＳＷ４のオン・オフ状態の組み
合わせと出力電圧値Ｖとの関係は図３に示すように１次
関数となる。
【００１５】したがって、ＣＰＵ２では、Ａ／Ｄポート
２−１へ与えられる出力電圧値Ｖを読み取ることによっ
て、スイッチＳＷ１〜ＳＷｎの状態を個別に判別するこ
とができる。すなわち、本実施の形態では、ＣＰＵ２の
１つのＡ／Ｄポート２−１へスイッチ回路３からの出力
電圧値Ｖを与えるのみで、ＣＰＵ２にスイッチ回路３に
おけるスイッチＳＷ１〜ＳＷｎのオン・オフ状態を個別
に判別させることができる。
２−１へ与えられる出力電圧値Ｖを読み取ることによっ
て、スイッチＳＷ１〜ＳＷｎの状態を個別に判別するこ
とができる。すなわち、本実施の形態では、ＣＰＵ２の
１つのＡ／Ｄポート２−１へスイッチ回路３からの出力
電圧値Ｖを与えるのみで、ＣＰＵ２にスイッチ回路３に
おけるスイッチＳＷ１〜ＳＷｎのオン・オフ状態を個別
に判別させることができる。
【００１６】これにより、本実施の形態では、ＣＰＵ２
の入力端子の本数を減らすことが可能になり、ＣＰＵ２
の限られた入力端子を節約できる。また、ＣＰＵ２への
配線の本数を、電源，グランド，信号線ｎ本必要だった
ものを、電源，グランド，信号線１本で済ませることが
できるようになり、配線本数をｎ−１本節約できる。ス
イッチ回路３とＣＰＵ２との距離が離れている場合、配
線本数の節約による効果は大きい。
の入力端子の本数を減らすことが可能になり、ＣＰＵ２
の限られた入力端子を節約できる。また、ＣＰＵ２への
配線の本数を、電源，グランド，信号線ｎ本必要だった
ものを、電源，グランド，信号線１本で済ませることが
できるようになり、配線本数をｎ−１本節約できる。ス
イッチ回路３とＣＰＵ２との距離が離れている場合、配
線本数の節約による効果は大きい。
【００１７】なお、上述した実施の形態では、スイッチ
回路３からの出力電圧値ＶをＣＰＵ２のＡ／Ｄポートへ
与えるものとしたが、単独のＡ／Ｄコンバータ経由で汎
用インターフェースＩＣ、ＣＰＵの入力ポート等へ与え
る場合にも同様の効果が得られることは言うまでもな
い。
回路３からの出力電圧値ＶをＣＰＵ２のＡ／Ｄポートへ
与えるものとしたが、単独のＡ／Ｄコンバータ経由で汎
用インターフェースＩＣ、ＣＰＵの入力ポート等へ与え
る場合にも同様の効果が得られることは言うまでもな
い。
【００１８】理想的な誤差のないＡ／Ｄコンバータであ
ればスイッチＳＷの数ｎと同じｎビットの精度をもって
いればよいが、実際は電源電圧の誤差、Ａ／Ｄコンバー
タの誤差を考慮すると、ｎ＋１以上であることが望まし
い。このことから、複数のスイッチＳＷを同時に押され
ても状態を判別することは容易である。
ればスイッチＳＷの数ｎと同じｎビットの精度をもって
いればよいが、実際は電源電圧の誤差、Ａ／Ｄコンバー
タの誤差を考慮すると、ｎ＋１以上であることが望まし
い。このことから、複数のスイッチＳＷを同時に押され
ても状態を判別することは容易である。
【００１９】また、スイッチＳＷの構成は、プッシュス
イッチ、タクトスイッチ、ディップスイッチなど種類は
問わない。装置と装置間の複数線のインターフェース部
分にこの発明を用いることにより単一線でのインターフ
ェースにすることが可能となる。すなわち、他の装置と
のインターフェース部分において、複数の線で通信して
いたものを単一線で行うインターフェース手法にも応用
できる。
イッチ、タクトスイッチ、ディップスイッチなど種類は
問わない。装置と装置間の複数線のインターフェース部
分にこの発明を用いることにより単一線でのインターフ
ェースにすることが可能となる。すなわち、他の装置と
のインターフェース部分において、複数の線で通信して
いたものを単一線で行うインターフェース手法にも応用
できる。
【００２０】また、本実施の形態では、出力電圧値が１
次関数的に変化するので、スイッチＳＷの数が増えても
電圧の最小変化量がスイッチの数をｎ個とすると１／２
＾ｎ×Ｖｃｃ（電源電圧）と一定量で変化するため、精
度の高い（ビット数の多い）アナログ−デジタル変換入
力端子を必要としない。例えば、抵抗値を２の等比級数
的に配することが考えられるが、このようにすると出力
電圧が２のべき数の形で出力されるため、出力電圧が１
次関数的に変化しない。このため、スイッチＳＷの数が
増えた場合、電圧の変化量が微少となり、精度の高い
（ビット数の多い）アナログ−デジタル変換入力端子が
必要となる。
次関数的に変化するので、スイッチＳＷの数が増えても
電圧の最小変化量がスイッチの数をｎ個とすると１／２
＾ｎ×Ｖｃｃ（電源電圧）と一定量で変化するため、精
度の高い（ビット数の多い）アナログ−デジタル変換入
力端子を必要としない。例えば、抵抗値を２の等比級数
的に配することが考えられるが、このようにすると出力
電圧が２のべき数の形で出力されるため、出力電圧が１
次関数的に変化しない。このため、スイッチＳＷの数が
増えた場合、電圧の変化量が微少となり、精度の高い
（ビット数の多い）アナログ−デジタル変換入力端子が
必要となる。
【００２１】
【発明の効果】以上説明したことから明らかなように本
発明によれば、第１〜第ｎのスイッチのオン・オフ状態
の組み合わせに応じた固有の電圧値を出力する電圧出力
手段を設けたので、ＣＰＵや汎用インターフェースＩＣ
等への信号線が１本で済み、入力端子数も１つで済み、
ＣＰＵや汎用インターフェースＩＣ等の限られた入力端
子を節約することが可能となり、またＣＰＵや汎用イン
ターフェースＩＣ等への信号線数を節約することが可能
となる。
発明によれば、第１〜第ｎのスイッチのオン・オフ状態
の組み合わせに応じた固有の電圧値を出力する電圧出力
手段を設けたので、ＣＰＵや汎用インターフェースＩＣ
等への信号線が１本で済み、入力端子数も１つで済み、
ＣＰＵや汎用インターフェースＩＣ等の限られた入力端
子を節約することが可能となり、またＣＰＵや汎用イン
ターフェースＩＣ等への信号線数を節約することが可能
となる。
【図１】 ＣＰＵに本発明に係るスイッチ回路を接続し
た状態を示す図である。
た状態を示す図である。
【図２】 ｎ＝４の場合のスイッチＳＷ１〜ＳＷ４のオ
ン・オフ状態の組み合わせ（「０」〜「１５」）と出力
電圧値Ｖとの関係を示す図である。
ン・オフ状態の組み合わせ（「０」〜「１５」）と出力
電圧値Ｖとの関係を示す図である。
【図３】 ｎ＝４の場合のスイッチＳＷ１〜ＳＷ４のオ
ン・オフ状態の組み合わせ（「０」〜「１５」）と出力
電圧値Ｖとの関係を示すグラフである。
ン・オフ状態の組み合わせ（「０」〜「１５」）と出力
電圧値Ｖとの関係を示すグラフである。
【図４】 従来の構成を示す図である。
２…ＣＰＵ、２−１…Ａ／Ｄポート、３…スイッチ回
路、ＳＷ１〜ＳＷｎ…スイッチ、ｃ…コモン端子、ａ，
ｂ…切替端子、３−１…Ｒ／２Ｒラダー抵抗ネットワー
ク、Ｒ，２Ｒ…抵抗、Ｔ１〜Ｔｎ…中間タップ、、Ｔ０
…先頭タップ、Ｔｎ＋１…最終タップ、３−２…直流電
源、Ｓ１…信号線、４−１〜４−ｎ…入力ポート。
路、ＳＷ１〜ＳＷｎ…スイッチ、ｃ…コモン端子、ａ，
ｂ…切替端子、３−１…Ｒ／２Ｒラダー抵抗ネットワー
ク、Ｒ，２Ｒ…抵抗、Ｔ１〜Ｔｎ…中間タップ、、Ｔ０
…先頭タップ、Ｔｎ＋１…最終タップ、３−２…直流電
源、Ｓ１…信号線、４−１〜４−ｎ…入力ポート。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年６月１１日（１９９９．６．１
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、オフとした時にそのコモン端子が
第１の切替端子に、オンとしたときにそのコモン端子が
第２の切替端子に接続される第１〜第ｎ（ｎ≧３）のス
イッチと、第１の抵抗Ｒと第２の抵抗２Ｒとをラダー接
続して構成されたＲ／２Ｒラダー抵抗ネットワークと、
直流電源とを設け、第１〜第ｎのスイッチの第１の切替
端子を接地し、第１〜第ｎのスイッチの第２の切替端子
を直流電源の正極性側に接続し、Ｒ／２Ｒラダー抵抗ネ
ットワークの第１〜第ｎの中間タップに第１〜第ｎのス
イッチのコモン端子を接続し、Ｒ／２Ｒラダー抵抗ネッ
トワークの先頭タップを接地し、Ｒ／２Ｒラダー抵抗ネ
ットワークの最終タップを出力信号線に接続したもので
ある。この発明によれば、第１〜第ｎのスイッチのオン
・オフ状態の組み合わせに応じた固有の電圧値が出力さ
れるものとなり、ＣＰＵや汎用インターフェースＩＣ等
への信号線が１本で済み、入力端子数も１つで済む。
るために、本発明は、オフとした時にそのコモン端子が
第１の切替端子に、オンとしたときにそのコモン端子が
第２の切替端子に接続される第１〜第ｎ（ｎ≧３）のス
イッチと、第１の抵抗Ｒと第２の抵抗２Ｒとをラダー接
続して構成されたＲ／２Ｒラダー抵抗ネットワークと、
直流電源とを設け、第１〜第ｎのスイッチの第１の切替
端子を接地し、第１〜第ｎのスイッチの第２の切替端子
を直流電源の正極性側に接続し、Ｒ／２Ｒラダー抵抗ネ
ットワークの第１〜第ｎの中間タップに第１〜第ｎのス
イッチのコモン端子を接続し、Ｒ／２Ｒラダー抵抗ネッ
トワークの先頭タップを接地し、Ｒ／２Ｒラダー抵抗ネ
ットワークの最終タップを出力信号線に接続したもので
ある。この発明によれば、第１〜第ｎのスイッチのオン
・オフ状態の組み合わせに応じた固有の電圧値が出力さ
れるものとなり、ＣＰＵや汎用インターフェースＩＣ等
への信号線が１本で済み、入力端子数も１つで済む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【発明の効果】以上説明したことから明らかなように本
発明によれば、第１〜第ｎのスイッチのオン・オフ状態
の組み合わせに応じた固有の電圧値が出力されるものと
なり、ＣＰＵや汎用インターフェースＩＣ等への信号線
が１本で済み、入力端子数も１つで済み、ＣＰＵや汎用
インターフェースＩＣ等の限られた入力端子を節約する
ことが可能となり、またＣＰＵや汎用インターフェース
ＩＣ等への信号線数を節約することが可能となる。
発明によれば、第１〜第ｎのスイッチのオン・オフ状態
の組み合わせに応じた固有の電圧値が出力されるものと
なり、ＣＰＵや汎用インターフェースＩＣ等への信号線
が１本で済み、入力端子数も１つで済み、ＣＰＵや汎用
インターフェースＩＣ等の限られた入力端子を節約する
ことが可能となり、またＣＰＵや汎用インターフェース
ＩＣ等への信号線数を節約することが可能となる。
Claims (3)
- 【請求項１】 第１〜第ｎのスイッチと、この第１〜第
ｎのスイッチのオン・オフ状態の組み合わせに応じた固
有の電圧値を出力する電圧出力手段とを備えたことを特
徴とするスイッチ回路。 - 【請求項２】 請求項１において、第１〜第ｎのスイッ
チのオン・オフ状態の組み合わせと出力電圧値との関係
が１次関数とされていることを特徴とするスイッチ回
路。 - 【請求項３】 請求項１において、電圧出力手段がＲ／
２Ｒラダー抵抗ネットワークによって構成されているこ
とを特徴とするスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10212521A JP2000047798A (ja) | 1998-07-28 | 1998-07-28 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10212521A JP2000047798A (ja) | 1998-07-28 | 1998-07-28 | スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000047798A true JP2000047798A (ja) | 2000-02-18 |
Family
ID=16624056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10212521A Pending JP2000047798A (ja) | 1998-07-28 | 1998-07-28 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000047798A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180186A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 複数のスイッチのオンオフ検出回路 |
-
1998
- 1998-07-28 JP JP10212521A patent/JP2000047798A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180186A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 複数のスイッチのオンオフ検出回路 |
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