JP2000035898A - システムシミュレータおよびシステムシミュレーション方法 - Google Patents

システムシミュレータおよびシステムシミュレーション方法

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JP2000035898A
JP2000035898A JP10202625A JP20262598A JP2000035898A JP 2000035898 A JP2000035898 A JP 2000035898A JP 10202625 A JP10202625 A JP 10202625A JP 20262598 A JP20262598 A JP 20262598A JP 2000035898 A JP2000035898 A JP 2000035898A
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Abstract

(57)【要約】 【課題】 マイコンを使用する電子機器のシステムシミ
ュレーションにおいて、検証時間の短縮と検証内容の充
実を図る。 【解決手段】 ハードウェアシミュレータ２は、電子機
器の周辺回路をソフトウェアで模擬するハードウェアモ
デル２０と、マイコンシミュレータ１との間で情報授受
の整合をとるシステムＩ／Ｆモデル８とから成り、電子
機器のハードウェアをソフトウェアで検証する。マイコ
ンシミュレータ１のＣＰＵモデル１はターゲットプログ
ラムを検証する。このとき、ハードウェア機能関数Ｉ／
Ｆモデル５を介して、仮想モデル７に登録されたハード
ウェアシミュレーションの結果を適時に利用する。機能
関数Ｉ／Ｆモデル５は、ＣＰＵモデル４２からの機能関
数のうち機能関数選択テーブル３に登録されているもの
については仮想モデル７を利用し、そうでないものにつ
いてはバスＩ／Ｆモデル６により情報授受の整合をとっ
てハードウェアシミュレータ２を使用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータを搭載した電子機器のシステムシミュレータおよび
システムシミュレーション方法に関する。
【０００２】
【従来の技術】電子機器のセットメーカーは、マイクロ
コンピュータ（以下、マイコンという）を搭載した電子
機器の開発において、新しい機能をセットに盛り込み他
社との差別化を図ろうとすることが多い。このとき、セ
ットメーカーは、開発期間を短縮するためには、新しい
マイコンが完成する前に、電子機器に搭載するかどうか
を検討する必要がある。
【０００３】しかしながら、セットメーカーは、新製品
のマイコンのサンプルを入手しなければハードウェアの
開発を開始できない。開発できたとしても、マイコンと
周辺回路とのインタフェース部で不具合が発見され、電
子機器の回路構成を再設計しなければならない場合も多
い。
【０００４】また、マイコンと周辺回路を同一チップ上
に組み込んだシステムＬＳＩにおいては、試作したシス
テムＬＳＩを評価してから、不具合を変更して再度試作
したのでは開発期間が非常に延びてしまい。商機を逃し
かねない。また、開発に要する費用も膨大になり、損失
が大きい。
【０００５】そこで、ソフトウェアの検証を行うマイコ
ンシミュレータと、ハードウェアを検証するハードウェ
アシミュレータを合体させて（このような合体されたシ
ミュレータをシステムシミュレータという）、シミュレ
ーション装置で動作させ、ハードウェアのプロトタイプ
が出来ていない開発初期の段階からソフトウェアとハー
ドウェアの双方を同時に、しかも短期間に検証と修正を
することが極めて重要になってきた。
【０００６】マイコンシミュレータは、電子機器を構成
するマイコンの機能をシミュレーションするＣＰＵモデ
ルシミュレータと、電子機器を機能させるプログラム
（以下、ターゲットプログラムという）を記憶するプロ
グラムメモリとから構成される。このターゲットプログ
ラムをＣＰＵモデルシミュレータ上で実行し、ターゲッ
トプログラムが当初意図した順序で動作するか、あるい
は、プログラムが暴走したり、止まってしまうことがな
いかなどを検証する。
【０００７】ハードウェアシミュレータは、ＣＰＵの周
辺に接続したメモリやＩ／Ｏポート、論理回路（以下、
周辺回路と記す）などが期待通りに動作するか否かを検
証する。この検証を実行するため、ハードウェアを構成
するロジックやトランジスタの接続情報や、これらの駆
動能力、寄生容量、遅延時間など各種のパラメータがハ
ードウェアシミュレータに記憶される。
【０００８】ハードウェアシミュレータは、シミュレー
ションするとき、ある周辺回路に所定の信号を入力し、
その信号を接続情報をもとに周辺回路を構成するトラン
ジスタに入力し、その出力を次のトランジスタに入力す
るといった処理を繰り返し、周辺回路からどのような信
号がどのようなタイミングで出力されるかを演算によっ
て求める。
【０００９】この演算量は膨大であるため、１つの信号
を１つの周辺回路に入力し、その結果を得るのに数１０
〜１００ｍｓかかる。これに対し、ＣＰＵモデルシミュ
レータは、プログラムを１行実行するのに、数１０μｓ
で完了する。このように、ハードウェアシミュレータと
組み合わせてソフトウェアのシミュレーションを実行す
る場合、ハードウェアシミュレータの演算速度でシミュ
レーション時間が決められてしまい、非常に長時間を要
していた。
【００１０】例えば、通常のキースキャンは、出力ポー
トからキーマトリクスに信号を出力し、キーマトリクス
からの信号を入力ポートを通して入力することで、押下
されたキーを探す処理である。出力ポートにはキーマト
リクスの行数または列数に相当する回数だけ信号を出力
する必要がある。入力ポートについては、キーマトリク
スの行数または列数を入力ポートの端子数で除算した回
数だけ信号を入力する必要がある。マイコンシミュレー
タとハードウェアシミュレータ間で、１回の入力または
出力処理で、後述のように、４回の通信が必要である。
例えば、キーマトリクスが４行×４列の場合、８回の入
出力を実行しなければならない。従って、１回のキース
キャンあたり、通信回数は８×４＝３２回である。普通
は、１回のキースキャンでキー押下を検出されることは
なく、エンドレスで繰り返されるため、１０回繰り返し
たとしても、３２０回の通信が発生する。
【００１１】実際のキースキャン・プログラムは、チャ
タリング等による誤入力を防止するため、一度のキー押
下を検出するだけではなく、一定時間経過後に再度キー
スキャンを実行し、同じキーが押され続けていることを
確認し、押下されたキーを特定する。この処理をハード
ウェアシミュレータで行うと、前述のように数１００回
〜数１０００回の通信が必要であり、１つのキー押下を
検出するだけで数分を要することになる。
【００１２】このため、従来はプログラムとハードウェ
アの検証を別々に実行したり、周辺回路は実際に組み立
て、これをマイコンシミュレータに接続して検証するな
どしていた。
【００１３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のシミュレーション方法のうちの前者では、周辺
回路に係わる命令のシミュレーションが十分に検証でき
ず、電子機器に組み立ててから問題を発見することがあ
った。
【００１４】また、後者は、周辺回路を組み立てる工数
や部品代が必要であり、問題が見つかったときは、再度
組み立て直さなければならない。また、周辺回路をＩＣ
に組み込むとタイミングがずれることもあり、ＩＣ化し
たときに初めて問題に気付くこともあった。
【００１５】本発明の目的は、電子機器を構成するハー
ドウェアの検証を、電子機器に組み込むプログラムの検
証と同時に実行することで、検証時間の短縮と、検証内
容の充実を図ったシステムシミュレータおよびシステム
シミュレーション方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明のシステムシミュ
レータは、マイクロコンピュータを使用する電子機器の
プログラムおよびハードウェアをシミュレーション装置
上で一体的に検証するシステムシミュレータにおいて、
前記プログラムに基づいて前記ハードウェアをソフトウ
ェアで検証するハードウェアシミュレータと、前記ハー
ドウェアに係わる前記プログラム命令を前記ハードウェ
アと等価的にソフトウェアで処理する仮想モデルシミュ
レータと、前記ハードウェアシミュレータまたは前記仮
想モデルシミュレータの出力を適時に利用しながら前記
プログラムをソフトウェアで検証するＣＰＵモデルシミ
ュレータとを具備することを特徴とする。
【００１７】また、本発明のシステムシミュレーション
方法は、マイクロコンピュータとこれに接続される周辺
回路とを有する電子機器のターゲットプログラムおよび
周辺回路のハードウェアをシミュレーション装置上で一
体的に検証するシステムシミュレーション方法におい
て、前記ハードウェアの接続情報に基づいて周辺回路の
処理をシミュレーションする第１ステップと、前記ハー
ドウェアの論理機能に基づいて周辺回路の処理を等価的
にシミュレーションする第２ステップとを有し、前記第
１または第２ステップのいずれかを選択してマイクロコ
ンピュータの入出力命令をシミュレーションする第３ス
テップとを備えたことを特徴とする。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
【００１９】本発明のシステムシミュレータは、マイク
ロコンピュータを使用する電子機器のプログラムおよび
ハードウェアをシミュレーション装置上で一体的に検証
するシステムシミュレータにおいて、前記プログラムに
基づいて前記ハードウェアをソフトウェアで検証するハ
ードウェアシミュレータと、該ハードウェアの検証結果
を適時に利用しながら前記プログラムをソフトウェアで
検証するマイコンシミュレータとから成ることを特徴と
する。
【００２０】また、本発明のシステムシミュレーション
方法は、マイクロコンピュータを使用する電子機器のプ
ログラムおよびハードウェアをシミュレーション装置上
で一体的に検証するシステムシミュレーション方法にお
いて、該システムシミュレーションの母体装置の読み出
し専用メモリに、前記プログラムを書き込む手順と、前
記母体装置のメモリに、前記プログラムを検証するマイ
コンシミュレーションプログラム，前記プログラムに基
づいて前記ハードウェアを検証するハードウェアシミュ
レーションプログラム，ＣＰＵ情報，ハードウェア接続
情報，仮想モデル情報，仮想モデル選択情報およびシミ
ュレータ間インタフェース情報を書き込んで該母体装置
をシミュレーション装置化する手順と、前記プログラム
にしたがってシステムシミュレーションを実行する手順
とから成り、前記仮想モデル情報に前記ハードウェアの
検証結果を含ませる手順と、前記ハードウェアの検証の
うち前記仮想モデル選択情報で指定された部分について
は前記マイコンシミュレーションプログラムにより代替
して実行する手順とを有することを特徴とする。
【００２１】以下、本発明の実施例について図面を参照
して詳細に説明する。
【００２２】［第１実施例］ 構成の概要 図１は本発明のシステムシミュレータの第１実施例を示
す機能ブロック図である。本システムシミュレータは、
マイコンシミュレータ１とハードウェアシミュレータ２
とから成る。また、本シミュレータは、シミュレーショ
ンの母体装置となる、例えばワークステーションにロー
ドされて実行されるが、図１におけるユーザインタフェ
ース（ＧＵＩ）１８は、そのようなシミュレーション装
置が提供するユーザインタフェースである。なお、これ
以降、インタフェースはＩ／Ｆと記すこととする。
【００２３】ハードウェアシミュレータ２は、シミュレ
ーション対象となる電子機器のハードウェアをソフトウ
ェアで実現したハードウェアモデル２０を中核とし、本
電子機器を制御するマイクロプロセッサ（以下ＣＰＵと
記す）に接続される周辺回路の接続情報や各種パラメー
タなどが記憶されており、入力されたデータに対して、
期待されるデータが、期待されるタイミングで出力され
るか、すなわち、論理的な矛盾や動作タイミングの矛盾
がないかを検証する。さらに、ハードウェアモデル２０
は、図３にその具体例を示すように、各周辺回路の機能
記述モデルから構成される。
【００２４】マイコンシミュレータ１は、検証するプロ
グラムを１行単位に読み込んで、プログラムの記述や処
理順序に問題ないかを検証し、ＣＰＵモデル４，機能関
数Ｉ／Ｆモデル５，バスＩ／Ｆモデル６，仮想モデル７
および機能関数選択テーブル３を有する。
【００２５】ＣＰＵモデル４は、ＣＰＵの機能をソフト
ウェアで実現したもので、次の処理を実行する。 ・プログラムカウンタＰＣで指定されるメモリアドレス
のデータを読み込む。 ・データ（オペレーションコードあるいはオペランド）
を解読する。 ・解読結果に基づきその命令を実行する。 ・周辺回路に関係する命令の場合、機能関数を生成す
る。 ・機能関数Ｉ／Ｆモデル５に機能関数を渡す。
【００２６】機能関数Ｉ／Ｆモデル５は、ハードウェア
シミュレータ２を使うか、仮想モデル７を使うか、その
選択を判断し、選択された方に必要な情報を渡し、また
選択された方から必要な情報を得る。得た結果はＣＰＵ
モデル４に渡す。なお、仮想モデル７を選択するかどう
かの判断は、機能関数選択テーブル（具体例を図６に示
す）３をもとに行う。機能関数選択テーブル３は、予め
システム開発者が作成し、本システムシミュレーション
装置に組み込んであるものとする。
【００２７】仮想モデル７は、本発明の特徴部分の一つ
であり、本実施例では、ハードウェアモデル２０を構成
する機能記述モデルのうち、予め設定されたものから成
る。本実施例では、ある周辺回路のハードウェアシミュ
レーションの結果が他の周辺回路のシミュレーションに
影響を及ぼさないものについてのみ仮想モデル７に登録
できる。
【００２８】バスＩ／Ｆモデル６は、ハードウェアシミ
ュレータ２のシステムＩ／Ｆモデル８との間で情報の受
け渡しを行う。すなわち、機能関数Ｉ／Ｆモデル５がＣ
ＰＵモデル４から受け取った機能関数をもとに、アドレ
ス信号、データ信号、リード／ライト信号などをシステ
ムＩ／Ｆモデル８を介してハードウェアモデル２０に渡
し、ハードウェアシミュレータ２でシミュレーションし
た結果をシステムＩ／Ｆモデル８を介して得る。
【００２９】システムＩ／Ｆモデル８は、マイコンシミ
ュレータ１のバスＩ／Ｆモデル６との間で情報の受け渡
しを行う。バスＩ／Ｆモデル６を介して受け取ったアド
レス信号、データ信号、リード／ライト信号などをもと
に、ハードウェアシミュレータ２で演算を実行し、その
結果をバスＩ／Ｆモデル６に返す。
【００３０】バスＩ／Ｆモデル６およびシステムＩ／Ｆ
モデル８は、またマイコンシミュレータ１とハードウェ
アシミュレータ２との間のコード変換をも行う。
【００３１】ユーザインタフェース１８は、電子機器の
ボタンや表示を画面に表示させて、画面上のボタンをマ
ウス等で押した結果を読み取って、その情報をシミュレ
ーション対象のプログラムに入力したり、プログラムで
処理した結果を画面に表示させたりする。このＧＵＩ１
８は、ハードウェアシミュレータ２だけでなく、仮想モ
デル７とも接続されており、双方と情報の授受を行う。
【００３２】図２は、本システムシミュレーションを行
うための母体となる装置、例えばワークステーションを
シミュレーション装置化するのに必要なプログラムファ
イルと情報ファイルを示す図である。本ワークステーシ
ョンＥＷＳは、プロセッサＳ＿ＣＰＵ，読み出し専用メ
モリＳ＿ＲＯＭ，メモリＳ＿ＲＡＭ，割込制御装置Ｓ＿
ＩＮＴ，ＤＭＡ装置Ｓ＿ＤＭＡ，表示装置と接続された
表示制御装置Ｓ＿ＤＳＰ，キーボード，マウスと接続さ
れた入力部Ｓ＿ＩＮＰ，通信端末と接続されたシリアル
入出力装置Ｓ＿ＳＩＯおよびハードディスクＳ＿ＨＤＤ
などから構成される。
【００３３】ハードディスクＳ＿ＨＤＤには、マイコン
シミュレータ１が動作するためのマイコンシミュレーシ
ョンプログラム，ハードウェアシミュレータ２が動作す
るためのハードウェアシミュレータプログラム，マイコ
ンの型番やレジスタ等の情報であるＣＰＵ情報，ハード
ウェアモデル２０についての前述のハードウェア接続情
報，仮想モデル７に移植すべき周辺回路の機能記述モデ
ルについての仮想モデル情報，マイコンシミュレーショ
ン時において仮想モデル７とハードウェアシミュレータ
２のいずれを選択するかの基準となる仮想モデル選択情
報およびマイコンシミュレータ１とハードウェアシミュ
レータ２とで情報の授受を行うときに必要なコード変換
表等のインタフェース情報であるシミュレータ間インタ
フェース情報の各ファイルを格納する。
【００３４】これらの各ファイルはメモリＳ＿ＲＡＭに
ロードされ、このメモリＳ＿ＲＡＭ上に図１のマイコン
シミュレータ１およびハードウェアシミュレータ２が仮
想的に形成される。すなわち、ＣＰＵモデル４はマイコ
ンシミュレーションプログラムによって動作し、ハード
ウェアシミュレータ２はハードウェアシミュレーション
プログラムによって動作する。また、ＣＰＵモデル４と
ハードウェアモデル２０は、それぞれＣＰＵ情報とハー
ドウェア情報によって構成される。さらに、仮想モデル
７は仮想モデル情報にしたがって形成され、仮想モデル
選択情報は機能関数選択テーブル３の内容となり、バス
Ｉ／Ｆモデル６とシステムＩ／Ｆモデル８はシミュレー
タ間インタフェース情報によって構成される。
【００３５】なお、マイコンシミュレーションの対象と
なるプログラムは、マイコンシミュレーションプログラ
ムの一部としてメモリＳ＿ＲＡＭにロードされる。ま
た、図２の表示装置は、図１のＧＵＩ１８のＬＥＤ表示
ＧＵＩ１８２やキー入力ＧＵＩ１８１を表示し、キーボ
ードやマウスは、表示されたキー入力ＧＵＩ１８１のボ
タンを選択することにより、所望の情報をシミュレータ
に供給するためのものである。ここで、ＬＥＤ表示ＧＵ
Ｉ１８２は、表示装置の画面上に表示されたランプ画像
であり、点灯したランプ画像と、消灯したランプ画像を
有している。ＬＥＤ表示ＧＵＩ１８２は、供給される信
号の状態に応じて、点灯または消灯の画像を表示する。
また、キー入力ＧＵＩ１８１は、表示装置の画面上に表
示されたスイッチ画像である。
【００３６】なお、上述のワークステーションＥＷＳの
構成要素Ｓ＿ＨＤＤ、Ｓ＿ＤＭＡやファイルは、代表的
な一例を示すものであって、用途に応じて適宜追加ある
いは削除しうるものである。
【００３７】動作の概要 さて、以上のようにして構成された本シミュレータの動
作の概要について説明する。ハードディスクＳ＿ＨＤＤ
には、図２の各ファイルが格納されており、また読み出
し専用メモリＳ＿ＲＯＭにはシミュレーション対象のプ
ログラム（ターゲットプログラム）が予め書き込まれて
いるものとする。先ず、ワークステーションＥＷＳの電
源を投入して起動後に、上述のマイコンシミュレーショ
ンプログラム，ハードウェアシミュレーションプログラ
ム等をメモリＳ＿ＲＡＭにロードしてシミュレーション
装置化する。すると、図１に示したようなマイコンシミ
ュレータ１およびハードウェアシミュレータ２が構成さ
れ、システムシミュレーションの環境が整備されたの
で、いよいよシミュレーションを実行することになる。
【００３８】ＣＰＵモデル４は、シミュレーション対象
プログラムをプログラムカウンタＰＣの値にしたがって
順次に読み込む。ＣＰＵモデル４が読み出した命令がジ
ャンプ命令ＢＲ，ＢＮＺ，減算命令ＳＵＢのように、周
辺回路に関係がない場合、ＣＰＵモデル４内部でシミュ
レーションが実行される。一方、ＣＰＵモデル４が読み
出した命令が周辺回路モデルに関係し、仮想モデル７に
登録されていない場合、ＣＰＵモデル４は、生成した機
能関数を、バスＩ／Ｆモデル６とシステムＩ／Ｆモデル
８を介してハードウェアシミュレータ２に渡し、演算処
理が実行され、その結果を得る。そして、ハードウェア
シミュレータ２は、演算を実行し、その結果をマイコン
シミュレータ１に返す。このような命令として、例え
ば、ある周辺回路のハードウェアシミュレーションの結
果が他の周辺回路のシミュレーションに影響を及ぼすよ
うなものを挙げることができる。
【００３９】ここで、機能関数とは、マイコンシミュレ
ータ１とハードウェアシミュレータ２とではコード体系
が異なることが少なくないことから、これらのコード体
系にとらわれることなく取り扱えるように設定された中
間的なコードをいう。
【００４０】一方、ＣＰＵモデル４が読み出した命令が
周辺回路モデルに関係し、仮想モデル７に登録されてい
る場合には、ＣＰＵモデル４は、生成された機能関数
を、機能関数Ｉ／Ｆモデル５に渡し、仮想モデル７を参
照し、所望の情報を得る。仮想モデル７は、プログラム
を実行して、その結果を機能関数Ｉ／Ｆモデル５を介し
てＣＰＵモデル４に返す。この場合には、マイコンシミ
ュレータ１は、周辺回路モデルに関わる命令を実行する
のに、ハードウェアシミュレータ２ではなく、仮想モデ
ル７から命令の実行結果を受け取ることになる。
【００４１】これにより、マイコンシミュレータ１とハ
ードウェアシミュレータ２との間での情報のやりとりが
低減でき、シミュレータ相互間の情報の受け渡し回数や
待ち合わせ時間を削減できるのである。
【００４２】［構成の具体例］次に、本実施例の具体例
としてマイコンを使用した電子手帳のシステムシミュレ
ーションをとり挙げ、より詳細に説明する。
【００４３】図３は、この電子手帳の一部分を構成する
ハードウェアモデル２０の詳細を示すブロック図であ
り、プログラムを記憶するプログラムメモリモデル１
０，データを記憶するデータメモリモデル１１，電子手
帳の時計を模擬する時計モデル１７，電子手帳の押ボタ
ン群への入力機能モデルであるキー入力モデル１９およ
びＧＵＩ１８への出力ポートを模擬するＩ／ＯポートＣ
モデル１６とで構成される。
【００４４】キー入力モデル１９は、電子手帳の押ボタ
ン群を模擬した４行４列のキーマトリクスモデル１３，
デコーダモデル１５への入力信号ＰＢ0 ，ＰＢ1 を与え
るＩ／ＯポートＢモデル１４，この入力信号を解読し
て、キーマトリクスモデル１３の４本の列線のうちのい
ずれか１本の列線を活性化する信号Ｄ0 〜Ｄ3 を出力す
るデコーダモデル１５，キーマトリクスモデル１３で押
下された接点を含む行線上の信号ＰＡ0 〜ＰＡ3 を入力
するＩ／ＯポートＡモデル１２から成る。
【００４５】プログラムメモリモデル１０，データメモ
リモデル１１，Ｉ／ＯポートＡモデル１２，Ｉ／Ｏポー
トＢモデル１４，デコーダモデル１５，時計モデル１７
の各ハードウェアモデル（周辺回路対応のサブモデル）
は、図２に示したハードウェアシミュレーションプログ
ラムおよびハードウェア接続情報に基づいて、演算する
ための回路接続情報と各種パラメータをメモリＳ＿ＲＡ
Ｍに記憶している。また、プログラムメモリモデル１０
は、ターゲットプログラムを記憶するテーブル（記憶領
域）を有している。
【００４６】また、プログラムメモリモデル１０，デー
タメモリモデル１１，時計モデル１７，Ｉ／ＯポートＡ
モデル１２，Ｉ／ＯポートＢモデル１４およびＩ／Ｏポ
ートＣモデル１６は、バスＢＵＳを介してシステムＩ／
Ｆモデル８と接続される。時計モデル１７は、ＣＰＵモ
デル４に供給されるクロック信号ＨＣＬＫ（不図示）が
供給され、これを計数した時刻情報を保持している。
【００４７】デコーダモデル１５からの信号Ｄ0 〜Ｄ3
およびＩ／ＯポートＣモデル１６からの信号ＰＣ0 は、
ＧＵＩ１８へ導かれ、ＧＵＩ１８からの信号ＰＡ0 〜Ｐ
Ａ3がＩ／ＯポートＡモデル１２へのキーマトリクスモ
デル１３側からの入力となる。すなわち、キーマトリク
スモデル１３はあくまで仮想的なものであるため、人の
現実の操作はＧＵＩ１８上で行われる。したがって、デ
コーダモデル１５からの信号Ｄ0 〜Ｄ3 は実際にはＧＵ
Ｉ１８に入力し、表示装置にマトリクス状に配置された
複数のキースイッチ（キー入力ＧＵＩ１８１）が表示さ
れ、人がキーボードまたはマウスでＧＵＩ１８上のキー
入力ＧＵＩ１８１のいずれかを選択することで、キーマ
トリクスモデル１３からの信号ＰＡ0 〜ＰＡ3 となって
Ｉ／ＯポートＡモデル１２に入力するものである。
【００４８】図４は、図３のハードウェアモデル２０に
対応する仮想モデル７の詳細な構成例を示し、プログラ
ムメモリモデル１０対応の仮想プログラムメモリモデル
Ｖ７１，時計モデル１７対応の仮想時計モデルＶ７２，
Ｉ／ＯポートＡモデルとＩ／ＯポートＢモデル対応の仮
想キー入力モデルＶ７３、およびＩ／ＯポートＣモデル
対応の仮想ＬＥＤ表示モデルＶ７４から成る。このよう
な仮想モデル７の構成は、図２における仮想モデル情報
ファイルをワークステーションＥＷＳにロードすること
により、実現されるものである。
【００４９】本実施例では、前述のように、ある周辺回
路のハードウェアシミュレーションの結果が、他の周辺
回路のシミュレーションに影響を及ぼさないものについ
てのみ仮想モデル７に登録できる。このことから、時計
モデル１７とＩ／ＯポートＣモデル１６は、他の周辺回
路とは独立して動作しており、ＣＰＵモデル４以外とデ
ータの授受がないので仮想モデル７に登録できるのに対
し、Ｉ／ＯポートＢモデル１４のシミュレーション結果
は、Ｉ／ＯポートＡモデル１２に影響を及ぼすので、ど
ちらか一方だけを仮想モデル７に登録することはできな
いのである。
【００５０】仮想プログラムメモリモデルＶ７１は、図
５に例示するように、プログラムメモリモデル１０に記
憶されたターゲットプログラムの命令コードと同じ命令
コードをテーブル（記憶手段）に予め記憶している。こ
のテーブルには、仮想プログラムメモリモデルＶ７１の
アドレスに対応するシンボルと命令コードに相当する戻
り値とが配置されている。
【００５１】仮想時計モデルＶ７２は、ＣＰＵモデル４
に供給されるクロックＶＣＬＫ（不図示）を計数し、時
刻情報を保持している。クロックの計数処理は、予め登
録されたプログラムに従って処理され、マイコンシミュ
レータ１が他の処理を実行中であっても常に実行されて
おり、マイコンを実使用したときに相当する時刻を出力
する。ハードウェアシミュレータ２は、シミュレーショ
ンに時間がかかるため、クロックを計数しきれないが、
マイコンシミュレータ１は、ハードウェアシミュレータ
２により処理速度が速いので、クロックを計数すること
ができる。計数結果は現実の時刻とは違い、進み方が遅
いが、マイコンを実際に動作させたときには現実の時刻
になるように設定されているので、シミュレーション実
行中に実際に使用したときに相当する時刻を知ることが
できる。
【００５２】仮想キー入力モデルＶ７３は、キー入力Ｇ
ＵＩ１８１のサブルーチンが呼び出されたとき、仮想モ
デル７内に予め登録したキー入力サブルーチンを処理す
ることで、ＧＵＩ１８上で押されたボタンに相当する文
字情報、例えば「０」、「１」、「Ａ」などを得ること
ができる。これに対して、ハードウェアモデル２０のデ
コーダモデル１５からは、バイナリ形式の［０，１，
０，０］をＧＵＩ１８のキー入力ＧＵＩ１８１に供給
し、キー入力ＧＵＩ１８１からは、バイナリ形式の入力
信号ＰＡ0 〜ＰＡ3 ［０，０，１，０］をＩ／Ｏポート
Ａ１２に受給することで、ＣＰＵモデル４はターゲット
プログラム内のキー入力サブルーチンを処理して、どの
ボタンが押されたかを判断する。
【００５３】仮想ＬＥＤ表示モデルＶ７４は、供給され
たＬＭＰ＊＊をもとに、ＧＵＩ１８のＬＥＤ表示ＧＵＩ
１８２に供給する信号に変換する処理を実行する。例え
ば、「ＬＭＰ００」が呼び出されたとき、仮想ＬＥＤ表
示モデルＶ７４は「０」を出力し、「ＬＭＰ０１」のと
きには「１」を出力する。
【００５４】ＧＵＩ１８のＬＥＤ表示ＧＵＩ１８２は、
ＬＥＤが点灯した画像情報と、ＬＥＤが消灯した画像情
報とを有しており、仮想ＬＥＤ表示モデルＶ７４の指示
に応じて、いずれか一方の画像情報を選択して表示装置
に表示する。「０」が入力されたときには、ＬＥＤが消
灯した画像がＬＥＤ表示ＧＵＩ１８２に表示され、
「１」が入力されたときには、ＬＥＤが点灯した画像が
ＬＥＤ表示ＧＵＩ１８２に表示される。
【００５５】これに対して、ＣＰＵモデル４からハード
ウェアモデル２０のＩ／ＯポートＣモデル１６にＩ／Ｏ
ポート出力命令が実行され、ポートＰＣ0 が「０」にな
れば、ＬＥＤが消灯した画像がＬＥＤ表示ＧＵＩ１８２
に表示され、「１」になれば、ＬＥＤが点灯した画像が
ＬＥＤ表示ＧＵＩ１８２に表示さる。
【００５６】図６は、図１に示した機能関数選択テーブ
ル３の内容例であり、機能関数Ｉ／Ｆモデル５が、仮想
モデル７を選択可能な機能関数とその判断条件を示す。
ＣＰＵモデル４から渡された機能関数が次の場合に、機
能関数Ｉ／Ｆモデル５は仮想モデル７を選択する。ＣＰ
Ｕモデル４から渡された機能関数が機能関数選択テーブ
ル３に記述されていなかったり、あるいは、記述されて
いても、判断条件を満たさない場合には、機能関数Ｉ／
Ｆモデル５はハードウェアモデル２０を選択して検証す
る。
【００５７】図６において、ＡＤＲＳはＣＰＵモデル４
がアクセスするアドレスを示す信号であり、Ｉ／Ｏはメ
モリを除く周辺回路の入出力命令であることを示す信号
であり、ＲＤは読み出しであることを示す信号であり、
ＷＲは書き込みであることを示す信号である。また、
「ＲＥＡＤＴＩＭＥ」、「ＰＯＲＴＣ」、「ＫＥＹＩ
Ｎ」は、アドレスを示すラベルである。また、「Ｄ＊」
は任意のデータを意味し、「ＴＩＭＥ」は時計モデル１
７または仮想時計モデルＶ７２から読み出した時刻を意
味する。また、「＆」は、条件の論理積、即ち、「＆」
の前後に記述された条件が同時に満たされるとき、判定
条件が有効であることを意味する。
【００５８】仮想モデル７を選択可能な機能関数とその
判断条件は次の通りである。
【００５９】ＦＥＴＣＨ関数：仮想プログラムメモリ
モデルＶ７１から命令を読み込む関数であり、引数は、
アドレスＡＤＲＳである。本例では、アドレスＡＤＲＳ
が１０００Ｈ以上で、２０００Ｈ未満なら仮想モデル７
を選択可能。
【００６０】ＩＯＲＤ関数：メモリ以外の周辺回路を
読み出す関数で、引数はアドレスＡＤＲＳと、Ｉ／Ｏ
と、ＲＤである。本例では、アドレスＡＤＲＳが「ＲＥ
ＡＤＴＩＭＥ」であるときは、仮想モデル７を選択可
能。
【００６１】ＩＯＷＲ関数：メモリ以外の周辺回路に
データを書き込む関数で、引数は、アドレスＡＤＲＳ、
書き込みデータ「Ｄ＊」、Ｉ／Ｏ、及びＷＲである。本
例では、アドレスＡＤＲＳが「ＰＯＲＴＣ」で、データ
は任意の値「Ｄ＊」であれば選択可能。
【００６２】ＣＡＬＬ関数：特定のサブルーチンを呼
び出したときに生成される関数で、引数はサブルーチン
の先頭アドレスＡＤＲＳと、時刻ＴＩＭＥである。本例
では、アドレスＡＤＲＳがラベルＫＥＹＩＮで、時刻が
０５Ｈ以上で１５Ｈ以下の場合は、仮想モデル７を選択
可能。
【００６３】図６に示す機能関数選択テーブル３は一つ
の例であって、このテーブルに登録する機能関数は、シ
ミュレーションする対象に応じて適宜書き換えることが
できる。また、引数の条件、およびその組み合わせも適
宜書き換えることができる。例えば、ＣＡＬＬ関数にお
いて、時刻ＴＩＭＥの条件は必須ではない。また、Ｉ／
Ｏ、ＲＤ、ＷＲなども、機能関数名ＩＯＲＤ、ＩＯＷＲ
により判断できる場合には無くてもよい。
【００６４】図７は、機能関数Ｉ／Ｆモデル５における
仮想関数変換テーブルと、その戻り値を示す。機能関数
Ｉ／Ｆモデル５は、ＣＰＵモデル４からは、前述のよう
な理由から機能関数を受け取る。しかし、ＣＰＵモデル
４と仮想モデル７とは異なるソフトメーカーで開発され
ることがあり、ＣＰＵモデル４が使用している機能関数
コードと、仮想モデル７が使用する仮想関数コードとは
異なることが多い。そこで、ＣＰＵモデル４対応のコー
ド（機能関数コード）と仮想モデル７対応のコード（仮
想関数コード）とを本テーブルにより変換することにし
たのである。なお、この仮想関数変換テーブルは、図２
のＣＰＵ情報および仮想モデル情報により生成される。
また、図７では、引数［メモリ、Ｉ／Ｏ］＆［ＲＤ、Ｗ
Ｒ］は省略している。
【００６５】図８は、プログラムメモリモデル１０およ
び仮想プログラムメモリモデルＶ７１のアクセス・アド
レスと、そのアドレスに記憶された命令コード、およ
び、その命令コードの意味を示すニーモニック表示とを
表にしたものである。
【００６６】図８のターゲットプログラムリストは、電
子手帳のボタン押下の正当性を検証するものであり、キ
ー入力ＧＵＩ１８１に対して、あるボタンが押されれば
ＬＥＤ表示ＧＵＩ１８２を点灯表示し、他のボタンが押
されれば、ＬＥＤ表示ＧＵＩ１８２を消灯表示するとい
うものである。
【００６７】なお、プログラムリスト中、＃はイミーデ
ィエト・データ指定、！は絶対アドレス指定、Ｈは１６
進数であることを示す。
【００６８】図８に示すターゲット・プログラム・リス
トの１行目「１００１」番地の「Ａ２０１」は、キーセ
ンスを行うために、Ｉ／ＯポートＢに「０１Ｈ」出力す
る命令、２行目「１００２」番地の「Ｃ５０１」は、Ｉ
／ＯポートＡからデータを入力してレジスタＡに格納す
る命令、３行目「１００３」番地の「Ｂ２０４」は、レ
ジスタＡから「０１Ｈ」を減算する命令、４行目「１０
０４」番地の「７４０６」は、レジスタＡが「０Ｈ」で
あれば「１００６Ｈ」番地に分岐する命令、５行目「１
００５」番地の「２００２」は、無条件で「１００２
Ｈ」番地に分岐する命令、６行目「１００６」番地の
「５ＡＢ５」は、時計モデルからデータを読み込んでレ
ジスタＡに格納する命令、７行目「１００７」番地の
「Ｂ３１０」は、レジスタＡから「１０Ｈ」を減算する
命令、８行目「１００８」番地の「７４０Ａ」は、レジ
スタＡが「０Ｈ」であれば「１００ＡＨ」番地に分岐す
る命令、９行目「２００６」は、無条件で「１００６
Ｈ」番地に分岐する命令、１０行目「１００Ａ」番地の
「Ｃ７０１」は、Ｉ／ＯポートＣに「０１Ｈ」を出力す
る命令、１１行目「１００Ｂ」番地の「５Ａ０３」は、
サブルーチン「ＫＥＹＩＮ」を呼び出す命令、１２行目
「１００Ｃ」番地の「Ｂ２ＥＣ」は、レジスタＡから
「ＥＣＨ」を減算する命令、１３行目「１００Ｄ」番地
の「７４０Ｆ」は、レジスタＡが「０Ｈ」であれば「１
００ＦＨ」番地に分岐する命令、１４行目「１００Ｅ」
番地の「２００Ｂ」は、無条件で「１００ＢＨ」番地に
分岐する命令、１５行目「１００Ｆ」番地の「Ｃ７０
０」は、Ｉ／ＯポートＣに「００Ｈ」を出力する命令で
ある。
【００６９】また、１７行目の「ＫＥＹＩＮ」はラベル
を表し、２４行目「３０１Ｆ」番地の「ＲＥＴ」はサブ
ルーチンが呼び出された番地に戻ることを表す。また、
１７行目から２４行目までのリストは、キー入力のサブ
ルーチンが記述されており、キーマトリクスモデル１３
をキースキャンして、押されたキーに対応付けられた文
字コードを戻すものとする。
【００７０】図９は、ＣＰＵモデル４のシミュレーショ
ンプログラムのフローチャートを示す。
【００７１】図９において、ステップＳ１０１で、ＣＰ
Ｕモデル４は、プログラムカウンタＰＣの値を取得す
る。ＣＰＵモデル４は、プログラムカウンタＰＣの値を
取得後、次の取得に備えてプログラムカウンタＰＣの値
を＋１だけインクリメントする。
【００７２】ステップＳ１０２で、ＣＰＵモデル４は、
プログラムカウンタＰＣで示されるアドレスをアクセス
して、プログラムメモリモデルから命令コードを読み出
すため、機能関数ＦＥＴＣＨ（ＰＣ）を生成する。ここ
で、ＰＣはプログラムカウンタＰＣの値である。
【００７３】ステップＳ１０３で、ＣＰＵモデル４は、
メモリを含む周辺回路をアクセスして所定の処理を実行
する周辺回路処理サブルーチンを呼び出す。ここでは、
機能関数ＦＥＴＣＨ（ＰＣ）を機能関数Ｉ／Ｆモデル５
に渡して、プログラムメモリモデルから命令コードを読
み出す処理を実行する。
【００７４】ステップＳ１０４で、ＣＰＵモデル４は、
周辺回路処理サブルーチンにより得られた命令コードを
命令レジスタに格納する。
【００７５】ステップＳ１０５で、ＣＰＵモデル４は、
命令レジスタに格納された命令コードを解読する。
【００７６】ステップＳ１０５で、ＣＰＵモデル４は、
解読された命令コードが、ロード命令またはストア命令
であって、周辺回路との入出力（読み書き）が生ずるか
否かを判断する。周辺回路との入出力が生ずる場合には
「Ｙ」へ進み、ステップＳ１０７の処理を実行する。周
辺回路との入出力が生じない場合には「Ｎ」へ進み、ス
テップＳ１０９の処理を実行する。
【００７７】ステップＳ１０７で、ＣＰＵモデル４は、
解読された命令コードに基づき周辺回路に対してデータ
を入力または出力する処理を実行するため、ロード命令
またはストア命令に対応する機能関数を生成する。
【００７８】ステップＳ１０８で、ＣＰＵモデル４は、
メモリを含む周辺回路をアクセスして所定の処理を実行
する周辺回路処理サブルーチンを呼び出す。このとき、
ＣＰＵモデル４は、機能関数Ｉ／Ｆモデル５に機能関数
を渡すことにより、周辺回路に対するロード命令または
ストア命令が処理される。このサブルーチンは、ステッ
プＳ１０３で呼び出されるサブルーチンと別であっても
よいが、ここでは同一のサブルーチンを呼び出すものと
して説明する。
【００７９】ステップＳ１０９で、ＣＰＵモデル４は、
ＣＰＵモデル４内で処理される分岐命令や加減算命令な
どを実行したり、周辺回路処理サブルーチンにより得ら
れたデータを所定のレジスタに格納したりするなどの処
理を実行する。
【００８０】ステップＳ１１０で、ＣＰＵモデル４は、
実行した命令が「ＢＲＥＡＫ」や「ＳＴＯＰ」であれば
「Ｙ」へ進み、シミュレーションの処理を一旦停止した
り終了したりする。そうでなければ「Ｎ」へ進み、ステ
ップＳ１０１へ戻り、ステップＳ１０１からＳ１０９の
処理を繰り返す。
【００８１】図１０は、図９における周辺回路処理サブ
ルーチンＳ１０３、Ｓ１０８の詳細フローチャートを示
す。
【００８２】図１０において、ステップＳ２０１で、機
能関数Ｉ／Ｆモデル５は、ＣＰＵモデル４から機能関数
を受け取り、この機能関数が機能関数選択テーブル３の
条件を満たすか否かを判断する。即ち、仮想モデル７を
使って検証するか、ハードウェアシミュレータ２を使っ
てシミュレーションするかを判断する。機能関数選択テ
ーブル３の判断条件を満たし、仮想モデル７を使う場合
には、「Ｙ」へ進み、ステップＳ２０２を実行する。機
能関数選択テーブル３の判断条件を満たし、仮想モデル
７を使う場合には、「Ｙ」へ進み、ステップＳ２０２を
実行する。そうでなければ、「Ｎ」へ進み、ステップＳ
２０３を処理する。このとき、機能関数Ｉ／Ｆモデル５
は、仮想モデル７、または、バスＩ／Ｆモデル６に機能
関数を渡す。
【００８３】ステップＳ２０２で、仮想モデル７は、機
能関数Ｉ／Ｆモデル５より機能関数を受け取り、後述の
仮想モデル・シミュレーションを実行する。実行後、サ
ブルーチンが呼び出されたステップＳ１０３または、Ｓ
１０８の次のステップへ戻る。
【００８４】ステップＳ２０３で、バスＩ／Ｆモデル６
は、機能関数Ｉ／Ｆモデル５より受け取った機能関数
を、ハードウェアシミュレータ２のシミュレーションに
必要な端子信号コード（ＣＳ、ＡＤＲＳ、ＤＡＴＡな
ど）に変換し、所定のマシンサイクルでシステムＩ／Ｆ
モデル８に渡す。
【００８５】ステップＳ２１０で、バスＩ／Ｆモデル６
は、端子信号コードをシステムＩ／Ｆモデル８に渡すと
き、端子信号コード名称の変換を行ったり、信号授受の
タイミングを調整したりする。一般に、シミュレーショ
ンを実現するソフトウェアは、複数のベンダから供給さ
れることが多く、シミュレータ間のコード体系の違いを
吸収したり、信号授受のタイミングの違いを調整する必
要がある。このような問題がない場合には、ユーザはス
テップ２１０を省略してもよい。
【００８６】ステップ２１１で、システムＩ／Ｆモデル
８は、バスＩ／Ｆモデル６から端子信号コードを受け取
り、これをハードウェアシミュレータ２に渡す。
【００８７】ステップ２０９で、ハードウェアシミュレ
ータ２は、受け取った端子信号コードをもとにシミュレ
ーションを実行し、その結果をシステムＩ／Ｆモデル８
に渡す。
【００８８】ステップ２１１で、システムＩ／Ｆモデル
８は、ハードウェアシミュレータ２からシミュレーショ
ン結果を受け取り、バスＩ／Ｆモデル６にこれを渡す。
【００８９】ステップＳ２１０で、バスＩ／Ｆモデル６
は、システムＩ／Ｆモデル８からシミュレーション結果
コードを受け取るとき、結果コード名称の変換を行った
り、信号授受のタイミングを調整したりする。
【００９０】ステップＳ２０３で、バスＩ／Ｆモデル６
は、システムＩ／Ｆモデル８から受け取った結果コード
を、機能関数Ｉ／Ｆモデル５に渡し、機能関数Ｉ／Ｆモ
デル５はこれをＣＰＵモデル４に渡す。
【００９１】以上で、一連の周辺回路処理サブルーチン
を終了し、サブルーチンが呼び出されたステップＳ１０
３または、Ｓ１０８の次のステップへ戻る。
【００９２】次に、バスＩ／Ｆモデルシミュレーション
Ｓ２０３とシステムＩ／Ｆモデルシミュレーション内の
詳細な動作を説明する。
【００９３】ステップＳ２０４で、バスＩ／Ｆモデル６
は、機能関数Ｉ／Ｆモデル５から受け取った機能関数
を、ハードウェアシミュレータ２のシミュレーションに
必要な端子信号コード（ＣＳ、ＡＤＲＳ、ＤＡＴＡな
ど）に変換し、所定のマシンサイクルでシステムＩ／Ｆ
モデル８に渡す準備を行う。
【００９４】図１２に、バスＩ／Ｆモデル６がハードウ
ェアシミュレータ２と授受する代表的な端子信号コード
と、その信号変化を表すタイミングチャートを示す。
【００９５】図１２において、マシンサイクルは、マイ
コンのクロックに相当し、ここでは、４マシンサイクル
で１つのロード命令またはストア命令に基づく端子信号
コードが授受されるものとする。／ＣＳはチップ選択端
子信号，ＡＤＲＳはアドレス端子信号，／ＲＤはリード
端子信号，／ＷＲはライト端子信号，ＤＡＴＡはデータ
端子信号である。なお、「／」は信号がローレベル
“０”のとき有効であることを意味する。
【００９６】マシンサイクルＭ１の時点では、チップ選
択端子信号／ＣＳと、アドレス端子信号ＡＤＲＳとが出
力され、マシンサイクルＭ２では、リード端子信号／Ｒ
Ｄまたはライト端子信号／ＷＲと、データ端子信号ＤＡ
ＴＡとが出力される。マシンサイクルＭ３では、リード
端子信号／ＲＤまたはライト端子信号／ＷＲと、データ
端子信号ＤＡＴＡとが非活性化された信号が出力され
る。マシンサイクルＭ４では、チップ選択端子信号／Ｃ
Ｓと、アドレス端子信号ＡＤＲＳとが活性化された信号
が出力され、端子信号の授受が終了する。
【００９７】なお、本実施例では、システムＩ／Ｆモデ
ル８は、第１〜第４マシンサイクルの端子信号コードの
変化を一括して受け取り、ハードウェアモデルシミュレ
ーションＳ２０９を行った結果をバスＩ／Ｆモデル６に
返すものとして説明する。従って、読み出しデータＤＡ
ＴＡは第２マシンサイクルでは出力されず、シミュレー
ション結果を返すタイミングで出力される。別の方法と
して、ハードウェアシミュレータ２は、１マシンサイク
ル分の端子信号コードを受け取る毎にハードウェアモデ
ルシミュレーションＳ２０９を実行することもできる。
この方法であれば、システムＩ／Ｆモデル８は、第２マ
シンサイクルで読み出しデータＤＡＴＡを出力すること
ができる。
【００９８】ステップＳ２０５で、バスＩ／Ｆモデル６
は、ステップＳ２１０を介してシステムＩ／Ｆモデル８
に第１マシンサイクルから順番に第４マシンサイクルま
で端子信号コードを出力する。
【００９９】ステップＳ２１３で、システムＩ／Ｆモデ
ル８は、複数の端子信号コードの変化を判断し、変化が
なければ、「Ｎ」に進み、ステップＳ２１３に戻り変化
を待つ。複数の端子信号コードのうちいずれか１つが変
化すれば、入力データの準備ができたと判断し、「Ｙ」
へ進み、ステップＳ２１４に移る。
【０１００】ステップＳ２１４で、システムＩ／Ｆモデ
ル８は、バスＩ／Ｆモデル６から１マシンサイクル分の
端子信号コードを受け取る。
【０１０１】ステップＳ２１５で、システムＩ／Ｆモデ
ル８は、バスＩ／Ｆモデル６から４マシンサイクル分の
端子信号コードの受領が完了したかを判断する。未完了
であれば、「Ｎ」へ進み、ステップＳ２１２に移り、完
了すれば、「Ｙ」へ進み、ステップＳ２０９の処理に移
る。
【０１０２】ステップＳ２０９で、ハードウェアモデル
２０は、受領した端子信号コードをもとにハードウェア
モデルシミュレーションを実行し、結果をシステムＩ／
Ｆモデル８に返す。
【０１０３】ステップＳ２１２で、システムＩ／Ｆモデ
ル８は、ステップＳ２１０を介してバスＩ／Ｆモデル６
にシミュレーション結果または端子信号コード受領結果
を返す。システムＩ／Ｆモデル８は、端子信号コードを
正確に受領すると受信確認信号ＡＣＫを返し、正確に受
領できないときは再送信を要求するため受信不能信号Ｎ
ＡＣＫを返し、ロード命令の実行後でシミュレーション
結果があるときは出力の端子信号コードを返し、ストア
命令の実行後でシミュレーション結果がないときはシミ
ュレーション完了信号ＤＯＮＥを返す。
【０１０４】ステップＳ２０６で、バスＩ／Ｆモデル６
は、システムＩ／Ｆモデル８から前記端子信号の変化が
あったか否かを判断する。変化がなければ、「Ｎ」に進
み、ステップＳ２０６に戻り変化を待つ。複数の端子信
号コードのうちいずれか１つが変化すれば、入力データ
の準備ができたと判断し、「Ｙ」へ進み、ステップＳ２
０７に移る。
【０１０５】ステップＳ２０７で、バスＩ／Ｆモデル６
は、システムＩ／Ｆモデル８から端子信号コードまたは
シミュレーション結果を受け取る。
【０１０６】ステップＳ２０８で、バスＩ／Ｆモデル６
は、システムＩ／Ｆモデル８から受領したコードをもと
に、４マシンサイクル分の端子信号コードの送信が完了
したか、あるいは、シミュレーションが完了したか否か
を判断する。未完了あるいはＮＡＣＫであれば、「Ｎ」
へ進み、ステップＳ２０５に移る。完了すれば、「Ｙ」
へ進み、一連の周辺回路処理サブルーチンを終了し、サ
ブルーチンが呼び出されたステップＳ１０３または、Ｓ
１０８の次のステップへ戻る。
【０１０７】図１１は、図１０における仮想モデルシミ
ュレーションＳ２０２の詳細フローチャートを示す。
【０１０８】図１１において、ステップＳ３０１で、仮
想モデル７は、機能関数Ｉ／Ｆモデル５から機能関数を
受け取ると、機能関数を仮想モデル７のコード体系にあ
う仮想関数に変換する（図７）。例えば、ＦＥＴＣＨ
（ｍ）はＭＥＭｍに、ＩＯＲＤ（ＲＥＡＤＴＩＭＥ）は
Ｒ＿ＴＭに、ＩＯＷＲ（ＰＯＲＴＣ、ｎ）はＬＭＰｎ
に、ＣＡＬＬ（ＫＥＴＩＮ）はＫ＿ＩＮにそれぞれ変換
される。なお、コード体系が同じであれば、本ステップ
は省略してもよい。
【０１０９】ステップＳ３０２で、仮想モデル７は、仮
想関数がＦＥＴＣＨ関数ＭＥＭｍであるかを判断し、Ｍ
ＥＭｍであれば、「Ｙ」へ進み、ステップＳ３０７へ移
り、ＭＥＭｍでなければ、「Ｎ」へ進み、ステップＳ３
０３へ移る。
【０１１０】ステップＳ３０３で、仮想モデル７は、仮
想関数が時刻読出関数Ｒ＿ＴＭであるかを判断し、Ｒ＿
ＴＭであれば、「Ｙ」へ進み、ステップＳ３０８へ移
り、Ｒ＿ＴＭでなければ、「Ｎ」へ進み、ステップＳ３
０４へ移る。
【０１１１】ステップＳ３０４で、仮想モデル７は、仮
想関数がキー入力関数Ｋ＿ＩＮであるかを判断し、Ｋ＿
ＩＮであれば、「Ｙ」へ進み、ステップＳ３０９へ移
り、Ｋ＿ＩＮでなければ、「Ｎ」へ進み、ステップＳ３
０５へ移る。
【０１１２】ステップＳ３０５で、仮想モデル７は、仮
想関数がＬＥＤ点灯／消灯関数ＬＭＰであるかを判断
し、ＬＭＰであれば、「Ｙ」へ進み、ステップＳ３１０
へ移り、ＬＭＰでなければ、「Ｎ」へ進み、ステップＳ
３０６へ移る。
【０１１３】ステップＳ３０６で、仮想モデル７は、受
領した仮想関数が登録されていない関数であったり、パ
ラメータが違っていたりすると、表示装置にエラーメッ
セージを表示する。
【０１１４】ステップＳ３０７で、仮想モデル７内の仮
想プログラムメモリモデルＶ７１（図４）は、予め登録
されたターゲットプログラムのテーブル（図５）を参照
し、シンボルＭＥＭｍに対応する戻り値を読み出し、機
能関数Ｉ／Ｆモデル５に返し、処理を終了する。
【０１１５】ステップＳ３０８で、仮想モデル７内の仮
想時計モデルＶ７２（図４）は、読み出し要求のあった
時点の時刻を戻り値として機能関数Ｉ／Ｆモデル５に返
し、処理を終了する。なお、仮想時計モデルＶ７２は、
予め登録された時計処理プログラムを有しており、この
プログラムに従ってクロック信号ＶＣＬＫを常に計数
し、時刻情報を生成する。
【０１１６】ステップＳ３０９で、仮想モデル７内の仮
想キー入力モデルＶ７３（図４）は、キー入力ＧＵＩ１
８１に対してキー入力を要求し、押下されたキーの文字
情報を取得し、その文字情報を戻り値として機能関数Ｉ
／Ｆモデル５に返し、処理を終了する。なお、本実施例
では、キー入力ＧＵＩ１８１により文字情報を取得する
例を示すが、図２に示すキーボードで押されたキーを検
出し、入力部Ｓ＿ＩＮＰを介して押下されたキーの文字
情報を取得するようにしてもよい。
【０１１７】ステップＳ３１０で、仮想モデル７内の仮
想ＬＥＤ表示モデルＶ７４（図４）は、受領した機能関
数Ｉ／Ｆモデル５をもとに、ＬＥＤ表示ＧＵＩ１８２に
ランプの点灯画像、または消灯画像を表示させる。例え
ば、仮想関数がＬＭＰ００であれば、ＬＥＤ表示ＧＵＩ
１８２に「０」を出力して消灯表示にし、ＬＭＰ０１で
あれば、ＬＥＤ表示ＧＵＩ１８２に「１」を出力して点
灯表示にする。処理が完了すると、機能関数Ｉ／Ｆモデ
ル５に完了信号ＤＯＮＥを返し、処理を終了する。
【０１１８】図１１に示す上述の処理が終了すると、図
１０のステップＳ２０２の次のステップ「戻る」に戻
る。
【０１１９】［動作の詳細］次に、図８に示したターゲ
ットプログラムのリストに基づいて、本電子手帳のシス
テムシミュレーションの動作につき、図５のプログラム
メモリテーブル内のテーブル，図９〜図１１のフローチ
ャートおよび図１２のタイミングチャートを参照しなが
ら、１つのプログラムステップごとに詳述する。
【０１２０】《ＲＯＭアドレス１００１Ｈの処理》図９
のステップＳ１０１で、ＣＰＵモデル４は、プログラム
カウンタＰＣの値「１００１Ｈ」を取得する。
【０１２１】ステップＳ１０２で、ＣＰＵモデル４は、
機能関数ＦＥＴＣＨ（１００１Ｈ）を生成し、機能関数
モデル５に渡す。
【０１２２】ステップＳ１０３で、これにより、周辺回
路処理サブルーチンが呼出される。
【０１２３】図１０のステップＳ２０１で、機能関数Ｉ
／Ｆモデル５は、機能関数選択テーブル３（図６）に関
数が登録されていて、且つその引数の条件を満たしてい
るか、チェックを行う。今の場合、ＦＥＴＣＨ関数は登
録されており、アドレスの条件を満たしているので、機
能関数を仮想モデル７渡し、「Ｙ」に進む。
【０１２４】ステップＳ２０２で、仮想モデル７は、仮
想モデルシミュレーションを実行する。
【０１２５】図１１のステップＳ３０１で、仮想モデル
７は、機能関数Ｉ／Ｆモデル５より受領した機能関数Ｆ
ＥＴＣＨ（１００１Ｈ）を、仮想関数変換テーブル（図
７）をもとに仮想関数ＭＥＭ１００１に変換しする。
【０１２６】ステップＳ３０２で、仮想モデル７は、変
換した仮想関数がプログラムメモリを読み出すための関
数（ＭＥＭ関数）かを判断する。今の場合、ＭＥＭ関数
なので、「Ｙ」へ進む。
【０１２７】ステップＳ３０７で、仮想モデル７は、仮
想プログラムメモリモデルＶ７１（図４）内のテーブル
（図５）を参照し、ラベル「ＭＥＭ１００１」に対応す
る戻り値「Ａ２０１」を取得し、機能関数Ｉ／Ｆモデル
５にこれを返す。
【０１２８】図１１と図１０の処理を終了し、図９に戻
る。
【０１２９】ステップＳ１０４で、機能関数Ｉ／Ｆモデ
ル５は、ＣＰＵモデル４に戻り値「Ａ２０１」を渡すと
ともに、ＣＰＵモデル４は、戻り値「Ａ２０１」を読み
込む。
【０１３０】ステップＳ１０５で、ＣＰＵモデル４は、
戻り値「Ａ２０１」を解析し、「ＭＯＶ ＰＯＲＴＢ，
＃０１Ｈ」であると解読する。
【０１３１】ステップＳ１０６で、ＣＰＵモデル４は、
解読した命令が周辺回路の読み書きに関するものかを判
断する。今の場合、Ｉ／ＯポートＢモデルへのストア命
令であるので、「Ｙ」に進む。
【０１３２】ステップＳ１０７で、ＣＰＵモデル４は、
解読した命令に対応する機能関数ＩＯＷＲ（ＰＯＲＴ
Ｂ，＃０１Ｈ）を生成し、この機能関数を機能関数Ｉ／
Ｆモデル５に渡す。
【０１３３】ステップＳ１０８で、ＣＰＵモデル４は、
周辺回路処理サブルーチンの呼出しを実行する。
【０１３４】図１０のステップＳ２０１で、機能関数Ｉ
／Ｆモデル５は、仮想モデル７に引数の条件を満たす関
数ＩＯＷＲ（ＰＯＲＴＢ，＃０１Ｈ）が登録されている
かどうかのチェックを行う。この関数は図６の機能関数
選択テーブル３に登録されていないので、機能関数Ｉ／
Ｆモデル５は、機能関数ＩＯＷＲ（ＰＯＲＴＢ，＃０１
Ｈ）をバスＩ／Ｆモデル６に渡し、「Ｎ」に進む。
【０１３５】ステップＳ２０３で、バスＩ／Ｆモデル６
は、バスＩ／Ｆモデルシミュレーションを開始する。
【０１３６】ステップＳ２０４で、バスＩ／Ｆモデル６
は、受領した機能関数ＩＯＷＲ（ＰＯＲＴＢ，＃０１
Ｈ）をもとに、端子信号コード（図１２）に変換し、シ
ステムＩ／Ｆモデル８へ出力する準備を行う。ここで、
バスＩ／Ｆモデル６は、第１〜第４マシンサイクルＭ１
〜Ｍ４に対応する／ＣＳ（チップ選択端子信号），ＡＤ
ＲＳ（アドレス端子信号），／ＲＤ（リード端子信
号），／ＷＲ（ライト端子信号）の各信号を生成する。
なお、「／」は信号がローレベル“０”のとき有効であ
ることを意味する。
【０１３７】ステップＳ２０５で、バスＩ／Ｆモデル６
は、第１マシンサイクルＭ１の端子信号を出力する。す
なわち、図１２に示すように、マシンサイクルＭ１の時
点での各端子信号は、次の状態である（図１２）。
【０１３８】・Ｉ／ＯポートＢモデル１４用のチップ選
択端子信号／ＣＳ＝０ ・アドレス端子信号ＡＤＲＳ＝Ｉ／ＯポートＢモデル１
４のアドレス ・データ端子信号ＤＡＴＡ＝不定 ・リード端子信号／ＲＤ＝１ ・ライト端子信号／ＷＲ＝１ ステップＳ２１０で、バスＩ／Ｆモデル６は、マイコン
シミュレータ１内のＣＰＵモデル４用の端子信号コード
（／ＣＳ，ＡＤＲＳ等）から、ハードウェアシミュレー
タ２用の端子信号コード（不図示）に変換し、システム
Ｉ／Ｆモデル８に各端子信号を渡す。これにより、ハー
ドウェアシミュレータ２側の処理に移行する。
【０１３９】ステップＳ２１３で、システムＩ／Ｆモデ
ル８は前記端子信号のいずれか１つの信号が変化したか
を常に監視しており、端子信号のいずれかが変化したこ
とを検出すると、入力データの準備が完了したと判断
し、「Ｙ」へ進む。
【０１４０】ステップＳ２１４で、システムＩ／Ｆモデ
ル８は、／ＣＳ，ＡＤＲＳ，／ＲＤ，／ＷＲ，ＤＡＴＡ
の各端子信号を受け取る。
【０１４１】ステップＳ２１５で、システムＩ／Ｆモデ
ル８は、所定のマシンサイクル（４回）に達しているか
否かを判断する。この時点では４回に達していないの
で、「Ｎ」へ進む。
【０１４２】ステップＳ２１２で、システムＩ／Ｆモデ
ル８は、マシンサイクルＭ１の情報を正確に受信したこ
とをバスＩ／Ｆモデル６に知らせるために、「ＡＣＫ」
（受信確認）をバスＩ／Ｆモデル６に渡す。正確に受信
できなかった場合には、「ＮＡＣＫ」（受信不能）を返
し、バスＩ／Ｆモデル６に再送を促す。
【０１４３】ステップＳ２１０で、システムＩ／Ｆモデ
ル８は、「ＡＣＫ」データを変換して、バスＩ／Ｆモデ
ル６に渡す。これにより、再びマイコンシミュレータ１
側の処理に移る。
【０１４４】ステップＳ２０６で、バスＩ／Ｆモデル６
は、端子信号のいずれかが変化したことを検出すると、
入力データの準備が完了したと判断し、「Ｙ」へ進む。
【０１４５】ステップＳ２０７で、バスＩ／Ｆモデル６
は、「ＡＣＫ」を受け取る。
【０１４６】ステップＳ２０８で、バスＩ／Ｆモデル６
は、「ＡＣＫ」受信なので、前端子信号は送信完了と判
断する。現マシンサイクルは「Ｍ１」なので、通信は完
了していないと判断し、「Ｎ」へ進む。
【０１４７】ステップＳ２０５で、バスＩ／Ｆモデル６
はシステムＩ／Ｆモデル８にマシンサイクルＭ２の状態
を渡す。マシンサイクルＭ２の時点での各端子信号は、
次の状態である（図１２）。
【０１４８】・Ｉ／ＯポートＢモデル１４用のチップ選
択端子信号／ＣＳ＝０ ・アドレス端子信号ＡＤＲＳ＝Ｉ／ＯポートＢのアドレ
ス ・データ端子信号ＤＡＴＡ＝＃０１Ｈ ・リード端子信号／ＲＤ＝１ ・ライト端子信号／ＷＲ＝０（書き込みデータが有効で
あることを示す） 以下、ステップＳ２１０→Ｓ２１３→Ｓ２１４→Ｓ２１
５→Ｓ２１２→Ｓ２１０→Ｓ２０６→Ｓ２０７→Ｓ２０
８→Ｓ２０５の処理を、ステップＳ２１５においてマシ
ンサイクルＭ４終了を検出するまで繰り返す。
【０１４９】ステップＳ２１５で、システムＩ／Ｆモデ
ル８は、規定のマシンサイクルが完了したことを確認す
ると、受信した端子信号コードをハードウェアモデル２
０に渡し、「Ｙ」へ進む。
【０１５０】ステップＳ２０９で、ハードウェアモデル
シミュレーションを実行する。すなわち、図１のＩ／Ｏ
ポートＢモデル１４は、接続情報に基づき演算を行い、
出力ポートに出力する値として（ＰＢ３，ＰＢ２，ＰＢ
１，ＰＢ０）＝（０，０，０，１）を得る。このうち
（ＰＢ１，ＰＢ０）＝（０，１）をデコーダモデル１５
に渡し、デコーダモデル１５は、これをデコードして
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，１，０）をキ
ーマトリクスモデル１３に出力するとともに、キー入力
ＧＵＩ１８１に渡す。
【０１５１】ステップＳ２１２で、ハードウェアモデル
２０内のＩ／ＯポートＢモデル１４は、上記シミュレー
ションの完了を知らせるため、シミュレーション完了信
号「ＤＯＮＥ」をシステムＩ／Ｆモデル８へ渡す。な
お、シミュレーションでエラーが発生した場合には、シ
ミュレーションエラー信号「ＥＲＲ」を返す。
【０１５２】ステップＳ２１０で、システムＩ／Ｆモデ
ル８は「ＤＯＮＥ」をデータ変換する。
【０１５３】ステップＳ２０６で、バスＩ／Ｆモデル６
は、端子信号の変化を検出し、「Ｙ」へ進む。
【０１５４】ステップＳ２０７で、バスＩ／Ｆモデル６
は、「ＤＯＮＥ」を受信する。
【０１５５】ステップＳ２０８で、バスＩ／Ｆモデル６
は、「ＤＯＮＥ」受信により、バスＩ／Ｆが完了したと
判断し、機能関数Ｉ／Ｆモデル５を介してＣＰＵモデル
４に、「ＤＯＮＥ」を返し、「Ｙ」に進む。
【０１５６】以上により、図９に戻り、ステップＳ１０
８が終了する。
【０１５７】図９のステップＳ１０９で、ＣＰＵモデル
４は、機能関数Ｉ／Ｆモデル５より「ＤＯＮＥ」を受領
することで、ストア命令の実行が終了したと検知する。
【０１５８】ステップＳ１１０で、停止要求ではないの
で、「Ｎ」へ進み、ステップＳ１０１に移る。
【０１５９】《ＲＯＭアドレス１００２Ｈの処理》ステ
ップＳ１０１で、ＣＰＵモデル４は、プログラムカウン
タの値「１００２Ｈ」を取得する。以下、１行目と同様
に、ステップＳ１０２→Ｓ１０３→２０１→Ｓ２０２→
Ｓ３０１→Ｓ３０２→Ｓ３０７と進む。
【０１６０】図９のステップＳ１０４で、ＣＰＵモデル
４は、戻り値「Ｃ５０１Ｈ」（ＭＯＶ Ａ，ＰＯＲＴ
Ａ）を読み込む。
【０１６１】ステップＳ１０５で、命令を解析し、ステ
ップＳ１０６で、「Ｙ」へ進む。
【０１６２】ステップＳ１０７で、ＣＰＵモデル４は、
解読した命令に対応する機能関数ＩＯＲＤ（ＰＯＲＴ
Ａ、Ｉ／Ｏ、ＲＤ）を生成し、機能関数Ｉ／Ｆモデル５
に渡す。
【０１６３】ステップＳ１０８で、周辺回路処理サブル
ーチン呼出し図１０のステップＳ２０１で、この機能関
数ＩＯＲＤ（ＰＯＲＴＡ）は図６の機能関数選択テーブ
ル３に登録されていないので「Ｎ」へ進む。
【０１６４】ステップＳ２０４で、バスＩ／Ｆモデル６
は、各端子信号を出力する準備をする。
【０１６５】ステップＳ２０５〜Ｓ２０８で、前記動作
を繰り返す。
【０１６６】ステップＳ２０９のシミュレーションの途
中で、シミュレータのオペレータが、図２に示す入力手
段により画面に表示されたキー入力ＧＵＩ１８２のキー
ボードの右から２列目の上から３番目（図３）をクリッ
クすることで、キー入力ＧＵＩ１８２はその情報をＩ／
ＯポートＡモデル１２の入力端子ＰＡ３〜ＰＡ０に伝え
る。この結果、Ｉ／ＯポートＡモデル１２は、（ＰＡ
３，ＰＡ２，ＰＡ１，ＰＡ０）＝（０，１，０，０）を
得る。
【０１６７】ステップＳ２１２で、Ｉ／ＯポートＡモデ
ル１２は、シミュレーション結果として「＃０４Ｈ」を
システムＩ／Ｆモデル８に渡す。
【０１６８】ステップＳ２１０で、システムＩ／Ｆモデ
ル８は「＃０４Ｈ」をデータ変換する。
【０１６９】ステップＳ２０６で、「Ｙ」へ進む。
【０１７０】ステップＳ２０７で、バスＩ／Ｆモデル６
は、「＃０４Ｈ」を受領し、機能関数Ｉ／Ｆモデル５に
これを渡す。
【０１７１】ステップＳ２０８で、機能関数Ｉ／Ｆモデ
ル５は、「＃０４Ｈ」をＣＰＵモデル４に渡し、サブル
ーチン処理を終了し、図９のステップ１０８に戻る。
【０１７２】図９のステップＳ１０９で、ＣＰＵモデル
４は、「＃０４Ｈ」をレジスタＡに格納する。
【０１７３】ステップＳ１１０で、「Ｎ」に進み、ステ
ップＳ１０１に戻る。
【０１７４】《ＲＯＭアドレス１００３Ｈの処理》上記
と同様、ステップＳ１０１→Ｓ１０２→Ｓ１０３→Ｓ２
０１→Ｓ２０２→Ｓ３０１→Ｓ３０２→Ｓ３０７→Ｓ１
０４→Ｓ１０５と進む。
【０１７５】ステップＳ１０６で、解読結果「ＳＵＢ
Ａ ＃０４Ｈ」は、周辺回路読み書きに関係ないので、
機能関数の呼び出しは行われず、「Ｎ」へ。
【０１７６】ステップＳ１０９で、ＣＰＵモデル４内で
減算命令「（レジスタＡ）−０４Ｈ」を実行し、処理結
果をレジスタＡに「０Ｈ」を格納する。
【０１７７】ステップＳ１１０で、「Ｎ」に進み、ステ
ップＳ１０１に戻る。
【０１７８】《ＲＯＭアドレス１００４Ｈの処理》３行
目と同様に、ステップＳ１０１→Ｓ１０２→Ｓ１０３→
Ｓ２０１→Ｓ２０２→Ｓ３０１→Ｓ３０２→Ｓ３０７→
Ｓ１０４→Ｓ１０５と進む。
【０１７９】ステップＳ１０６で、解読結果「ＢＺ ！
１００６Ｈ」は、周辺回路読み書きに関係ないので、
「Ｎ」へ移る。
【０１８０】ステップＳ１０９で、ＣＰＵモデル４は、
分岐命令「ＢＺ ！１００６Ｈ」を実行する。ここで
は、条件（レジスタＡ−０４Ｈ＝０）が成立するので、
１００６Ｈ番地へジャンプする。すなわち、ＣＰＵモデ
ル４は、プログラムカウンタＰＣに１００６Ｈをセット
する。もし、キー入力がないなど条件が成立しないとき
は、１００５Ｈ番地の処理が実行されて、１００２Ｈ番
地へジャンプする。
【０１８１】《ＲＯＭアドレス１００６Ｈの処理》ステ
ップＳ１０１で、ＣＰＵモデル４は、プログラムカウン
タの値「１００６Ｈ」を取得し、ステップＳ１０２→Ｓ
１０３と進む。
【０１８２】ステップＳ１０４で、前述と同様な動作
で、ＣＰＵモデル４は、戻り値：５ＡＢ５（ＭＯＶ
Ａ，ＲＥＡＤＴＩＭＥ）を取り込む。
【０１８３】ステップＳ１０５で、ＣＰＵモデル４は、
戻り値「５ＡＢ５Ｈ」を解析する。
【０１８４】ステップＳ１０６で、周辺回路に関係のあ
る命令なので、「Ｙ」へ進む。
【０１８５】ステップＳ１０７で、ＣＰＵモデル４は、
機能関数ＩＯＲＤ（ＲＥＡＤＴＩＭＥ）を生成し、機能
関数Ｉ／Ｆモデル５に渡す。なお、ＲＥＡＤＴＩＭＥ
は、Ｉ／Ｏアドレスを示すラベルである。
【０１８６】ステップＳ１０８で、図１０のステップＳ
２０１に移る。ステップＳ２０１で、機能関数Ｉ／Ｆモ
デル５は、機能関数ＩＯＲＤ（ＲＥＡＤＴＩＭＥ）が機
能関数選択テーブル３（図６）の判定条件を満たすの
で、「Ｙ」に進む。
【０１８７】ステップＳ２０２で、仮想モデルシミュレ
ーションを実行する。図１１に移る。
【０１８８】図１１のステップＳ３０１で、仮想モデル
７は、仮想関数変換テーブル（図７）により、ＩＯＲＤ
（ＲＥＡＤＴＩＭＥ）→Ｒ＿ＴＭに変換し、仮想時計モ
デルＶ７２（図４）に渡す。
【０１８９】ステップＳ３０２で、仮想関数Ｒ＿ＴＭは
ＭＥＭ関数でないため「Ｎ」へ進む。
【０１９０】ステップＳ３０３で、「Ｙ」へ進む。
【０１９１】ステップＳ３０８で、仮想モデル７は、仮
想時計モデルＶ７２（図４）より時刻情報を読み出し、
機能関数Ｉ／Ｆモデル５に時刻情報「＃１０Ｈ」を渡
し、機能関数Ｉ／Ｆモデル５は、ＣＰＵモデル４に時刻
情報「＃１０Ｈ」を返す。図１０のステップＳ２０２に
戻り、さらに、図９のステップＳ１０８に戻る。
【０１９２】図９のステップＳ１０９で、ＣＰＵモデル
４は、時刻情報「＃１０Ｈ」をレジスタＡに格納する。
【０１９３】ステップＳ１１０で、「Ｎ」に進み、ステ
ップＳ１０１に戻る。
【０１９４】《ＲＯＭアドレス１００７Ｈの処理》３行
目および４行目と同様に、ＣＰＵモデル４内部で処理は
完了する命令であるから、ステップＳ１０１→Ｓ１０２
→Ｓ１０３→Ｓ２０１→Ｓ２０２→Ｓ３０１→Ｓ３０２
→Ｓ３０７→Ｓ１０４→Ｓ１０５→Ｓ１０６→Ｓ１０９
と進み、レジスタＡに「０」を格納する。その後、ステ
ップＳ１１０→Ｓ１０１に戻る。
【０１９５】《ＲＯＭアドレス１００８Ｈの処理》３行
目，４行目および７行目と同様に、ＣＰＵモデル４内部
で処理は完了する命令であるから、ステップＳ１０１→
Ｓ１０２→Ｓ１０３→Ｓ２０１→Ｓ２０２→Ｓ３０１→
Ｓ３０２→Ｓ３０７→Ｓ１０４→Ｓ１０５→Ｓ１０６→
Ｓ１０９と進み、ステップＳ１０９で、分岐命令を実行
し、「１００ＡＨ」へジャンプする。
【０１９６】《ＲＯＭアドレス１００ＡＨの処理》ステ
ップＳ１０１で、ＰＣの値「１００ＡＨ」を取得し、ス
テップＳ１０２→Ｓ１０３→Ｓ１０４→Ｓ１０５→Ｓ１
０６→Ｓ１０７と進み、ＣＰＵモデル４は、機能関数Ｉ
ＯＷＲ（ＰＯＲＴＣ，＃０１Ｈ）を生成する。
【０１９７】次に、ステップＳ１０８と進み、図１０に
移り、ステップＳ２０１→Ｓ２０２と進み、図１１のス
テップＳ３０１で、仮想モデル７は、機能関数ＩＯＷＲ
（ＰＯＲＴＣ，＃０１Ｈ）を仮想関数ＬＭＰ０１に変換
する。
【０１９８】ステップＳ３０２→Ｓ３０８と移り、ステ
ップＳ３０８で、仮想モデル７は、仮想関数変換テーブ
ル（図８）をもとに仮想関数ＬＭＰ０１を「１」に変換
して、仮想ＬＥＤ表示モデルＶ７４（図４）に渡す。仮
想ＬＥＤ表示モデルＶ７４は、ＬＥＤ表示ＧＵＩ１８２
に渡し、表示装置（図２）にランプの点灯画像を表示さ
せる。
【０１９９】図１１の処理を終了し、図１０ステップＳ
２０２に戻り、さらに図９のステップＳ１０８に戻る。
【０２００】ステップＳ１０９→Ｓ１１０と進み、ステ
ップＳ１０１に戻る。
【０２０１】《ＲＯＭアドレス１００ＢＨの処理》ステ
ップＳ１０１で、ＰＣの値「１００ＢＨ」を取得し、ス
テップＳ１０２→Ｓ１０３→Ｓ２０１→Ｓ２０２→Ｓ３
０１→Ｓ３０２→Ｓ３０７と進み、戻り値「５Ａ０３
Ｈ」（ＣＡＬＬ ＫＥＹＩＮ）を得て、ステップＳ１０
３に戻る。
【０２０２】ステップＳ１０４で、ＣＰＵモデル４は、
戻り値「５Ａ０３Ｈ」（ＣＡＬＬＫＥＹＩＮ）を読み込
み、ステップＳ１０５→Ｓ１０６→Ｓ１０９と進む。
【０２０３】ステップＳ１０９で、ＣＰＵモデル４は、
レジスタＡ他の内容をスタックに待避し、プログラムカ
ウンタＰＣにサブルーチンの先頭アドレス３００１Ｈ
（ＫＥＹＩＮ）を設定して、ステップＳ１１０を通って
Ｓ１０１に戻る。
【０２０４】《ＲＯＭアドレス３００１Ｈの処理》ステ
ップＳ１０１で、ＰＣの値「３００１Ｈ」を取得し、ス
テップＳ１０２→Ｓ１０３→Ｓ１０４と進む。
【０２０５】ステップＳ１０４（命令読込）で、通常の
キースキャン・サブルーチン処理であれば、命令コード
「Ａ２０１」（図５）を戻り値として読み込む。しか
し、ここでは、図８のアドレス３００１Ｈ〜３０１ＦＨ
に示すようなキースキャン・サブルーチン処理を仮想モ
デルで置き換えて処理するため、予め、アドレス３００
１Ｈの内容をダミーの入出力命令「ＣＡＬＬ（ＫＥＹＩ
Ｎ）」に置き換えてあるものとする。あるいは、ラベル
ＫＥＹＩＮの示すアドレスを他のアドレスに置き換え
て、そのアドレスにダミーの入出力命令「ＣＡＬＬ（Ｋ
ＥＹＩＮ）」を書いておいてもよい。
【０２０６】ステップＳ１０５→Ｓ１０６→Ｓ１０７と
進む。
【０２０７】ステップＳ１０７（機能関数生成）で、Ｃ
ＰＵモデル４は、機能関数ＣＡＬＬ（ＫＥＹＩＮ）を生
成し、これを機能関数Ｉ／Ｆモデル５に渡す。
【０２０８】ステップＳ１０８で、周辺回路処理サブル
ーチン呼出しステップＳ２０１で、機能関数Ｉ／Ｆモデ
ル５は、機能関数選択テーブル３と比較。登録されてお
り、かつ時刻が「１０Ｈ」であり、引数の条件を満たす
ので、「Ｙ」に進む。
【０２０９】ステップＳ２０２で、仮想モデルシミュレ
ーションを実行する。
【０２１０】ステップＳ３０１で、機能関数Ｉ／Ｆモデ
ル５は、仮想関数変換テーブル（図７）により、機能関
数ＣＡＬＬ（ＫＥＹＩＮ）を仮想関数「Ｋ＿ＩＮ」に変
換する。
【０２１１】ステップＳ３０２で、「Ｎ」へ ステップＳ３０３で、「Ｎ」へ ステップＳ３０４で、「Ｙ」へ ステップＳ３０９で、仮想モデル７は、仮想キー入力モ
デルＶ７３を起動し、キー入力処理を実行。キー入力Ｇ
ＵＩ１８１により、あるキーが押下されると、キーの文
字情報を取得。仮想モデル７は、キーの文字情報「＃Ｅ
ＣＨ」を機能関数Ｉ／Ｆモデル５に渡す。
【０２１２】ステップＳ１０９で、機能関数Ｉ／Ｆモデ
ル５は、ＣＰＵモデル４に戻り値「＃ＥＣＨ」を返す。
ＣＰＵモデル４は、戻り値「＃ＥＣＨ」をレジスタＡに
格納する。
【０２１３】《ＲＯＭアドレス１００ＣＨの処理》３行
目，４行目，７行目および８行目と同様に、ステップＳ
１０９で、ＣＰＵモデル４は、レジスタＡの値から「Ｅ
ＣＨ」を減算し、演算結果「０Ｈ」をレジスタＡに格納
する処理を実行する。ＣＰＵモデル４内で処理は完了
し、ステップＳ１０１に戻る。
【０２１４】《ＲＯＭアドレス１００ＤＨの処理》３行
目，４行目，７行目，８行目，１２行目および１３行目
と同様に、マイコンシミュレータ１内部で処理は完了
し、「１００ＦＨ」へジャンプする。
【０２１５】《ＲＯＭアドレス１００ＦＨの処理》ステ
ップＳ１０１で、ＰＣの値「１００ＦＨ」を取得し、Ｓ
１０２→Ｓ１０３→Ｓ２０１→Ｓ２０２と進み、戻り値
「Ｃ７００Ｈ」（ＭＯＶ ＰＯＲＴＣ，＃００Ｈ）を取
得する。
【０２１６】ステップＳ１０５→Ｓ１０６→Ｓ１０７と
進み、機能関数ＩＯＷＲ（ＰＯＲＴＣ，＃００Ｈ）生成
する。
【０２１７】ステップＳ１０８→Ｓ２０１→Ｓ２０２と
進み、ステップＳ３０１で、仮想モデル７は、機能関数
ＩＯＷＲ（ＰＯＲＴＣ，＃００Ｈ）を仮想関数ＬＭＰ０
０に変換する。
【０２１８】ステップＳ３０２→Ｓ３０３→Ｓ３０４→
Ｓ３０５→Ｓ３１０と進む。
【０２１９】ステップＳ３１０で、仮想モデル７内の仮
想ＬＥＤ表示モデルＶ７４は、仮想関数ＬＭＰ００をも
とに、ＬＥＤ表示ＧＵＩ１８２に「０」を出力して図２
の表示装置に消灯画像を表示させる。
【０２２０】以上で、図３にその具体例を示したハード
ウェアモデル２０についての第１実施例の説明を終える
が、図１に示した第１実施例は、図３の電子手帳にとど
まらず、マイコンを使用するなら、その他の電子機器に
ついても適用できるのは言うまでもない。
【０２２１】本実施例の構成を採用することにより、以
下の効果が得られる。
【０２２２】第１に、シミュレーションに要する時間を
短縮できる。これは、プログラムメモリモデルやデータ
メモリモデルだけでなく、メモリ以外の周辺回路まで仮
想モデルを使用して入出力処理を実行するため、ハード
ウェアシミュレータ２を使用して周辺回路との読み書き
する場合に比べ、シミュレーション結果を取得するまで
のでの時間を大幅に短縮できる。例えば、ハードウェア
モデルシミュレーションで１マシンサイクルに１０ｍｓ
かかるとすると、４マシンサイクルには４０ｍｓかか
る。これに対して、仮想モデルでは、数μｓで同等の結
果が得られるので、ロード／ストア命令をシミュレーシ
ョンする時間を約１０，０００分の１に低減できる。
【０２２３】第２に、仮想モデル７を使用できる周辺回
路を予め機能関数選択テーブル３に登録しておくことに
より、仮想モデルシミュレータ７かハードウェアシミュ
レータ２のどちらのモデルを使うかが即座に選択でき
る。従って、シミュレーションの初期段階で、ハードウ
ェアモデルの接続や機能が正しく動作することが確認で
きれば、機能関数選択テーブル３の内容を書き換えるだ
けで、仮想モデルを使用して検証ができるようになる。
選択できるアドレスや時間などいろいろな条件を設定で
きるので、用途に応じて仮想モデルを使い分けしやすく
なる。
【０２２４】第３に、機能関数選択テーブル３には他に
影響を及ぼさない周辺回路モデルのみ登録することとし
たため、仮想モデル７によるシミュレーション結果が他
のハードウェアシミュレーションに影響を及ぼすことが
ない。このため、仮想モデルシミュレータ７を使って
も、ハードウェアシミュレータ２を使っても、同様のシ
ミュレーション結果を得ることができる。
【０２２５】第４に、ターゲットプログラム内のサブル
ーチン処理を１つの仮想モデルで置き換えて検証できる
ようにしたので、一層処理時間を短縮することができ
る。本実施例では、キー入力サブルーチンを仮想キー入
力モデルに置き換える例を示したが、これに限定される
ものではなく、液晶表示用ドライバ、警告音出力回路、
あるいは、通信装置などを制御するサブルーチンも仮想
モデルに置き換えることができる。例えば、液晶表示用
ドライバを使って文字を表示するためには、文字コード
を文字パターンに変換し、Ｘ方向のドライバとＹ方向の
ドライバにそれぞれ文字パターンデータを所定のタイミ
ングで供給し、液晶表示装置上に表示させることにな
る。これをハードウェアシミュレータ２を使って検証し
ようとすると、非常に複雑で、長いステップのターゲッ
トプログラムを処理することになり、１文字をキー入力
モデルから入力して、この文字データを液晶表示装置に
表示させるだけで数分を要してしまう。この機能を液晶
表示装置と等価な表示ができる仮想モデルで代替えする
ことで、実使用状況と同程度の速度で表示装置に表示さ
せることができる。
【０２２６】［第２実施例］第１実施例は、ハードウェ
アシミュレーションによって得られる結果と等価な結果
になるような機能を予め仮想モデルに登録しておき、ロ
ード／ストア命令を実行するときに、仮想モデルを使用
することにより、システムシミュレーションの高速化を
図ったものであった。したがって、仮想モデルに登録す
るモデルの種類が多いほど望ましい。しかしながら、１
つの周辺回路のシミュレーション結果が他の周辺回路の
シミュレーションに影響を及ぼす場合には、ハードウェ
アシミュレータで検証した後で、仮想モデルで検証した
り、逆に、仮想モデルで検証した後で、ハードウェアシ
ミュレーションを実行すると、その結果が矛盾すること
になることがある。
【０２２７】例えば、出力ポートと入力ポートとの間に
スイッチが接続されているとする。出力ポートの値を
「１」として、入力ポートの値を読み取ることで、スイ
ッチがＯＮしているか、ＯＦＦしているかが分かる。即
ち、入力ポートの値が「１」であればスイッチはＯＮし
ており、「０」であればＯＦＦしていることが分かる。
【０２２８】いま、仮想モデルを使用して出力ポートの
値を「１」として、ハードウェアモデルを使って入力ポ
ートの値を読み取るとする。第１実施例あるいは従来の
システムシミュレータでは、仮想モデルとハードウェア
モデルとはなんら関連性がないので、仮想モデルの出力
ポートの値を「１」にしたからといって、ハードウェア
モデルの出力ポートが「１」になっているとは限らな
い。仮に、ハードウェアモデルの出力ポートが「０」に
なっているとすると、たとえスイッチがＯＮしていたと
しても、入力ポートの値は「０」であり、スイッチがＯ
ＦＦしていると誤判定されてしまうことになる。
【０２２９】そこで、第１実施例では、上述のような不
具合が生じないようにするため、シミュレータ結果が互
いに関連するモデルは、機能関数選択テーブル（図６）
で選択できないようにしたり、それらをまとめて選択す
るように登録を工夫している。
【０２３０】第２実施例は、あるモデルのシミュレーシ
ョン結果が他のモデルのシミュレーションに影響を及ぼ
すような場合であっても、正しいシミュレーション結果
が得られるような構成を採ることにより、システムシミ
ュレーションをより高速化したものである。
【０２３１】図１３は、本発明のシステムシミュレータ
の第２実施例の機能ブロック図である。図１３を図１と
対比すれば、第２実施例は第１実施例にデータ更新Ｉ／
Ｆモデル９を付加した点が異なっているのがわかる。デ
ータ更新Ｉ／Ｆモデル９は、仮想モデル７１のシミュレ
ーション結果をハードウェアモデル２１に反映し、また
ハードウェアモデル２１のシミュレーション結果を仮想
モデル７１に反映させる役割を担う。このような更新機
能を設けることにより、１つの周辺回路のシミュレーシ
ョン結果が他の周辺回路のシミュレーションに影響を及
ぼす場合であっても、仮想モデルミュレーションとハー
ドウェアシミュレーションとの間の矛盾を回避すること
ができるのである。
【０２３２】第２実施例についても、図２に示したシミ
ュレーション装置のブロック図およびその説明は第１実
施例におけるのと同様に適用できる。したがって、第２
実施例のシステムシミュレータによるシステムシミュレ
ーションを実行するときには、上記シミュレーション装
置の準備と、マイコンシミュレータ１−１およびハード
ウェアシミュレータ２−１のロードが前提となる。
【０２３３】図１４は、第２実施例におけるハードウェ
アモデル２１の構成図であり、ＨＰＭテーブルＨ３０２
付きのプログラムメモリモデルＨ３０１と、ＨＤＭテー
ブルＨ３０４付きのデータメモリモデルＨ３０３と、Ｈ
ＩＰ入力レジスタＨ３１０付きの入力ポートモデルＨ３
０９と、ＨＫＤ出力レジスタＨ３１３付きの出力ポート
モデルＨ３１１およびデコーダモデルＨ３１２とから成
る。
【０２３４】プログラムメモリモデルＨ３０１，データ
メモリモデルＨ３０３，入力ポートモデルＨ３０９，出
力ポートモデルＨ３１１は、システムＩ／Ｆモデル８と
接続され、ＨＰＭテーブルＨ３０２，ＨＤＭテーブルＨ
３０４，ＨＩＰ入力レジスタＨ３１０，ＨＫＤ出力レジ
スタＨ３１３は、データ更新Ｉ／Ｆモデル９に接続さ
れ、それぞれプログラムメモリモデルＨ３０１，データ
メモリモデルＨ３０３，入力ポートモデルＨ３０９，出
力ポートモデルＨ３１１およびデコーダモデルＨ３１２
の更新のために使用されるとともに、仮想モデル７１の
更新のために出力される。なお、ＨＰＭテーブルＨ３０
２は、プログラムメモリの内容に相当し、ＲＯＭのよう
にその内容が更新されることがないとわかっている場合
には、データ更新Ｉ／Ｆモデル９と接続しなくてもよ
い。また、入力ポートモデルＨ３０９，出力ポートモデ
ルＨ３１１およびデコーダモデルＨ３１２は、図３にお
けるＩ／ＯポートＡモデル１２，Ｉ／ＯポートＢモデル
１４およびデコーダモデル１５に相当する。
【０２３５】ＨＰＭテーブルＨ３０２は、ターゲットプ
ログラムの命令コードを有しており、図５に示すような
シンボルと戻り値とが対になったデータを記憶手段に記
憶している。プログラムメモリモデルＨ３０１は、機能
関数Ｉ／Ｆモデル５が出力する機能関数に基づき、所定
のアドレスの命令コードをＨＰＭテーブルＨ３０２から
読み出して、機能関数Ｉ／Ｆモデル５を介してＣＰＵモ
デル４に命令コードを返す。
【０２３６】同様に、ＨＤＭテーブルＨ３０４は、デー
タメモリのアクセスアドレスと記憶データとが対になっ
たテーブル（記憶手段）を有しており、データメモリモ
デルＨ３０３は、機能関数に基づき、所定のアドレスの
記憶データをＨＤＭテーブルＨ３０４に書き込んだり、
読み出して、機能関数Ｉ／Ｆモデル５を介してＣＰＵモ
デル４との間でデータの授受を行う。データメモリモデ
ルＨ３０３は、テーブルの記憶内容が書き換えられる
と、データ更新Ｉ／Ｆモデル９を介して仮想モデル７１
内のＶＤＭテーブルＶ４０４の内容を同一にすべく更新
する。
【０２３７】出力ポートモデルＨ３１１は、ＣＰＵモデ
ル４から機能関数Ｉ／Ｆモデル５を介して供給されたポ
ート出力信号をデコーダモデルＨ３１２に出力し、デコ
ーダモデルＨ３１２はポート信号をデコードし、キーマ
トリクスの列数（または行数）に相当する数のデコード
信号を出力する。このデコード信号は、いずれか１つが
「１」で他は「０」の信号であって、「１」になる信号
の位置を順次変えることで、キースキャンを実行する。
ＨＫＤ出力レジスタＨ３１３は、このデコード信号をレ
ジスタ（記憶手段）に保存するとともに、データ更新Ｉ
／Ｆモデル９を介して仮想モデル７１内のＶＫＤ出力レ
ジスタＶ４１０の内容を同一にすべく更新する。また、
このデコード信号は、キー入力ＧＵＩ１８１にも供給さ
れる。
【０２３８】入力ポートモデルＨ３０９は、キー入力Ｇ
ＵＩ１８１のキーマトリクスと接続され、キー入力ＧＵ
Ｉ１８１から入力されたキー入力信号を読み込み、機能
関数Ｉ／Ｆモデル５を介してＣＰＵモデル４に返す。ポ
ート入力は、キーマトリクスの行数（または列数）に相
当する数だけのポートを有し、ポート入力処理は、列数
（または行数）回の入力処理を繰り返す。ＨＫＤ出力レ
ジスタＨ３１３は、キー入力ＧＵＩ１８１から入力され
たキー入力信号を一旦レジスタ（記憶手段）に保存する
とともに、データ更新Ｉ／Ｆモデル９を介して仮想モデ
ル７１内のＶＩＰ入力レジスタＶ４０８の内容を同一に
すべく更新する。
【０２３９】図１５は、第２実施例における仮想モデル
７１の構成図であり、ＶＰＭテーブルＶ４０２付きの仮
想プログラムメモリモデルＶ４０１，ＶＤＭテーブルＶ
４０４付きの仮想データメモリモデルＶ４０３，ＶＩＰ
入力レジスタＶ４０８付きの仮想入力ポートモデルＶ４
０７およびＶＫＤ出力レジスタＶ４１０付きの仮想キー
デコーダモデルＶ４０９から成る。
【０２４０】仮想プログラムメモリモデルＶ４０１，仮
想データメモリモデルＶ４０３，仮想入力ポートモデル
Ｖ４０７，仮想キーデコーダモデルＶ４０９は、機能関
数Ｉ／Ｆモデル５と接続され、ＶＰＭテーブルＶ４０
２，ＶＤＭテーブルＶ４０４，ＶＩＰ入力レジスタＶ４
０８，ＶＫＤ出力レジスタＶ４１０は、データ更新Ｉ／
Ｆモデル９に接続され、それぞれ仮想プログラムメモリ
モデルＶ４０１，仮想データメモリモデルＶ４０３，仮
想入力ポートモデルＶ４０７，仮想キーデコーダモデル
Ｖ４０９の更新のために使用されるとともに、ハードウ
ェアモデル２１の更新のために出力される。
【０２４１】図４における仮想キー入力モデルＶ７３
は、キー入力ＧＵＩ１８１から、文字情報を得る機能を
構成していたが、図１５における仮想入力ポートモデル
Ｖ４０７および仮想キーデコーダモデルＶ４０９は、キ
ーマトリクス部分の入力信号と出力信号のレベル（「ハ
イレベル」または「ロウレベル」）を取り扱う点におい
て、第１実施例の仮想キー入力モデルＶ７３とは大きく
異なる。
【０２４２】ＶＰＭテーブルＶ４０２は、ターゲットプ
ログラムの命令コードを有しており、図５に示すような
シンボルと戻り値とが対になったデータをテーブル（記
憶手段）に記憶している。仮想プログラムメモリモデル
Ｖ４０１は、機能関数Ｉ／Ｆモデル５が出力する機能関
数に基づき、所定のアドレスの命令コードをＶＰＭテー
ブルＶ４０２から読み出して、機能関数Ｉ／Ｆモデル５
を介してＣＰＵモデル４に命令コードを返す。
【０２４３】同様に、ＶＤＭテーブルＶ４０４は、デー
タメモリのアクセスアドレスと記憶データとが対になっ
たテーブル（記憶手段）を有しており、仮想データメモ
リモデルＶ４０３は、機能関数に基づき、所定のアドレ
スの記憶データをＶＤＭテーブルＶ４０４に書き込んだ
り、読み出して、機能関数Ｉ／Ｆモデル５を介してＣＰ
Ｕモデル４との間でデータの授受を行う。仮想データメ
モリモデルＶ４０３は、テーブルＶ４０４の記憶内容が
書き換えられると、データ更新Ｉ／Ｆモデル９を介して
ハードウェアモデル２１内のＨＤＭテーブルＨ３０４の
内容を同一にすべく更新する。
【０２４４】仮想キーデコーダモデルＶ４０９は、ＣＰ
Ｕモデル４から機能関数Ｉ／Ｆモデル５を介して供給さ
れたポート出力信号をデコーダをデコードし、キーマト
リクスの列数（または行数）に相当する数のデコード信
号を出力する。このデコード信号は、いずれか１つが
「１」で他は「０」の信号であって、「１」になる信号
の位置を順次変えることで、キースキャンを実行する。
ＶＫＤ出力レジスタＶ４１０は、このデコード信号をレ
ジスタ（記憶手段）に保存するとともに、データ更新Ｉ
／Ｆモデル９を介してハードウェアモデル２１内のＨＫ
Ｄ出力レジスタＨ３１３の内容を同一にすべく更新す
る。また、このデコード信号は、キー入力ＧＵＩ１８１
にも供給される。
【０２４５】ハードウェアモデル２１は、出力ポートモ
デルＨ３１１とデコーダモデルＨ３１２との接続情報と
これに入力される端子信号をもとに演算を行い、各内部
回路に信号を伝搬させ、出力端子まで到達させることで
デコード信号を得る。このため、出力ポートモデルＨ３
１１とデコーダモデルＨ３１２とは、デコード信号を得
るのに数１０〜数１００ｍｓの時間を要する。これに対
して、仮想モデル７１は、出力ポートに出力するデータ
をもとに論理演算するか、変換テーブルによりデコード
信号を得るようにしている。仮想モデル７１内の仮想キ
ーデコーダモデルＶ４０９は、例えば、ポート出力デー
タ（０，１）をデコード信号（０，０，１，０）に変換
するだけであるので、数μｓ程度の極めて短時間で結果
を得ることができる。
【０２４６】仮想入力ポートモデルＶ４０７は、キー入
力ＧＵＩ１８１のキーマトリクスと接続され、キー入力
ＧＵＩ１８１から入力されたキー入力信号を読み込み、
機能関数Ｉ／Ｆモデル５を介してＣＰＵモデル４に返
す。ポート入力は、キーマトリクスの行数（または列
数）に相当する数だけのポートを有し、ポート入力処理
は、列数（または行数）回の入力処理を繰り返す。ＶＩ
Ｐ入力レジスタＶ４０８は、キー入力ＧＵＩ１８１から
入力されたキー入力信号を一旦レジスタ（記憶手段）に
保存するとともに、データ更新Ｉ／Ｆモデル９を介して
ハードウェアモデル２１内のＨＩＰ入力レジスタＨ３１
０の内容を同一にすべく更新する。
【０２４７】仮想入力ポートモデルＶ４０７は、キー入
力信号をそのままＣＰＵモデル４に返すだけなので数μ
ｓで処理が終わる。これに対して、ハードウェアモデル
２１内の入力ポートモデルＨ３０９は、接続情報とこれ
に入力される端子信号をもとに演算を行い、各内部回路
に信号を伝搬させ、出力端子まで到達させることでキー
入力信号をＣＰＵモデル４に返すので、処理が終わるの
に数１０ｍｓもかかる。
【０２４８】図１６は、機能関数選択テーブル３１の内
容例であり、機能関数Ｉ／Ｆモデル５が、仮想モデル７
１を選択可能な機能関数とその判断条件を示す。ここ
で、ＰＯＲＴＢは、出力ポートモデルＨ３１１のＩ／Ｏ
アドレスを表すラベルである。これ以外の本テーブル中
の引数とその意味は図６についての説明がそのまま当て
はまるため説明は省略する。機能関数選択テーブル３１
の内容は、ハードウェアシミュレーションの対象を何に
するか、何を仮想モデルで置き換えられるかによって決
まり、常に固定されているものではない。また、機能関
数選択テーブル３１には、仮想モデルに登録されていな
い機能関数を登録することはできないが、仮想モデルに
登録されているモデルに対応する機能関数を全て登録す
る必要はない。
【０２４９】図１７は、第２実施例における周辺回路処
理サブルーチンの詳細フローチャートを示し、図９にお
ける周辺回路処理サブルーチンＳ１０３，Ｓ１０８によ
って呼び出されるものである。同図中、実線は処理の流
れ、点線はデータの流れを示す。
【０２５０】第１実施例と同様、ＣＰＵモデル４が、命
令コードをフェッチしたり、ロード命令やストア命令な
ど周辺装置との入出力を伴う命令を実行した場合、周辺
回路処理サブルーチンが呼び出される。以下、図１３を
参照して、図１７の流れを説明する。
【０２５１】図１７において、ＣＰＵモデル４が機能関
数Ｉ／Ｆモデル５に機能関数を渡すと、ステップＳ４０
１で、機能関数Ｉ／Ｆモデル５は、機能関数選択テーブ
ル３１を参照して、仮想モデルシミュレーション（Ｓ４
０２）を使うか、ハードウェアシミュレーション（Ｓ４
０９）を使うか判断する。機能関数Ｉ／Ｆモデル５は、
ＣＰＵモデル４から受け取った機能関数が機能関数選択
テーブル３１に登録されていて、かつその判断条件を満
たしていれば、「Ｙ」へ進み、仮想モデルシミュレーシ
ョン（Ｓ４０２）を実行し、機能関数が登録されていな
かっり、または判断条件を満たしていなければ、「Ｎ」
へ進み、バスＩ／Ｆモデルミュレーション（Ｓ４０３）
に移る。
【０２５２】ステップＳ４０２（仮想モデルシミュレー
ション）で、仮想モデル７１は、後述の仮想モデルシミ
ュレーションを実行する。実行終了後、ミュレーション
結果を各モデルに付随するファイルやレジスタなどの記
憶手段に保存するとともに、機能関数Ｉ／Ｆモデル５を
介してＣＰＵモデル４にその結果を返す。
【０２５３】ステップＳ４２０（ハードウェアデータ更
新起動）で、仮想モデル７１は、仮想モデルシミュレー
ションを実行後、必要に応じてハードウェアデータ更新
起動を行い、ハードウェアモデル２１に必要なデータを
供給する。この結果、ハードウェアモデル２１は、所定
のファイルやレジスタのデータ更新を行い（Ｓ４２
３）、仮想モデルシミュレーションの結果をハードウェ
アモデル２１に反映する。ここで、プログラムメモリモ
デルＨ３０１のように、データ更新する必要がないもの
については、初めから本ステップをスキップするように
してもよい。
【０２５４】一方、ステップＳ４０１において、「Ｎ」
に進み、ハードウェアシミュレータ２−１を使う場合に
は、ステップ４０３に移る。ステップＳ４０３（バスＩ
／Ｆモデルシミュレーション）で、バスＩ／Ｆモデル６
は、機能関数Ｉ／Ｆモデル５から機能関数を受領し、ハ
ードウェアモデルシミュレーションに必要な端子信号に
変換する。なお、バスＩ／ＦモデルシミュレーションＳ
４０３の詳細は図１０におけるバスＩ／Ｆモデルシミュ
レーションＳ２０３に示すとおりである。また、端子信
号については、第１実施例の図１２と同じである。
【０２５５】ステップＳ４１０（シミュレータ間Ｉ／Ｆ
処理）で、バスＩ／Ｆモデル６は、前記端子信号名や数
値、コードなどをハードウェアシミュレータ２−１で使
用する信号端子名や、数値、コードなどに変換したり、
信号授受のタイミングを調整する。なお、マイコンシミ
ュレータ１−１とハードウェアシミュレータ２−１で信
号端子名などのコード体系が同一である場合には、本ス
テップをスキップするようにしてもよい。
【０２５６】ステップＳ４１１（システムＩ／Ｆモデル
シミュレーション）で、システムＩ／Ｆモデル８は、バ
スＩ／Ｆモデル６より、前記端子信号を受領し、ハード
ウェアモデル２１に渡す。なお、システムＩ／Ｆモデル
シミュレーションＳ４１１の詳細は図１０におけるシス
テムＩ／ＦモデルシミュレーションＳ２１１に示すとお
りである。
【０２５７】ステップＳ４０９（ハードウェアシミュレ
ーション）で、ハードウェアモデル２１は、入力された
端子信号とハードウェアモデル２１の接続情報に基づ
き、モデル内の接続点の状態を演算によって求め、出力
点の状態がどのようになるかを求める。ハードウェアモ
デル２１は、このようにして求めた結果を、システムＩ
／Ｆモデル８に返す。
【０２５８】ステップＳ４２４（仮想モデル書き替え必
要？）で、ハードウェアモデル２１は、機能関数選択テ
ーブル３１を参照して、仮想モデル７１に付随する所定
のファイルやレジスタのデータ更新を行う必要があるか
否かを判断する。Ｓ４０９で処理したハードウェアシミ
ュレーションが、機能関数選択テーブル３１に登録され
ていて、かつ引数が判断条件を満たす場合には、ハード
ウェアモデル２１は、「Ｙ」へ進み、ステップＳ４２５
の処理に移る。逆に、Ｓ４０９で処理したハードウェア
シミュレーションが、機能関数選択テーブル３１に登録
されていないか、または引数が判断条件を満たさない場
合には、ハードウェアモデル２１は、「Ｎ」へ進み、ス
テップＳ４１１の処理に移る。
【０２５９】仮想モデル７１に登録されているサブモデ
ルは、ハードウェアモデル２１に必ず存在するので、デ
ータ更新起動（Ｓ４２０）を処理するとき、書き替えの
必要性を判断する必要はなかった。しかし、ハードウェ
アモデル２１に登録されているサブモデルは、仮想モデ
ル７１に必ずしも存在するとは限らないので、データ更
新起動（Ｓ４２５）を処理する前に、書き替えの必要性
を判断する処理（Ｓ４２４）が必要となる。
【０２６０】ステップＳ４２５（仮想モデルデータ更新
起動）で、ハードウェアモデル２１は、ハードウェアモ
デルシミュレーション（Ｓ４０９）の結果を仮想モデル
７１に渡し、仮想モデル７１は、所定のファイルやレジ
スタのデータ更新を行い、前記結果を反映する。
【０２６１】ステップＳ４１１（システムＩ／Ｆモデル
シミュレーション）で、システムＩ／Ｆモデル８は、ハ
ードウェアシミュレーション（Ｓ４０９）の結果をステ
ップＳ４１０の処理を介してバスＩ／Ｆモデル６に返
す。
【０２６２】ステップＳ４０３（バスＩ／Ｆモデルシミ
ュレーション）で、バスＩ／Ｆモデル６は、ハードウェ
アシミュレーション（Ｓ４０９）の結果を機能関数Ｉ／
Ｆモデル５を介してＣＰＵモデル４に渡す。
【０２６３】以上の処理が終了すると、本サブルーチン
を呼び出したステップＳ１０３またはＳ１０８（図９）
に戻る。
【０２６４】図１８は、第２実施例における仮想モデル
シミュレーションＳ４０２（図１７）の詳細フローチャ
ートを示す。
【０２６５】図１８において、ステップＳ６０１で、仮
想モデル７１は、機能関数Ｉ／Ｆモデル５から機能関数
を受け取ると、図７と同様、機能関数を仮想モデル７１
のコード体系にあうように仮想関数に変換する。例え
ば、命令フェッチ関数ＦＥＴＣＨ（ｍ）はＭＥＭｍに、
データメモリ読み書き関数ＭＥＭＲＷ（ｍ）はＤＭＥ
に、ポートＡ入力関数ＩＯＲＤ（ＰＯＲＴＡ）はＩＰＴ
ａに、ポートＢ出力関数ＩＯＷＲ（ＰＯＲＴＢ、ｎ）は
ＫＤＣｎにそれぞれ変換される。なお、コード体系が同
じであれば、本ステップは省略してもよい。
【０２６６】ステップＳ６０２で、仮想モデル７１は、
仮想関数がＦＥＴＣＨ関数ＭＥＭｍであるかを判断し、
ＭＥＭｍであれば、「Ｙ」へ進み、ステップＳ６０３へ
移る。ＭＥＭｍでなければ、「Ｎ」へ進み、ステップＳ
６０４へ移る。
【０２６７】ステップＳ６０４で、仮想モデル７１は、
仮想関数がデータメモリ読み書き関数ＤＭＥｍであるか
を判断し、ＤＭＥｍであれば、「Ｙ」へ進み、ステップ
Ｓ６０５へ移る。ＤＭＥｍでなければ、「Ｎ」へ進み、
ステップＳ６１０へ移る。
【０２６８】ステップＳ６１０で、仮想モデル７１は、
仮想関数がポートＡ入力関数ＩＰＴａであるかを判断
し、ＩＰＴａであれば、「Ｙ」へ進み、ステップＳ６１
１へ移る。ＩＰＴａでなければ、「Ｎ」へ進み、ステッ
プＳ６１２へ移る。
【０２６９】ステップＳ６１２で、仮想モデル７１は、
仮想関数がポートＢ出力関数ＫＤＣｎであるかを判断
し、ＫＤＣｎであれば、「Ｙ」へ進み、ステップＳ６１
３へ移り、ＫＤＣｎでなければ、「Ｎ」へ進み、ステッ
プＳ６１４へ移る。
【０２７０】ステップＳ６１４で、仮想モデル７１は、
受領した仮想関数が登録されていない関数であったり、
パラメータが違っていたりすると、表示装置にエラーメ
ッセージを表示する。
【０２７１】ステップＳ６０３で、仮想モデル７１内の
仮想プログラムメモリモデルＶ４０１（図１５）は、テ
ーブルを参照して、ｍ番地の命令コードをＣＰＵモデル
４に返す。テーブルは、図５に示すターゲットプログラ
ムのテーブルに相当し、これを予めＶＰＭテーブルＶ４
０２に登録してある。仮想プログラムメモリモデルＶ４
０１は、仮想関数を示すシンボルＭＥＭｍを受け取る
と、このシンポルに対応する戻り値を読み出し、機能関
数Ｉ／Ｆモデル５を介してＣＰＵモデル４に返し、処理
を終了する。
【０２７２】通常、ＶＰＭテーブルＶ４０２のプログラ
ム内容は書き替わることがないので、プログラムメモリ
モデルＨ３０１のＨＰＭテーブルＨ３０２の内容を更新
する必要がない。従って、図１７では、ステップＳ６０
３終了後、ステップＳ４２０を介さずに仮想モデルシミ
ュレーションＳ４０２の処理を終了するようにしてい
る。
【０２７３】ステップＳ６０５で、仮想モデル７１内の
仮想データメモリモデルＶ４０３（図１５）は、ＣＰＵ
モデル４とデータを授受し、テーブル内の指定の場所に
データを読み書きする。テーブルは、データメモリモデ
ルの記憶容量に相当する行の記憶領域を有し、テーブル
の１つの行はアドレス情報を含むシンボル（ＤＭＥｍ）
と読み書きデータとで構成される。ＶＤＭテーブルＶ４
０４には、データメモリモデルの最下位アドレスｋから
最上位アドレスｌまでのシンボルＤＭＥｋ〜ＤＭＥｌが
予め付与されている。書き込みの場合、仮想データメモ
リモデルＶ４０３は、ＣＰＵモデル４から仮想関数「Ｄ
ＥＭｍ,ｄ」を受け取ると、このシンポルに対応する位
置ＤＭＥｍにデータｄを書き込む。読み出しの場合に
は、仮想データメモリモデルＶ４０３は、ＣＰＵモデル
４からデータ情報を含まない仮想関数「ＤＥＭｍ」を受
け取ると、このシンポルに対応する位置ＤＭＥｍからデ
ータｄを読み出し、このデータｄを機能関数Ｉ／Ｆモデ
ル５を介してＣＰＵモデル４に返す。
【０２７４】ステップＳ６１１で、仮想モデル７１内の
仮想入力ポートモデルＶ４０７（図１５）は、キー入力
ＧＵＩ１８１から押下されたキーマトリクスの出力レベ
ル情報を取得し、一旦ＶＩＰ入力レジスタＶ４０８に保
存するとともに、その出力レベル情報を戻り値として機
能関数Ｉ／Ｆモデル５を介してＣＰＵモデル４に返し、
処理を終了する。一方、ＶＩＰ入力レジスタＶ４０８の
内容は、ステップＳ４２０の処理に渡され、データ更新
Ｉ／Ｆモデル９（図１３）はＨＩＰ入力レジスタ（図１
４）の内容を更新する。
【０２７５】ステップＳ６１３（データ出力・デコード
処理）で、仮想モデル７１内の仮想キーデコーダモデル
Ｖ４０９（図１５）は、受領した機能関数ＩＯＷＲ（Ｐ
ＯＲＴＢ、Ｄ＊）をもとに、出力ポートモデルＨ３１１
とデコーダモデルＨ３１２（図１５）と等価な端子出力
レベルが得られるように処理して、この端子出力をキー
入力ＧＵＩ１８１に供給する。例えば、ポート端子（Ｐ
Ｂ１，ＰＢ０）にデータ（ｄ１，ｄ０）を出力する場
合、機能関数は、ＩＯＷＲ（ＰＯＲＴＢ、ｄ１・ｄ０）
で表され、仮想キーデコーダモデルＶ４０９は、次の論
理演算を行い、端子出力レベルＤ３，Ｄ２，Ｄ１，Ｄ０
を得る。
【０２７６】Ｄ３＝ｄ１＊ｄ０ Ｄ２＝ｄ１＊／ｄ０ Ｄ１＝／ｄ１＊ｄ０ Ｄ０＝／ｄ１＊／ｄ０ ここで、「／」は信号ｄ１またはｄ０の論理否定（反転
信号）を意味する。
【０２７７】得られた演算結果は、ＶＫＤ出力レジスタ
Ｖ４１０に保存されるとともに、ＶＩＰ入力レジスタＶ
４０８の内容は、ステップＳ４２０の処理に渡され、デ
ータ更新Ｉ／Ｆモデル９（図１３）はＨＫＤ出力レジス
タ（図１４）の内容を更新する。
【０２７８】このように、データ出力・デコード処理Ｓ
６１３は、ハードウェアモデルの処理とはことなり、前
記演算によってキー入力ＧＵＩ１８１のキーマトリクス
モデルへ供給する端子出力レベルを求めるので、数μｓ
の短時間で仮想モデルシミュレーション結果を得ること
ができる。
【０２７９】ステップＳ４２０（ハードウェアモデルデ
ータ更新起動）で、仮想モデル７１は、各テーブルＶ４
０４、または各レジスタＶ４０８，Ｖ４１０の内容を、
データ更新Ｉ／Ｆモデル９（図１３）に渡す。データ更
新Ｉ／Ｆモデル９は、ステップＳ４２３（図１７）のデ
ータ更新を起動し、ハードウェアモデル２１内の仮想モ
デルに対応する各テーブルＨ３０４、または各レジスタ
Ｈ３１０，Ｈ３１３の内容を更新する。
【０２８０】以上の仮想モデルシミュレーションＳ４０
２の処理が終了すると、マイコンシミュレータ１−１
は、図１７の処理に戻り、ステップＳ４０２を終了し
て、更に図９のサブルーチン呼び出し元Ｓ１０３または
Ｓ１０８へ戻る。
【０２８１】図１９は、図１７のうち１点鎖線で示され
た部分、即ち、ハードウェアシミュレーションＳ４０９
と仮想モデルデータ更新Ｓ４２４，Ｓ４２５の詳細フロ
ーチャートを示す。
【０２８２】まず、ハードウェアモデル２１は、システ
ムＩ／Ｆモデル８から端子信号を受け取ると、Ｓ８０１
の処理に移る。
【０２８３】ステップＳ８０１（ＭＥＭ＝０？）で、ハ
ードウェアモデル２１（図１３）は、端子信号ＭＥＭを
確認して、プログラムメモリモデルＨ３０１またはデー
タメモリモデルＨ３０３の呼び出しか否かを判断する。
端子信号ＭＥＭが「０」であれば、ハードウェアモデル
２１は、「Ｙ」へ進み、ステップＳ８０２の処理に移
り、「１」であれば、「Ｎ」へ進み、ステップＳ８０４
の処理に移る。
【０２８４】ステップＳ８０２（Ｉ／Ｏ＝０？）で、ハ
ードウェアモデル２１（図１３）は、端子信号Ｉ／Ｏを
確認して、メモリを除く周辺回路Ｈ３０９，Ｈ３１１
（図１４）の呼び出しか否かを判断する。端子信号Ｉ／
Ｏが「０」であれば、ハードウェアモデル２１は、
「Ｙ」へ進み、ステップＳ８０７の処理に移り、「１」
であれば、「Ｎ」へ進み、ステップＳ８０９の処理に移
る。
【０２８５】メモリ関連の処理である場合、ステップＳ
８０２の処理に移る。
【０２８６】ステップＳ８０２（０≦ＡＤＲＳ＜２００
０？）で、ハードウェアモデル２１（図１３）は、端子
信号ＡＤＲＳを確認して、アドレス信号が００００Ｈ番
地以上で２０００Ｈ番地未満かを判断する。端子信号Ａ
ＤＲＳが前記範囲内であれば、ハードウェアモデル２１
は、プログラムメモリモデルＨ３０１（図１４）の読込
処理であると判断して「Ｙ」へ進み、ステップＳ８１０
の処理に移り、範囲外であれば、「Ｎ」へ進み、ステッ
プＳ８０３の処理に移る。
【０２８７】ステップＳ８０３（ＡＤＲＳ≧２０００
？）で、ハードウェアモデル２１（図１３）は、端子信
号ＡＤＲＳを確認して、アドレス信号が２０００Ｈ番地
以上かを判断する。端子信号ＡＤＲＳが前記範囲内であ
れば、ハードウェアモデル２１は、データメモリモデル
Ｈ３０３（図１４）の読み書き処理であると判断して
「Ｙ」へ進み、ステップＳ８１１の処理に移り、範囲外
であれば、「Ｎ」へ進み、ステップＳ８０９の処理に移
る。
【０２８８】メモリ以外の周辺回路関連の処理である場
合、ステップＳ８０７の処理に移る。
【０２８９】ステップＳ８０７（ＩＰＴ？）で、ハード
ウェアモデル２１（図１３）は、端子信号ＡＤＲＳを確
認して、アドレス信号がＰＯＲＴＡ番地か否かを判断す
る。端子信号ＡＤＲＳがＰＯＲＴＡ番地であれば、ハー
ドウェアモデル２１は、入力ポートモデルＨ３０９（図
１４）の読み込み処理であると判断して「Ｙ」へ進み、
ステップＳ８１４の処理に移り、ＰＯＲＴＡ以外であれ
ば、「Ｎ」へ進み、ステップＳ８０８の処理に移る。
【０２９０】ステップＳ８０８（ＯＰＴ？）で、ハード
ウェアモデル２１（図１３）は、端子信号ＡＤＲＳを確
認して、アドレス信号がＰＯＲＴＢ番地か否かを判断す
る。端子信号ＡＤＲＳがＰＯＲＴＢ番地であれば、ハー
ドウェアモデル２１は、出力ポートモデルＨ３０９（図
１４）の書き込み処理であると判断して「Ｙ」へ進み、
ステップＳ８１５の処理に移り、ＰＯＲＴＢ以外であれ
ば、「Ｎ」へ進み、ステップＳ８０９の処理に移る。
【０２９１】ステップＳ８０１〜Ｓ８０４、Ｓ８０７，
Ｓ８０８で何れも「Ｎ」であった場合、ステップＳ８０
９（エラー処理）で、ハードウェアモデル２１（図１
３）は、該当処理が存在しない旨を表示装置（図２）に
表示するとともに、システムＩ／Ｆモデル８にエラー信
号「ＥＲＲ」を渡して、処理を終了する。
【０２９２】一方、ステップＳ８１０（プログラム読込
処理）で、プログラムメモリモデルＨ３０１は、ＨＰＭ
テーブルＨ３０２（図１４）を参照して、アドレス端子
信号ＡＤＲＳに対応する命令コードを読み出し、命令コ
ードをシステムＩ／Ｆモデル８に返す。ここで、プログ
ラムメモリモデルＨ３０１は、接続情報に基づき入力さ
れた端子信号を各接続点に伝搬させ、出力端子の信号レ
ベル（命令コード）を演算処理して求める。このため、
回路規模が大きいほど、演算結果が出るのに時間がかか
る。
【０２９３】プログラムメモリモデルＨ３０１内のＨＰ
ＭテーブルＨ３０２は、シミュレーションの最中に内容
が書き変わることがないので、仮想モデル７１のデータ
更新をする必要はなく、Ｓ８１０の処理が終了すると、
図１７のステップＳ４０９に戻り、Ｓ４１１の処理に移
る。
【０２９４】ステップＳ８１１（データメモリ読み書き
処理）で、データメモリモデルＨ３０３は、システムＩ
／Ｆモデル８との間で授受する記憶データをＨＤＭテー
ブルＨ３０４（図１４）に読み書きする。書き込みの場
合、データメモリモデルＨ３０３は、アドレス端子信号
ＡＤＲＳ番地とこれに対応する記憶データＤＡＴＡをシ
ステムＩ／Ｆモデル８から受け取り、ＨＤＭテーブルＨ
３０４内の所定の領域に記憶する。読み出しの場合、デ
ータメモリモデルＨ３０３は、アドレス端子信号ＡＤＲ
Ｓ番地をシステムＩ／Ｆモデル８から受け取り、ＨＤＭ
テーブルＨ３０４内の所定の領域から記憶データＤＡＴ
Ａを読み出して、システムＩ／Ｆモデル８に返す。ここ
で、データメモリモデルＨ３０３は、接続情報に基づき
入力された端子信号を各接続点に伝搬させ、出力端子の
信号レベル（記憶データ）を演算処理して求める。本処
理終了後は、ステップＳ４２４に移る。
【０２９５】ステップＳ８１５（データ出力・デコード
処理）で、出力ポートモデルＨ３１１（図１４）は、シ
ステムＩ／Ｆモデル８から、アドレス信号ＰＯＲＴＢ、
データＤＡＴＡなどを受け取り、接続情報に基づいて、
ポート出力信号を求める。デコードモデルＨ３１２（図
１４）は、ポート出力信号を入力信号として、接続情報
に基づいて、デコード出力信号を求める。このデコード
出力信号は、ＨＫＤ出力レジスタＨ３１３に保存される
とともに、キー入力ＧＵＩ１８１と、データ更新Ｉ／Ｆ
モデル９に供給される。この結果、仮想モデル７１内の
ＶＫＤレジスタＶ４１０（図１５）の内容もＨＫＤ出力
レジスタＨ３１３の内容と等価になる。本処理終了後
は、ステップＳ４２４に移る。
【０２９６】ステップＳ８１４（ポート入力処理）で、
入力ポートモデルＨ３０９（図１４）は、キー入力ＧＵ
Ｉ１８１からキーマトリクスの出力に相当する信号を受
け取り、ＨＩＰレジスタＨ３１０（図１４）に保存する
とともに、データ更新Ｉ／Ｆモデル９に供給する。この
結果、仮想モデル７１内のＶＩＰレジスタＶ４０８（図
１５）の内容もＨＩＰ入力レジスタＨ３１０の内容と等
価になる。
【０２９７】また、ＨＩＰレジスタＨ３１０の内容は、
ＣＰＵモデル４の読み出し命令によって、システムＩ／
Ｆモデル８を介してＣＰＵモデル４に返される。この処
理も、上述と同様、接続情報に基づいて行われる。本処
理終了後は、ステップＳ４２４に移る。
【０２９８】ステップＳ４２４（仮想モデル書替？）
で、データ更新Ｉ／Ｆモデル９は、機能関数選択テーブ
ル３１（図１３、図１６）を参照して、ハードウェアシ
ミュレーションＳ４０９の結果を仮想モデル７１に反映
するか否かを判断する。本実施例では、機能関数ＩＯＷ
Ｒ（ＰＯＲＴＢ，Ｄ＊，Ｉ／Ｏ，ＷＲ）だけが仮想モデ
ルシミュレーションＳ４０２を実行し、データ更新対象
であるので、ステップＳ８１５の処理を実行した場合だ
け「Ｙ」に進み、ステップＳ４２５の処理に移る。ステ
ップＳ８１１，Ｓ８１４の処理を実行した場合は「Ｎ」
に進み、ハードウェアモデルシミュレーションを終了す
る。
【０２９９】ステップＳ４２５（仮想モデルデータ更新
起動）で、ハードウェアモデル２１は、更新すべきデー
タをデータ更新Ｉ／Ｆモデル９に供給し、これを仮想モ
デル７１（図１３）に渡す。仮想モデル７１は、データ
更新Ｓ４２１（図１７）を起動して、所定のテーブルや
レジスタの内容を更新する。
【０３００】以上の処理が終了すると、図１７のステッ
プＳ４０９，Ｓ４２４，Ｓ４２５の処理を終了し、ステ
ップ４１１の処理に移る。
【０３０１】図２０は、ハードウェアモデルデータ更新
Ｓ４２３（図１７）の詳細フローチャートを示す。
【０３０２】仮想モデルシミュレーションＳ４０２（図
１７）を実行した結果、ハードウェアモデルデータ更新
起動Ｓ４２０（図１８）が処理されると、仮想モデル７
１は、更新すべきデータと、更新先の情報をデータ更新
Ｉ／Ｆモデル９に供給し、図２０の開始に移る。
【０３０３】ステップＳ５０１（仮想→ハード・コード
変換）で、データ更新Ｉ／Ｆモデル９は、受領した更新
データをハードウェアモデルシミュレータ２−１（図１
３）内のコード体系に変換する。例えば、仮想データメ
モリモデルＶ４０３内のＶＤＭテーブルＶ４０４（図１
５）が書き替えられた場合、シンボルＤＭＥｍ，と更新
データＤＡＴＡを「Ｃ＿ＨＤＭＥ、ＤＡＴＡ」に変換す
る。また、ＨＫＤ出力レジスタＨ３１３（図１４）が書
き替えられた場合、デコード出力信号「Ｄ３，Ｄ２，Ｄ
１，Ｄ０」を「Ｃ＿ＨＫＤＣ、Ｄ３，Ｄ２，Ｄ１，Ｄ
０」に変換する。
【０３０４】仮想モデルシミュレータ７１とハードウェ
アモデルシミュレータ２−１とでコード体系が同じ場合
には、本ステップを省略してもよい。処理終了後、ステ
ップＳ５０３に移る。
【０３０５】ステップＳ５０３（Ｃ＿ＨＤＭＥ？）で、
データ更新Ｉ／Ｆモデル９（図１３）は、受領したコー
ドが「Ｃ＿ＨＤＭＥ」であるか否かを判断する。「Ｃ＿
ＨＤＭＥ」であれば「Ｙ」に進み、ステップＳ５０９の
処理に移る。「Ｃ＿ＨＤＭＥ」でなければ「Ｎ」に進
み、ステップＳ５０７の処理に移る。
【０３０６】ステップＳ５０７（Ｃ＿ＨＫＤＣ？）で、
データ更新Ｉ／Ｆモデル９は、受領したコードが「Ｃ＿
ＨＫＤＣ」であるか否かを判断する。「Ｃ＿ＨＫＤＣ」
であれば「Ｙ」に進み、ステップＳ５１３の処理に移
る。「Ｃ＿ＨＫＤＣ」でなければ「Ｎ」に進み、ステッ
プＳ５１４の処理に移る。
【０３０７】ステップＳ５１４（エラー処理）で、デー
タ更新Ｉ／Ｆモデル９は、受領したコードがいずれにも
該当しない場合には、表示装置（図２）にエラー発生の
表示を行い、処理を終了する。
【０３０８】ステップＳ５０９で、データ更新Ｉ／Ｆモ
デル９は、コード「Ｃ＿ＨＤＭＥ、ＤＡＴＡ」を受領す
ると、データメモリモデルＨ３０３内のＨＤＭテーブル
Ｈ３０４（図１４）を書き替え、処理を終了する。
【０３０９】ステップＳ５１３で、データ更新Ｉ／Ｆモ
デル９は、コード「Ｃ＿ＨＫＤＣ、Ｄ３，Ｄ２，Ｄ１，
Ｄ０」を受領すると、出力ポート・デコーダモデルＨ３
１１、Ｈ３１２内のＨＫＤテーブルＨ３１３（図１４）
を書き替え、処理を終了する。
【０３１０】以上の処理が終了すると、図１７のステッ
プＳ４２０を終了し、図９のステップＳ１０３またはＳ
１０８に戻る。
【０３１１】このようにして、仮想モデルシミュレーシ
ョンＳ４０２の結果がハードウェアモデル２１のテーブ
ルやレジスタに反映される。なお、仮想モデル７１を使
用するサブモデルで、データ更新が必要になるものは、
図２０に示すデータ更新Ｓ４２３の処理に予め登録して
おく必要がある。また、本実施例のように、仮想モデル
を使わないデータ更新処理、例えばＳ５０９を余分に登
録しておくこともできる。この結果、ハードウェアモデ
ルデータ更新処理Ｓ４２３の内容を書き替えることな
く、機能関数選択テーブル３１（図１３）の内容を書き
替えるだけで、データメモリモデルを仮想モデルシミュ
レーションに切り替えた場合にも即応できるようにな
る。
【０３１２】図２１は、仮想モデルデータ更新Ｓ４２１
（図１７）の詳細フローチャートを示す。
【０３１３】ハードウェアモデルシミュレーションＳ４
０９（図１７）を実行した結果、仮想モデルデータ更新
起動Ｓ４２５（図１９）が処理されると、ハードウェア
モデル２１（図１３）は、更新すべきデータと、更新先
の情報をデータ更新Ｉ／Ｆモデル９に供給し、図２１の
開始に移る。
【０３１４】ステップＳ７０１（ハード→仮想・コード
変換）で、データ更新Ｉ／Ｆモデル９は、受領した更新
データを仮想モデルシミュレータ７１（図１３）内のコ
ード体系に変換する。例えば、データメモリモデルＨ３
０３内のＨＤＭテーブルＨ３０４（図１４）が書き替え
られた場合、アドレス信号ＡＤＲＳと更新データＤＡＴ
Ａをシンボル「Ｃ＿ＤＭＥｍ」と「ＤＡＴＡ」に変換す
る。また、ＶＫＤ出力レジスタＶ４１０（図１５）が書
き替えられた場合、デコード出力信号「Ｄ３，Ｄ２，Ｄ
１，Ｄ０」を「Ｃ＿ＫＤＣ、Ｄ３，Ｄ２，Ｄ１，Ｄ０」
に変換する。
【０３１５】仮想モデルシミュレータ７１とハードウェ
アモデルシミュレータ２−１とでコード体系が同じ場合
には、本ステップを省略してもよい。処理終了後、ステ
ップＳ７０３に移る。
【０３１６】ステップＳ７０３（Ｃ＿ＤＭＥ？）で、デ
ータ更新Ｉ／Ｆモデル９（図１３）は、受領したコード
が「Ｃ＿ＤＭＥ」であるか否かを判断する。「Ｃ＿ＤＭ
Ｅ」であれば「Ｙ」に進み、ステップＳ７１０の処理に
移る。「Ｃ＿ＤＭＥ」でなければ「Ｎ」に進み、ステッ
プＳ７０７の処理に移る。
【０３１７】ステップＳ７０７（Ｃ＿ＫＤＣ？）で、デ
ータ更新Ｉ／Ｆモデル９は、受領したコードが「Ｃ＿Ｋ
ＤＣ」であるか否かを判断する。「Ｃ＿ＫＤＣ」であれ
ば「Ｙ」に進み、ステップＳ７１４の処理に移る。「Ｃ
＿ＫＤＣ」でなければ「Ｎ」に進み、ステップＳ７０８
の処理に移る。
【０３１８】ステップＳ７０８（エラー処理）で、デー
タ更新Ｉ／Ｆモデル９は、受領したコードがいずれにも
該当しない場合には、表示装置（図２）にエラー発生の
表示を行い、処理を終了する。
【０３１９】ステップＳ７１０（ＶＤＭテーブル書き替
え処理）で、データ更新Ｉ／Ｆモデル９は、コード「Ｃ
＿ＤＭＥ、ＤＡＴＡ」を受領すると、仮想データメモリ
モデルＶ４０３内のＶＤＭテーブルＶ４０４（図１５）
を書き替え、処理を終了する。
【０３２０】ステップＳ７１４で、データ更新Ｉ／Ｆモ
デル９は、コード「Ｃ＿ＫＤＣ、Ｄ３，Ｄ２，Ｄ１，Ｄ
０」を受領すると、仮想キーデコーダモデルＶ４０９内
のＶＫＤテーブルＶ４１０（図１５）を書き替え、処理
を終了する。
【０３２１】以上の処理が終了すると、図１７のステッ
プＳ４２５を終了し、ステップＳ４１１に移る。このよ
うにして、ハードウェアモデルシミュレーションＳ４０
９の結果が仮想モデル７１のテーブルやレジスタに反映
される。なお、ハードウェアモデル２１を使用するサブ
モデルで、データ更新が必要になるものは、図２１に示
すデータ更新Ｓ４２１の処理に予め登録しておく必要が
ある。また、本実施例のように、仮想モデルを使わない
データ更新処理、例えばＳ７１０を余分に登録しておく
こともできる。この結果、仮想モデルデータ更新処理Ｓ
４２１の内容を書き替えることなく、機能関数選択テー
ブル３１（図１３）の内容を書き替えるだけで、仮想デ
ータメモリモデルをハードウェアモデルシミュレーショ
ンに切り替えた場合にも即応できるようになる。
【０３２２】［ターゲットプログラム例による動作の説
明］図５および図８に示したプログラム例により、図１
７〜図２１のフローチャートを使用してその動作につい
て説明する。第２実施例の特徴部分のみの説明に止めて
第１実施例との重複を避けるため、図８のターゲットプ
ログラム・リストの第１行と第２行について説明するこ
ととする。
【０３２３】第２実施例においても、図９に示したＣＰ
Ｕモデル４による処理フローはそのまま適用できる。
【０３２４】さて、先のプログラム例の第１行は、Ｉ／
ＯポートＢモデル１４がデコーダモデル１５に、（ＰＢ
１，ＰＢ０）＝（０，１）を出力し、デコーダモデル１
５はキーマトリクスモデル１３に（Ｄ３，Ｄ２，Ｄ１，
Ｄ０）＝（０，０，１，０）を出力するというものであ
ったが、第２実施例では、これを仮想モデルシミュレー
ションで行い、その結果をハードウェアモデル２１に反
映させる。また、先のプログラムの第２行は、キーマト
リクスモデル１３の状態（ＰＡ３，ＰＡ２，ＰＡ１，Ｐ
Ａ０）＝（０，１，０，０）をＩ／ＯポートＡモデル１
２に取り込むというものであったが、これをハードウェ
アシミュレーションにより行う。以下、各行ごとに詳細
に説明する。
【０３２５】《ＲＯＭアドレス１００１Ｈの処理》図９
のステップＳ１０１で、ＣＰＵモデル４は、プログラム
カウンタＰＣの値「１００１Ｈ」を取得する。
【０３２６】ステップＳ１０２で、ＣＰＵモデル４は、
機能関数ＦＥＴＣＨ（１００１Ｈ）を生成し、機能関数
Ｉ／Ｆモデル５に渡す。
【０３２７】ステップＳ１０３で、周辺回路処理サブル
ーチンが呼び出される。
【０３２８】図１７のステップＳ４０１で、機能関数Ｉ
／Ｆモデル５（図１３）は、機能関数選択テーブル３１
（図１６）に関数が登録されていて、且つその引数の条
件を満たしているか、チェックを行う（図１７）。ＦＥ
ＴＣＨ関数は登録されていて、アドレスの条件を満たし
ているので「Ｙ」に進み、機能関数を仮想モデル７１に
渡す。
【０３２９】ステップＳ４０２で、仮想モデルシミュレ
ーションＳ４０２を実行する。詳細フローチャートを図
１８に示す。
【０３３０】図１８のＳ６０１で、仮想モデル７１は、
機能関数Ｉ／Ｆモデル５から受領した機能関数ＦＥＴＣ
Ｈ（１００１Ｈ）を、仮想関数変換テーブル（図７相
当）により、仮想関数「ＭＥＭ１００１」に変換する。
【０３３１】ステップＳ６０２で、仮想モデル７１は、
仮想関数「ＭＥＭ１００１」がメモリを読み出すための
関数（ＭＥＭ関数）か判断する。今の場合、ＭＥＭ関数
なので「Ｙ」へ進む。
【０３３２】Ｓ６０３で、仮想モデル７１は、仮想プロ
グラムメモリモデルＶ４０１内のＶＰＭテーブルＶ４０
２（図１５）を参照し、ラベル「ＭＥＭ１００１」に対
応する戻り値「Ａ２０１」（図５）を取得し、機能関数
Ｉ／Ｆモデル５にこれを返す。なお、この場合は、仮想
モデル７に書き込むわけではないため、ハードウェアデ
ータ更新起動（Ｓ４２０）はバイパスされる。
【０３３３】以上で、仮想モデルシミュレーションＳ４
０２が終了し、図９に戻る。
【０３３４】図９のステップＳ１０４で、機能関数Ｉ／
Ｆモデル５はＣＰＵモデル４に戻り値「Ａ２０１」を渡
す。ＣＰＵモデル４は、戻り値「Ａ２０１」を読み込
み、命令レジスタ（不図示）に格納する。
【０３３５】ステップＳ１０５で、ＣＰＵモデル４は、
戻り値「Ａ２０１」を解析し、「ＭＯＶ ＰＯＲＴＢ，
＃０１Ｈ」であると解読する。
【０３３６】ステップＳ１０６で、ＣＰＵモデル４は、
解読した命令が周辺回路の読み書きに関するものかを判
断し、「Ｙ」に進む。
【０３３７】ステップＳ１０７で、ＣＰＵモデル４は、
解読した命令に対応する機能関数ＩＯＷＲ（ＰＯＲＴ
Ｂ，＃０１Ｈ、Ｉ／Ｏ、ＷＲ）を生成し、機能関数Ｉ／
Ｆモデル５に渡す。
【０３３８】ステップＳ１０８で、周辺回路処理サブル
ーチン呼出す。
【０３３９】図１７のステップＳ４０１で、機能関数Ｉ
／Ｆモデル５は、仮想モデル７１を呼び出すかどうかの
判断を行う。ＩＯＷＲ関数は、図１６の機能関数選択テ
ーブル３１に登録されていて、且つその引数の条件を満
たしているので「Ｙ」に進むとともに、機能関数ＩＯＷ
Ｒ（ＰＯＲＴＢ，＃０１Ｈ）を仮想モデル７１に渡す。
【０３４０】ステップＳ４０２で、仮想モデルシミュレ
ーションＳ４０２を実行する。
【０３４１】図１８のＳ６０１で、仮想モデル７１５
は、仮想関数変換テーブル（図７相当）により、機能関
数ＩＯＷＲ（ＰＯＲＴＢ，＃０１Ｈ）を仮想関数ＫＤＣ
０１に変換する。
【０３４２】ステップＳ６０２で、「Ｎ」へ進む。
【０３４３】ステップＳ６０４で、「Ｎ」へ進む。
【０３４４】ステップＳ６１０で、「Ｎ」へ進む。
【０３４５】ステップＳ６１２で、「Ｙ」へ進む。
【０３４６】ステップＳ６１３で、仮想モデル７１の仮
想キーデコーダモデルＶ４０９（図１５）でポート出力
およびデコーダ処理を論理演算により行い、その結果を
ＶＫＤ出力レジスタＶ４１０に保存する。具体的には、
第１実施例と同様に、デコーダ出力（Ｄ３，Ｄ２，Ｄ
１，Ｄ０）＝（０，０，１，０）となる。これをキー入
力ＧＵＩ１８１に出力し、キーマトリクスモデル１３の
右から２本目の出力を「１」にする。
【０３４７】ステップＳ４２０で、この場合は、仮想モ
デル７１への書き込みを行ったので、ハードウェアモデ
ルデータ更新Ｓ４２３を起動する。
【０３４８】図２０のステップＳ５０１で、データ更新
Ｉ／Ｆモデル９は、ＶＫＤ出力レジスタＶ４１０から読
み出した仮想コードＫＤＣ（００１０）をハードウェア
コード「Ｃ＿ＨＫＤＣ（００１０）」に変換する。
【０３４９】ステップＳ５０３で、「Ｎ」へ進む。
【０３５０】ステップＳ５０７で、「Ｙ」へ進む。
【０３５１】ステップＳ５１３で、データ更新Ｉ／Ｆモ
デル９は、ハードウェアモデル２１のＨＫＤ出力レジス
タＨ３１３（図１４）のデータを更新する。この結果、
ハードウェアモデル２１のデコーダモデル１５の出力
（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，１，０）とな
り、仮想モデル７１側と整合することとなる。
【０３５２】以上で、図２０の処理を終了し、更に図１
８の処理を終了し、図９に戻る。
【０３５３】図９のステップＳ１０９で、ＣＰＵモデル
４は、機能関数Ｉ／Ｆモデル５からシミュレーション完
了信号「ＤＯＮＥ」を受領する。
【０３５４】ステップＳ１１０で、ＣＰＵモデルシミュ
レータ４は、「Ｎ」へ進み、ステップＳ１０１へ戻る。
【０３５５】以上で、プログラムの第１行目のシミュレ
ーションが終了する。
【０３５６】《ＲＯＭアドレス１００２Ｈの処理》図９
のステップＳ１０１〜Ｓ１０６で、ＰＣの値「１００２
Ｈ」取得から、「ＭＯＶ Ａ，ＰＯＲＴＡ」との命令解
読までは、第１行目と同様の手順のため説明は省略す
る。
【０３５７】ステップＳ１０７で、ＣＰＵモデル４は、
解読した命令に対応する機能関数ＩＯＲＤ（ＰＯＲＴ
Ａ，Ｉ／Ｏ，ＲＤ）を生成し、機能関数Ｉ／Ｆモデル５
に渡す。
【０３５８】ステップＳ１０８で、周辺回路処理サブル
ーチンを呼出す。
【０３５９】図１７のステップＳ４０１で、この機能関
数ＩＯＲＤ（ＰＯＲＴＡ，Ｉ／Ｏ，ＲＤ）は図１６の機
能関数選択テーブル３１に登録されていないので「Ｎ」
へ進む。
【０３６０】ステップＳ４０３（バスＩ／Ｆモデルシミ
ュレーション）で、バスＩ／Ｆモデル６（図１３）は、
機能関数ＩＯＲＤ（ＰＯＲＴＡ，Ｉ／Ｏ，ＲＤ）を端子
信号「ＡＤＲＳ，／ＣＳ，／ＲＤ」などに変換する。
【０３６１】ステップＳ４１０（シミュレータ間Ｉ／Ｆ
処理）で、バスＩ／Ｆモデル６（図１３）は、端子信号
名をハードウェアシミュレータ２−１対応に変換した
り、データ授受のタイミングを調整する。
【０３６２】ステップＳ４１１（システムＩ／Ｆモデル
シミュレーション）で、システムＩ／Ｆモデル８は、端
子信号（図１２）を受け取る。端子信号の授受動作は第
１実施例と同様であるからその説明は省略する。
【０３６３】ステップＳ４０９で、ハードウェアシミュ
レーションを実行する。
【０３６４】以下、ハードウェアシミュレーションＳ４
０９の詳細を説明する。
【０３６５】図１９のステップＳ８０１で、ハードウェ
アモデル２１（図１３）は、端子信号ＭＥＭが「０」
か、すなわちメモリの読み書きサイクルかを判断し、
「Ｎ」へ進む。
【０３６６】ステップＳ８０４で、ハードウェアモデル
２１は、端子信号Ｉ／Ｏが「０」か、すなわちメモリ以
外の周辺回路の読み書きサイクルか判断し、「Ｙ」へ進
む。
【０３６７】ステップＳ８０７で、アドレス信号ＡＤＲ
Ｓが「ＰＯＲＴＡ」か判断し、「Ｙ」へ進む。
【０３６８】ステップＳ８１４（ポート入力処理）で、
入力ポートモデルＨ３０９は、接続情報に基づき各接続
点のレベルを演算によって求める。いま、キー入力ＧＵ
Ｉ１８１のキーマトリクスの右から２番目で上から３番
目のスイッチが押下されているとすると、デコーダ出力
Ｄ１は「１」であるので、入力ポートＡモデル１２の入
力ＰＡ２も「１」となる。従って、入力ポートＡに（Ｐ
Ａ３，ＰＡ２，ＰＡ１，ＰＡ０）＝（０，１，０，０）
を得る。入力ポートモデルＨ３０９（図１４）のデータ
は、ＨＩＰ入力レジスタ３１０に記憶される。
【０３６９】ステップＳ４２４（仮想モデル書替？）
で、ハードウェアシミュレーションＳ４０９の結果を仮
想モデルに反映するか判断する。ＰＯＲＴＡ（ ）は、
図１６の機能関数選択テーブル３１にないので、「Ｎ」
へ進む。
【０３７０】以上で、図１９の処理を終了し、図１７の
処理に戻る。
【０３７１】図１７のステップＳ４１１（システムＩ／
Ｆモデルシミュレーション）で、システムＩ／Ｆモデル
８は、ＨＩＰ入力レジスタ３１０からシミュレーション
結果を読み出して、端子信号出力（０，１，０，０）即
ち「＃０４Ｈ」を、ステップＳ４１０（シミュレータ間
Ｉ／Ｆ処理）を介してバスＩ／Ｆモデル６に渡す。
【０３７２】ステップＳ４０３で、バスＩ／Ｆモデル６
は、「＃０４Ｈ」を受領し、機能関数Ｉ／Ｆモデル５に
渡し、更にＣＰＵモデル４に渡す。
【０３７３】図９のステップＳ１０９で、ＣＰＵモデル
４は、機能関数Ｉ／Ｆモデル５より受領した「＃０４
Ｈ」をレジスタＡに格納する。
【０３７４】このように、第２実施例によれば、第１実
施例と同様、仮想モデルを使用することで、ハードウェ
アモデルシミュレーションに要する時間を大幅に短縮で
きるとともに、１つの周辺回路のシミュレーション結果
が、他の周辺回路のシミュレーション結果に影響を及ぼ
す場合であっても、仮想モデルのシミュレーション結果
をハードウェアモデルに反映したり、ハードウェアモデ
ルのシミュレーション結果を仮想モデルに反映させるこ
とで、シミュレーション結果に誤検証を生ずることな
く、正確なシミュレーションができるようになる。
【０３７５】また、第１実施例のように、仮想モデルを
使用できる条件として、１つの周辺回路のシミュレーシ
ョン結果が、他の周辺回路のシミュレーション結果に影
響を及ぼさないという制約がなくなるので、仮想モデル
として登録できるサブモデルの種類を第１実施例に比べ
て増やすことができる。
【０３７６】また、ハードウェアシミュレータを使用す
る対象を、仮想関数選択テーブルの内容を書き替えるだ
けで、簡単に選択することができる。この結果、問題の
残ったハードウェアモデルだけを集中して検証すること
ができるようになり、短期間でターゲットプログラムや
周辺回路の問題を解決することができる。例えば、キー
入力モデルのいずれかに異常があるが、出力ポート側は
正常に動作していることが確かめられれば、出力ポート
側を仮想モデルに登録することで、デコード出力までの
シミュレーション時間を短縮し、入力ポート側を重点的
に検証することができる。
【０３７７】［第３実施例］第１実施例および第２実施
例では、ハードウェアシミュレーションはマイコンシミ
ュレータからの周辺回路処理ルーチンとして位置付けさ
れ、ＩＯＲＤ，ＩＯＷＲ等入出力に関する機能関数によ
り呼出されていた。しかしながら、例えば通信回線から
のデータ受信等外部要因による事象を受け入れる電子機
器もあり得る。第３実施例は、このような電子機器に対
して有効なシステムシミュレーションを実行できるシス
テムシミュレータおよびシステムシミュレーション方法
を提供するものである。すなわち、ハードウェアモデル
の外部端子を監視し、状況変化をキャッチするとハード
ウェアシミュレーションを起動する。このときのハード
ウェアシミュレーションは周辺回路処理サブルーチンに
おけるハードウェアシミュレーションに対する割り込み
として優先的に扱われる。ハードウェアシミュレーショ
ンの結果は、必要に応じて仮想モデルの更新に反映さ
れ、以後仮想モデルシミュレーションによって代替でき
るような構成とすることにより、システムシミュレーシ
ョンの高速化を図るのである。
【０３７８】図２２は、本発明のシステムシミュレータ
の第３実施例の機能ブロック図である。図２２と図１３
を対比すれば、第３実施例は第２実施例におけるハード
ウェアシミュレータ２−１に割込Ｉ／Ｆモデル２４とバ
ス要求Ｉ／Ｆモデル２５とを付加した点が異なっている
のがわかる。また、シミュレーション装置のＳＩＯ端子
２３およびシリアル入出力Ｉ／ＦモデルＳ＿ＳＩＯ（図
２）を顕示した。割込Ｉ／Ｆモデル２４とバス要求Ｉ／
Ｆモデル２５はＣＰＵモデル４２と接続されてシミュレ
ータ間Ｉ／Ｆモデルを構成するが、それらの接続端子信
号はターゲットプログラムに基づく信号変化とは無関係
に変化するため、バスＩ／Ｆモデル６およびシステムＩ
／Ｆモデル８とは別個に設けたものである。
【０３７９】割込Ｉ／Ｆモデル２４は、ハードウェアモ
デル２２からの割込み要求信号をＣＰＵモデル４２に伝
えたり、ＣＰＵモデル４２からハードウェアモデル２２
側に割込み許可信号を伝えたりする。
【０３８０】バス要求Ｉ／Ｆモデル２５は、ハードウェ
アモデル２２からのバス開放要求信号をＣＰＵモデル４
２に伝えたり、ＣＰＵモデル４２からハードウェアモデ
ル２２側にバス使用許可信号を伝える。
【０３８１】シリアル入出力Ｉ／ＦモデルＳ＿ＳＩＯ
は、ＳＩＯ端子２３から入力される信号を復調して仮想
モデル７２あるいは所定の記憶領域Ｓ＿ＲＡＭ（図２）
に渡し、また仮想モデル７２あるいは所定の記憶領域Ｓ
＿ＲＡＭから入力される信号を変調してＳＩＯ端子２３
に出力する。
【０３８２】第３実施例においても、図２に示したシミ
ュレーション装置のブロック図およびその説明は第１実
施例および第２実施例と同様に適用できる。さらに、こ
れまでの実施例では使用されることがなかった割込制御
装置Ｓ＿ＩＮＴ，ＤＭＡ装置Ｓ＿ＤＭＡおよびシリアル
入出力Ｉ／ＦモデルＳ＿ＳＩＯが有用になる。
【０３８３】図２３は第３実施例におけるハードウェア
モデル２２の構成図であり、図１４に示した第２実施例
におけるハードウェアモデル２１に対して、ＨＤＡ設定
レジスタＨ３０６付きＤＭＡモデルＨ３０５、およびＨ
ＳＩ設定レジスタＨ３０８付きＳＩＯモデルＨ３０７が
付加されている。ＤＭＡモデルＨ３０５，ＳＩＯモデル
Ｈ３０７は、システムＩ／Ｆモデル８と接続されるとと
もに、それぞれバス要求Ｉ／Ｆモデル２５，割込Ｉ／Ｆ
モデル２４と接続される。また、ＨＤＡ設定レジスタＨ
３０６，ＨＳＩ設定レジスタＨ３０８は、データ更新Ｉ
／Ｆモデル９と接続され、それぞれＤＭＡモデルＨ３０
５，ＳＩＯモデルＨ３０７の更新のために使用されると
ともに、仮想モデル７２の更新のために出力される。
【０３８４】ＳＩＯモデルＨ３０７は、ＳＩＯ端子２３
と接続され、ＳＩＯ端子２３は図示しない通信端末と接
続され、通信データを授受する。ＳＩＯモデルＨ３０７
は、通信端末から１バイト分のデータを受信すると、割
込み要求信号を割込みＩ／Ｆモデル２４を介してＣＰＵ
モデル４２に出力する。さらに、受信データをデータメ
モリモデルＨ３０３にＤＭＡ転送するため、ＤＭＡモデ
ルＨ３０５にデータ転送要求信号ＤＲＱを出力する。Ｄ
ＭＡモデルＨ３０５にデータ転送要求信号ＤＲＱが受け
付けられると、ＳＩＯモデルＨ３０７は、１バイトの受
信データをＤＭＡモデルＨ３０５に出力する。これらの
処理はいずれも、入力端子に所定の端子信号を与え、接
続情報に基づき各接続点および出力端子の信号レベルを
演算により求めることにより行われる。
【０３８５】ＨＳＩ設定レジスタＨ３０８には、ＣＰＵ
モデル４２のストア命令により通信速度やパリティなど
のパラメータを設定することができる。
【０３８６】ＤＭＡモデルＨ３０５は、ＣＰＵモデル４
２を介さずにデータ転送を可能にするもので、データメ
モリモデルＨ３０３の所定の領域の記憶内容を他の領域
に転送したり、ＳＩＯモデルＨ３０７との間でデータ転
送を行う。本実施例では、ＳＩＯモデルＨ３０７で受信
したデータをデータメモリモデルＨ３０３に転送する場
合を例に説明する。
【０３８７】ＤＭＡモデルＨ３０５は、ＳＩＯモデルＨ
３０７からデータ転送要求信号ＤＲＱを受け付けると、
ＣＰＵモデル４２にバス開放要求信号をバス要求Ｉ／Ｆ
モデル２５を介してＣＰＵモデル４２に出力する。ＣＰ
Ｕモデル４２は、バス開放要求信号ＨＲＱを受け付ける
と、バス使用許可信号ＨＬＤＡをバス要求Ｉ／Ｆモデル
２５を介してＤＭＡモデルＨ３０５に返すとともに、バ
スを開放する。ＤＭＡモデルＨ３０５は、バス使用許可
信号ＨＬＤＡを確認すると、ＳＩＯモデルＨ３０７にデ
ータ転送許可信号ＤＡＣＫを返す。ＳＩＯモデルＨ３０
７は、データ転送許可信号ＤＡＣＫを確認すると、１バ
イトの受信データをＤＭＡモデルＨ３０５に出力する。
ＤＭＡモデルＨ３０５は受信データを一旦ＤＨＡ設定レ
ジスタＨ３０６に格納した後、データメモリモデルＨ３
０３の所定のアドレスに受信データを書き込む。以上の
処理を繰り返し、ＤＭＡ転送が終了すると、ＤＭＡモデ
ルＨ３０５は、バス開放要求信号を非活性化してバス要
求Ｉ／Ｆモデル２５を介してＣＰＵモデル４２に出力す
る。ＣＰＵモデル４２は、非活性化したバス開放要求信
号ＨＲＱを確認すると、非活性化したバス使用許可信号
ＨＬＤＡをバス要求Ｉ／Ｆモデル２５を介してＤＭＡモ
デルＨ３０５に返すとともに、バス使用権を復活する。
以上の処理は接続方法と端子信号をもとに演算されて、
所定の結果を得る。
【０３８８】図２４は、第３実施例における仮想モデル
７２の構成図であり、図１５に示した第２実施例におけ
る仮想モデル７１に対して、ＶＲＴテーブルＶ４０６付
き仮想通信モデルＶ４０５が付加されている点が異な
る。
【０３８９】仮想通信モデルＶ４０５は、図２３におけ
るＤＭＡモデルＨ３０５およびＳＩＯモデルＨ３０７に
対応し、またＶＲＴテーブルＶ４０６は図２３における
ＨＤＡ設定レジスタＨ３０６およびＨＳＩ設定レジスタ
Ｈ３０８に対応する。
【０３９０】仮想通信モデルＶ４０５は、ＳＩＯ端子２
３を介して受信した信号を復調して、データメモリモデ
ルのＨＤＭテーブルＨ３０４またはＶＤＭテーブルＶ４
０４に記憶させたり、データメモリモデルのＨＤＭテー
ブルＨ３０４またはＶＤＭテーブルＶ４０４の記憶内容
を変調してＳＩＯ端子２３を介して送信できればよい。
例えば、通信相手側の変調する前の文字データを直接仮
想データメモリＶ４０３に書き込むようにしてもよい
し、あるいは、別に構成したモデム（ＭＯＤＥＭ）で受
信・復調した文字データを図２に示すＳ＿ＤＭＡを利用
して仮想データメモリＶ４０３にＤＭＡ転送するように
してもよい。本実施例では、シミュレーション装置が有
するＳ＿ＳＩＯとＳ＿ＤＭＡを使用して、所定の記憶領
域ＨＤＭテーブルＨ３０４またはＶＤＭテーブルＶ４０
４に転送する例を説明する。
【０３９１】ＶＲＴテーブルＶ４０６には、ＳＩＯモデ
ルの通信速度や通信モード、パリティなどの通信パラメ
ータと、ＤＭＡの転送元アドレスや転送先アドレスと、
割込み制御装置Ｓ＿ＩＮＴの割込みベクタなどを設定す
る。
【０３９２】シリアル入出力Ｉ／Ｆ装置Ｓ＿ＳＩＯは、
ＳＩＯ端子２３と接続され、通信相手側と通信データを
授受する。また、シリアル入出力Ｉ／Ｆ装置Ｓ＿ＳＩＯ
は、ＣＰＵモデル４２のストア命令により仮想通信モデ
ルＶ４０５を介して、通信速度や通信モード、パリティ
などが設定される。シリアル入出力Ｉ／Ｆ装置Ｓ＿ＳＩ
Ｏが１バイト分の通信データを受信すると、シリアル入
出力Ｉ／Ｆ装置Ｓ＿ＳＩＯは割込み制御装置Ｓ＿ＩＮＴ
（図２）に割込み要求信号を出力する。割込み処理が起
動されると、ＤＭＡ装置Ｓ＿ＤＭＡは、シリアル入出力
Ｉ／Ｆ装置Ｓ＿ＳＩＯから通信データを読み込んで、メ
モリＳ＿ＲＡＭ内に形成された所定の記憶領域ＶＤＭテ
ーブルＶ４０４にＤＭＡ転送を開始する。
【０３９３】ＤＭＡ転送が終了すると、ＶＤＭテーブル
Ｖ４０４の内容は、ハードウェアモデル２２に渡され、
データ更新処理によりＨＤＭテーブルＨ３０４の内容が
更新される。
【０３９４】第２実施例では、図１４と図１５とを見比
べれば明らかなように、ハードウェアモデルを構成する
各モデルと、仮想モデルを構成する各モデルとは１：１
対応の関係にあるが、第１，第３実施例では、上述のよ
うに２：１対応の関係にある。即ち、ハードウェアモデ
ルを構成する複数のサブモデルをまとめた機能を１つの
仮想モデルで実現することができる。
【０３９５】図２５は、機能関数選択テーブル３２の内
容例であり、第１実施例および第２実施例における機能
関数選択テーブル３，３１の内容（図６，図１６）と対
比すると、フラグが設けられている点に特徴がある。シ
ミュレータ操作者が、図示しない編集装置を使って、こ
のフラグを書き替えることができる。フラグが「１」で
あって引数の条件に合えば、仮想モデルを選択すること
ができ、「０」であれば、仮想モデルを選択することが
できない。
【０３９６】このように、フラグを書き替えるだけで、
仮想モデルを使うか否かを決定することができるので、
第１や第２実施例のように機能関数選択テーブル全体を
書き替える場合に比べ、ハードウェアモデルと仮想モデ
ルの選択の設定が容易にできるようになる。
【０３９７】図２５（Ａ）は、ハードウェアモデル２２
でＳＩＯ，ＤＭＡ転送を行う場合、図２５（Ｂ）は、仮
想モデル７２で受信したシリアルデータを受信し、ハー
ドウェアモデル２２のデータを更新する場合の機能関数
選択テーブル３２の内容例を示す。
【０３９８】ここで、第３実施例における、ＣＰＵモデ
ルシミュレーション，周辺回路処理サブルーチンおよび
ハードウェアモデルシミュレーションの特徴部分につい
て、図２７，図２８および図２９により説明し、以下の
動作説明の流れを円滑にする。
【０３９９】先ず、図２７のＣＰＵモデルシミュレーシ
ョンのフローチャートを参照すると、本フローチャート
は、図９のフローチャートに、割込み要求の有無をチェ
ックするステップ（Ｓ３６１），バス開放要求の有無を
チェックするステップ（Ｓ３６２），割込みに関するス
テップ（Ｓ３６７，Ｓ３６８）およびバス開放に関する
ステップ（Ｓ３６３〜Ｓ３６６）が付加されている。
【０４００】割込み要求の有無やバス開放要求の有無
は、ＣＰＵモデル４２が割込み端子，バス要求端子に割
込み要求信号や，バス開放要求信号が入力されているか
否かを確認することにより検知する。本例では、説明を
簡単にするために、スタート直後に、このような確認す
るステップＳ３６１，Ｓ３６２を設けたが、実際には、
ＣＰＵモデルシミュレーションの処理とは独立して、割
込み的に要求を受け付けるようにしている。
【０４０１】ステップＳ３６１（割込み要求有？）で、
ハードウェアモデル２２のいずれかのサブモデルが割込
み要求信号を発生し、割込みＩ／Ｆモデル２４を介して
ＣＰＵモデル４２に入力されたか否かを判断する。割込
み要求信号が有効であれば「Ｙ」に進み、ステップ３６
７の処理に移る。割込み要求信号が有効でなければ
「Ｎ」に進み、ステップ３６２の処理に移る。
【０４０２】ステップＳ３６７（割込み受付可？）で、
ＣＰＵモデル４２は、割込み要求が受付可能かどうかチ
ェックし、受付可能であれば、「Ｙ」へ進み、ステップ
Ｓ３６８で所定の割込み処理を行う。本例では、説明を
簡単にするために、ＳＩＯモデルＨ３０７だけから割込
みがかかり、ＤＭＡモデルＨ３０５を起動する例を説明
するが、実際には、割込み要求は多くの周辺回路から発
せられるので、割込みコントローラ（図２の割込制御装
置Ｓ＿ＩＮＴに相当）を設けて、割込み要求の調停をす
ることもある。割込みコントローラは、ＣＰＵモデル４
２に対して割込み要求と、優先順位の高い方の割込みベ
クタ（どこから割込み要求があって、どの割込み処理を
するかを指示するもの）を出力する。ＣＰＵモデル４２
が割込みベクタに対応する割込み処理を実行する。割込
み処理は、割込みベクタに対応する割込み処理が記述さ
れたアドレスをプログラムカウンタＰＣにセットして、
図２７の流れ図を呼び出すことで、再帰的に処理され
る。
【０４０３】ステップＳ３６２（バス開放要求有？）
で、バス開放要求信号（ＨＲＱ：ホールドリクエスト）
が入力された場合、ＣＰＵモデル４２はそれが受付可能
かどうかをチェックし、受付可能であれば、「Ｙ」に進
み、ステップＳ３６３の処理に移る。受付不可能であれ
ば、「Ｎ」に進み、ステップＳ１０１の処理に移る。
【０４０４】ステップＳ３６４（バス使用許可）で、Ｃ
ＰＵモデル４２は、以下のようにバスを開放する処理を
行う。本例では、説明を簡単にするために、ＤＭＡモデ
ルＨ３０５だけからバス要求がかかり、ＤＭＡモデルＨ
３０５がバスを占有する例を説明するが、実際には、バ
ス要求は多くの周辺回路から発せられるので、バスアー
ビタ（不図示）を設けて、バス要求の調停をすることも
ある。
【０４０５】ＣＰＵモデル４２は、バス要求を受け付け
ると、バス使用許可信号（ＨＬＤＡ：ホールド ＡＣ
Ｋ）をバス要求Ｉ／Ｆモデルを介してＤＭＡモデルＨ３
０５に返す。
【０４０６】ステップＳ３６５（バス開放）で、ＣＰＵ
モデル４２は、バスを開放して、バス使用権をＤＭＡモ
デルＨ３０５に渡す。通常、ＣＰＵモデル４２がバスを
開放すると、ＣＰＵモデルは何も処理できなくなる。
【０４０７】ステップＳ３６６（バス開放？）で、ＣＰ
Ｕモデル４２は、バス開放要求信号が非活性化するのを
待つ。即ち、ＤＭＡモデルＨ３０５がＤＭＡ処理中で、
バス開放要求信号が活性化している間は、「Ｎ」に進
み、非活性化したことを検出すると、「Ｙ」に進み、ス
テップＳ１１０に移る。
【０４０８】ステップＳ１１０（ブレーク？）で、処理
停止または中断の命令でなければ、ＣＰＵモデル４２は
「Ｎ」へ進み、ステップＳ３６１〜Ｓ１０９の処理を繰
り返す。処理停止または中断の命令であれば、、ＣＰＵ
モデル４２は「Ｙ」へ進み、処理を中断または終了す
る。
【０４０９】図２８は、第３実施例における周辺回路処
理サブルーチンのフローチャートを示し、図２９は、図
２８のステップＳ４１３（ＣＰＵ特殊端子入出力）の詳
細フローチャートを示すものである。
【０４１０】次に、図２８と図２９を参照すると、本フ
ローチャートは、図１７のシステムＩ／Ｆモデルシミュ
レーションＳ４１１を詳細化するとともに、図１７のフ
ローチャートに、「外部端子変化？」（Ｓ２１６），
「割込み要求有り？」（Ｓ４３２），「割込み要求信号
出力」（Ｓ４３３），「バス要求有？」（Ｓ４１７），
「バスホールド出力」（Ｓ４１８）および「ホールドア
クノリッジ」（Ｓ４１９）を追加したことがわかる。
【０４１１】ステップＳ４３１（仮想モデル呼出し？）
で、マイコンシミュレータ１−２（図２２）は、機能関
数選択テーブル３２を参照して、仮想モデルシミュレー
タ７２、またはハードウェアシミュレータ２−２のいず
れを使用するかを判断する。第１、第２実施例では、機
能関数選択テーブルに検証すべき機能関数が登録されて
いるか、登録されていれば引数条件を満たしているかを
判断して、いずれかのシミュレータ１−２，２−２を選
択していた。本実施例においては、機能関数選択テーブ
ル３２内にフラグを設け、フラグの有無で、シミュレー
タ１−２，２−２のいずれを選択するか判断するように
した。
【０４１２】具体的には、マイコンシミュレータ１−２
は、検証すべき機能関数のフラグが「１」で、引数条件
を満たしていれば、「Ｙ」へ進み、仮想モデルシミュレ
ータ７２を使用し、ステップＳ４２２（仮想モデルシミ
ュレーション）を実行する。逆に、フラグが「０」であ
れば無条件に「Ｎ」に進み、ハードウェアシミュレータ
２−２は、ステップ４１２（ハードウェアモデルシミュ
レーション）を実行すべく処理を進める。即ち、ステッ
プＳ４０３（バスＩ／Ｆモデルシミュレーション）で、
バスＩ／Ｆモデル６（図２２）は、機能関数Ｉ／Ｆモデ
ル５から機能関数を受け取り、端子信号に変換し、ステ
ップＳ４１０（シミュレータ間Ｉ／Ｆモデルシミュレー
ション）でシミュレータ間コード変換を行い、システム
Ｉ／Ｆモデル８に端子信号を供給する。ステップＳ４１
１（システムＩ／Ｆモデルシミュレーション）で、シス
テムＩ／Ｆモデル８は、端子信号を受け取り、これをハ
ードウェアモデル２２に渡す。
【０４１３】ステップＳ２１２〜Ｓ２１５およびステッ
プＳ２１６がＩ／ＦモデルシミュレーションＳ４１１を
構成する。ステップＳ２１２〜Ｓ２１５は、第１実施例
の図１０と同様に動作する。
【０４１４】ステップＳ２１６（外部端子変化？）で、
ハードウェアモデル２２は、ハードウェアモデル２２に
接続された外部端子（ＳＩＯ端子２３など）の状態を定
期的に確認し、変化があれば、ハードウェアモデルシミ
ュレーションＳ４１２内の所定のサブモデルシミュレー
ションを起動する。例えば、ハードウェアモデル２２
（図２３）は、ＳＩＯモデルＨ３０７のＳＩＯ端子２３
からの入力信号の状態を定期的に確認し、変化があれ
ば、ＳＩＯモデルＨ３０７のシミュレーションを起動す
る。
【０４１５】なお、図２８において、端子信号変化（Ｓ
２１３）を先に検出し、「システムＩ／Ｆ完了？」（Ｓ
２１５）で全端子信号の受信が完了しない間は、ＣＰＵ
モデル４２からの信号受信を優先させ、「外部端子変化
？」（Ｓ２１６）の処理をマスクするようにしてもよ
い。
【０４１６】このように、第２実施例では、ＣＰＵモデ
ル４２から発せられる端子信号だけに応じてハードウェ
アシミュレータ２−１を起動するようにしていたのに対
し、本例では、このように、外部端子が変化したかをチ
ェックし、変化したらハードウェアシミュレーションを
開始するようにした。
【０４１７】ステップＳ４１２（ハードウェアモデルシ
ミュレーション）の結果、割込要求信号やバス要求信号
などＣＰＵ特殊端子信号が活性化した場合には、ハード
ウェアシミュレータ２−２は、ステップＳ４１３（ＣＰ
Ｕ特殊端子入出力）を処理する。非活性のままであれ
ば、ステップ４２４，Ｓ４２５で仮想モデルデータ更新
の処理に移る。
【０４１８】ステップＳ４１３の具体的な処理の流れを
図２９を参照して説明する。
【０４１９】ステップＳ４３２（割込み要求信号有り
？）で、ハードウェアモデルシミュレーション（Ｓ４１
２）の結果、ハードウェアモデル２２（図２２）は、割
込要求信号ＩＲＱが活性化したかどうかを判断する。Ｉ
ＲＱが活性化していれば、「Ｙ」へ進み、ステップＳ４
２３の処理に移り、ＩＲＱが非活性のままであれば、
「Ｎ」へ進み、ステップＳ４１７の処理に移る。
【０４２０】ステップＳ４２３で、ハードウェアモデル
２２内のＳＩＯモデルＨ３０７（図２３）は、割込みＩ
／Ｆモデル２４経由でＣＰＵモデル４２に対して割込み
要求信号ＩＲＱを出力する。
【０４２１】ステップＳ４１７（バス要求有り？）で、
ハードウェアモデル２２（図２２）は、ハードウェアモ
デルシミュレーション（Ｓ４１２）の結果、バス要求信
号ＨＲＱが活性化したかどうかを判断する。ＨＲＱが活
性化していれば、「Ｙ」へ進み、ステップＳ４１８の処
理に移り、ＨＲＱが非活性のままであれば、「Ｎ」へ進
み、ステップＳ４２４の処理に移る。
【０４２２】ステップＳ４１８（バス開放要求出力）
で、ハードウェアモデル２２内のＤＭＡモデルＨ３０５
（図２３）は、バス要求Ｉ／Ｆモデル２５経由でＣＰＵ
モデル４２に対してバス開放要求信号ＨＲＱを出力す
る。
【０４２３】図２７のステップＳ３６２で、ＣＰＵモデ
ル４２は、バス開放要求信号ＨＲＱが活性化したことを
検出すると、Ｓ３６３→Ｓ３６４→Ｓ３６５と進み、バ
ス使用権を放棄するとともに、バス使用許可信号ＨＬＤ
Ａを活性化して、バス要求Ｉ／Ｆモデル２５経由でＤＭ
ＡモデルＨ３０５に返す。
【０４２４】ステップＳ４１９で、ＤＭＡモデルＨ３０
５（図２３）は、バス要求Ｉ／Ｆモデル２５経由でＣＰ
Ｕモデル４２からバス使用許可信号ＨＬＤＡを受領した
か否かを判断する。ＨＬＤＡを受領しなければ、「Ｎ」
へ進み、ステップＳ４１９に留まる。ＨＬＤＡを受領す
れば、バス使用権を取得して「Ｙ」へ進み、ステップＳ
４１２に戻り、ＤＭＡモデルＨ３０５のシミュレーショ
ンを開始する。
【０４２５】ステップＳ４１２で、ＤＭＡモデルＨ３０
５のシミュレーションが終了すると、ＤＭＡモデルＨ３
０５は、バス開放要求信号ＨＲＱを非活性化した信号を
出力するとともに、バスを開放する。以後、Ｓ４３２→
Ｓ４１７→Ｓ４１８と進む。
【０４２６】ステップＳ４１８（バス開放要求出力）
で、ハードウェアモデル２２内のＤＭＡモデルＨ３０５
（図２３）は、バス要求Ｉ／Ｆモデル２５経由でＣＰＵ
モデル４２に対して、非活性化したバス開放要求信号Ｈ
ＲＱを出力する。
【０４２７】図２７のステップＳ３６６で、ＣＰＵモデ
ル４２は、バス開放要求信号ＨＲＱが非活性化したこと
を検出すると、バス使用権を取得するとともに、バス使
用許可信号ＨＬＤＡを非活性化して、バス要求Ｉ／Ｆモ
デル２５経由でＤＭＡモデルＨ３０５に返す。
【０４２８】図２９のステップＳ４１９で、ＤＭＡモデ
ルＨ３０５（図２３）は、バス要求Ｉ／Ｆモデル２５経
由でＣＰＵモデル４２から、非活性化したバス使用許可
信号ＨＬＤＡを受領したか否かを判断する。ＨＬＤＡを
受領しなければ、「Ｎ」へ進み、ステップＳ４１９に留
まる。非活性化したＨＬＤＡを受領すれば、「Ｙ」へ進
み、ステップＳ４１２に戻る。
【０４２９】ステップＳ４３２，Ｓ４１７でいずれも
「Ｎ」であったとき、ハードウェアモデル２２は、ステ
ップＳ４２４に進む。
【０４３０】ステップＳ４２４（仮想モデルデータ更新
要？）で、ハードウェアモデル２２は、ハードウェアモ
デルシミュレーション（Ｓ４１２）の結果が仮想モデル
７２に関係しているか否かを機能関数選択テーブル３２
のフラグを参照して判断する。ハードウェアモデル２２
は、ハードウェアモデルシミュレーション（Ｓ４１２）
に対応する機能関数が機能関数選択テーブル３２に登録
されていて、かつその引数条件を満たし、フラグが
「１」であれば、「Ｙ」へ進み、ステップＳ４２５の処
理に移る。対応する機能関数のフラグが「０」であれ
ば、引数条件に関係なく「Ｎ」へ進み、ステップＳ２１
２の処理に移る。
【０４３１】ステップＳ４２５，Ｓ４２１の処理は第２
実施例と同じであり、説明を省略する。
【０４３２】ステップＳ４０３，Ｓ４２０，Ｓ４２１
は、第２実施例の図１７と同じであり、また、ステップ
Ｓ２０５〜Ｓ２０８は、第１実施例の図１０と同じであ
り、説明を省略する。
【０４３３】次に、第３実施例の動作を、図２６に示す
ターゲットプログラムを例にとり、図２７〜図３３のフ
ローチャートおよび図３４のタイミングチャートを用い
て説明する。以下の説明は、重複を回避するため、第１
実施例および第２実施例について行ったようなプログラ
ム１行ごとに詳述することはせず、より要約的なものに
止める。
【０４３４】本プログラムは、ＳＩＯ端子２３で受信し
たデータをＲＡＭにＤＭＡ転送するというものである。
第１のケースとして、ハードウェアシミュレータ２−２
によって行う場合と、第２のケースとして、仮想モデル
７２を用いて行う場合とについて述べる。
【０４３５】［第１のケース：ハードウェアシミュレー
タ２−２］ 《ターゲットプログラムＴ３０１：ＳＩＯ初期設定の処
理》図２６において、先ずＣＰＵモデル４２は、ハード
ウェアモデル２２のＳＩＯモデルＨ３０７（図２３）に
通信速度，パリティ有無，受信モード等を設定する。こ
の設定は、先の実施例と同様に、アドレスとしてＳＩＯ
モデルＨ３０７を指定したＭＯＶ命令（図８）により行
えばよい。
【０４３６】《ターゲットプログラムＴ３０２：ＤＭＡ
初期設定の処理》ＣＰＵモデル４２は、同様にして、Ｄ
ＭＡモデルＨ３０５（図２３）に、使用するチャネル番
号，転送モード，アドレス増／減の別や、ＤＭＡ転送元
およびＤＭＡ転送先（データメモリモデル）の各開始ア
ドレスと終了アドレス等を設定する。
【０４３７】《ターゲットプログラムＴ３０３：ＳＩＯ
割込み許可》ＣＰＵモデル４２は、ＳＩＯモデルＨ３０
７に割込みの許可を与える。ＳＩＯモデルＨ３０７（図
２３）は、ＳＩＯ端子２３に入力されるスタートビット
が変化したか否かを検出する処理を開始する。
【０４３８】以上の処理Ｔ３０１，Ｔ３０２およびＴ３
０３は、図２７において、Ｓ３６１とＳ３６２では
「Ｎ」であるから、ステップＳ１０１〜Ｓ１１０を３回
繰返すことにより実行される。そして、ステップＳ１２
３およびＳ１２８では、図２８の周辺回路処理サブルー
チンが起動されるが、ステップＳ２１６（外部端子変化
？），Ｓ４３２（割込み要求有り？）およびＳ４１７
（バス要求有り？）では、いずれも「Ｎ」であるから、
図１７と同一の処理ルートを辿ることになる。
【０４３９】《ターゲットプログラムＴ３０４：割込み
発生》ＣＰＵモデル４２は、Ｔ３０３以降の図示しない
処理を継続して実行する。
【０４４０】ここで、ＳＩＯ端子２３に調歩同期式によ
り通信データが入力されたとする。
【０４４１】時刻ｔ０（図３０）のステップＳ２１６
（図２８の外部端子変化？）で、ＳＩＯモデルＨ３０７
は、ＳＩＯ端子２３が「１」から「０」に変化するとス
タートビットであると判断する。ＳＩＯモデルＨ３０７
は、このスタートビットを検出すると（図３０
（ｂ））、「Ｙ」へ進み、ハードウェアモデルシミュレ
ーション（Ｓ４１２）を起動する。ここで、時刻ｔ１〜
ｔ９のステップＳ４１２で、ＳＩＯモデルＨ３０７は、
ＳＩＯ端子２３より１ビットずつ通信データを受信す
る。ここで、受信データ（Ｄ７−Ｄ０）は、「０１００
０００１」，すなわち「４１Ｈ」であり、文字コード
「Ａ」に相当する。
【０４４２】時刻ｔ１０のステップＳ４１２で、ＳＩＯ
モデルＨ３０７は、１バイト（８ビット）分のデータを
受信し、ストップビットを検出すると、割込Ｉ／Ｆモデ
ル２４に割込み要求信号ＩＲＱを出力するとともに（図
３０（ｄ））、ＤＭＡモデルＨ３０５（図２３）にデー
タ転送要求信号ＤＲＱを出力する（図３０（ｅ））。
【０４４３】ステップＳ４３２（割込み要求有り？）
で、ハードウェアモデル２２は、この割込み要求を検知
すると、ステップＳ４３３で割込Ｉ／Ｆモデル２４を介
してＣＰＵモデル４２に割込み要求信号ＩＲＱを出力す
る。
【０４４４】ステップＳ３６１（図２７，割込み要求有
り？）で、ＣＰＵモデル４２は、割込み要求信号ＩＲＱ
を検出すると「Ｙ」へ進む。
【０４４５】ステップＳ３６７（割込み受付可？）で、
ＣＰＵモデル４２は、割込み受付が可能かを確認する。
今回の割込み要求より優先順位の高い割込み処理を実行
中であれば、受付不可として「Ｎ」へ進む。ここでは、
割込み要求の受付が可能であるとして、「Ｙ」へ進む。
【０４４６】ステップＳ３６８（割込み処理）で、ＣＰ
Ｕモデル４２は、定められた割込み処理ルーチンを呼び
出す。ここで、割込み処理ルーチンは、ＤＭＡモデルＨ
３０５に対して、チャネル０のＤＭＡを許可する命令で
あるり、アドレス１９００Ｈ番地以降に記述してあると
する。
【０４４７】ＣＰＵモデル４２は、プログラムカウンタ
に１９００Ｈを格納して、図２７に示すＣＰＵモデルシ
ミュレーションを再帰的に呼び出す。ステップＳ３６１
→Ｓ３６２→Ｓ１０１→Ｓ１０２→Ｓ１２３→Ｓ１０４
→Ｓ１０５→Ｓ１０６→Ｓ１０７→Ｓ１２８と処理が進
む。
【０４４８】時刻ｔ１１〜ｔ１４の周辺回路処理サブル
ーチン（図２８）において、ステップＳ４３１→Ｓ４０
３→Ｓ４１０→Ｓ４１１→Ｓ４１２の順に処理が行わ
れ、１９００Ｈ番地の命令に対応する端子信号Ｉ／Ｏ，
／ＷＲ，／ＣＳ０，ＡＤＲＳ，ＤＡＴＡなどがハードウ
ェアモデル２２に供給される（図３０（ｈ）〜
（ｏ））。
【０４４９】時刻ｔ１４のステップ４１２で、ＤＭＡモ
デルＨ３０５は、ＤＭＡ転送が可能になる。以上で、１
９００Ｈ番地の処理が終了し、ステップＳ４１３→Ｓ４
２４→Ｓ４１１と進み、ハードウェアシミュレーション
完了信号「ＤＯＮＥ」を、Ｓ４１０→Ｓ４０３→Ｓ１０
９（図２７）の順にＣＰＵモデル４２に返す。これによ
り、ＣＰＵモデル４２は、開始に戻り、次のシミュレー
ション待ちとなる。
【０４５０】一方、ハードウェアシミュレータ２−２
は、ステップＳ２１３→Ｓ２１６と進む。
【０４５１】時刻ｔ１５のステップＳ２１６（外部端子
変化？）で、ハードウェアシミュレータ２−２は、ＳＩ
ＯモデルＨ３０７（図２３）からのデータ転送要求信号
ＤＲＱを検知すると、ハードウェアモデルシミュレーシ
ョン（Ｓ４１２）のＤＭＡモデルＨ３０５処理を起動
し、ＤＭＡモデルＨ３０５は、バス解放要求信号（ＨＲ
Ｑ）を活性化する（図３０（ｆ））。以後、ステップＳ
４３２→Ｓ４１７→Ｓ４１８（図２９）と進む。
【０４５２】時刻ｔ１５のステップＳ４１８（バス開放
要求）で、ＤＭＡモデルＨ３０５は、バス要求Ｉ／Ｆモ
デル２５を介してＣＰＵモデル４２にバス解放要求信号
ＨＲＱを出力して、ステップＳ４１９に移り、ＣＰＵモ
デル４２からバス使用許可信号ＨＬＤＡが活性化するの
を待つ。
【０４５３】時刻ｔ１５のステップＳ３６２（図２７、
バス解放要求有？）で、ＣＰＵモデル４２は、ＨＲＱ信
号が活性化していることを検出すると、「Ｙ」へ進む。
【０４５４】ステップＳ３６３（バス解放受付可？）
で、ＣＰＵモデル４２は、今回のバス解放要求より優先
順位の高い処理を実行中であれば、受付不可として
「Ｎ」へ進む。ここでは、バス解放要求の受付が可能で
あるとして、「Ｙ」へ進む。
【０４５５】時刻ｔ１６のステップＳ３６４（バス使用
許可）で、ＣＰＵモデル４２は、バス使用許可信号（Ｈ
ＬＤＡ：ホールドアクノリッジ）をバス要求Ｉ／Ｆモデ
ル２５経由でＤＭＡモデルＨ３０５に供給する（図３０
（ｇ））。
【０４５６】ステップＳ３６５（バス解放）で、ＣＰＵ
モデル４２は、バスの解放を行い、ステップＳ３６６
（バス開放）で、ＤＭＡモデルＨ３０５がバスを開放す
るのを待つ。
【０４５７】一方、ステップＳ４１９（バス使用許可
？）で、ＤＭＡモデルＨ３０５は、バス使用許可信号Ｈ
ＬＤＡを検知すると、「Ｙ」へ進み、ステップＳ４１２
に移る。
【０４５８】時刻ｔ１７のステップ４１２で、ＤＭＡモ
デルＨ３０５は、バス使用権を取得し、ＤＭＡ転送処理
を開始する。
【０４５９】まず、ＤＭＡモデルＨ３０５は、端子信号
Ｉ／Ｏ，／ＣＳ１，ＡＤＲＳ（ＳＩＯ）がＳＩＯモデル
Ｈ３０７に供給される（図３０（ｈ）（ｌ）（ｎ））。
【０４６０】時刻ｔ１８で、ＤＭＡモデルＨ３０５は、
端子信号／ＲＤを活性化し（図３０（ｊ））、ＳＩＯモ
デルＨ３０７よりＤＡＴＡ「Ａ」を読み込む（図３０
（ｏ））。また、ＳＩＯモデルＨ３０７は、データの読
み出しを検知すると、データ転送要求信号を非活性化す
る（図３０（ｅ））。
【０４６１】時刻ｔ１９，ｔ２０で、ＤＭＡモデルＨ３
０５は、端子信号を元に戻し、ＳＩＯモデルＨ３０７か
らの読み出しサイクルを終了する。
【０４６２】時刻ｔ２１で、ＤＭＡモデルＨ３０５は、
端子信号／ＭＥＭ，／ＣＳ２，ＡＤＲＳ（２２００Ｈ）
をデータメモリモデルＨ３０３に供給する（図３０
（ｈ）（ｍ）（ｎ））。
【０４６３】時刻ｔ２２で、ＤＭＡモデルＨ３０５は、
端子信号／ＷＲを活性化し（図３０（ｊ））、データメ
モリモデルＨ３０２の２２００Ｈ番地にＤＡＴＡ「Ａ」
を書き込む（図３０（ｏ））。
【０４６４】時刻ｔ２３，ｔ２４で、ＤＭＡモデルＨ３
０５は、端子信号を元に戻し、データメモリモデルＨ３
０３への書き込みサイクルを終了する。
【０４６５】このように、時刻ｔ２５〜ｔ３５の間もＳ
ＩＯ→ＤＭＡ→メモリの順にデータが転送され、通信デ
ータが終了するまで、繰り返えされる。
【０４６６】今の場合、ＳＩＯモデルＨ３０７は、受信
したデータ「Ａ」，「Ｂ」を読み込み、このデータをデ
ータメモリモデルＨ３０３に順次ＤＭＡ転送する。ＤＭ
ＡモデルＨ３０５は、ＨＤＭＡテーブルＨ３０４の２２
００，２２０１番地にそれぞれ「Ａ」，「Ｂ」を記憶す
る。
【０４６７】時刻ｔ３６のステップＳ４１２（図２９）
で、ＤＭＡモデルＨ３０５は、ＤＭＡ転送が終了する
と、バス開放要求信号ＨＲＱを非活性化する。以降、ス
テップＳ４３２→Ｓ４１７→Ｓ４１８（図２９）と進
む。
【０４６８】ステップＳ４１８（バス開放要求出力）
で、ＤＭＡモデルＨ３０５は、バス解放要求信号（ＨＲ
Ｑ）を非活性化する（図３０（ｆ））。ＤＭＡモデルＨ
３０５は、バス要求Ｉ／Ｆモデル２５を介してＣＰＵモ
デル４２にバス解放要求信号ＨＲＱを出力して、ステッ
プＳ４１９に移り、ＣＰＵモデル４２からバス使用許可
信号ＨＬＤＡが非活性化するのを待つ。
【０４６９】一方、時刻ｔ３７のステップＳ３６６（図
２７、バス解放？）で、ＣＰＵモデル４２は、ＨＲＱ信
号が非活性化していることを検出すると、バス使用許可
信号ＨＬＤＡを非活性化して、バス要求Ｉ／Ｆモデル２
５経由でＤＭＡモデルＨ３０５に供給する（図３０
（ｇ））。その後、ＣＰＵモデル４２は、ステップＳ１
１０で「Ｙ」へ進み、開始に戻る。
【０４７０】一方、ステップＳ４１９（バス使用許可
？）で、ＤＭＡモデルＨ３０５は、非活性化したバス使
用許可信号ＨＬＤＡを検知すると、「Ｙ」へ進み、ステ
ップＳ４１２に移る。以上で、ＤＭＡ転送は終了し、ス
テップＳ４１２→Ｓ４３２→Ｓ４１７→Ｓ４２４に進
む。
【０４７１】ステップＳ４２４（仮想モデルデータ更新
要？）で、ハードウェアモデル２−２は、ハードウェア
モデルシミュレーションＳ４１２の結果、仮想モデル７
２側のデータ更新が必要か否かを判断する。ハードウェ
アモデル２−２は、データメモリモデルＨ３０３のＨＤ
Ｍテーブルの内容が書き変わったことを検知し、かつ、
機能関数選択テーブル３２（図２５（Ａ））のフラグが
「１」であることを確認し、「Ｙ」に進む。
【０４７２】ステップＳ４２５（仮想モデルデータ更新
起動）で、ハードウェアモデル２−２は、ＨＤＭテーブ
ルＨ３０４の２２００，２２０１番地に記憶した
「Ａ」，「Ｂ」を、仮想モデル４２に渡す。
【０４７３】ステップＳ４２１（図２８）で、仮想モデ
ル７２は、受領した更新データを仮想データメモリモデ
ルＶ４０３に付属するＶＤＭテーブルＶ４０４の２２０
０，２２０１番地に書き込む。
【０４７４】ステップＳ２１２で、ハードウェアシミュ
レータ２−２は、ＤＭＡモデルＨ３０５のＤＭＡ転送処
理が完了したことを示す「ＤＯＮＥ」をステップＳ４１
０→Ｓ４０３→Ｓ１２８経由でＣＰＵモデル４２に返
す。
【０４７５】この後、ハードウェアシミュレータ２−２
は、ステップＳ４１１でアイドリング状態、即ち、ステ
ップＳ２１３（端子信号変化？）またはＳ２１６（外部
端子変化）のいずれかが「Ｙ」になるのを待つ。
【０４７６】《ターゲットプログラムＴ３１１：データ
メモリモデル読み出し》ＣＰＵモデル４２は、仮想モデ
ル７２の仮想データメモリモデルＶ４０３（図２４）の
２２００番地からデータ“Ａ”を読み出す。
【０４７７】《ターゲットプログラムＴ３１２：データ
判断》ＣＰＵモデル４２は、読み出したデータが「Ａ」
（４１Ｈとする）であるか否かを判断する。「Ａ」であ
れば、「Ｙ」へ進み、Ｔ３１３の処理に移る。「Ａ」で
なければ、「Ｎ」へ進み、Ｔ３１４の処理に移る。
【０４７８】《ターゲットプログラムＴ３１３：ポート
出力「１」》ＣＰＵモデル４２は、読み出したデータが
「Ａ」であれば、出力ポートに「１」を出力し、正確に
受信できたことを表示する。
【０４７９】《ターゲットプログラムＴ３１４：ポート
出力「０」》ＣＰＵモデル４２は、読み出したデータが
「Ａ」以外であれば、出力ポートに「０」を出力し、正
確に受信できなかったことを表示する。
【０４８０】以上で、図２６のターゲットプログラムに
よる動作説明を終える。
【０４８１】このように、ハードウェアシミュレータ２
−２を使ってＤＭＡ転送を行い、データメモリモデルＨ
３０３の記憶内容を書き替えても、データ更新機能によ
り、仮想モデル７２側の記憶内容も同時に更新されるの
で、その後のターゲーットプログラムで、仮想モデル７
２側の仮想データメモリモデルＶ４０３から記憶内容を
読み出しても、正しい処理が実行できる。
【０４８２】つまり、ＤＭＡ転送などＣＰＵモデル４２
が関知しない状態で、ハードウェアモデル２２のデータ
メモリモデルＨ３０３が書き替えられても、仮想モデル
７２側の仮想データメモリモデルＶ４０３も同時に更新
するようにしたので、ＤＭＡ転送直後のＴ３１１（図２
６）で仮想データメモリモデルＶ４０３を読み出して
も、ターゲットプログラムＴ３１２で判断を誤ることな
く正常に処理される。
【０４８３】また、シミュレーションの処理を仮想モデ
ル７２で行うか、ハードウェアシミュレータ２−２で行
うかを判断テーブル内に設けたフラグにより切り替える
ようにした。このため、シミュレータ装置の操作者は、
テーブルの内容（機能関数や判断条件）を書き換えるこ
となく、フラグの書き換えだけで仮想モデル７とハード
ウェアモデル２２の選択が容易に行える。従って、操作
者は、システムシミュレーションの最中に、シミュレー
ションの用途に応じて適宜フラグを書き替え、問題のあ
るハードウェアモデル２２だけを集中して検証すること
ができるようになる。問題が解決したハードウェアモデ
ル２２内のサブモデルは、仮想モデル７２に置き換えて
シミュレーションすることができるので、検証に要する
時間を大幅に短縮できる。
【０４８４】さらに、外部端子の変化をチェックする手
段を設けたので、ＣＰＵモデル４２の端子信号の変化だ
けでなく、外部端子の信号変化をトリガとして、ハード
ウェアシミュレータ２−２を起動することができる。こ
の結果、ＳＩＯのような通信モデルがシミュレーション
できるようになった。
【０４８５】また、ハードウェアシミュレータ２−２側
に、割込みＩ／Ｆモデル２４やバス要求Ｉ／Ｆモデル２
５を設けたので、マイコンシミュレータ１側の動作状態
に関わらず、要求信号を渡すことができる。その結果、
ＤＭＡやＳＩＯのシミュレーションが可能になった。
【０４８６】［第２のケース：仮想モデルシミュレータ
７２によるＤＭＡ転送の動作説明］次に、仮想モデルの
仮想通信モデルＶ４０５を使って、ＳＩＯデータを受信
する例を説明する。この動作の概要は次のようである。
すなわち、仮想通信モデルＶ４０５は、シリアル入出力
Ｓ＿ＳＩＯから受信データを得る。このデータは仮想デ
ータメモリモデルＶ４０３のデータテーブルＶＤＭテー
ブルＶ４０４に書き込まれる。これと同時に、ハードウ
ェアモデル２２のデータメモリモデルＨ３０３のデータ
テーブルＨＤＭテーブルＨ３０４のデータも更新され
る。次に、ハードウェアモデル２２のデータメモリモデ
ルＨ３０３のデータテーブルＨＤＭテーブルＨ３０４か
らデータを読み出す。
【０４８７】以下、図２６のターゲットプログラムに沿
って説明する。
【０４８８】《ターゲットプログラムＴ３０１：ＳＩＯ
初期設定の処理》ＣＰＵモデル４２は、仮想通信モデル
Ｖ４０５内のＶＲＴテーブルＶ４０６に諸条件を設定す
る。設定内容はハードウェアシミュレータ２−２による
場合と同じである。この設定は、仮想通信モデルＶ４０
５に記述されたプログラムに従って、シミュレーション
装置のシリアル入出力Ｉ／ＦモデルＳ＿ＳＩＯ（図２）
に対して行われ、その後、データ更新（図２８、Ｓ４２
３）によりＳＩＯモデルＨ３０７内のＨＳＩ設定レジス
タＨ３０８にも書き込まれる。
【０４８９】《ターゲットプログラムＴ３０２：ＤＭＡ
初期設定》ＣＰＵモデル４２は、仮想通信モデルＶ４０
５内のＶＲＴテーブルＶ４０６に諸条件を設定する。こ
の設定内容もハードウェアシミュレータ２０１による場
合と同じである。この設定は、通信モデルＶ４０５に記
述されたプログラムに従って、シミュレーション装置の
ＤＭＡ装置Ｓ＿ＤＭＡ（図２）に対して行われ、その
後、データ更新（図２８、Ｓ４２３）によりＤＭＡモデ
ルＨ３０５内のＨＳＩ設定レジスタＨ３０６にも書き込
まれる。
【０４９０】《ターゲットプログラムＴ３０３：ＳＩＯ
割込み許可》ＣＰＵモデル４２は、仮想通信モデルＶ４
０５内のＶＲＴテーブルＶ４０６に割込みの許可を設定
する。この設定は、通信モデルＶ４０５に記述されたプ
ログラムに従って、シミュレーション装置のＤＭＡ装置
Ｓ＿ＤＭＡ（図２）に対して設定されるが、ＤＭＡモデ
ルＨ３０５には、書き込まれないようにする。これは、
仮想モデル７２とハードウェアシミュレータ２−２が同
時に通信データを受信することがないようにするためで
ある。
【０４９１】《ターゲットプログラムＴ３０４：割込み
発生》シリアル入出力Ｉ／ＦモデルＳ＿ＳＩＯ（図２）
は、通信データの最初の１バイトを受信し終わると、割
込み制御装置Ｓ＿ＩＮＴ（図２）に対して、割込み要求
を行う。割込み制御装置Ｓ＿ＩＮＴは、プロセッサＳ＿
ＣＰＵに対して割り込み要求を行い、割込み処理が記述
されたアドレスを渡す。プロセッサＳ＿ＣＰＵは、定め
られた割込み処理ルーチンを呼び出す。ここで、割込み
処理ルーチンは、ＤＭＡ装置Ｓ＿ＤＭＡに対して、チャ
ネル０のＤＭＡを許可する命令であるとする。
【０４９２】《ターゲットプログラムＴ３２１：ＤＭＡ
許可》図２７で、ステップＳ３６１→Ｓ３６２→Ｓ１０
１→…→Ｓ１２８と進み、ＣＰＵモデル４２は、仮想通
信モデルＶ４０５のＶＲＴテーブルＶ４０６（図２４）
にＤＭＡ許可を設定するとともに、仮想通信モデルＶ４
０５は、記述されたプログラムに従って、ＤＭＡ装置Ｓ
＿ＤＭＡ（図２）にチャネル０のＤＭＡを許可する。
【０４９３】以後のＳＩＯデータ受信とＤＭＡ転送の処
理は、仮想モデルシミュレーションＳ４２２やハードウ
ェアモデルシミュレーションＳ４１２（図２８）に係わ
らず行われる。即ち、ＤＭＡ装置Ｓ＿ＤＭＡ（図２）
は、シリアル入出力Ｉ／ＦモデルＳ＿ＳＩＯから受信デ
ータ「Ａ」、「Ｂ」を読み出し、仮想データメモリモデ
ルＶ４０３内のＶＤＭテーブルＶ４０４の所定の領域
（２２００Ｈ，２２０１番地）に対応するメモリＳ＿Ｒ
ＡＭの領域にＤＭＡ転送する。
【０４９４】《ターゲットプログラムＴ３２２：ＤＡＭ
終了？》ステップＳ４２２（図２８、仮想モデルシミュ
レーション）で、仮想通信モデルＶ４０５（図２４）
は、ＤＭＡ転送が終了したことを検知すると、ステップ
Ｓ４２０の処理に移る。
【０４９５】ステップＳ４２２（ハードウェアデータ更
新起動）で、仮想モデル７２は、ハードウェアモデル２
２に仮想データメモリモデルＶ４０３内のＶＤＭテーブ
ルＶ４０４の更新データ「２２００，Ａ」、「２２０
１，Ｂ」を渡す。
【０４９６】ステップＳ４２３（データ更新）で、ハー
ドウェアモデル２２は、受領した更新データ「Ａ」、
「Ｂ」をデータメモリモデルＨ３０３内のＨＤＭテーブ
ルＨ３０４の２２００Ｈ，２２０１Ｈ番地に書き込む。
【０４９７】以上で、図２８の周辺回路処理サブルーチ
ンを終了し、図２７のステップＳ１２８に戻り、Ｓ１０
９→Ｓ１１０と進み、開始に戻る。
【０４９８】以上で、割込み処理ルーチンを終了し、割
込みが発生したターゲットプログラムのステップに戻
る。
【０４９９】《ターゲットプログラムＴ３１１：データ
メモリモデル読み出し》ＣＰＵモデル４２は、ハードウ
ェアモデル２２のデータメモリモデルＨ３０３（図２
３）の２２００番地からデータ“Ａ”を読み出す。
【０５００】《ターゲットプログラムＴ３１２：データ
判断》ＣＰＵモデル４２は、読み出したデータが「Ａ」
（４１Ｈとする）であるか否かを判断する。「Ａ」であ
れば、「Ｙ」へ進み、Ｔ３１３の処理に移る。「Ａ」で
なければ、「Ｎ」へ進み、Ｔ３１４の処理に移る。
【０５０１】《ターゲットプログラムＴ３１３：ポート
出力「１」》ＣＰＵモデル４２は、読み出したデータが
「Ａ」であれば、出力ポートに「１」を出力し、正確に
受信できたことを表示する。
【０５０２】《ターゲットプログラムＴ３１４：ポート
出力「０」》ＣＰＵモデル４２は、読み出したデータが
「Ａ」以外であれば、出力ポートに「０」を出力し、正
確に受信できなかったことを表示する。
【０５０３】以上で、図２６のターゲットプログラムの
検証を終了する。
【０５０４】ハードウェアシミュレータ２−２によれ
ば、図３４のタイミングチャートから明らかなように、
ＳＩＯ端子２３に１バイトのデータが入力され、ＤＭＡ
転送によりデータメモリモデルＨ３０３に書き込みが終
了するまでに３０クロック（図３０（ａ）マシンサイク
ル）程度必要となるが、ハードウェアシミュレータ２−
２では、シミュレーションの規模が大きいので、１クロ
ック分を演算するのに、約１０ｍＳを要する。したがっ
て、１バイト受信には、３００ｍＳもの時間が必要とな
ることになる。このため、ＳＩＯモデルＨ３０７のデー
タ転送をハードウェアモデル２２では、３ｂｐｓ程度の
通信速度はシミュレーションできるが、最近の９６Ｋｂ
ｐｓ等の高速モデムを、実使用状態でシミュレーション
することは不可能である。
【０５０５】これに対し、仮想通信モデルＶ４０５を使
用することで、高速モデムであっても、リアルタイムに
シミュレーションすることが可能になる。
【０５０６】また、仮想通信モデルＶ４０５で受信した
データは、ハードウェアモデル２２にも書き込まれるの
で、ターゲットプログラムのＴ３１１，Ｔ３１２（図２
６）をハードウェアモデル２２で実行しても、正しい処
理が実行される。
【０５０７】ハードウェアシミュレータ２０１で、１
度、ＳＩＯモデルＨ３０７やＤＭＡモデルＨ３０５が正
しく動作することが確認できれば、その後はハードウェ
アシミュレーションをする必要はなく、これ以降は、機
能関数選択テーブル（図２５）のフラグを「０」→
「１」に書き替えるだけで、仮想通信モデルＶ４０５を
使ってターゲットプログラムを検証することができるの
で、上述の効果を得ることができるようになる。
【０５０８】なお、第１〜第３実施例では、仮想モデル
をマイコンシミュレータの一部として説明したが、これ
に限定されるもにではなく、ハードウェアシミュレータ
側に設けてもよいし、マイコンシミュレータやハードウ
ェアシミュレータとは別に構成してもよい。
【０５０９】また、仮想モデルやハードウェアモデルを
構成する周辺回路、あるいは、機能関数、機能関数選択
テーブルなどは、第１〜第３実施例に限定されるもにで
はなく、電子機器を構成する周辺回路によって適宜変更
しうるものである。
【０５１０】また、シミュレーションを実行するとき
に、周辺回路の入出力状態をログファイルに記録してお
き、次にシミュレーションするときに、ログファイルの
内容を仮想モデルやハードウェアモデルの入出力情報と
して供給することで、シミュレーションに要する時間を
短縮することができる。
【０５１１】
【発明の効果】本発明によれば、電子機器を構成するハ
ードウェアの検証を、電子機器に組み込むプログラムの
検証と同時に実行し、かつハードウェアの検証をマイコ
ンシミュレーションで代替する比重を高めたことによ
り、検証時間の短縮と、検証内容の充実を実現できると
いう効果がある。
【０５１２】より具体的な効果については、各実施例の
説明の末尾に記載したので重複を回避するため省略す
る。
【図面の簡単な説明】
【図１】本発明の第１実施例のシステムシミュレータの
機能ブロック図
【図２】本発明のシステムシミュレーションの母体装置
たるシミュレーション装置のブロック図
【図３】図１におけるハードウェアモデル２０の構成例
を示すブロック図
【図４】図３のハードウェアモデル２０に対応する仮想
モデル７の構成図
【図５】図１における仮想プログラムメモリモデルＶ７
１内のテーブル例を示す表
【図６】図１における機能関数選択テーブル３の例を示
す表
【図７】図１における機能関数Ｉ／Ｆモデル５における
仮想関数変換テーブルとその戻り値を示す表
【図８】本発明の第１実施例および第２実施例における
ターゲットプログラムのリスト例を示す表
【図９】本発明の第１実施例および第２実施例における
ＣＰＵモデルシミュレーションのフローチャート
【図１０】図９における周辺回路処理サブルーチンＳ１
０３，Ｓ１０８のフローチャート
【図１１】図１０における仮想モデルシミュレーション
Ｓ２０２のフローチャート
【図１２】図１におけるバスＩ／Ｆモデル６がハードウ
ェアシミュレータ２にデータを書き込むときのタイミン
グチャート
【図１３】本発明の第２実施例のシステムシミュレータ
２−１の機能ブロック図
【図１４】図１３におけるハードウェアモデル２１の構
成図
【図１５】図１３における仮想モデル７１の構成図
【図１６】図１３における機能関数選択テーブル３１の
例を示す表
【図１７】第２実施例における周辺回路処理サブルーチ
ンの詳細フローチャート。実線は処理の流れ、点線はデ
ータの流れを示す。
【図１８】第２実施例における仮想モデルシミュレーシ
ョンの詳細フローチャート
【図１９】図１７のうち１点鎖線で示された部分のフロ
ーチャート
【図２０】図１７におけるデータ更新Ｓ４２３のフロー
チャート
【図２１】図１７におけるデータ更新Ｓ４２１のフロー
チャート
【図２２】本発明の第３実施例のシステムシミュレータ
２−２の機能ブロック図
【図２３】図２２におけるハードウェアモデル２２の構
成図
【図２４】図２２における仮想モデル７２の構成図
【図２５】図２２における機能関数選択テーブル３２の
例を示す表
【図２６】第３実施例におけるターゲットプログラムの
フローチャート
【図２７】第３実施例におけるＣＰＵモデルシミュレー
ションのフローチャート
【図２８】第３実施例における周辺回路処理サブルーチ
ンＳ１２３，Ｓ１２８間のフローチャート
【図２９】第３実施例において外部端子変化により起動
されるハードウェアシミュレーションのフローチャート
【図３０】第３実施例におけるシリアル入出力およびＤ
ＭＡ転送時のタイミングチャート
【符号の説明】
１ マイコンシミュレータ ２，２−１，２−２ ハードウェアシミュレータ ３，３１，３２ 機能関数選択テーブル ４ ＣＰＵモデル ５ 機能関数Ｉ／Ｆモデル ６ バスＩ／Ｆモデル ７，７０，７２ 仮想モデル ８ システムＩ／Ｆモデル ９ データ更新Ｉ／Ｆモデル １０，Ｈ３０１ プログラムメモリモデル １１，Ｈ３０３ データメモリモデル １２ Ｉ／ＯポートＡモデル １３ キーマトリクスモデル １４ Ｉ／ＯポートＢモデル １５，Ｈ３１２ デコーダモデル １６ Ｉ／ＯポートＣモデル １７ 時計モデル １８ ＧＵＩ １９ キー入力モデル ２０，２１，２２ ハードウェアモデル ２３ ＳＩＯ端子 ２４ 割込Ｉ／Ｆモデル ２５ バス要求Ｉ／Ｆモデル １８１ キー入力ＧＵＩ １８２ ＬＥＤ表示ＧＵＩ ＰＣ プログラムカウンタ Ｓ＿ＣＰＵ プロセッサ Ｓ＿ＲＡＭ メモリ Ｓ＿ＲＯＭ 読み出し専用メモリ Ｓ＿ＩＮＴ 割込制御装置 Ｓ＿ＤＭＡ ＤＭＡ制御装置 Ｓ＿ＤＳＰ 表示制御装置 Ｓ＿ＩＮＰ 入力部 Ｓ＿ＳＩＯ シリアル入出力装置 Ｓ＿ＨＤＤ ハードディスク ＥＷＳ ワークステーション Ｖ７１，Ｖ４０１ 仮想プログラムメモリモデル Ｖ７２ 仮想時計モデル Ｖ７３ 仮想キー入力モデル Ｖ７４ 仮想ＬＥＤ表示モデル Ｖ４０２，Ｈ３０２ ＶＰＭテーブル Ｖ４０３ 仮想データメモリモデル Ｖ４０４，Ｈ３０４ ＶＤＭテーブル Ｖ４０５ 仮想通信モデル Ｖ４０６ ＶＲＴテーブル Ｖ４０７ 仮想入力ポートモデル Ｖ４０８ ＶＩＰ入力レジスタ Ｖ４０９ 仮想キーデコーダモデル Ｖ４１０ ＶＫＤ出力レジスタ Ｈ３０５ ＤＭＡモデル Ｈ３０６ ＨＤＡ設定レジスタ Ｈ３０７ ＳＩＯモデル Ｈ３０８ ＨＳＩ設定レジスタ Ｈ３０９ 入力ポートモデル Ｈ３１０ ＨＩＰ設定レジスタ Ｈ３１１ 出力ポートモデル Ｈ３１３ ＨＫＤ出力レジスタ

Claims (41)

    【特許請求の範囲】
  1. 【請求項１】マイクロコンピュータを使用する電子機器
    のプログラムおよびハードウェアをシミュレーション装
    置上で一体的に検証するシステムシミュレータにおい
    て、 前記プログラムに基づいて前記ハードウェアをソフトウ
    ェアで検証するハードウェアシミュレータと、 前記ハードウェアに係わる前記プログラム命令を前記ハ
    ードウェアと等価的にソフトウェアで処理する仮想モデ
    ルシミュレータと、 前記ハードウェアシミュレータまたは前記仮想モデルシ
    ミュレータの出力を適時に利用しながら前記プログラム
    をソフトウェアで検証するＣＰＵモデルシミュレータと
    を具備することを特徴とするシステムシミュレータ。
  2. 【請求項２】前記ＣＰＵモデルシミュレータは、ＣＰＵ
    インタフェースモデルを介して前記ハードウェアシミュ
    レータまたは前記仮想モデルシミュレータのいずれかと
    接続されることを特徴とする請求項１記載のシステムシ
    ミュレータ。
  3. 【請求項３】前記ＣＰＵモデルシミュレータは、前記電
    子機器を構成する周辺回路に対する入出力命令を機能関
    数に変換して出力する手段を設けたことを特徴とする請
    求項１または請求項２に記載のシステムシミュレータ。
  4. 【請求項４】前記ＣＰＵインタフェースモデルは、前記
    ハードウェアシミュレータまたは前記仮想モデルシミュ
    レータの一方を選択して前記ＣＰＵモデルシミュレータ
    と接続する機能関数インタフェースモデルと、 前記仮想モデルシミュレータを選択するための条件を規
    定したシミュレータ選択テーブルとを有することを特徴
    とする請求項１〜請求項３のいずれかに記載のシステム
    シミュレータ。
  5. 【請求項５】前記ハードウェアシミュレータは、前記電
    子機器を構成する周辺回路対応のサブモデルを含み前記
    ハードウェアの検証を実行するハードウェアモデルと、 該ハードウェアシミュレータと前記ＣＰＵモデルシミュ
    レータとの間の情報授受の整合をとるシステムインタフ
    ェースモデルとを有することを特徴とする請求項１〜請
    求項３のいずれかに記載のシステムシミュレータ。
  6. 【請求項６】前記ＣＰＵインタフェースモデルは、前記
    機能関数インタフェースモデルと前記システムインタフ
    ェースモデルとの間の整合をとるバスインタフェースモ
    デルを有することを特徴とする請求項５に記載のシステ
    ムシミュレータ。
  7. 【請求項７】前記電子機器を構成する周辺回路対応のサ
    ブモデルは、前記周辺回路の接続情報を有していること
    を特徴とする請求項５に記載のシステムシミュレータ。
  8. 【請求項８】前記電子機器を構成する周辺回路対応のサ
    ブモデルは、前記プログラム・コード、または前記プロ
    グラムの処理結果、またはメモリモデルの記憶情報を保
    持する記憶手段を有していることを特徴とする請求項５
    に記載のシステムシミュレータ。
  9. 【請求項９】前記仮想モデルシミュレータは、前記電子
    機器を構成する周辺回路に対応する命令の実行結果と等
    価な機能を実行する複数の仮想サブモデルを有すること
    を特徴とする請求項１〜請求項３のいずれかに記載のシ
    ステムシミュレータ。
  10. 【請求項１０】前記仮想サブモデルは、前記プログラム
    ・コード、または前記プログラムの処理結果、またはメ
    モリモデルの記憶情報を保持する記憶手段を有すること
    を特徴とする請求項９に記載のシステムシミュレータ。
  11. 【請求項１１】前記仮想サブモデルは、複数の前記サブ
    モデルに係わる前記プログラムを構成するサブルーチン
    の機能を代行する手段で構成されることを特徴とする請
    求項９または請求項１０に記載のシステムシミュレー
    タ。
  12. 【請求項１２】前記仮想サブモデルは、前記サブモデル
    に係わる前記プログラムを前記サブモデルと等価な処理
    をする周辺装置で処理する手段で構成されることを特徴
    とする請求項９または請求項１０に記載のシステムシミ
    ュレータ。
  13. 【請求項１３】前記仮想モデルシミュレータは、シミュ
    レーション結果に基づき、該当する前記サブモデルの記
    憶手段の記憶内容を更新することを特徴とする請求項９
    〜請求項１２のいずれかに記載のシステムシミュレー
    タ。
  14. 【請求項１４】前記ハードウェアモデルシミュレータ
    は、シミュレーション結果に基づき、該当する前記仮想
    サブモデルの記憶手段の記憶内容を更新する手段を有す
    ることを特徴とする請求項９〜請求項１２のいずれかに
    記載のシステムシミュレータ。
  15. 【請求項１５】前記ハードウェアシミュレータは、前記
    ハードウェアモデルからの割込み要求信号を前記ＣＰＵ
    モデルに伝える割込インタフェースモデルを有し、前記
    ハードウェアの検証を前記プログラムの検証より優先し
    て行うようにしたことを特徴とする請求項１〜請求項１
    ４のいずれかに記載のシステムシミュレータ。
  16. 【請求項１６】前記ハードウェアシミュレータ、前記ハ
    ードウェアモデルからのバス解放要求信号を前記ＣＰＵ
    モデルに伝え、前記ＣＰＵモデルからのバス使用許可信
    号を前記ハードウェアモデルに伝えるバス要求インタフ
    ェースモデルを有し、前記プログラムの検証を中断する
    ようにしたことを特徴とする請求項１〜請求項１５のい
    ずれかに記載のシステムシミュレータ。
  17. 【請求項１７】前記ハードウェアモデルと前記仮想モデ
    ルとの対応は、各モデルを構成するサブモデル間で１：
    Ｎ（Ｎは２以上の整数）であることを特徴とする請求項
    １〜請求項１６のいずれかに記載のシステムシミュレー
    タ。
  18. 【請求項１８】前記ハードウェアモデルまたは前記仮想
    モデルは、各モデルに所定のデータを与えたり、シミュ
    レーション結果を表示するユーザーインタフェースと接
    続されたことを特徴とする請求項１〜請求項１７のいず
    れかに記載のシステムシミュレータ。
  19. 【請求項１９】マイクロコンピュータとこれに接続され
    る周辺回路とを有する電子機器のターゲットプログラム
    および周辺回路のハードウェアをシミュレーション装置
    上で一体的に検証するシステムシミュレーション方法に
    おいて、 前記ハードウェアの接続情報に基づいて周辺回路の処理
    をシミュレーションする第１ステップと、 前記ハードウェアの論理機能に基づいて周辺回路の処理
    を等価的にシミュレーションする第２ステップとを有
    し、 前記第１または第２ステップのいずれかを選択してマイ
    クロコンピュータの入出力命令をシミュレーションする
    第３ステップとを備えたことを特徴とするシステムシミ
    ュレーション方法。
  20. 【請求項２０】マイクロコンピュータとこれに接続され
    る周辺回路とを有する電子機器のターゲットプログラム
    および周辺回路のハードウェアをシミュレーション装置
    上で一体的に検証するシステムシミュレーション方法に
    おいて、 前記周辺回路の接続情報に基づいて周辺回路の処理をシ
    ミュレーションする第１ステップと、 前記周辺回路の機能と等価な機能を有する周辺装置を使
    用して周辺回路の処理結果を得る第２ステップとを有
    し、 前記第１または第２ステップのいずれかを選択してマイ
    クロコンピュータの入出力命令をシミュレーションする
    第３ステップとを備えたことを特徴とするシステムシミ
    ュレーション方法。
  21. 【請求項２１】前記第１または第２ステップのいずれか
    を選択する前記第３ステップは、シミュレーション選択
    テーブルに基づいて行われ、前記シミュレーション選択
    テーブルの選択条件を満たすとき第２ステップを選択
    し、満たさないとき前記第１ステップを選択するように
    したことを特徴とする請求項１９または請求項２０に記
    載のシステムシミュレーション方法。
  22. 【請求項２２】前記第１または第２ステップのいずれか
    を選択する前記第３ステップは、シミュレーション選択
    テーブルに基づいて行われ、 前記シミュレーション選択テーブルにフラグが付加さ
    れ、前記フラグが第１の状態であって前記選択テーブル
    の選択条件を満たすとき前記第２ステップを選択し、前
    記フラグが第２の状態であるとき前記第１ステップを選
    択することを特徴とする請求項１９または請求項２０に
    記載のシステムシミュレーション方法。
  23. 【請求項２３】前記第１及び第２ステップの処理結果を
    第１及び第２の記憶領域にそれぞれ記憶するステップを
    有し、 第１ステップを実行した後に、第１ステップの処理結果
    で第２の記憶領域を更新するステップと、 第２ステップを実行した後に、第２ステップの処理結果
    で第１の記憶領域を更新するステップとを備えたことを
    特徴とする請求項１９または請求項２０に記載のシステ
    ムシミュレーション方法。
  24. 【請求項２４】マイクロコンピュータとこれに接続され
    る周辺回路とを備えた電子機器のターゲットプログラム
    および周辺回路のハードウェアをシミュレーション装置
    上で一体的に検証するシステムシミュレーション方法に
    おいて、 前記マイクロコンピュータが前記周辺回路との入出力命
    令を検出するステップと、 前記入出力命令に対応する機能関数を生成するステップ
    と、 前記機能関数に応答し、前記ハードウェアの接続情報に
    基づいて前記周辺回路の処理をシミュレーションするハ
    ードウェアモデルシミュレーションと、 前記ハードウェアの論理機能に基づいて前記周辺回路の
    処理を等価的にシミュレーションする仮想モデルシミュ
    レーションとを有し、 前記機能関数に基づき前記ハードウェアモデルシミュレ
    ーションまたは前記仮想モデルシミュレーションのいず
    れかを選択して前記入出力命令に対するシミュレーショ
    ン結果を求めるステップを備えたことを特徴とするシス
    テムシミュレーション方法。
  25. 【請求項２５】前記ハードウェアモデルシミュレーショ
    ンまたは前記仮想モデルシミュレーションを選択する処
    理は、前記仮想モデルシミュレーションで処理可能な前
    記機能関数名と、前記機能関数の選択条件が登録された
    シミュレーション選択テーブルにより行われることを特
    徴とする請求項２４に記載のシステムシミュレーション
    方法。
  26. 【請求項２６】前記ハードウェアモデルシミュレーショ
    ンまたは前記仮想モデルシミュレーションを選択する処
    理は、前記ハードウェアモデルシミュレーションで処理
    可能な前記機能関数名と、前記機能関数の選択条件と、
    フラグとが登録されたシミュレーション選択テーブルに
    により行われることを特徴とする請求項２４に記載のシ
    ステムシミュレーション方法。
  27. 【請求項２７】前記仮想モデルシミュレーションへ前記
    ハードウェアモデルシミュレーションの初期状態と等価
    な状態を登録する処理はシステムシミュレーション開始
    前に行われていることを特徴とする請求項２４〜請求項
    ２６のいずれかに記載のシステムシミュレーション方
    法。
  28. 【請求項２８】前記仮想モデルシミュレーションへ前記
    ハードウェアモデルの検証結果を登録する処理は前記シ
    ステムシミュレーションの進行につれて更新されること
    を特徴とする請求項２４〜請求項２７のいずれかに記載
    のシステムシミュレーション方法。
  29. 【請求項２９】前記更新は、前記仮想モデルに付属して
    設けられたテーブルまたはレジスタへの書き込みによっ
    て行うことを特徴とする請求項２８に記載のシステムシ
    ミュレーション方法。
  30. 【請求項３０】前記システムシミュレーションの進行に
    つれて前記仮想モデルシミュレーションの結果が登録さ
    れ、その登録内容が前記ハードウェアモデルシミュレー
    ションに反映されることを特徴とする請求項２４〜請求
    項２８のいずれかに記載のシステムシミュレーション方
    法。
  31. 【請求項３１】前記更新は、前記ハードウェアモデルに
    付属して設けられたテーブルまたはレジスタへの書き込
    みによって行うことを特徴とする請求項３０に記載のシ
    ステムシミュレーション方法。
  32. 【請求項３２】前記周辺回路の検証は、前記マイクロコ
    ンピュータのシミュレーションにおける周辺回路処理サ
    ブルーチンとして行われることを特徴とする請求項２４
    に記載のシステムシミュレーション方法。
  33. 【請求項３３】前記ハードウェアモデルシミュレション
    の結果をもとに割込み要求を検出するステップと、 割込インタフェースモデルを介して前記マイクロコンピ
    ュータのモデルに割込み要求信号を伝えるステップと、 前記ターゲットプログラムに記述され、前記割込み要求
    信号によって起動される割込み処理によりハードウェア
    の検証を行うようにしたことを特徴とする請求項２４〜
    請求項３２のいずれかに記載のシステムシミュレーショ
    ン方法。
  34. 【請求項３４】前記ハードウェアモデルシミュレーショ
    ンの結果をもとにバス解放要求を検出するステップと、 バス解放要求インタフェースモデルを介して前記マイク
    ロコンピュータのモデルにバス解放要求信号を伝えるス
    テップと、 バス解放要求インタフェースモデルを介して前記ハード
    ウェアモデルにバス使用許可信号を伝えるステップと、 前記マイクロコンピュータモデルの検証を停止させて前
    記ハードウェアの検証を行うようにしたことを特徴とす
    る請求項２４〜請求項３２のいずれかに記載のシステム
    シミュレーション方法。
  35. 【請求項３５】前記割込み要求信号は前記周辺回路を構
    成するシリアル入出力インタフェース対応のサブモデル
    から出力され、また前記バス要求信号は前記周辺回路を
    構成するＤＭＡ制御装置対応のサブモデルから出力され
    ることを特徴とする請求項３４に記載のシステムシミュ
    レーション方法。
  36. 【請求項３６】前記周辺回路の検証は、前記割込み要求
    信号発生の要因となる事象の発生により起動される前記
    ハードウェアモデルシミュレーションによって行われる
    ことを特徴とする請求項３４または請求項３５に記載の
    システムシミュレーション方法。
  37. 【請求項３７】前記割込み要求信号は前記シミュレーシ
    ョン装置の外部端子への通信データの受信により発生す
    ることを特徴とする請求項３６に記載のシステムシミュ
    レーション方法。
  38. 【請求項３８】前記ハードウェアの検証が、前記シミュ
    レーション装置の外部端子で受信した通信データのデー
    タメモリへのＤＭＡ転送であることを特徴とする請求項
    １３〜請求項１６のいずれかに記載のシステムシミュレ
    ーション方法。
  39. 【請求項３９】マイクロコンピュータとこれに接続され
    る周辺回路とを有する電子機器のターゲットプログラム
    および周辺回路のハードウェアをシミュレーション装置
    上で一体的に検証するシステムシミュレーション方法に
    おいて、 前記ターゲットプログラムはサブルーチン処理を有し、 前記サブルーチン処理を該サブルーチンによって得られ
    る結果と等価な結果が得られる仮想モデルシミュレーシ
    ョンで置き換えて処理することを特徴とするシステムシ
    ミュレーション方法。
  40. 【請求項４０】マイクロコンピュータを使用する電子機
    器のプログラムおよびハードウェアをシミュレーション
    装置上で一体的に検証するシステムシミュレーション方
    法において、該システムシミュレーションの母体装置の
    読み出し専用メモリに、前記プログラムを書き込む手順
    と、前記母体装置のメモリに、前記プログラムを検証す
    るマイコンシミュレーションプログラム，前記プログラ
    ムに基づいて前記ハードウェアを検証するハードウェア
    モデルシミュレーションプログラム，ＣＰＵ情報，ハー
    ドウェア接続情報，仮想モデル情報，仮想モデル選択情
    報およびシミュレータ間インタフェース情報を書き込ん
    で該母体装置をシミュレーション装置化する手順と、前
    記プログラムにしたがってシステムシミュレーションを
    実行する手順とから成り、前記仮想モデル情報に前記ハ
    ードウェアの検証結果を含ませる手順と、前記ハードウ
    ェアの検証のうち前記仮想モデル選択情報で指定された
    部分については前記マイコンシミュレーションプログラ
    ムにより代替して実行する手順とを有することを特徴と
    するシステムシミュレーション方法。
  41. 【請求項４１】請求項１９〜請求項４０のいずれかに記
    載のシステムシミュレーション方法を実行するプログラ
    ムを記録したコンピュータ読み込み可能なシステムシミ
    ュレーション記録媒体。
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