JP2000021723A - アライメントマークと、それを用いた半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 マスクの位置合わせを行う際に、マスクの重
ね合わせを明確に評価できるボックスインボックスのパ
ターンを有するアライメントマークを提供すると共に、
そのマークを用いた半導体素子の製造方法を提供する。 【解決手段】 アライメントマーク１０は、ボックスパ
ターン１と、フリンジ２Ａ、２Ｂ、２Ｃ、２Ｄとから成
る。フリンジ２Ａは、辺１Ａに対応して、フリンジ２Ｂ
は、辺１Ｂに対応して、フリンジ２Ｃは、辺１Ｃに対応
して、フリンジ２Ｄは、辺１Ｄに対応して、それぞれ、
設けられる。ボックスパターン１に対応する凹部３と、
フリンジ２Ａ、２Ｂに対応する凹部４とは、同じ深さを
有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子の製造
プロセスにおけるマスクの重ね合わせを評価するための
アライメントマークに関する。

【０００２】

【従来の技術】Ｓｉウェハ上に高集積な半導体素子を作
製するために縮小投影露光が用いられ、縮小投影露光装
置を用いたリソグラフィ工程において、異なる層間の位
置合わせは装置に付属する自動アライメント機能により
行われている。自動アライメント機能におけるスペック
として概ね６０ｎｍ程度の重ね合わせ精度を有している
が、プロセスを重ねることにより、平坦性や反射率の均
一性が失われ、また、熱によりウェハが不均一に伸び縮
みすることによりプロセス基板上においては、必ずしも
スペック通りのマスクの重ね合わせを行うことができな
い。

【０００３】かかる理由から、図５（ａ）に示すよう
に、ボックスインボックスのパターンを用いて自動アラ
イメント後の精度を別途評価し、そこから得られた誤差
要因を次のウェハの重ね合わせ露光に反映させる方法が
用いられている。

【０００４】

【発明が解決しようとする課題】しかし、図５（ａ）に
示す従来のボックスインボックスのパターンを用いてプ
ロセスを行った場合、以下の問題がある。例えば、第１
層配線と第２層配線とを接続するためのコンタクトホー
ルを形成する時にボックスインボックスの基準パターン
（アウターボックス）を同時に形成した後、第２層配線
用の金属形成が行われる。そして、第２層配線用の金属
が形成された後、先に形成されたアウターボックスの基
準パターンを基準にして、その後のマスクの位置合わせ
が行われる。第２層配線用の金属としてはアルミニウム
（Ａｌ）が一般的には用いられるが、このＡｌを４５０
〜５５０℃程度の高温スパッタリング法を用いて従来の
アウターボックスのパターン上に形成する際に、パター
ンエッジ部にＡｌが不均一に入り、アウターボックスの
エッジ周辺５０が、形成されたＡｌによりギザギザにな
る（図５の（ｂ）参照）。断面構造としては、図５の
（ｃ）に示すように、アウターボックスのパターンのエ
ッジ５１部には、Ａｌ膜５２がなだらかに形成され、パ
ターンのエッジ５１を明確に認識することができなくな
る。

【０００５】従って、従来のボックスインボックスのパ
ターンを用いてマスクの位置合わせを行った場合、マス
クの重ね合わせを明確に評価できないという問題が生
じ、引いては、歩留まりの良い半導体素子を作製できな
いという問題がある。そこで、本発明は、かかる問題を
解決し、マスクの位置合わせを行う際に、マスクの重ね
合わせを明確に評価できるボックスインボックスのパタ
ーンを有するアライメントマークを提供すると共に、そ
のマークを用いた半導体素子の製造方法を提供すること
を目的とする。

【０００６】

【課題を解決するための手段および発明の効果】請求項
１に係る発明は、半導体素子製造のためのリソグラフィ
工程におけるマスクの重ね合わせを評価するためのボッ
クスパターンを有するアライメントマークにおいて、そ
のアライメントマーク上に重ね合わせ層膜を形成する際
に、形成される重ね合わせ層膜がボックスパターン内に
入るのを防止するフリンジを含むアライメントマークで
ある。

【０００７】請求項１に記載された発明によれば、アラ
イメントマークは、その上に重ね合わせ層膜が形成され
る際に、その重ね合わせ層膜がマスクの重ね合わせを評
価するための基準ボックスパターン内に入るのを防止す
るフリンジを含むため、重ね合わせ層膜を形成した場合
にもマスクの重ね合わせを評価するパターンのエッジを
明確に認識できる。

【０００８】また、請求項２に係る発明は、半導体素子
製造のためのリソグラフィ工程におけるマスクの重ね合
わせを評価するためのアライメントマークであって、ボ
ックスパターンと、フリンジとを含むアライメントマー
クである。ボックスパターンは、重ね合わせを評価する
基準となる。また、フリンジは、重ね合わせ層膜が形成
される際に、ボックスパターンに重ね合わせ層膜が入る
のを防止する。

【０００９】請求項２に記載された発明によれば、アラ
イメントマークは、マスクの重ね合わせを評価する基準
となるボックスパターンと、重ね合わせ層膜が形成され
る際に重ね合わせ層膜がボックスパターン内に入るのを
防止するフリンジとを含むため、重ね合わせ層膜を形成
した後もボックスパターンのエッジを明確に認識でき
る。

【００１０】また、請求項３に係る発明は、請求項２に
記載されたアライメントマークにおいて、フリンジは、
基準層ボックスパターンの外側に設けられているアライ
メントマークである。請求項３に記載された発明によれ
ば、フリンジはボックスパターンの外側に設けられるた
め、ボックスパターンの形状を変化させることなく、重
ね合わせ層膜がボックスパターン内部に入るのを防止で
きるアライメントマークを容易に作製できる。

【００１１】また、請求項４に係る発明は、請求項３に
記載されたアライメントマークにおいて、フリンジは、
基準層ボックスパターンの４つの辺に対して設けられた
４つの領域から成るアライメントマークである。請求項
４に記載された発明によれば、重ね合わせ層膜がボック
スパターン内に入るのを防止するフリンジは、基準層ボ
ックスパターンの４つの辺に対して設けられるので、重
ね合わせ層膜がボックスパターン内に入るのを、より正
確に防止できる。

【００１２】また、請求項５に係る発明は、請求項３に
記載されたアライメントマークにおいて、フリンジは、
基準層ボックスパターンの周囲に設けられた１つの領域
から成るアライメントマークである。請求項５に記載さ
れた発明によれば、重ね合わせ層膜がボックスパターン
内に入るのを防止するフリンジは、基準層ボックスパタ
ーンの周囲に形成されるため、重ね合わせ層膜がボック
スパターン内に入るのを、より確実に防止できる。

【００１３】また、請求項６に係る発明は、請求項４ま
たは請求項５に記載されたアライメントマークにおい
て、フリンジと基準層ボックスパターンとの距離は、重
ね合わせ層膜の形成条件に応じて決定されるアライメン
トマークである。請求項６に記載された発明によれば、
重ね合わせ層膜がボックスパターンに入るのを防止する
フリンジと基準層ボックスパターンとの距離は、重ね合
わせ層膜の形成条件に応じて決定されるため、重ね合わ
せ層膜の形成条件が変化してもボックスパターン内に基
準膜が入ることがない。

【００１４】また、請求項７に係る発明は、請求項４ま
たは請求項５に記載されたアライメントマークにおい
て、重ね合わせ層膜が基準層ボックスパターンに入るの
を防止するフリンジのサイズは、重ね合わせ層膜の膜厚
に応じて決定されるアライメントマークである。請求項
７に記載された発明によれば、フリンジのサイズは、重
ね合わせ層膜の膜厚により決定されるので、重ね合わせ
層膜の膜厚が異なるプロセスにもアライメントマークを
容易に適用できる。

【００１５】また、請求項８に係る発明は、請求項１か
ら請求項７のいずれか１項に記載のアライメントマーク
を形成する工程を含む半導体素子の製造方法である。請
求項８に記載された発明によれば、重ね合わせ層膜がボ
ックスパターン内に入るのを防止するフリンジを含むア
ライメントマークを形成する工程を経て半導体素子が製
造されるので、マスクの重ね合わせが正確に行われ、歩
留まりの良い半導体素子を製造することができる。

【００１６】

【発明の実施の形態】本発明の実施の形態を図を参照し
つつ説明する。図１を参照して、本願発明に係るアライ
メントマークについて説明する。アライメントマーク１
０は、基準ボックスパターン１と、フリンジ２Ａ、２
Ｂ、２Ｃ、２Ｄとから成る。フリンジ２Ａは、ボックス
パターン１の辺１Ａに対して、フリンジ２Ｂは、ボック
スパターン１の辺１Ｂに対して、フリンジ２Ｃは、ボッ
クスパターンの辺１Ｃに対して、フリンジ２Ｄは、ボッ
クスパターン１の辺１Ｄに対して、それぞれ、設けられ
る（図１の（ａ））アライメントマーク１０のＡ−Ｂ線
における断面構造は、図１の（ｂ）を参照して、ボック
スパターン１に対応した凹部３とフリンジ２Ａ、２Ｃに
対応した凹部４、４とから成り、凹部３と凹部４、４と
から成る。

【００１７】フリンジ２Ａ、２Ｂ、２Ｃ、２Ｄは、アラ
イメントマーク１０上にＡｌ等から成る重ね合わせ層膜
を形成した場合に、その重ね合わせ層膜がボックスパタ
ーン１内に入るのを防止する機能を果たすものである。
重ね合わせ層のＡｌが４５０〜５５０℃の高温スパッタ
リング法で、アライメントマーク１０の形成された膜上
に形成される場合、アライメントマーク１０上に堆積さ
れるＡｌ膜は荒れた状態で流動的になり、ボックスパタ
ーン１内に不均一に入る。従って、本願発明において
は、ボックスパターン１の凹部３の外側に凹部４からな
るフリンジ２Ａ、２Ｂ、２Ｃ、２Ｄを設けることによ
り、Ａｌ膜の形成時に、ボックスパターン１内に流入す
るＡｌ膜の一部を凹部４に取り込むことにより、ボック
スパターン１の凹部３へＡｌ膜の一部が入るのを防止す
ることを特徴とする。重ね合わせ層膜は、その形成条件
により流動的になったり、荒れを起こしたりする度合い
が異なるため、ボックスパターン１の各辺１Ａ、１Ｂ、
１Ｃ、１Ｄとフリンジ２Ａ、２Ｂ、２Ｃ、２Ｄとの距離
は、重ね合わせ層膜の形成条件に応じて決定される。重
ね合わせ層膜が流動的になったり、荒れを起こしたりす
る度合いが大きい場合には、ボックスパターン１の各辺
１Ａ、１Ｂ、１Ｃ、１Ｄとフリンジ２Ａ、２Ｂ、２Ｃ、
２Ｄとの距離は、長くなり、重ね合わせ層膜が流動的に
なったり、荒れを起こしたりする度合いが小さい場合に
は、ボックスパターン１の各辺１Ａ、１Ｂ、１Ｃ、１Ｄ
とフリンジ２Ａ、２Ｂ、２Ｃ、２Ｄとの距離は、短くな
る。また、重ね合わせ層膜がボックスパターン１内に入
るのを、より正確に防止するため、ボックスパターン１
の各辺１Ａ、１Ｂ、１Ｃ、１Ｄの長さとフリンジ２Ａ、
２Ｂ、２Ｃ、２Ｄの長さとは同じに設定される。更に、
フリンジ２Ａ、２Ｂ、２Ｃ、２Ｄの面積（「サイズ」と
も言う。）は、形成される重ね合わせ層膜の膜厚に応じ
て決定される。これは、重ね合わせ層膜の膜厚が厚い場
合には、形成されたフリンジ２Ａ、２Ｂ、２Ｃ、２Ｄで
は、重ね合わせ層膜がボックスパターン１内に入るのを
十分に防止できないからである。

【００１８】半導体素子をウェハに形成し、第１層の配
線をした後、第２層の配線をする場合には、第１層の配
線上に絶縁膜を形成し、その絶縁膜に第１層の配線と第
２層の配線とのコンタクトホールを形成するためのパタ
ーニングが行われるが、このパターニングの際にアライ
メントマーク１０も同時に形成される。従って、アライ
メントマーク１０のボックスパターン１、およびフリン
ジ２Ａ、２Ｂ、２Ｃ、２Ｄの深さは、形成される絶縁膜
の厚さと同じである。そこで、第１層の配線と第２層の
配線との間に絶縁膜を形成するときは、アライメントマ
ーク１０上に形成される重ね合わせ層膜の形成条件、膜
厚等を考慮して重ね合わせ層膜がボックスパターン１内
に入るのを防止できるように絶縁膜の膜厚が決定され
る。また、ボックスパターン１の各辺１Ａ、１Ｂ、１
Ｃ、１Ｄとフリンジ２Ａ、２Ｂ、２Ｃ、２Ｄとの距離、
およびフリンジ２Ａ、２Ｂ、２Ｃ、２Ｄの幅も、重ね合
わせ層膜の形成条件、膜厚等を考慮して決定される（フ
リンジ２Ａ、２Ｂ、２Ｃ、２Ｄの長さは、ボックスパタ
ーン１の各辺１Ａ、１Ｂ、１Ｃ、１Ｄの長さと同じに決
定されるので、重ね合わせ層膜の形成条件、膜厚等によ
り変化しない。）。かかる層間絶縁膜にアライメントマ
ーク１０が形成されるときは、その各辺１Ａ、１Ｂ、１
Ｃ、１Ｄの長さは、２０μｍである。また、絶縁膜の厚
さは、０．５μｍであり、フリンジ２Ａ、２Ｂ、２Ｃ、
２Ｄの幅は、１μｍである。

【００１９】図２を参照して、アライメントマーク１０
上に重ね合わせ層膜が形成されるプロセスについて説明
する。図２の（ａ）は、アライメントマーク１０が形成
されたときの平面図と、平面図のＡ−Ｂ線における断面
図を示すものである。図２の（ａ）のアライメントマー
ク上に、重ね合わせ層膜としてＡｌ膜５が５００℃のス
パッタリングにより形成される（図２の（ｂ）参照）。
形成されたＡｌ膜５のボックスパターン１領域でのエッ
ジ６はギザギザになっているが、そのギザギザは、殆ど
がボックスパターン１の外側で形成される。従って、Ａ
−Ｂ線における断面図を参照すると、ボックスパターン
１に対応する凹部３、およびフリンジ２Ａ、２Ｃに対応
する凹部４、４にＡｌ膜５が形成され、凹部３の両端
７、８の上部には殆どＡｌ膜５が形成されない。その結
果、ボックスパターン１の各辺１Ａ、１Ｂ、１Ｃ、１Ｄ
を明確に認識することができる。アライメントマーク１
０上にＡｌ膜５が形成された後、ボックスパターン１の
内部には、マスクの重ね合わせ評価用のレジスト９が形
成される。この場合、レジスト９がボックスパターン１
の中心部に形成されているか否かにより、マスクの重ね
合わせを評価するが、ボックスパターン１の各辺１Ａ、
１Ｂ、１Ｃ、１Ｄを明確に認識できるので、本願発明に
係るアライメントマーク１０を用いれば、その評価も容
易である。

【００２０】図３を参照して、アライメントマーク１０
を第１層の配線と第２層の配線との間に形成される絶縁
膜に形成するプロセスについて説明する。図３の（ａ）
は、ウェハに半導体素子を形成し、第１層の配線３０、
３０をした後、層間絶縁膜としてのＳｉＯ２３１を堆積
した状態を示したものである。その後、ＳｉＯ２３１上
にレジスト３２が塗布され（図３の（ｂ）参照）、第１
層の配線３０、３０と第２層の配線とのコンタクトホー
ル、およびアライメントマーク１０を形成するため、リ
ソグラフィによりレジスト３２がパターニングされ、レ
ジスト３２にパターン領域３３、３３、３５、３６、３
７が形成される（図３の（ｃ）参照）。パターン領域３
３、３３、３５、３６、３７が形成されると、パターン
領域３３、３３、３５、３６、３７から異方性エッチン
グ（ＲＩＥ）によりＳｉＯ２３１がエッチングされ、コ
ンタクトホール３４、３４とアライメントマーク１０の
ための凹部３、４、４が形成される（図３の（ｄ）参
照）。その後、レジスト３２を除去すると、ＳｉＯ２３
１にコンタクトホール３４、３４とアライメントマーク
１０を形成した状態になる（図３の（ｅ）参照）。更
に、その後、第２層の配線用の金属である膜５を形成す
る（図３の（ｆ）参照）。膜５を形成した状態において
も凹部３の両端７、８の上部には、膜５が殆ど形成され
ておらず、その後、更に、パターニングのためのマスク
の位置合わせを行う際に、アライメントマーク１０を基
準にしてマスクの重ね合わせの評価を容易に行うことが
できる。

【００２１】図３においては、第１層の配線と第２層の
配線を行うプロセスを例にして、本願発明に係るアライ
メントマーク１０を用いた半導体素子の製造プロセスを
説明したが、アライメントマーク１０は、第１層の配線
と第２の配線を行うプロセスに限らず、いずれのプロセ
スにおいても使用できるものである。また、本願発明に
係るアライメントマークは、図１に示したものに限ら
ず、図４に示すアライメントマーク２０であってもよ
い。アライメントマーク２０は、ボックスパターン１
と、フリンジ２１とから成る。アライメントマーク２０
においては、フリンジ２１がボックスパターン１の周囲
に設けられていることを特徴とする。かかる構成にする
ことにより、アライメントマーク２０上に重ね合わせ層
膜を形成した場合に、重ね合わせ層膜がボックスパター
ン１内に入るのを、より確実に防止できる。アライメン
トマーク２０においても、ボックスパターン１と、フリ
ンジ２１との距離、およびフリンジ２１の幅は、形成さ
れる重ね合わせ層膜の形成条件、および膜厚等に応じて
決定される。

【００２２】アライメントマーク２０のＡ−Ｂ線におけ
る断面構造は、ボックスパターン１に対応する凹部３
と、フリンジ２１に対応する凹部４、４とから成り、図
１に示すアライメントマーク１０と同じである。アライ
メントマーク２０を用いた場合には、ボックスパターン
１内へ重ね合わせ層膜が入るのを、より確実に防止する
ことができる。また、アライメントマーク２０は、図３
に示すプロセスと同様にして形成することができる。

【００２３】また、本願においては、上記説明したアラ
イメントマーク１０、または２０を用いた半導体素子の
製造プロセスも対象とする。アライメントマーク１０、
または２０を用いたプロセスにより、リソグラフィ工程
におけるマスクの位置合わせを、正確に行うことがで
き、歩留まりの良い半導体素子を容易に作製することが
できる。

【図面の簡単な説明】

【図１】本願発明に係るアライメントマークの平面図と
断面構造図である。

【図２】図１に示すアライメントマーク上に基準膜を形
成するプロセスを示す図である。

【図３】図１に示すアライメントマークを用いた半導体
素子の製造プロセスの一例である。

【図４】本願発明に係るアライメントマークの他の平面
図と断面図である。

【図５】従来の問題点を説明するための図である。

【符号の説明】

１・・・ボックスパターン １Ａ、１Ｂ、１Ｃ、１Ｄ・・・辺 ２Ａ、２Ｂ、２Ｃ、２Ｄ、２１・・・フリンジ ３、４、３３、３５、３６、３７・・・凹部 ５・・・膜 ６、７、８・・・エッジ ９、３２・・・レジスト １０、２０・・・アライメントマーク ３０・・・第１層配線 ３１・・・ＳｉＯ２ ３４・・・コンタクトホール

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体素子製造のためのリソグラフィ工
   程におけるマスクの重ね合わせを評価するための基準層
   ボックスと重ね合わせ層ボックスから成るボックスパタ
   ーンを有するアライメントマークにおいて、 前記アライメントマーク上に形成される重ね合わせ層膜
   が前記基準層ボックスパターン内に入るのを防止するフ
   リンジを含むアライメントマーク。
2. 【請求項２】 半導体素子製造のためのリソグラフィ工
   程におけるマスクの重ね合わせを評価するためのアライ
   メントマークであって、 重ね合わせを評価する基準となるボックスパターンと、 基準に対する重ね合わせ層の膜が形成される際に、前記
   基準層ボックスパターンに前記重ね合わせ層膜が入るの
   を防止するフリンジとを含むアライメントマーク。
3. 【請求項３】 前記フリンジは、前記基準層ボックスパ
   ターンの外側に設けられている請求項２記載のアライメ
   ントマーク。
4. 【請求項４】 前記フリンジは、前記基準層ボックスパ
   ターンの４つの辺に対して設けられた４つの領域から成
   る請求項３記載のアライメントマーク。
5. 【請求項５】 前記フリンジは、前記基準層ボックスパ
   ターンの周囲に設けられた１つの領域から成る請求項３
   記載のアライメントマーク。
6. 【請求項６】 前記フリンジと前記基準層ボックスパタ
   ーンとの距離は、前記重ね合わせ層膜の形成条件に応じ
   て決定される請求項４または請求項５に記載のアライメ
   ントマーク。
7. 【請求項７】 前記フリンジのサイズは、前記重ね合わ
   せ層膜の膜厚に応じて決定される請求項４または請求項
   ５に記載のアライメントマーク。
8. 【請求項８】 請求項１から請求項７のいずれか１項に
   記載のアライメントマークを形成する工程を含む半導体
   素子の製造方法。