JP2000021095A

JP2000021095A - 記録再生装置

Info

Publication number: JP2000021095A
Application number: JP10188693A
Authority: JP
Inventors: Masahito Shiokawa; 雅人塩川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-07-03
Filing date: 1998-07-03
Publication date: 2000-01-21

Abstract

(57)【要約】【課題】ビタビ検出回路のビット誤り率特性を改善で
きる記録再生装置を提供すること。【解決手段】ユーザデータを符号化器１に入力して、
記録再生に適した符号ビット列に変換し、ＮＲＺＩ変換
手段２でＮＲＺＩ変換後、記録再生部３で記録再生して
得られた再生信号をＭＥＰＲ４等化器４に入力して、等
化することにより、偶数時刻列から伝送が開始されるビ
ット列「０１１１０」と「長さ４以上のビット「１」の
連続」の両方を含まないビット列をビタビ検出器５に出
力する。ビタビ検出器５では、符号化器１で禁止したビ
ットパターンの検出を行わないようにして、偶数時刻列
から伝送が開始されるビット列「０１１１０」と「長さ
４以上のビット「１」の連続」の両方を検出しないよう
にして出力を復号器７に出力し、ユーザデータに変換す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は，データ伝送の受
信部やディスク記録装置の再生信号処理部に用いられる
信号処理装置に関し、特にその記録信号生成回路と再生
信号処理回路の構成の簡略化を期すようにした記録再生
装置に関する。

【０００２】

【従来の技術】ディスク記憶装置の記録密度上昇に伴う
信号劣化を補償するため，ＰＲＭＬ(Ｐａｒｔｉａｌ−
ＲｅｓｐｏｎｓｅＭａｘｉｍｕｍ−Ｌｉｋｅｌｉｈｏ
ｏｄ）信号処理が近年になって実用化されてきた。ＰＲ
ＭＬ信号処理とは、たとえば、「大沢ら，１９９６年電
子情報通信学会論文誌Ｃ−２ＶＯＬ．Ｊ７９−Ｃ−２，
ＮＯ．１２，７３１〜７３９，Ｄｅｃ．１９９６」に示
されているように、高い線記録密度において再生信号の
符号間干渉が増大しても、それを再生信号から除去し、
信号処理後のデータのビット誤り率(ＢｉｔＥｒｒｏ
ｒＲａｔｅ，以下ＢＥＲという）を低減させる方法で
ある。ＰＲＭＬ信号処理の従来例として、文献:「大沢
ら，１９９６年電子情報通信学会論文誌Ｃ−２Ｖｏ
Ｌ．Ｊ７９−Ｃ−２，Ｎｏ．１２，７３１〜７３９，Ｄ
ｅｃ．１９９６」には、ＥＰＲ４ＭＬ，ＥＥＰＲ４Ｍ
Ｌ，ＰＲ１１０−１−１ＭＬ方式など，いくつかの種類
のＰＲＭＬ方式が示されている。

【０００３】これらの中で，後述するこの発明では、Ｐ
Ｒ１１０−１−１ＭＬについて検討を加える。以下で
は、ＰＲ１１０−１−１ＭＬ方式をＭＥＰＲ４ＭＬ(Ｍ
ｏｄｉｆｉｅｄＥｘｔｅｎｄｅｄＰＲ４ＭＬ）と呼
ぶ。前記文献では，ＭＥＰＲ４ＭＬ方式は他のＰＲＭＬ
方式に比べ、ＰＲ等化器においてノイズ電力を増幅する
ことが少なくて済み、高記録密度において良好なビット
誤り率(ＢＥＲ）を与えることが示されている。

【０００４】以下、ＭＥＰＲ４ＭＬ方式の従来例を図面
を参照して説明する。ただし、ここでは、符号のビット
「０」の最小連続長が「０」となる符号とともに用いら
れるＭＥＰＲ４ＭＬ方式を取り扱う。図２１は磁気記録
再生装置の記録再生信号処理回路を示したものである。
同図で記録再生させるユーザデータａ(ｋ）はまず符号
化器１０１に入力され，ここで８／９符号などの符号ビ
ット列ｂ(ｋ）へ符号化される。

【０００５】ここにｋ＝０，１，２，...は時刻を表
す。符号ビット列ｂ(ｋ）は「０」と「１」の二種類の
ビットからなり、たとえば、８／９符号であると、ユー
ザデータは「ビット１とビット１との間のビット「０」
の連続数が「０」以上「４」以下となるようなビット
列」へ変換される。この変換動作により、再生信号から
クロック同期をより容易に作成できるようになり、かつ
ビタビ検出器１０５の回路規模を削減することができる
ようになる。

【０００６】図２１で符号ビット列ｂ(ｋ）はプリコー
ダ２へ入力される。プリコーダ２の構成を図１１に示
す。この図１１ではノン・リターン・ツウ・インバージ
ョン｛Non Return to Zero Inversion (NRZI）｝変換が
行われ，符号ビット列ｂ(ｋ）中にビット「１」が出現
するたびに記録電流ｃ(ｋ）のレベルが「Ｌ」から
「Ｈ」へ、あるいは「Ｈ」から「Ｌ」へ反転するように
なる。図２１で、プリコーダ出力信号すなわち記録電流
ｃ（ｋ）は記録再生部３へ入力され、ここで磁気記録再
生動作が行われる。

【０００７】記録再生部３からの出力信号、すなわち再
生信号ｈ(ｋ）は、記録電流ｃ(ｋ）を微分した信号と，
単位再生パルスｐ(ｋ）とを重畳した波形となる。単位
再生パルスｐ(ｋ）の時間方向の広がり(パルス幅）が一
定のとき，記録ビット間隔(磁化反転間隔）が小さくな
るほど再生信号のパルスは符号間干渉により振幅が低下
し，各再生単位パルスを独立に識別し難くなる。そこ
で、この再生信号に何らかの信号処理操作を施す必要が
出てくる。ここで、図２１に説明を戻すと、再生信号ｈ
(ｋ）はＭＥＰＲ４等化器４へ入力される。

【０００８】ＭＥＰＲ４等化器４は，再生波形が単位パ
ルスｐ(ｋ）であったときに、それを「０，１，２，
２，１，０」という時間応答の波形へ等化する。単位再
生パルスｐ(ｋ）は「Ｌ」から「Ｈ」への磁化反転が生
じた場合に出現するが，k=０，１，２における記録電流
ｃ(ｋ）がそれぞれ「Ｌ」，「Ｈ」，「Ｌ」，すなわち
インパルスであると，単位再生パルスはｐ(ｋ）、ｐ(ｋ
−１）、すなわちダイパルスとなる。ＭＥＰＲ４等化器
４の出力信号にダイパルスが入力された際のＭＥＰＲ４
等化器４の時間応答は「０，１，１，０，−１，−１」
となる。

【０００９】ダイパルスは記録電流がインパルスの時に
生じるから、ＭＥＰＲ４等化器４の特性とは，記録再生
部と等化器との結合特性を時間応答にして「０，１，
１，０，−１，−１」となるように定めたものである。
この明細書では、このような等化特性をもつ等化器をＭ
ＥＰＲ４等化器と呼ぶ。ＭＥＰＲ４等化器４の出力は、
ノイズが無い場合には，「−２，−１，０，１，２」の
５個の値いずれかとなる。これら５個の値を順にＶＬ
(１），ＶＬ(２），...，ＶＬ(５）とする。これら５個
の等化器出力レベルを以下ではＭＥＰＲ４等化器の等化
目標値と呼ぶ。

【００１０】図２１で，ＭＥＰＲ４等化器４の出力信号
ｆ(ｋ）は等化誤差計算回路１６とビタビ検出器１０５
へ入力される。等化誤差計算回路１６は，(ＶＬ(ｉ）−
ｆ(ｋ））の絶対値、ｉ＝１，...，５が最小となるとき
のＶＬ(ｉ）を求め，前記ＶＬ(ｉ）に対してε(ｋ）＝
ＶＬ(ｉ）−ｆ(ｋ）をＭＥＰＲ４等化器４へ出力する。
ε（ｋ）は等化誤差と呼ばれる。ＭＥＰＲ４等化器４は
等化誤差ε(k−１）を用いて、等価誤差ε(k）の電力が
最小となるように、たとえば、Ｍｅａｎ−Ｓｑｕａｒｅ
Ｅｒｒｏｒ(ＭＳＥ）法により自己の伝達特性を適応
制御する。この結果、記録再生部分の伝達特性が変動し
ても、ＭＥＰＲ４等化器４の出力は常にＭＥＰＲ４特性
をもつ信号となる。

【００１１】次に、ビタビ検出器１０５について説明す
る。ビタビ検出器１０５は図２０のトレリスにしたがっ
て動作する。図２０で、縦方向に四角形で示した１６個
の状態が並んでいる。この図２０の横方向は時間で，１
本の枝が１ビットを表す。図２０には４ビット分のトレ
リスが横方向に並べられている。左から時刻「ｋ＝０，
１，２，３」とする。時刻ｋの枝が向かう状態を時刻ｋ
の状態と定義する。

【００１２】各状態を表す四角の中の数字「０」から
「１５」までは状態番号である。最も左のk=−１の状態
のさらに左側には、スラッシュの記号(「／」）によっ
て２個ごとに括られた数値が示されている。この数値
は、その状態から伸びる各枝に関するビタビ検出器入出
力値を示す。たとえば、図２０の状態「０」の左側に示
されている「０／０」，［１／１］はそれぞれ状態０→
状態０，状態０→状態１の枝の「ビタビ検出器出力値／
同入力値」を示している。

【００１３】次に，図２０のＭＥＰＲ４用トレリスを用
いたビタビ検出器の動作を示す。ビタビ検出器は１６個
のパスメモリｐｍ０，ｐｍ１，…、ｐｍ１５および５個
の枝メトリックＢ(−２）＝(ｆ(ｋ）−(−２））の二乗、Ｂ(−１）＝(ｆ(ｋ）−(−１））の二乗、Ｂ(０）=(ｆ(ｋ）−０）の二乗、Ｂ(１）=(ｆ(ｋ）−１）の二乗、Ｂ(２）=(ｆ(ｋ）−２）の二乗を保持する。時刻ｋにおいては、まず時刻ｋ−１でのパ
スメトリックｐｍ０，ｐｍ１，...，ｐｍ１５それぞれ
がｐｍ０ｂａｋ，...，ｐｍ１５ｂａｋへ退避される。

【００１４】次に、ｐｍ０←ｍｉｎ｛ｐｍ０ｂａｋ＋Ｂ(０），ｐｍ８ｂａ
ｋ＋Ｂ(−１），ｐｍ１←ｍｉｎ｛ｐｍ０ｂａｋ＋Ｂ(１），ｐｍ８ｂａ
ｋ＋Ｂ(０）｝，ｐｍ２←ｍｉｎ｛ｐｍ１ｂａｋ＋Ｂ(１），ｐｍ９ｂａ
ｋ＋Ｂ(０）｝，ｐｍ３←ｍｉｎ｛ｐｍ１ｂａｋ＋Ｂ(２），ｐｍ９ｂａ
ｋ＋Ｂ(１），ｐｍ４←ｍｉｎ｛ｐｍ２ｂａｋ＋Ｂ(０），ｐｍ１０ｂ
ａｋ＋Ｂ(−１）｝，ｐｍ５←ｍｉｎ｛ｐｍ２ｂａｋ＋Ｂ(１），ｐｍ１０ｂ
ａｋ＋Ｂ(０）｝ｐｍ６←ｍｉｎ｛ｐｍ３ｂａｋ＋Ｂ(１），ｐｍ１１ｂ
ａｋ＋Ｂ(０）｝，ｐｍ７←ｍｉｎ｛ｐｍ３ｂａｋ＋Ｂ(２），ｐｍ１１ｂ
ａｋ＋Ｂ(１）｝，ｐｍ８←ｍｉｎ｛ｐｍ４ｂａｋ＋Ｂ(−１），ｐｍ１２
ｂａｋ＋Ｂ(−２）｝ｐｍ９←ｍｉｎ｛ｐｍ４ｂａｋ＋Ｂ(０），ｐｍ１２ｂ
ａｋ＋Ｂ(−１）｝，ｐｍ１０←ｍｉｎ｛ｐｍ５ｂａｋ＋Ｂ(０），ｐｍ１３
ｂａｋ＋Ｂ(−１）｝，ｐｍ１１←ｍｉｎ｛ｐｍ５ｂａｋ＋Ｂ(１），ｐｍ１３
ｂａｋ＋Ｂ(０）｝，ｐｍ１２←ｍｉｎ｛ｐｍ６ｂａｋ＋Ｂ(−１），ｐｍ１
４ｂａｋ＋Ｂ(−２）｝，ｐｍ１３←ｍｉｎ｛ｐｍ６ｂａｋ＋Ｂ(０），ｐｍ１４
ｂａｋ＋Ｂ(−１）｝，ｐｍ１４←ｍｉｎ｛ｐｍ７ｂａｋ＋Ｂ(０），ｐｍ１５
ｂａｋ＋Ｂ(−１）｝，ｐｍ１５←ｍｉｎ｛ｐｍ７ｂａｋ＋Ｂ(１），ｐｍ１５
ｂａｋ＋Ｂ(０）｝，の操作によってパスメトリックが逐次更新される。

【００１５】前記１６個の大小比較と代入は，図２０の
トレリスに基づいて定められている。パスメトリック更
新と同時に、時刻ｋにおいて各状態へ入る二本のパスの
うち一方だけが選択される。たとえば、ｋ＝０におい
て、上記パスメトリック選択手順のうち、ｐｍ０←ｍｉｎ｛ｐｍ０ｂａｋ＋Ｂ(０），ｐｍ８ｂａ
ｋ＋Ｂ(−１）｝の選択においては、仮にｐｍ０ｂａｋ＋Ｂ(０）<ｐｍ８
ｂａｋ＋Ｂ(−１）が成立したらｐｍ０ｂａｋ＋Ｂ(０）
がｐｍ０へ代入され、かつｋ＝０において状態「０」か
ら状態「０」への枝が接続されて、状態「８」から状態
「０」への枝は取り除かれる。このパスの選択操作が各
時刻においてすべての状態に対して行われるので、各時
刻においては一つの状態へは一本のパスだけが入力され
るようになる。

【００１６】図２０には、４時刻分のトレリスだけが示
されているが、前記パスの選択はｋ＝５よりもさらに右
側へ伸びる形で十分長く繰り返される。この結果、最も
右の時刻(時刻ｋの最大の時刻）において、すべての状
態へつながるパスを図２０で左向きへ辿っていくと、前
記すべてのパスが１本のパスへマ−ジするようになる。
前記マージしたパスに相当するビタビ検出器出力列が，
図２１のビタビ検出器１０５から出力される出力信号
は、出力信号ｃ１(ｋ）となる。

【００１７】図２１に示すビタビ検出器１０５の出力信
号ｃ１(ｋ）はポストコーダ６へ入力される。ポストコ
ーダ６の構成は図１２に示す。ポストコーダ６の操作１
＋Ｄ(Ｄは１ビット遅延操作）により、ポストコーダ６
の出力信号は、出力信号ｂ１(ｋ）となる。このポスト
コーダ６の出力信号ｂ１(ｋ）は復号器１０７によって
ユーザデータに戻される。このポストコーダ６の出力信
号ｂ１(ｋ）、復号器１０７の出力信号ａ１(ｋ）は，記
録再生部においてノイズが無ければ、それぞれ符号化器
１０１から出力される符号ビット列ｂ（ｋ），ユーザデ
ータａ（ｋ）と同一のビットパターンとなる。なお、関
連技術として、特開平０８−７７７２６号公報には、復
号誤りを低減して高密度な磁気記録を可能にすることが
開示されている。また、ＰＲ４出力信号を用いて、利得
制御とタイミング制御を行うと同時に(１＋Ｄ）処理を
行ってＥＰＲ４チャネル出力を求め、１／(１＋Ｄ）相
当の処理を含むビタビ復号を行なうことが、特開平０９
−２２３３６５号公報に開示されている。

【００１８】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のＭＥＰＲ４方式の磁気記録再生装置の記録再
生信号処理回路では、次に述べるよう課題がある。すな
わち、第１の課題は，ＭＥＰＲ４用トレリスの最小自由
距離の二乗は「２」であって、これは他のＰＲＭＬに比
べて小さいことである。このため、ＭＥＰＲ４用トレリ
スは状態数が「１６」と複雑だが，ビタビ検出器１０５
における利得は３ｄＢしかない。

【００１９】第２の課題は、ビタビ検出器１０５の規模
が、他のＰＲＭＬに用いられるビタビ検出器に比べて大
きくなることである。その理由は、図２０のトレリスに
おいて、最小自由距離を与えるパスの組み合わせが長く
なり得るので、パスのマージまでに多くの時刻を要する
からである。

【００２０】この発明は、上記従来の課題を解決するた
めになされたもので、ビタビ検出器における符号化利得
を増大させ、再生信号の所要ＳＮＲが少なくすることが
できるとともに、ビタビ検出器において生じるパスがマ
ージするまでの時刻を短縮させ、ビタビ検出器の回路規
模を削減させることができる記録再生装置を提供するこ
とを目的とする。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、この発明の記録再生装置は、ユーザデータを記録再
生に適した符号ビット列へ変換する符号化器と、前記符
号化器の出力ビット列をＮＲＺＩ変換するＮＲＺＩ変換
手段と、前記ＮＲＺＩ変換手段の出力信号を磁気記録再
生して得られる再生信号をＭＥＰＲ４等化して偶数時刻
から伝送が開始されるビット列「０１１１０」および長
さ４以上のビット「１」の連続の両方を含まないビット
列を出力するＭＥＰＲ４等化器と、前記ＭＥＰＲ４等化
器の出力信号を前記符号化器で禁止したビットパターン
の検出を行わないようにして最尤検出するビタビ検出器
と、前記ビタビ検出器の出力信号をユーザデータへ変換
する復号器と、を備えることを特徴とする。

【００２２】この発明によれば、ユーザデータを符号変
換器に入力することにより、記録再生に適した符号ビッ
ト列に変換して、ＮＲＺＩ変換手段に入力することによ
り、ＮＲＺＩ変換し、磁気記録再生して得られる再生信
号をＭＥＰＲ４等価器に入力して、等価することにより
偶数時刻列から伝送が開始されるビット列「０１１１
０」と「長さ４以上のビット「１」の連続」の両方を含
まないビット列をビタビ検出器に送出する。ビタビ検出
器は、符号化器で禁止したビットパターンの検出を行わ
ないようにして、この偶数時刻列から伝送が開始される
ビット列「０１１１０」と「長さ４以上のビット「１」
の連続」の両方を検出しないようにして、ビタビ検出器
の出力を復号器の送出する。復号器では、ビタビ検出器
の出力を入力することにより、ユーザデータに変換す
る。

【００２３】したがって、この発明では、ビタビ検出器
における符号化利得を増大させることができるととも
に、ビタビ検出器において生じるパスがマージするまで
の時刻を短縮させ、ビタビ検出器の回路規模を削減させ
ることができる。

【００２４】

【発明の実施の形態】以下、この発明による記録再生装
置の実施の形態について図面に基づき説明する。この発
明の具体的実施の形態についての説明に先立ち、この発
明の理解を容易にするために、この発明が適用されるＭ
ＥＰＲ４ＭＬ通信路について説明する。

【００２５】(１）．ＭＥＰＲ４ＭＬ通信路の説明図１３にＭＥＰＲ４ＭＬ通信路の信号の流れを示す。同
図の左側に縦方向に、ディスク装置の記録再生チャネル
をブロック図で示す。同チャネルはプリコーダ、記録再
生部，ＭＥＰＲ４等化器，ビタビ検出器，ポストコーダ
から構成される。これら各信号変換部の入出力信号、す
なわち、変調符号列、記録電流、再生信号、等化器出力
信号、ビタビ検出器出力信号、ポストコーダ出力信号の
模式図を、同図内の右側に示している。前記模式図は記
録再生部でのノイズが無いことを仮定して描かれてい
る。

【００２６】以下、図１３を用いて磁気ディスク装置の
記録再生チャネルの信号変換の手順を説明する。同図
で、まず「０」と「１」からなる変調符号列が同図最上
行のパタ−ンであったとする。この時、プリコ−ダによ
って変調符号列は同図の記録電流のパタ−ンｃ(ｋ）へ
変換される。前記変換規則は、変調符号に「１」が現れ
るたびに記録電流レベルが「Ｌ」から「Ｈ」、または
「Ｈ」から「Ｌ」へ反転するというものである。この変
換はＮｏｎＲｅｔｕｒｎ−ｔｏ−ＺｅｒｏＩｎｖｅ
ｒｓｉｏｎ(ＮＲＺＩ）変換とも呼ばれ、伝達関数は
［１／１(１＋Ｄ）］ｍｏｄ２と表される。ここで、Ｄ
は１ビット遅延操作である。

【００２７】次に，記録電流｛図１３におけるｃ(ｋ）
で示す信号）｝のレベル変化にしたがって、媒体に磁化
パターンが記録電流と同一のパターンで形成され，再生
ヘッドが媒体近傍を通過することにより再生ヘッドから
再生信号が出力される。記録媒体に磁化が水平方向に記
録され，再生ヘッドがＭＲヘッドあるいはインダクティ
ブヘッドであるとき、ヘッド再生信号は図１３のｈ
(ｋ）として示すように記録電流を微分した形状とな
る。より詳細に再生信号を定義すると、再生信号は
「二値記録電流の微分信号(＋１または−１）」と「時
間方向に裾野の広がった関数ｐ(ｋ）」の二個の信号を
畳み込んだ信号に近い信号となることが知られている。

【００２８】ここに、ｐ(ｋ）とはヘッド／媒体によっ
て異なるが、一般には、ｐ(ｋ）=１／１＋(２ｋ／ｐｗ５０）² というローレンツ型の波形で書き表すことができる。こ
こで、ｐｗ５０はｐ(ｋ）の半値幅を媒体上の最小磁
化反転間隔で規格化した値である。また、ｐ(ｋ）の振
幅は「１」に正規化してある。

【００２９】再生信号はＭＥＰＲ４等化器により等化器
出力信号(d）へ変換される。ＭＥＰＲ４等化器とは，前
記ｐ(ｋ）が２個連続した場合に，その波形(ダイパル
ス）:ｐ(ｋ）−ｐ(ｋ−１）をある単位パルスｖ(ｋ）へ
変換する伝達特性をもつ。ここに、ｖ(ｋ）の性質は、
ｖ(ｋ）を一ビット伝送間隔ごとのサンプル値列が時刻
の早い方から順に「・・・０１，１，０，−１，−１，
０，・・・」となるものである。ダイパルスに対応する
記録電流は「・・・，Ｌ，Ｈ，Ｌ，Ｌ，・・・」、すな
わちインパルスなので，ＭＥＰＲ４等化器は「記録／再
生部とＭＥＰＲ４等化器の結合特性」を前記ｖ（ｋ）と
するための変換手段であると捉えることができる。

【００３０】つまり、ＭＥＰＲ４等化器出力は記録電流
の微分とｖ(ｋ）との畳み込みで表される。ＭＥＰＲ４
等化器が前記伝達特性をもつと，あらゆる記録電流パタ
ーンに対して等化器出力信号は５値{−２，−１，０，
１，２}のいずれかの値をとる。ｐ(ｋ）が変化すれば、
ＭＥＰＲ４等化器の伝達特性も変化させなければならな
い。

【００３１】図１３で、等化器出力信号は次にビタビ検
出器へ入力される。ビタビ検出器では前記５値を記録電
流値に相当する２値の信号へ変換する。この信号変換手
順を表したものがＭＥＰＲ４等化用トレリス(図２０）
である。同トレリスの変換については後述する。ビタビ
検出器出力はポストコーダによって変調符号列に相当す
るビット列(f）へ変換される。

【００３２】ポストコーダの伝達関数は１＋Ｄで表され
る。ポストコーダ出力は、記録再生部にノイズが無けれ
ば変調符号列と一致とする。 (２）．ｄ＝０ＭＥＰＲ４等化用トレリスの説明図２０は，ＭＥＰＲ４等化された信号を最尤検出するビ
タビ検出器のトレリスである。同図には縦方向に四角形
で示した１６個の状態が並んでいる。同図の横方向は時
間で、１本の枝が１ビットを表す。同図には４ビット分
のトレリスが横方向に並べられている。左から時刻ｋ＝
０，１，２，３とする。時刻ｋの枝が向かう状態を時刻
ｋの状態と定義する。

【００３３】また、継続する枝の集合をパスと呼ぶ。図
２０には１６×(２の４乗）＝２５６通りのパスが示さ
れている。各状態を表す四角の中の数字「０」から「１
５」までは状態番号である。最も左のｋ=−１の状態の
さらに左側には、スラッシュの記号「／」によって２個
ごとに括られた数値が示されている。この数値は、その
状態から伸びる各枝に関するビタビ検出器入出力値を示
す。たとえば、図２０の状態「０」の左側に示されてい
る「０／０」，「１／１」はそれぞれ状態０→状態０，
状態０→状態１の枝の「ビタビ検出器出力値／同入力
値」を示している。

【００３４】図２０において、上記ビタビ入出力値のさ
らに左側にアンダライン付きの４ビットの｛０，１｝二
元列を示している。これら４ビット列は，その状態へ到
達した長さ４のあらゆる枝に割り当てられているビタビ
検出器出力列である。それら過去の４時刻の枝に割り当
てられているビタビ検出器出力はすべて一致する。図２
０でたとえば、ｋ＝３の状態「０」へは，パスが経由す
る状態番号で０→０→０→０→０，８→０→０→０→
０，４→８→０→０→０，１２→８→０→０→０，・・
・．１５→１４→１２→８→０の１６通りあるが、それ
らの枝の列(長さ４のパス）に対応するビタビ検出器出
力列はすべて０，０，０，０である。そのため図２０で
状態「０」の左側には「００００」を示してある。

【００３５】(３）．トレリスの最小距離と平行パスの
説明一般に、ＰＲＭＬ信号処理回路の出力ビット列のビット
エラーレート(以下、ＢＥＲという）特性は、等化器の
伝達関数とビタビ検出器のトレリスの性能によって定ま
る。等化器の伝達特性に関しては，等化器がノイズ電力
の強調を行わないような特性であれば，等化器出力信号
中のＳＮＲは良好なものとなる。また、ビタビ検出器に
関しては，ビタビ検出器の動作原理を与えるトレリスの
最小自由距離が大きいほど、ビタビ検出器出力信号のＢ
ＥＲは小さくなる。

【００３６】そこで、ＭＥＰＲ４ＭＬ信号処理方式の特
性を調べてみる。図１８は、規格化半値幅(＝ＰＷ５０
／Ｔ，Ｔは記録媒体上の最小磁化反転間隔）が２．８の
８／９変調符号化ＥＥＰＲ４ＭＬ，ＭＥＰＲ４ＭＬの各
チャネルに使用されている等化器の伝達関数のうちゲイ
ン分布を示したものである。同図よりＭＥＰＲ４等化器
のゲインはＥＰＲ４やＥＥＰＲ４よりもゲインが小さ
く、かつゲイン分布がより低い周波数に偏っている。ヘ
ッド再生信号中からノイズを取り除いた信号電力の分布
は、ビット線記録密度が高くなるに従いより低い周波数
へピークを移していくが、ＭＥＰＲ４等化器出力の電力
密度分布は図１８に示すように、もともと低い周波数に
電力密度のピ−クをもつので、ＭＥＰＲ４等化器は前記
低域に存在する「信号中のノイズ以外の電力」を効率よ
く取り出し、かつノイズ電力を強調することが少ない。

【００３７】このため、ＭＥＰＲ４等化器出力信号中の
ＳＮＲはビット線記録密度が高くなるほど他種の等化器
出力信号中のＳＮＲに比べて良好なものとなっている。
なお、同図のＭＥＰＲ等化器のゲイン分布では、規格化
周波数０．３３以上において小さなピークが存在する
が、このピークは小さいのでノイズ電力を強調する効果
は少ない。

【００３８】次に、ＭＥＰＲ４トレリスの性質を述べ
る。図１４に図２０のトレリスの最小自由距離を与える
パスの組み合わせの一例を示す。同図で四角枠は図２０
と同様にトレリスの状態を示す。図１４で状態間の矢印
は枝を示し、たとえば、ｋ＝０の状態０からｋ＝１の状
態０へ伸びる矢印に付された「０／０」はその枝の「ビ
タビ検出器出力値／同入力値」の関係を示している。同
図は状態０から始まり、状態０で終結する２本のパスを
示し、各パスを構成する時刻ｋ＝０からｋ＝６６までの
［７］対の枝それぞれのビタビ検出器入力値(等化器出
力信号）ｖ１(ｋ），ｖ２(ｋ）の二乗差を計算すると、 {Ｖ１(０）−ｖ２(０）}²＋｛ｖ１(１）−ｖ２(１）｝²＋…＋{ｖ１(６）−ｖ２ (６）}²…………(１）となる。

【００３９】２．０がこれら二本のパス間の自由距離
(ｄｆｒｅｅ）の二乗である。ｄｆｒｅｅはこれらパス
間におけるビット誤り率特性を定める。図１４でたと
えば、０→０→１→２→４→８→０→０というパス(数
字は状態番号、「→」は状態間を結ぶ枝を表す）が選択
されるための理想的なビタビ検出器入力列は(０，１，
１，０−１，−１，０）である。ところが、再生信号中
のノイズが大きいと他方のパス０→１→２→５→１０→
４→８→０(ビタビ検出器入力列でｋ＝０の１，１，
１，０，−１，−１，−１）が選択され得る。

【００４０】さて，図２０のトレリス中には，図１４の
ようにある状態から分岐しその後別のある状態で終結す
る２個のパスの組み合わせは多数存在する。それら多数
のパスの組み合わせ各々のｄｆｒｅｅの二乗を計算する
と、ｄｆｒｅｅの二乗の最小値は「２」である。ｄｆｒ
ｅｅの最小値は最小自由距離(ｄｍｉｎ）と呼ばれる。
すなわち図２０のトレリスのｄｍｉｎの二乗は「２」で
ある。一般に、あるトレリスにおいてそのｄｍｉｎが大
きいほどビタビ検出器出力ビット列のＢＥＲも改善され
る。

【００４１】そこで、図２０のトレリスにおいて，仮に
ｄｍｉｎの二乗＝２を与えるパスが存在しないようにト
レリスの構造を変更することができれば、同トレリスの
ｄｍｉｎは拡大し、ＢＥＲ特性は改善される。以下、ｄ
ｍｉｎだけ離れた２個のパスの組を「最小パスの組」と
呼ぶ。

【００４２】図２０のトレリスのｄｍｉｎを拡大させる
ために，最小パスの組が満たす性質をさらに述べる。再
度図１４を見ると，上パス(パス遷移の状態が０→０→
１→２→４→８→０→０）と下パス(同０→１→２→５
→１０→４→８→０）の最初の時刻の枝に付されたビタ
ビ検出器入力値の差ｖ１(０）−ｖ２(０）の絶対値が
「１」であり、終結する直前の枝に付されたビタビ検出
器入力値の差ｖ１(６）−ｖ２(６）の絶対値も「１」に
なっている。また、それら以外の各枝については、ｖ１
(ｋ）＝ｖ２(ｋ），ｋ＝１，，...，５が成立する。

【００４３】以下、図１４のｖ１(ｋ）とｖ２(ｋ），ｋ
＝１，...，５のように，枝に付された入力値が同一で
あるパスの組み合わせを「平行パスの組」と呼ぶ。ある
状態で分岐し別の状態で終結する二本のパスの組が最小
パスの組ならば、そのパスの組は、図１４のパスの組の
ように、両端の枝(図１４ではｋ＝０およびｋ＝６の
枝）を除き平行パスの組から構成される。

【００４４】図２０のトレリスの場合，分離・終結する
際に、それら枝の出力差に関して分岐する時刻の枝の値の差の絶対値＝１、終結する時刻の枝の値の差の絶対値＝１、が成立する。いま、両端以外のすべての部分が平行パス
だけからは構成されないようなパスの組があるとする
と、そのパス間の距離の二乗に関して｛ｖ１(ｋ１）−ｖ２(ｋ１）｝²＋…＋｛ｖ１(ｋ２）−ｖ２(ｋ２）｝²＞２．０ …………(２）が成立する。ここで、ｋ＝ｋ１はパス分岐時刻、ｋ＝ｋ
２はパス終結時刻、である。したがって、最小パスの組
ならば、その両端以外はすべて平行パスの組でなければ
ならない。

【００４５】(４）．最小パスの組が満たす性質図２０のトレリスにおいて，最小パスの組を詳細に観察
すると、次の性質１〜３をもつことが分かる。図１５を
参照してそれらの性質を説明する。図１５は図２０のト
レリスの中の最小パスの組を一般的に表現した図であ
る。図１５で、各四角形に付された記号は状態番号を表
し、ｍｏｄ１６をとるものとする。たとえば、図１５で
ｋ＝０において、上側パスが経由する状態２ｉは、ｉ＝
１５のとき、２ｉ＝３０＝１４(ｍｏｄ１６）となる。

【００４６】性質１ｋ＝−１(図１５の左端の状態）において、状態ｉから
分岐した最小パスの組ｐ１(図で上側のパス）、ｐ２(下
側のパス）は，ｋ＝０，１，２それぞれにおいて、Ｐ１：状態２ｉ，４ｉ＋１，８ｉ＋２を順に経由す
る。Ｐ２:状態２ｉ＋１，４ｉ＋２，８ｉ＋５を順に経由す
る。ただし，ここで各状態番号は１６の剰余をとり表示す
る。性質１は図２０のトレリスの枝接続規則を全て探索
すれば確認される。

【００４７】たとえば、図２０で状態ｉ＝７から分岐す
る最小パスのＫ＝２までの３個の枝からなるパスＰ１，
Ｐ２はＰ１:７→１４→２９→５８、すなわち７→１４
→１３→１０，Ｐ２:７→１５→３０→６１、すなわち
７→１５→１４→１３の各状態を経由する。

【００４８】性質２上記最小パスの組Ｐ１，Ｐ２がＫ＝３，４，５において
経由する状態番号の間には，共通の関係が存在する。す
なわち、Ｐ１，Ｐ２ともに、ｋ＝３の状態ｓ(３）はｋ
＝２の状態ｓ(２）を使ってｓ(３）＝２＊ｓ(２）・・・変換ａ，またはｓ(３）＝
２＊(２）＋１・・・変換b と書ける。このｓ(２）からｓ(３）への変換規則をｆ３
と表すと、Ｐ１でのｆ３が上記変換aのとき、Ｐ２のｆ
３もまたａとなる。Ｐ１でのｆ３が上記変換bのとき、
Ｐ２のｆ３２もまたbとなる。という性質を持つ。性質
２は図２０のトレリスを探索すれば確認される。

【００４９】たとえば、ｋ＝２でのＰ１，Ｐ２が経由す
るパスがＰ１:ｓ(２）＝１０，Ｐ２:ｓ(２）＝１３であるとき、Ｐ１:ｓ(３）＝２＊１０＝２０＝４であれば、Ｐ２:ｓ(３）＝１３＊２＝２６＝１０(ｆ３は変換
ａ）、Ｐ１:ｓ(３）=２*１０＋１＝２１＝５であれば、Ｐ２:ｓ(３）=１３*２＋１＝２７＝１１(ｆ３は変換b）さらに、この性質はｋ＝４の枝、およびｋ＝５の枝に関
しても成立する。これらの遷移規則を図１５ではｆ４，
ｆ５で表した。

【００５０】性質３図１５の最小パスの組は、性質１に示した三時刻の状態
と、性質２に示した変換ｆ３，ｆ４，ｆ５を経た後、ｋ
＝５の状態において、Ｐ１がある状態ｊを経由するとき
Ｐ２は状態ｊ＋８(ｍｏｄ１６）を経由する。また、図
１５において、ｋ＝３，ｋ＝４のいずれの時刻において
もＰ１とＰ２が経由する状態番号間の差は「８」とはな
らない。

【００５１】性質３の証明図１５の時刻ｋ＝２において、状態番号にして３だけ離
れた２個の状態８ｉ＋２，８ｉ＋５から開始される平行
パスの組に注目する。前記２個の状態番号それぞれを
ｋ，ｋ＋３と定義し直す。ｋ＝３以降で状態番号の変換
ｆ３，ｆ４，ｆ５が行われるが、これらの変換規則を変
換前、変換後の状態ｘ，ｙに対してｆ３:ｙ＝２ｘ＋α
３，ｆ４:ｙ＝２ｘ＋α４，ｆ５:ｙ＝２ｘ＋α５とお
く。ここに、α３，α４，α５は０または１である。

【００５２】時刻ｋ＝３，４，５において、各パスが経
由する状態をｘ→ｘ３→ｘ４→ｘ５およびｘ＋３→ｘ３
１→ｘ４１→ｘ５１とおくと，ｘ３＝２ｘ*ｘ＋α３，ｘ３１＝２*(ｘ＋３）＋α３＝２*ｘ２＋α３＋６，ｘ４＝４*x＋２*α３＋α４，ｘ４１＝４*(ｘ＋３）＋２*α３＋α４， x５＝８*x＋４*α３＋２*α４＋α５， x５１＝８*(ｘ＋３）＋４*α３＋２*α４＋α５，である。

【００５３】ここに、図１５の上パスと下パスの変換ｆ
３〜ｆ５は同一なので，上記α３〜α５は同一の値とな
り，ｘ３１−x３＝６，ｘ４１−x４＝１２，ｘ５１−ｘ５＝２４＝８(ｍｏｄ１６），が成立する(証明終わり）。

【００５４】図２０のトレリスでは，ある状態において
終結する２本のパスがあるとき、それらパスの終結時刻
の一時刻前において、それらパスが経由する状態の間は
状態番号にして「８」だけ離れている。状態番号の差が
「８」以外であると、それら状態から伸びる枝は次時刻
においていかなる状態においても終結することはない。
図１５のｋ＝５においてＰ１，Ｐ２が経由する状態
「ｊ」，「ｊ＋８」は「８」だけ離れているから，性質
「３」により、ｋ＝６ではＰ１，Ｐ２のパスは終結し得
る。前記２個のパスが終結する先の状態は「２ｊ」また
は「２ｊ＋１」となる。

【００５５】また，図１５でｋ＝５において状態
［ｊ］、「ｊ＋８」を経由したパスＰ１，Ｐ２がｋ＝６
において終結しない場合には，それらパスはｋ＝６にお
いてＰ１が状態２ｊを経由し、Ｐ２が状態「２ｊ＋１」
を経由する。この後、Ｐ１，Ｐ２の経由する状態は前記
状態「２ｊ」を同図のｋ＝０における状態「２ｉ」に読
み替えたものとなり、さらに少なくとも５時刻分延伸す
る。以上のパス遷移の繰返しにより，最小パスの組の長
さはいくらでも長くなり得るが，長さに関わらず最小パ
スが開始される最初の６ビット分のパス遷移は図１５の
ｋ＝０からｋ＝５の遷移規則にしたがう。

【００５６】したがって、最小パスが開始される最初の
６ビット分のパス遷移に注目して、前記パス遷移が発生
しないような変調符号ビット列やパス遷移規則を導入す
れば、図２０のトレリスから最小パスの組を取り除くこ
とができる。ちなみに、最小パスの組は、「分岐枝，長
さ５の平行パスの組，前記平行パスの組から次の平行パ
スの組への接続枝(図１５におけるｋ＝６の枝）、長さ
５の平行パスの組・・・」と続き，最後に長さ５の平行
パスの組に続いて終結枝がくる。したがって、最小パス
の長さは６ｎ＋１，ｎ＝１２３...となる。

【００５７】(５）．最小パス開始時点の符号ビット列
の規則についてこの節では，トレリスから最小パスの組を取り除くこと
を目的として，図２０のトレリスで最小パスの組が開始
される部分の枝遷移に対応する符号ビット列を求める。
図１６は，ｋ＝−１における状態「ｉ」が偶数の場合
の，最小パスの組の分岐部分のプリコ−ダ出力ビット列
を示したものである。ｋ＝−１の枝に対応する出力は
「０」となり、ｋ＝０以後の各枝に対応する出力は図１
６に示すものとなる。この結果、図１６の上側パス(状
態ｉ→２ｉ→・・・と遷移するパス）、および下側パス
(状態ｉ→２ｉ＋１→・・・と遷移するパス）それぞれ
に対応するポストコ−ダ出力列は、ｋ＝０からｋ＝３ま
では次となる。

【００５８】・ｋ＝−１の状態「ｉ」が偶数、ｆ３が変
換ａのときの各パスに対応するポストコ−ダ出力は、ｋ:０，１，２，３上側パス:０，１，１，０，... 下側パス:１，１，１，１，... である。

【００５９】・k=−１の状態「ｉ」が偶数、ｆ３が変換
bのときの各パスに対応するポストコ−ダ出力は、 k: ０，１，２，３上側パス:０，１，１，１，... 下側パス:１，１，１，０，... である。なお、図１６で、ｋ＝３における枝に付された
「０ｏｒ１」とは，この時刻の上側パスに対応するビタ
ビ検出器出力が「０」、「１」それぞれに対して、下側
パスに対応する出力は「０」、「１」となることを表し
ている。

【００６０】また、図１７は、ｋ＝−１の状態「ｉ」が
奇数の場合の最小パスの組の分岐部分とプリコーダ出力
ビット列を示したものである。ｋ＝−１に対応する枝の
出力は「１」となり，ｋ＝０以後の各枝に対応する出力
は図１７に示したようになる。この結果、図１６の説明
と同様に、図１７の上側、下側各パスのポストコーダ出
力列は、ｋ＝０からｋ＝３までは次となる。

【００６１】・ｋ＝−１の状態「ｉ」が奇数、ｆ３が変
換aのときの各パスに対応するポストコーダ出力は、 k:０，１，２，３上側パス:１，１，１，０，...，下側パス:０，１，１，１，... である。

【００６２】・ｋ＝−１の状態「ｉ」が奇数、ｆ３が変
換bのときの各パスに対応するポストコーダ出力は、 k:０，１，２，３上側パス:１，１，１，１，...，下側パス: ０，１，１，０，.... である。

【００６３】上記ポストコーダ出力列は，記録再生部に
おいてノイズが発生しないなら符号ビット列と一致す
る。したがって、符号ビット列中に上記上側・下側各パ
スに対応するポストコーダ出力を発生しないようにして
おき、かつ、ビタビ検出器のトレリスを、前記発生しな
いようにした符号ビット列を検出しないように構成すれ
ば，最小パスの組は図２０のトレリスにおいて発生しな
くなる。

【００６４】より詳細には、上側パスと下側パスそれぞ
れに対応するポストコーダ出力のビットパターンのう
ち、いずれか一方だけを符号ビット中で禁止しておき、
トレリスにおいても前記禁止したパターンに対応したパ
スが発生しないようにトレリスを構成すれば、最小パス
において上側パスと下側パスが互いに誤って検出されて
しまうことはなくなる。すなわち、符号ビット列中に発
生を禁止すべきパターンとは、「０１１０」、「１１１
１」のうちのいずれか、および「０１１１」、「１１１
０」のうちのいずれかである。

【００６５】ここで、「０１１０」と「１１１１」に関
しては、「０１１０」を禁止すると、「１１１１」を禁
止した場合よりも符号の符号化率が小さくなるので、
「１１１１」を禁止することにする。ただし、前記パタ
ーンの前後に１が連続し得ることを考慮すると、結局長
さ「４」以上の「１」の連続をすべて禁止する必要があ
る。

【００６６】また、「０１１１」と「１１１０」に関し
ては、両パターンは互いに長さ５ビットの「０１１１
０」のうち連続した４ビットパターンの１ビットシフト
と見なせるので、「１１１」の開始時刻をたとえば、偶
数番目の時刻に限定し、奇数時刻から開始される「１１
１」は禁止するという方法で出現パターンを制限すれば
よい。符号ビット列におけるすべての「１１１」パター
ンを禁止する必要はないのである。以上をまとめると次
のようになる。符号ビット列が満たすべき性質性質１奇数時刻から開始される長さ３の「１」の連続を
禁止する。性質２開始時刻に関わらず，長さ４以上の「１」の連続
を禁止する。

【００６７】(６）．符号化器の構成方法この節では、この発明において使用する符号語の構成方
法について述べる。図２０のトレリスにおける最小パス
の組の出現を禁止するために、この発明で使用する符号
語のビットパターンは、上記符号ビット列が満たすべき
性質「１」および「２」の両方を満たしていなければな
らない。いま、符号語が長さ「８」ビットの等長ブロッ
ク符号であるとする。このとき、前記２個の性質を満た
すビット列を得るためには、次の基準「１」〜「４」に
よって(２の８乗）個ある長さ８の二元列の中から選択
すればよい。

【００６８】符号語の選択基準・基準「１」、符号語の先頭ビットが伝送される時刻を
偶数とすると、奇数時刻から開始される長さ「３」の
「１」の連続を含む列は、符号語としない。・基準「２」、長さ４以上の"１"の連続を含む列は，符
号語としない。・基準「３」、符号語の先頭２ビットが「１１」である
列は、符号語としない。・基準「４」、符号語の末尾３ビットが「１１１」で
ある列は，符号語としない。

【００６９】上記基準「１」、「２」を満たす符号語
は，それぞれ符号ビットが満たすべき性質「１」、
「２」を、符号語内部において(符号語間の接続部以外
において）満たす。また、上記基準「３」、「４」を満
たす符号語は，符号語と符号語との接続部においても、
上記符号ビット列が満たすべき性質「１」，「２」を満
たす。

【００７０】符号長が「８」のときの、上記基準「１」
から「４」までによって選択されたブロック符号を[表
１］に示す同表に示した符号語集合は全部で１３９個あ
る。前記個数は１２８個より多いので、符号化器入力ビ
ット列として７ビットに対し符号語１個を割り当てるこ
とが可能となり、符号化率は７／８である。符号の符号
語数は、ユーザビット７ビットを符号語ビット８ビット
へ変換するために必要な１２８個に対して、１１個の余
裕がある。そこで「０」のラン長を短くするように符号
語にさらに次の基準５，６，７に当てはまる符号語を
[表１］から削除することを試みる。

【００７１】符号語の選択基準・基準「５」、全部のビットが「０」の符号語、および
「０００００００１」、「１０００００００」のように
両端のうちいずれか一方だけが「１」である符号語を削
除する。・基準「６」、「００００００１ｘ」、「ｘ１００００
００」(ここで「ｘ」は「０」でも「１」でもよい）の
ように、右端から２番目のビットが「１」であり、かつ
前記ビットよりも左側のすべてのビットが「０」である
ような符号語、および左端から２番目のビットがであ
り、かつ前記ビットよりも右側のすべてのビットが
「０」であるような符号語を削除する。[表１］のうち
基準「６」により削除される符号語は、「００００００
１０」、「００００００１１」、「０１００００００」
である。

【００７２】・基準「７」、「０００００１ｘｘ」、
「ｘｘ１０００００」 (ここで、「ｘ」は「０」でも
「１」でもよい）のように、右端から３番目のビットが
「１」であり、かつ前記ビットよりも左側のすべてのビ
ットが「０」であるような符号語、および左端から３番
目のビットがであり、かつ前記ビットよりも右側のすべ
てのビットが「０」であるような符号語を削除する。
[表１］のうち基準「７」により削除される符号語は、
「０００００１００」、「０００００１０１」、「００
０００１１０」、「００１０００００」、「０１１００
０００」、「１０１０００００」である。

【００７３】[表１］の中で、上記基準５６７により削
除される符号語はそれぞれ３，３，６個ある。[表１］
において前記符号語には下線を施してある。仮に前記符
号語すべてを[表１］から取り除くと、ビット「０」の
最大ラン長が「８」に制限されるが、その結果、符号語
数は「１２７」となり、符号化率は７／８より小さくな
ってしまう。ここでは、符号化率を出来るだけ大きくす
ることを優先し、「０」のラン長を犠牲にする方針で符
号語の選択を行うこととする。

【００７４】そこで、上記基準「７」により削除され得
る符号語のうち１個だけ(たとえば、「０００００１０
０」）を符号語として採用することにする。すなわち、
基準「７」によって禁止される符号語のうち一部の存在
を許可するのである。これにより、「０」最大ラン長は
「９」に拡大するが，符号化率７／８は達成できる。以
上の操作により最終的に選られた符号語集合を[表２］
に示す。

【００７５】また、[表１］の例では符号長が「８」だ
ったが，符号長がさらに大きい場合には、符号語間の連
接部だけでなく、１つの符号語内部における「０」ラン
長に関しても制限を加える必要が生じることがある。長
さｋの「０」ラン長を取り除きたい場合には，まず上記
符号語の選択基準「１」から「４」までによって符号語
を選択した後で，符号語内部のｋ個の連続した「０」を
もつ符号語を取り除けばよい。

【００７６】(７）．トレリスの構成法についてこの節では、前の節で述べた禁止ビットパターンを検出
しないトレリスの構成法を述べる。図２０のトレリスに
おいて、一般に奇数時刻ｋ＝１，３，５，...から始ま
る３個の［１］の連続を検出しないようにトレリスの構
成を変更することを考える。まず、具体例としてｋ＝１
から「１」が開始される符号ビットパタ−ン(すなわ
ち、ｋ＝０，１，２，３それぞれのポストコ−ダ出力パ
タンが０，１，１，１）を発生させないようにトレリス
を変更するとする。

【００７７】前記ポストコーダ出力に相当するビタビ検
出器出力ビットパターンはｋ＝−１におけるビタビ検出
器出力ビットが「０」なら、「０１０１」であり、さも
なければ「１０１０」である。したがって、図２０にお
いて、ビタビ検出器出力列「０１０１」に相当する状態
「５」と、同「１０１０」に相当する状態「１０」をｋ
＝３において削除すれば、図２０のトレリスは符号ビッ
トパターン「０１１１」を検出不可能となる。さらに、
ｋ＝３においてだけでなく、すべての奇数番目の時刻に
おいて図２０のトレリスから状態「５」と「１０」を削
除すれば、すべての奇数時刻において終了する長さ
「３」の「１」の連続は図２０のトレリスにおいて検出
されなくなる。図２０から前記の方法によって状態を削
除したトレリスを図１９に示す。また、奇数時刻におい
てビタビ検出器出力列「０１０１」に相当する状態
「５」と、同「１０１０」に相当する状態「１０」への
遷移を禁止したトレリスは、開始時刻に関わらない長さ
４以上の「１」の連続を検出することも不可能となる。す
なわち、「０１０１」及び「１０１０」を奇数時刻において
トレリスから削除すれば、前の節「(６)符号化器の構成
方法」で述べた禁止パターンの全てを検出しないような
トレリスを構成することが可能となる。

【００７８】以上説明した符号順の制限およびトレリス
からなる特定の状態の削除により、ＭＥＰＲ４ＭＬ用ビ
タビ検出器の最小自由距離の二乗は「２」から「４」へ
拡大する。したがって、先に説明した符号化器およびビ
タビ検出器をＭＥＰＲ４ＭＬの記録再生信号処理回路に
用いれば、従来のＭＥＰＲ４ＭＬチャネルに比べて、同
一のＢＥＲを確保するための所要ＳＮＲを小さくするこ
とが可能となる。前記所要ＳＮＲの改善量は、最小自由
距離の二乗が２倍になることだけから判断すると、３ｄ
Ｂだが、実際には、最小自由距離の二乗=４のバスにお
いて、生じるビット誤りの影響により、１．５ｄＢ程度
となる。

【００７９】次の[表１］はこの発明に使用する符号語
集合の説明を示しており、この[表１］におけるパター
ン数１３９個，下線を施したパターンは１２個である。

【００８０】

【表１】

【００８１】また、次の[表２]は、この発明における符
号か器に使用する符号語集合の一例を示している。

【００８２】

【表２】

【００８３】次に、この発明による第１実施の形態の具
体的説明に移行する。この具体的実施の形態の説明に際
して、図１から図１１、図２０および[表２］を参照し
て説明する。図１はこの第１実施の形態の構成を示すブ
ロック図である。この図１において、符号化器１、プリ
コーダ２、記録再生部３、ＭＥＰＲ４等化器４、ビタビ
検出器５、復号器７、時刻管理手段１０、等化誤差計算
回路１６から構成される。

【００８４】図１において、記録すべきユーザデータａ
(ｋ）は符号化器入力端子８から符号化器１へ入力され
る。符号化器１はユーザデータａ(ｋ）を符号ビット列
ｂ(ｋ）へ変換する。符号ビット列ｂ（ｋ）はプリコー
ダ２によってＮＲＺＩ変換が施され、記録電流ｃ(ｋ）
となって記録ヘッドより記録媒体へ記録される。記録電
流ｃ(ｋ）と再生信号ｈ(ｋ）は、磁気記録再生の微分特
性により、次の(３）式の関係を満たす。

【００８５】ｈ(ｋ）＝［ｃ(ｋ）−ｃ(ｃ−１）］とｐ(ｋ）との畳み込み]……(３）ここにｐ（ｋ）は孤立再生波形である。

【００８６】再生信号列ｈ(ｋ）はＭＥＰＲ４等化器４
へ入力される。ＭＥＰＲ４等化器４は、従来技術の欄で
説明したように、孤立再生波形ｐ(ｋ）を１，２，２，
１という時間応答へ等化する特性を持つ。記録電流、孤
立再生波形、ヘッド再生波形、孤立再生波形に対するＭ
ＥＰＲ４等化器の応答、および等化器出力波形を遅延演
算子Ｄを用いてそれぞれＣ(Ｄ），Ｐ(Ｄ），Ｈ(Ｄ），
１＋２Ｄ＋２Ｄ２＋Ｄ３，Ｆ(Ｄ）と表すと、Ｈ(Ｄ），
Ｆ(Ｄ））は次のように書ける。Ｈ(Ｄ）＝(１−Ｄ）Ｃ(Ｄ）Ｐ(Ｄ）Ｆ(Ｄ）＝(１＋２Ｄ＋２Ｄ２＋Ｄ３）Ｈ(Ｄ）／Ｐ(Ｄ）＝(１＋Ｄ−Ｄ３−Ｄ４）Ｃ(Ｄ）

【００８７】すなわち、等化器出力信号ｆ(ｋ）は記録
電流ｃ(ｋ）と１＋Ｄ−Ｄ３−Ｄ４との畳み込みになっ
ている。この性質を満たす信号をＭＥＰＲ４特性をもつ
信号と呼ぶ。(１−Ｄ）Ｃ(Ｄ）のとる値を−１，０，１
に規格化すると、ＭＥＰＲ４特性を持つ信号は、記録再
生部においてノイズが無ければ、ｆ(ｋ）は−２，−
１，０，１，２のいずれかの値をとる。これら５個の値
は等化器の等化目標値と呼ばれ、−２，−１，０，１，
２それぞれをＶＬ(ｉ），ｉ＝１，２，３，４，５とす
る。実際の装置では記録再生部にノイズが存在するが、
その場合にも等化器出力信号ｆ(ｋ）は等化目標値の近
傍に集中して分布するようになる。

【００８８】図１で，等化器出力信号ｆ(ｋ）は等化誤
差計算回路１６とビタビ検出器５へ入力される。等化誤
差計算回路１６は、ＶＬ(ｉ）−ｆ(ｋ），ｉ＝
１，...，５の中から、(ＶＬ(ｉ）−ｆ(ｋ））の絶対値
が最小となるときＶＬ(ｉ）を求め、前記ＶＬ(ｉ）に対
してε(ｋ）＝ＶＬ(ｉ）−ｆ(ｋ）を等化器４へ出力す
る。ε(ｋ）は等化誤差と呼ばれる。ＭＥＰＲ４等化器
４はε(ｋ）の電力が最小となるように、たとえば、Ｍ
ＳＥ法により自己の伝達特性を適応制御する。この結
果、記録再生部分の伝達特性が変動しても、ＭＥＰＲ４
等化器４の出力は常にＭＥＰＲ４特性をもつ信号とな
る。

【００８９】図１において、ビタビ検出器５は、等化器
出力信号ｆ(ｋ）がＭＥＰＲ４等化器４の出力であるこ
とを前提として構成され、等化器出力信号ｆ(ｋ）から
符号ビット列ｃ(ｋ）に相当する２値のビタビ検出器５
の出力信号ｃ１(ｋ）を再生する機能を有している。ビ
タビ検出器５構成要素を動作させることにより、ビット
誤り確率が最小となる出力系列を選択する。これは最尤
検出と呼ばれる。ビタビ検出器５の最尤検出動作によ
り、等価器出力信号ｆ(ｋ）にノイズが含まれていて
も、ビタビ検出器５を設けない場合に比べて、ビタビ検
出器５の出力信号ｃ１(ｋ）のビット誤り率を良好に保
つことができる。

【００９０】ビタビ検出器５は図１９のトレリスにした
がって動作する。図１９のトレリスは、前述したよう
に、前記[表２]に示した符号語集合内の符号語が使用さ
れることを前提として構成されたものである。[表２]の
符号語集合内の符号語および図１９のトレリスに基づい
たビタビ検出を行うと、上述のように、ビタビ検出器の
最小自由距離の二乗が２倍になり、この結果、ビタビ検
出器５におけるゲインが図２０のトレリスに基づいた動
作するビタビ検出器５のゲインよりも増大する。ゲイン
の増大量は、最小自由距離の二乗が２倍になることだけ
から判断すると、３ｄＢであるが実際には、最小自由距
離の二乗＝４のバスにおいて生じるビット誤りの影響に
より、ゲインの増大量は１．６倍となる。

【００９１】図１９のトレリスは、枝接続情報が偶数番
目の時刻と奇数番目の時刻によってことなるため、現在
ビタビ検出器５に入力されたビット数が偶数番目か、奇
数番目かを判断することが必要である。そこで、ビタビ
検出器５には、時刻管理手段１０より時刻信号(以下、
ｔｉｍｅ信号という）が入力される。現在までに、ビタ
ビ検出器５へ入力されたビット数が偶数であれば、ｔｉ
ｍｅ信号偶数であれば、ｔｉｍｅ信号は「０」さもなけ
れば、ｔｉｍｅ信号は「１」となる。ビタビ検出器５は
ｔｉｍｅ信号を基にして、ビタビ検出器５の内部のパス
メモリにおける枝接続方法を時刻ごとに変化させる機能
を有する。

【００９２】図１において、ビタビ検出器５の出力信号
ｃ１(ｋ）はポストコーダ６へ入力され、ポスとコーダ
６において、[１＋Ｄ]ｍｏｄ２の変換が施される。ここ
で、「Ｄ」は１ビット遅延素子であるポストコーダ６の
出力信号ｂ１(ｋ）は、復号器７へ入力され、ここで[表
２]に示した符号語集合内の符号語から復号器出力信号
ａ１(ｋ）へ逆変換される。復号器出力信号ａ１(ｋ）は
ビット誤りが生じなければ、ユーザデータ列ａ(ｋ）と
同一となる。復号器出力信号ａ１(ｋ）は復号器出力端
子から出力される。

【００９３】次に，図１の各構成要素の詳細な説明を行
う。まず，図１１を用いてプリコーダ２を説明する。図
１１において、符号化器１から出力される符号ビット列
ｂ(ｋ）は遅延素子６２に記憶された一つ前の符号化器
１の出力である符号ビット列ｂ(ｋ−１）とｍｏｄ２上
で加算され、プリコ−ダ２の出力信号である記録電流ｃ
(ｋ）となる。この変換は符号ビット列ｂ(ｋ）がビット
「０」またはビット「１」の値をとるとき、符号ビット
列ｂ(ｋ）にビット１が現れる度に記録電流ｃ(ｋ）のレ
ベルが反転するようになる。その後、再生ヘッドによっ
て再生信号ｈ(ｋ）が読み出される。

【００９４】[表２］を参照して、符号化器１を説明す
る。符号化器１はユーザデータａ(ｋ）を符号ビット列
ｂ(ｋ）へ変換する。[表２］には長さ８ビットの１２８
個の符号語が示されている。ユーザデータａ(ｋ）は、
まず、ａ(ｋ），ｋ＝０，１，...，６を最初のブロッ
ク、ｋ＝７，８，...，１３を次のブロック，...という
ように７ビットごとに分割され、分割後の各ブロックの
ビットパターンを２進表現した値に対して、[表２］の
掲載順にしたがって、符号語を割り当てていく。

【００９５】すなわち、ユーザデータのブロックａ
(ｋ），ｋ＝０，１ａ(ｋ），...，６が「００００００
０」，「００００００１」，「０００００１０」，……
「１１１１１１１」それぞれに対して，符号ビット列出
力ｂ(ｋ），ｋ＝０，１，...，７は[表２］の左端から
「０００００１００」，「００００１０００」，「００
００１００１」，...，「１０１１１０１１」を割り当
てるものとする。

【００９６】次に，図２にＭＥＰＲ４等化器４の一構成
例を示す。ＭＥＰＲ４等化器４は遅延素子１２、タップ
係数乗算器１３、加算器１４から構成される。再生信号
ｈ(ｋ）は等化器入力端子１１から入力され、遅延素子
１２および図２で最も左のタップ係数乗算器１３へ入力
される。遅延素子１２からはＮ−１個のタップ出力が形
成されており、各タップからの出力信号間には１ビット
伝送時間分、すなわち「１」の遅延時間作られる。合計
でＮ個のタップそれぞれへタップ出力信号，すなわち、
再生信号ｈ(ｋ），ｈ(k−１），...，ｈ(ｋ−Ｎ＋１）
が出力され、タップ係数乗算器１３へ独立に入力され
る。

【００９７】図２において、タップ係数乗算器１３で
は、ｈ(ｋ−ｊ）ｇ(ｉ），ｊ＝０，...，Ｎ−１が計算
され、計算結果が加算器１４へ出力される。加算器１４
はＮ個の入力信号を加算してｆ(ｋ）として加算器出力
端子１５へ出力する。タップ係数乗算器１３へはステッ
プサイズμ，等化誤差ε(ｋ−１）、タップ係数の初期
値ｇ(ｊ），ｊ＝０，...，Ｎ−１が入力される。これら
を用いて、タップ係数乗算器１３の内部のタップ係数
は，ヘッド媒体の伝達特性の変動に関わらず常にＭＥＰ
Ｒ４等化を行えるような値へ適応制御される。

【００９８】図３はタップ係数乗算器１３の一実施例を
示した図である。同図はタップ係数ｇ(ｊ）が等化誤差
ε(ｋ−１）の電力を最小にするようなＭＳＥ法に基づ
いて動作するように構成されている。同図で第ｊ番目の
タップからの出力信号、すなわち、再生信号ｈ(ｋ−
ｊ）は乗算器２１によってタップ係数ｇ(ｊ）と乗算さ
れ、ｕ(ｊ）として加算器１４へ出力される。タップ係
数ｇ(ｊ）の初期値は遅延素子２３に与えられ、遅延素
子２３の出力は加算器２２へ出力される。

【００９９】加算器２２のもう一方の入力端子にはステ
ップサイズμ、等化誤差ε(ｋ−１）、および第ｊ番目
のタップ出力、すなわち、再生信号ｈ(ｋ−ｊ）の三者
の積が入力される。すなわち、加算器２２の出力ｇ
(ｊ）は、ｇ(ｊ）＝ｇ(ｊ）＋με(ｋ−１）ｈ(ｋ−ｊ）によって逐次更新される。ｇ(ｊ），ｊ＝０，...，Ｎ−
１の初期値としては、たとえば、Ｎ＝１０、再生孤立波
が半値幅が記録ビット長の２．４倍のロ−レンツ型波
形であるとき、−０．３９，０．０６５，−０．０３８
０，０．１８３，０．６０８，０．６０８，０．１８
３，−０．３８３，０．０６５，−０．０３９を設定す
る。

【０１００】前記タップ係数の初期値の組は、図３の遅
延素子２３に設けられたタップ係数ｇ(ｊ）の初期値設
定用端子より、等化器が同Ｓを開始する前にあらかじめ
設定される。また、これらのタップ係数の組は、再生パ
ルスの振幅が１．０のときに、それをＭＥＰＲ４は計
(時間応答が１，２，２，１）へ等化するためのタップ
係数値である。μは前記更新動作の際のステップサイズ
であり、通常は、０．００１〜０．０１程度の値を設定
する。

【０１０１】図１の等化誤差計算回路１６は、前記等化
目標値の組ＶＬ(ｉ），ｉ＝１，...，５のうちで、ＭＥ
ＰＲ４等化器４の出力信号ｆ(ｋ）に最も近い等化目標
値を選択し，前記等化目標値ＶＬ(ｉ）とｆ(ｋ）からε
(ｋ）＝ＶＬ(ｉ）−ｆ(ｋ）を出力する機能を有する。

【０１０２】次に，図４〜図７および図１９を参照して
この発明に適用されるビタビ検出器の第１実施の形態に
ついて説明する。図４はビタビ検出器の構成の概要を示
すブロック図であり、枝メトリック計算回路３５、ＡＣ
Ｓ回路３３、パスメモリ３４から構成される。ＭＥＰＲ
４等化器４の出力信号ｆ(ｋ）はビタビ検出器入力端子
３６からまずビタビ検出器内の枝メトリック計算回路３
５へ入力される。

【０１０３】この枝メトリック計算回路３５では、ＭＥ
ＰＲ４等化器４の出力信号ｆ(ｋ）とＭＥＰＲ４等化器
４の５個の等化目標値−２，−１，０，１，２それぞれ
との差が減算器３１によって計算される。減算器３１の
出力信号は各々独立に５個の二乗値計算回路３２へ出力
される。二乗値計算回路３２の出力は枝メトリックと呼
ばれ、前記等化目標値それぞれに対する枝メトリックを
図４に示したように、Ｂ(−２），Ｂ(−１），...，Ｂ
(２）と記すことにする。すなわち、枝メトリックはＭ
ＥＰＲ４等化器４の出力信号ｆ(ｋ）からＢ(Ｙ）＝(ｙ
−ｆ(ｋ））の二乗，Ｙ＝−２，−１，０，１，２にし
たがって計算される。

【０１０４】前記５個の枝メトリックはＡｄｄ−Ｃｏｍ
ｐａｒｅ−Ｓｅｌｅｃｔ(ＡＣＳ）回路に入力される。
ＡＣＳ回路には他端子３７からｔｉｍｅ信号が入力され
る。前記ｔｉｍｅ信号は時刻管理手段１０によって生成
され、現在処理中のビット番号が偶数なら「０」を、奇
数なら「１」をＡＣＳ回路へ与える。ＡＣＳ回路は前記
枝メトリックおよびｔｉｍｅ信号を元に、図１９の時変
トレリスにしたがってパスメトリックの更新、比較、パ
ス選択を以下の手順により行う。

【０１０５】ＡＣＳ回路内部には１６個のパスメトリッ
クｐｍ０，ｐｍ１，...，ｐｍ１５、およびそれらの退
避用メモリｐｍ０ｂａｋ，ｐｍ１ｂａｋ，...ｐｍ１５
ｂａｋが用意される。前記パスメトリック、退避用パス
メトリックの値は、５個の枝メトリックおよびｔｉｍｅ
信号を用いて以下の手順で大小比較・更新がなされる。
また、同時にトレリス接続情報ｓ(ｉ），ｉ＝０，
１，...，１５の値が定められ、パスメモリへ出力され
る。

【０１０６】(手順１）パスメトリックの初期値設定ｐｍ０＝ｐｍ１＝...＝ｐｍ１５＝０。

【０１０７】(手順２）パスメトリックの退避操作時刻ｋ−１でのパスメトリックｐｍ０，ｐｍ１，...，
ｐｍ１５それぞれが，ｐｍ０ｂａｋ，ｐｍ１ｂａ
ｋ，...，ｐｍ１５ｂａｋへ代入される。

【０１０８】(手順３）パスメトリックの更新。ｔｉｍ
ｅ信号が「０」でも「１」でも以下の比較と代入が行わ
れる。ｐｍ０←ｍｉｎ｛ｐｍ０ｂａｋ＋Ｂ(０），ｐｍ８ｂａ
ｋ＋Ｂ(−１）｝，ｐｍ１←ｍｉｎ｛ｐｍ０ｂａｋ＋Ｂ(１），ｐｍ８ｂａ
ｋ＋Ｂ(０）｝，ＰＭ２←ｍｉｎ｛ｐｍ１ｂａｋ＋Ｂ(１），ｐｍ９ｂａ
ｋ＋Ｂ(０）｝，ｐｍ３←ｍｉｎ｛ｐｍ１ｂａｋ＋Ｂ(２），ｐｍ９ｂａ
ｋ＋Ｂ(１）｝，ｐｍ６←ｍｉｎ｛ｐｍ３ｂａｋ＋Ｂ(１），ｐｍ１１ｂ
ａｋ＋Ｂ(０）｝，ｐｍ７←ｍｉｎ｛ｐｍ３ｂａｋ＋Ｂ(２），ｐｍ１１ば
ｋ＋Ｂ(１）｝，ｐｍ８←ｍｉｎ｛ｐｍ４ｂａｋ＋Ｂ(−１），ｐｍ１２
ｂａｋ＋Ｂ(−２）}，ｐｍ９←ｍｉｎ｛ｐｍ４ｂａｋ＋Ｂ(０），ｐｍ１２ｂ
ａｋ＋Ｂ(−１）｝，ｐｍ１２←ｍｉｎ｛ｐｍ６ｂａｋ＋Ｂ(−１），ｐｍ１
４ｂａｋ＋Ｂ(−２）}，ｐｍ１３←ｍｉｎ｛ｐｍ６ｂａｋ＋Ｂ(０），ｐｍ１４
ｂａｋｄｍ＋Ｂ(８−１）｝，ｐｍ１４←ｍｉｎ｛ｐｍ７ｂａｋ＋Ｂ(０），ｐｍ１５
ｂａｋ＋Ｂ(−１）｝ｐｍ１５←ｍｉｎ｛ｐｍ７ｂａｋ＋Ｂ(１），ｐｍ１５
ｂａｋ＋Ｂ(０）｝。

【０１０９】(手順４）トレリス接続情報ｓ(ｉ）の値の
決定法。ｔｉｍｅ信号が「０」でも「１」でも以下の値
がｓ(ｉ），ｉ＝０，...，１５へ代入される。ｐｍ０ｂａｋ＋Ｂ(０）<ｐｍ８ｂａｋ＋Ｂ(−１）なら
ば、ｓ(０）←０、さもなければ、ｓ(０）←１。ｐｍ０ｂａｋ＋Ｂ(１）<ｐｍ８ｂａｋ＋Ｂ(０）なら
ば、ｓ(１）←０、さもなければ、ｓ(１）←１。ｐｍ１ｂａｋ＋Ｂ(１）<ｐｍ９ｂａｋ＋Ｂ(０）なら
ば、ｓ(２）←０，さもなければ、ｓ(２）←１。ｐｍ１ｂａｋ＋Ｂ(２）<ｐｍ９ｂａｋ＋Ｂ(１）なら
ば、Ｓ(３）←０、さもなければ、ｓ(３）←１。ｐｍ３ｂａｋ＋Ｂ(１）<ｐｍ１１ｂａｋ＋Ｂ(０）なら
ば、Ｓ(６）←０、さもなければ、ｓ(６）←１。ｐｍ３ｂａｋ＋Ｂ(２）<ｐｍ１１ｂａｋ＋Ｂ(１）なら
ば、ｓ(７）←０、さもなければ、Ｓ(７）←１。ｐｍ４ｂａｋ＋Ｂ(−１）<ｐｍ１２ｂａｋ＋Ｂ(−２）
ならば、ｓ(８）←０、さもなければ、ｓ(８）←１ａ。ｐｍ４ｂａｋ＋Ｂ(０）<ｐｍ１２ｂａｋ＋Ｂ(−１）な
らば、ｓ(９）←０、さもなければ、ｓ(９）←１。ｐｍ６ｂａｋ＋Ｂ(−１）<ｐｍ１４ｂａｋ＋Ｂ(−２）
ならば、ｓ(１２）←０、さもなければ、ｓ(１２）←
１。ｐｍ６ｂａｋ＋Ｂ(０）<ｐｍ１４ｂａｋ＋Ｂ(−１）な
らば、Ｓ(１３）←０、さもなければ、ｓ(１３）←
１。ｐｍ７ｂａｋ＋Ｂ(０）<ｐｍ１５ｂａｋ＋Ｂ(−１）な
らば、ｓ(１４）←０、さもなければ、ｓ(１４）←１。ｐｍ７ｂａｋ＋Ｂ(１）<ｐｍ１５ｂａｋ＋Ｂ(０）なら
ば、ｓ(１５）←０、さもなければ、ｓ(１５）←１。

【０１１０】(手順３−０）ｔｉｍｅ＝０の場合には，
以下のパスメトリックの更新が行われる。ｐｍ４←ｐｍ２ｂａｋ＋Ｂ(０），ｐｍ５←ｐｍ２ｂａｋ＋Ｂ(１），ｐｍ１０←ｐｍ１３ｂａｋ＋Ｂ(−１），ｐｍ１１←ｐｍ１３ｂａｋ＋Ｂ(０），

【０１１１】(手順３−１）ｔｉｍｅ＝１の場合には，
以下のパスメトリックの比較・更新が行われる。ｐｍ４←にｂ｛ｐｍ２ｂａｋ＋Ｂ(０），ｐｍ１０ｂａ
ｋ＋Ｂ(−１）｝，ｐｍ５←ｄｕｍｍｙ，ｄｕｍｍｙはどのような値でもよ
い。ｐｍ１０←ｄｕｍｍｙ，ｐｍ１１←ｍｉｎ｛ｐｍ５ｂａｋ＋Ｂ(１），ｐｍ１３
ｂａｋ＋Ｂ(−１）｝，

【０１１２】(手順４−０）ｔｉｍｅ＝０の場合には，
トレリス接続情報ｓ(ｉ），ｉ＝４，５，１０，１１に
は以下の値が代入される。ｓ(４）←０，ｓ(５）←０，ｓ(１０）←１，ｓ(１１）←１。

【０１１３】(手順４−１）ｔｉｍｅ＝１の場合には，
トレリス接続情報ｓ(ｉ），ｉ＝４，５，１０，１１に
以下の値が代入される。ｐｍ２ｂａｋ＋Ｂ(０）<ｐｍ１０ｂａｋ＋Ｂ(−１）な
らばｓ(４）←０、さもなければｓ(４）←１，ｓ(５）←０，ｓ(１０）←１，ｐｍ５ｂａｋ＋Ｂ(１）＜ｐｍ１３ｂａｋ＋Ｂ(−１）な
らば，ｓ(１１）←０，さもなければ、ｓ(１１）←１。

【０１１４】以上示した手順１，手順２，手順３−０，
手順３−１，手順４−０，手順４−１について説明す
る。ビタビ検出器の動作の開始前に、まず手順１のパス
メトリックの初期値設定が行われる。ビタビ検出器の動
作が開始されると、各時刻において、まず手順２のパス
メトリックの退避操作が行われる。次に，ビタビ検出器
はｔｉｍｅ信号を参照して、ｔｉｍｅ＝０ならば手順
３，手順４，手順３−０，手順４−０を行う。また、ｔ
ｉｍｅ＝１ｒならば手順３，手順４，手順３−１，手順
４−１を行う。

【０１１５】ＡＣＳ回路３３の動作手順を、ｔｉｍｅの
値により場合分けする理由は，図１９のトレリスで，偶
数番目と奇数番目のトレリスの構造が異なるからであ
る。ｔｉｍｅ＝０は図１９のトレリスのkが偶数の場合
に相当するが、それらｋが偶数のトレリスにおける枝の
接続の状況は、状態４，５，１０，１１へ入る枝が選択
の余地なく定まっている。したがって、前記状態へ入る
枝に相当するパスメトリックの比較・選択は行わず、ま
た、枝接続情報も固定している。

【０１１６】また、ｔｉｍｅ＝１は図１９のトレリスの
ｋが奇数の場合に相当するが、それらｋが奇数のトレリ
スにおける枝の接続の状況は、状態５，１０へ入る枝が
最初から無い。したがって、状態５，１０へ入る枝に相
当するパスメトリックおよび枝接続情報は利用されず、
これらにはダミーの値を入れるようにする。前記各手順
において、「←」は代入操作を表す。ｍｉｎ｛｝は｛｝
内の値のうち最小値を表す。

【０１１７】次に、図４のパスメモリ３４について説明
する。図５にパスメモリの一実施の形態の構成を示す。
図５は切替器４１および数十個の遅延素子の組からな
る。遅延素子の１組は１６個の遅延素子からなり，各組
をＦＦｉ，ｉ＝０，１，...，Ｍ−１と呼ぶことにする
(Ｍは遅延素子の組の数）。図５において、切替器およ
び遅延素子の組は交互に配置される。各切替器４１には
１６個の入力端子Ｘ０，Ｘ１，...，Ｘ１５と、１６個
の出力端子Ｙ０，Ｙ１，...，Ｙ１５，トレリス接続情
報入力端子Ｓ、および時刻情報入力端子Ｋが設けられて
いる。

【０１１８】入力端子Ｘ０，Ｘ１，...，Ｘ１５へは直
前の遅延素子の組の値が並列に入力され，出力端子Ｙ
０，Ｙ１，...，Ｙ１５からは右側の遅延素子の組へ信
号が並列に出力される。図５において、最も左側の切替
器４１の各入力端子Ｘ０，Ｘ１，...，Ｘ１５へは上か
ら入力ビットＶ０，Ｖ１，...，Ｖ１５が常に入力され
る。また、最も右側の切替器４１からは出力端子Ｙ０だ
けに出力線が接続されており、前記出力線はビタビ検出
器出力端子４４へ接続される。さらに、各切替器４１の
トレリス接続情報入力端子Ｓからはトレリス接続情報ｓ
(０），，...，ｓ(１５）が同時に並列に入力される。

【０１１９】切替器４１内部の結線は、ｔｉｍｅ＝０の
場合には、図６とし、ｔｉｍｅ＝１の場合には、図７と
する。より詳細には，トレリス接続情報ｓ(ｉ），ｉ＝
０，...，１５と図６、図７の枝接続方法との関係は次
のように定める。(結線規則）ｔｉｍｅの値に関わら
ず、ｓ(ｉ），ｉ＝０，...，１５に対して切替器４１の
入出力端子間は次の規則にしたがって接続する。

【０１２０】ｓ(０）が０ならば、Ｘ０→Ｙ０を接続す
る。さもなければ、Ｘ８０→Ｙ０を接続する。ｓ(１）が０ならば、Ｘ０→Ｙ１を接続する。さもなけ
れば、Ｘ８→Ｙ１を接続する。ｓ(２）が０ならば、Ｘ１→Ｙ２を接続する。さもなけ
れば、Ｘ９→Ｙ２を接続する。ｓ(３）が０ならば、Ｘ１→Ｙ３を接続する。さもなけ
れば、Ｘ９→Ｙ３を接続する。ｓ(４）が０ならば、Ｘ２→Ｙ４を接続する。さもなけ
れば、Ｘ１０→Ｙ４を接続する。ｓ(５）が０ならば、Ｘ２→ｙ５を接続する。さもなけ
れば、Ｘ１０→Ｙ５を接続する。ｓ(６）が０ならば、Ｘ３→Ｙ６を接続する。さもなけ
れば、Ｘ１１→Ｙ６を接続する。ｓ(７）が０ならば、Ｘ３→Ｙ７を接続する。さもなけ
れば、Ｘ１１→Ｙ７を接続する。ｓ(８）が０ならば、Ｘ４→Ｙ８を接続する。さもなけ
れば、Ｘ１２→Ｙ８を接続する。ｓ(９）が０ならば、Ｘ４→Ｙ９を接続する。さもなけ
れば、Ｘ１２→Ｙ９を接続する。ｓ(１０）が０ならば、Ｘ５→ｙ１０を接続する。さも
なければ、Ｘ１３→Ｙ１０を接続する。ｓ(１１）が０ならば、Ｘ５→Ｙ１１を接続する。さも
なければ、Ｘ１３→Ｙ１１を接続する。ｓ(１２）が０ならば、Ｘ６→Ｙ１２を接続する。さも
なければ、Ｘ１４→Ｙ１２を接続する。ｓ(１３）が０ならば、Ｘ６→Ｙ１３を接続する。さも
なければ、Ｘ１４→Ｙ１３を接続する。ｓ(１４）が０ならば、Ｘ７→Ｙ１４を接続する。さも
なければ、Ｘ１５→Ｙ１４を接続する。ｓ(１５）が０ならば、Ｘ７→Ｙ１５を接続する。さも
なければ、Ｘ１５→Ｙ１５を接続する。

【０１２１】上記結線規則は、ｔｉｍｅ＝０およびｔｉ
ｍｅ＝１の両方の場合に用いられる。まず、ｔｉｍｅ＝
０の場合について説明する。ｔｉｍｅ＝０の場合、切替
器４１の結線は図６となる。図６において、出力端子Ｙ
０からＹ３まで，Ｙ６からＹ９まで、およびＹ２からＹ
１５までは一つの出力端子へ２個の入力端子から結線が
伸びているので、これらの出力端子では前記手順１にし
たがって出力端子へ接続する枝を１本に選んでいる。一
方、出力端子Ｙ４，Ｙ５，Ｙ１０，Ｙ１１への結線は固
定されているが、ｔｉｍｅ＝０のとき、トレリス接続情
報ｓ(４），ｓ(５），ｓ(１０），ｓ(１１）には固定的
に値が割り当てられているので、結線規則にしたがえ
ば、常に同一の線が前記出力端子へ接続される。

【０１２２】次に、ｔｉｍｅ＝１の場合について説明す
る。ｔｉｍｅ＝１の場合には，切替器の結線は奇数時刻
のトレリス、すなわち図７に基づいている。図７におい
て、出力端子Ｙ０からＹ４まで、Ｙ６からＹ９まで、お
よびＹ１１Ｙ１５までは一つの出力端子へ２個の入力端
子から結線が伸びているので、これらの出力端子では結
線規則にしたがって出力端子へ接続する線を一本に選
ぶ。一方、図７において、出力端子Ｙ５、Ｙ１０への結
線は存在しないが、これら出力端子へどのような結線を
行っても、次時刻ｔｉｍｅ＝０において、Ｘ５，Ｘ１０
からは枝は出力されないので、ｔｉｍｅ＝１において
は、Ｙ５，Ｙ１０へ任意の結線を施してよい。

【０１２３】次に、図５のパスメモリ３４全体の動作手
順を説明する。この図５において、ビタビ検出器の動作
が開始されると，この時刻ｋ＝０においては端子４３か
らｔｉｍｅ＝０が各切替器４１へ入力され、この結果、
各切替器４１は一斉に結線規則１と結線規則２−０にし
たがって結線状況となる。その後、各遅延素子列内の値
が、その右隣の切替器内の結線を経由してさらに右隣の
遅延素子へシフトされる。時刻ｋ＝０では、入力ビット
Ｖ０からＶ１５までが図５で最も左の切替器４１を経由
して遅延素子ＦＦ０へ到達する。

【０１２４】次に、時刻ｋ＝１において，各切替器４１
はｔｉｍｅ信号に基づいて一斉に時刻ｋ＝１における結
線規則１および結線規則２−１にしたがった結線状況と
なる。その後、各遅延素子列内の値が切替器内の結線を
経由して右隣の遅延素子列へシフトされる。これによ
り、図５でＦＦ０内の値は左から２番目の切替器内の結
線を経由してＦＦ１へ到達するのと同時に、入力ビット
Ｖ０，...，Ｖ１５の値は最も左の切替器を経由してＦ
Ｆ０へ到達する。以上の動作を各時刻において行うこと
により，パスメモリ出力端子４４からビタビ検出におけ
る最尤検出結果が出力される。

【０１２５】図５の最も左にある切替器４１へは、その
１６個の入力端子Ｘ０〜Ｘ１５には、ビット入力Ｖ０〜
Ｖ１５が各時刻において、常に次の値を入力する。 (Ｖ０，Ｖ１……Ｖ１５）＝(０，１，０，１，０，１，
０，１，０，１，０，１，０，１，０，１）上記の入力ビットＶ０〜Ｖ１５までの入力ビットの割り
当てにより、ビタビ検出器出力端子からは、ビタビ検出
器５の動作開始後、切替器の個数に相当する時刻経過し
た後で、記録電流パタ−ンに相当する時刻が経過した後
で、記録電流パタ−ンに相当するビット列(再生信号）
ｃ１(ｋ）が出力される。

【０１２６】次に、図８、図９、図１０、図１９を参照
して，ビタビ検出器の第２実施の形態例を説明する。図
８は図４と同様に、ビタビ検出器の構成の概要を示した
もので，図１のビタビ検出器５が図８のビタビ検出器７
５に置き換えられて使用される。図８は枝メトリック計
算回路３５、ＡＣＳ回路７１、パスメモリ７２から構成
される。

【０１２７】ＭＥＰＲ４等化器４の力信号ｆ(ｋ）はビ
タビ検出器入力端子７３からまずビタビ検出器内の枝メ
トリック計算回路３５へ入力される。図８の枝メトリッ
ク計算回路３５の構成・動作は図４の枝メトリック計算
回路の構成・動作と同様なので、図８の枝メトリック計
算回路３５の説明は省略する。図８において、枝メトリ
ック計算回路３５から枝メトリックＢ(−２），Ｂ(−
１），...，Ｂ(２）が出力される。図８で、前記５個の
枝メトリックはＡＣＳ回路７１へ入力される。ＡＣＳ回
路７１は図４のＡＣＳ回路３３と異なり、時刻情報ｔｉ
ｍｅを必要としない。また、ＡＣＳ回路７１は枝メトリ
ックが２時刻分入力されるごとに，図１０の枝接続規則
にしたがって１回のパスメトリックの更新，比較，パス
選択を行う。

【０１２８】ＡＣＳ回路７１の内部には１４個のパスメ
トリックｐｍ０，ｐｍ１，...，ｐｍ１３、それらの退
避用メモリｐｍ０ｂａｋ，ｐｍ１ｂａｋ，...，ｐｍ１
３ｂａｋおよび１０個の枝メトリックメモリＢ０(−
２）、Ｂ０(−１），Ｂ０(０），Ｂ０(１），Ｂ０
(２），Ｂ１(−２），Ｂ１(−１），Ｂ１(０），Ｂ１
(１），Ｂ１(２）が用意されている。ＡＣＳ回路７１の
動作単位である２時刻のうち，偶数時刻に入力された枝
メトリックＢ(−２），Ｂ(−１），Ｂ(０），Ｂ(１），
Ｂ(２）それぞれがＢ０(−２），Ｂ０(−１），Ｂ０
(０），Ｂ０(１），Ｂ０(２）へ代入され、奇数時刻に
入力された枝メトリックＢ(−２），Ｂ(−１），Ｂ
(０），Ｂ(１），Ｂ(２）それぞれがＢ１(−２），Ｂ１
(−１），Ｂ１(０），Ｂ１(１），Ｂ１(２）へ代入され
る。

【０１２９】前記パスメトリック，退避用パスメトリッ
ク，枝メトリックメモリの値を用いて，以下の手順でパ
スメトリックの大小比較・更新がなされる。また，同時
に２８個のトレリス接続情報ｓ０(ｉ），ｓ１(ｉ），ｉ
＝０，１，...，１３の値が定められ，パスメモリへ出
力される。

【０１３０】(手順１）パスメトリックの初期値設定ｐｍ０＝ｐｍ１＝……＝ｐｍ１３＝０。

【０１３１】(手順２）パスメトリックの退避操作、時刻ｋ−１でのパスメトリックｐｍ０，ｐｍ１，...，
ｐｍ１３それぞれが，ｐｍ０ｂａｋ，ｐｍ１ｂａ
ｋ，...，ｐｍ１３ｂａｋへ代入する。

【０１３２】(手順３）パスメトリックの更新、ｐｍ０←ｍｉｎ｛ｐｍ０ｂａｋ＋Ｂ０(０）＋Ｂ１
(０），ｐｍ４ｂａｋ＋Ｂ０(−１）＋Ｂ１(−１）ｐｍ
７ｂａｋ＋Ｂ０(−１）＋Ｂ１(０），ｐｍ１０ｂａｋ＋
Ｂ０(−２）＋Ｂ１−１）｝ｐｍ１←ｍｉｎ｛ｐｍ０ｂａｋ＋Ｂ０(０）＋Ｂ１
(１），ｐｍ４ｂａｋ＋Ｂ０(−１）＋Ｂ１(０），ｐｍ
７ｂａｋ＋Ｂ０(−１）＋Ｂ１(１），ｐｍ１０ｂａｋ＋
Ｂ０(−２）＋Ｂ１(０）｝，ｐｍ２←ｍｉｎ｛ｐｍ０ｂａｋ＋Ｂ０(１）＋Ｂ１
(１），ｐｍ４ｂａｋ＋Ｂ０(０）＋Ｂ１(０），ｐｍ
７ｂａｋ＋Ｂ０(０）＋Ｂ１(１），ｐｍ１０ｂａｋ＋Ｂ
０(−１）＋Ｂ１(０）｝，ｐｍ３←ｍｉｎ{ｐｍ０ｂａｋ＋Ｂ０(１）＋Ｂ１
(２），ｐｍ４ｂａｋ＋Ｂ０(０）＋Ｂ１(１），ｐｍ
７ｂａｋ＋Ｂ０(０）＋Ｂ１(２），ｐｍ１０ｂａｋ＋
Ｂ０(−１）＋Ｂ１(１）｝，ｐｍ４←ｍｉｎ｛ｐｍ１ｂａｋ＋Ｂ０(１）＋Ｂ１
(０），ｐｍ８ｂａｋ＋Ｂ０(０）＋Ｂ１(０）ｐｍ１１
ｂａｋ＋Ｂ０(−１）＋Ｂ１(−１）｝ｐｍ５←ｍｉｎ｛ｐｍ１ｂａｋ＋ｂ０(２）＋Ｂ１
(１），ｐｍ８ｂａｋ＋Ｂ０(１）＋ｂ１(１）ｐｍ１１
ｂａｋ＋Ｂ０(０）＋Ｂ１(０）｝ｐｍ６←ｍｉｎ｛ｐｍ１ｂａｋ＋Ｂ０(２）＋Ｂ１
(２），ｐｍ８ｂａｋ＋Ｂ０(１）＋Ｂ１(２），ｐｍ１
１ｂａｋ＋Ｂ０(０）＋ｂ１(１）｝ｐｍ７←ｍｉｎ｛ｐｍ２ｂａｋ＋Ｂ０(０）＋Ｂ１(−
１），ｐｍ５ｂａｋ＋Ｂ０(−１）＋Ｂ１(−２）｝ｐｍ
１２ｂａｋ＋Ｂ０(−２）＋Ｂ１(−２）｝ｐｍ８←ｍｉｎ｛ｐｍ２ｂａｋ＋Ｂ０(０）＋Ｂ１
(０），ｐｍ５ｂａｋ＋Ｂ０(−１）＋Ｂ１(−１），ｐ
ｍ１２ｂａｋ＋Ｂ０(−２）＋Ｂ１(−１）｝，ｐｍ９←ｍｉｎ｛ｐｍ２ｂａｋ＋Ｂ０(１）＋Ｂ１
(１），ｐｍ５ｂａｋ＋Ｂ０(０）＋Ｂ１(０）ｐｍ１２
ｂａｋ＋Ｂ０(−１）＋Ｂ１(０）｝，ｐｍ１０←ｍｉｎ｛ｐｍ３ｂａｋ＋Ｂ０(１）＋Ｂ１(−
１），ｐｍ６ｂａｋ＋Ｂ０(０）＋Ｂ１(−２），ｐｍ９
ｂａｋ＋Ｂ０(０）＋Ｂ１(−１），ｐｍ１３ｂａｋ＋Ｂ
０(−１）＋Ｂ１(−２）｝ｐｍ１１←ｍｉｎ｛ｐｍ３ｂａｋ＋Ｂ０(１）＋Ｂ１
(０），ｐｍ６ｂａｋ＋Ｂ０(０）＋Ｂ１(−１），ｐｍ
９ｂａｋ＋Ｂ０(０）＋Ｂ１(０），ｐｍ１３ｂａｋ＋Ｂ
０(−１）＋Ｂ１(−１）｝，ｐｍ１２←ｍｉｎ｛ｐｍ３ｂａｋ＋Ｂ０(２）＋Ｂ１
(０），ｐｍ６ｂａｋ＋Ｂ０(１）＋Ｂ１(−１）ｐｍ９
ｂａｋ＋Ｂ０(１）＋Ｂ１(０），ｐｍ１３ｂａｋ＋Ｂ０
(０）＋Ｂ１(−１）｝，ｐｍ１３←ｍｉｎ｛ｐｍ１３ｂａｋ＋Ｂ０(２）＋Ｂ１
(１），ｐｍ６ｂａｋ＋Ｂ０(１）＋Ｂ１(０），ｐｍ９
ｂａｋ＋Ｂ０(１）＋Ｂ１(１），ｐｍ１３ｂａｋ＋Ｂ０
(０）＋Ｂ１(０）｝.

【０１３３】(手順４）トレリス接続情報ｓ(ｉ）の値の
決定法。手順３における最小値選択の結果によって，ｓ
０(ｉ），ｓ１(ｉ），ｉ＝０，...，１５へ「０」また
は「１」が次のように代入される。

【０１３４】ｐｍ０＝ｐｍ０ｂａｋ＋Ｂ０(０）＋Ｂ１
(０）ならば、ｓ０(０）←０，ｓ１(０）←０，ｐｍ０＝ｐｍ４ｂａｋ＝ｐｍ４ｂａｋ＋Ｂ０(−１）＋
Ｂ１(−１）ならば、ｓ０(０）←１，ｓ１(０）←０，ｐｍ０＝ｐｍ７ｂａｋ＋Ｂ０(−１）＋Ｂ１(０）なら
ば、ｓ０(０）←０，ｓ１(０）←１ｐｍ０＝ｐｍ１０ｂａｋ＋Ｂ０(−２）＋Ｂ１(−１）な
らば、ｓ０(０）←１，ｓ１(０）←１ｐｍ１＝ｐｍ０ｂａｋ＋Ｂ０(０）＋Ｂ１(１）ならば、
ｓ０(１）←０，ｓ１(１）←０，ｐｍ１＝ｐｍ４ｂａｋ＋Ｂ０(−１）＋Ｂ１(０）なら
ば、ｓ０(１）←１，ｓ１(１） ←０，ｐｍ１＝ｐｍ７ｂａｋ＋Ｂ０(−１）＋Ｂ１(１）なら
ば、ｓ０(１）←０，ｓ１(１）←１，ｐｍ１＝ｐｍ１０ｂａｋ＋Ｂ０(−２）＋Ｂ１(０）なら
ば、ｓ０(１）←１、ｓ１(１）←１，ｐｍ２＝ｐｍ０ｂａｋ＋Ｂ０(１）＋Ｂ１(１）ならば、
ｓ０(２）←０，ｓ１(２）←０，ｐｍ２＝ｐｍ４ｂａｋ＋Ｂ０(０）＋Ｂ１(０）ならば、
ｓ０(２）←１，ｓ１(２）←０，ｐｍ２＝ｐｍ７ｂａｋ＋Ｂ０(０）＋Ｂ１(１）ならば、
ｓ０(２）←０，ｓ１(２）←１，ｐｍ１＝ｐｍ１０ｂａｋ＋Ｂ０(−１）＋Ｂ１(０）なら
ば、ｓ０(２）←１，ｓ１(２）←１，ｐｍ３＝ｐｍ０ｂａｋ＋Ｂ０(１）＋Ｂ１(２）ならば、
ｓ０(３）←０，ｓ１(３） ←０，ｐｍ３＝ｐｍ４ｂａｋ＋Ｂ０(０）＋Ｂ１(１）ならば、
ｓ０(３）←１，ｓ１(３）←０，ｐｍ３＝ｐｍ７ｂａｋ＋Ｂ０(０）＋Ｂ１(２）ならば、
ｓ０(３）←０，ｓ１(３）←１，ｐｍ３＝ｐｍ１０ｂａｋ＋Ｂ０(−１）＋Ｂ１(１）なら
ば、ｓ０(３）←１，ｓ１(３）←１，ｐｍ４＝ｐｍ１ｂａｋ＋Ｂ０(１）＋Ｂ１(０）ならば、
ｓ０(４）←０，ｓ１(４）←０，ｐｍ４＝ｐｍ８ｂａｋ＋Ｂ０(０）＋Ｂ１(０）ならば、
ｓ０(４）←０，ｓ１(４）←１，ｐｍ４＝ｐｍ１１ｂａｋ＋Ｂ０(−１）＋Ｂ１(−１）な
らば、ｓ０(４）←１，ｓ１(４）←１，ｐｍ５＝ｐｍ１ｂａｋ＋Ｂ０(２）＋Ｂ１(１）ならば、
ｓ０(５）←０，ｓ１(５）←０，ｐｍ５＝ｐｍ８ｂａｋ＋Ｂ０(１）＋Ｂ１(１）ならば、
ｓ０(５）←０，ｓ１(５）←１，ｐ，５＝ｐｍ１１ｂａｋ＋Ｂ０(０）＋Ｂ１(０）なら
ば、ｓ０(５）←１，ｓ１(５）←１，ｐｍ６＝ｐｍ１ｂａｋ＋Ｂ０(２）＋Ｂ１(２）ならば、
ｓ０(６）←０，ｓ１(６）←０，ｐｍ６＝ｐｍ８ｂａｋ＋Ｂ０(１）＋Ｂ１(２）ならば、
ｓ０(６）←０，ｓ１(６）←１，ｐｍ６＝ｐｍ１１ｂａｋ＋Ｂ０(０）＋Ｂ１(１）なら
ば、ｓ０(６）←１，ｓ１(６）←１，ｐｍ７＝ｐｍ２ｂａｋ＋Ｂ０(０）＋Ｂ１(−１）なら
ば、ｓ０(７）←０，ｓ１８７）←０，ｐｍ７＝ｐｍ５ｂａｋ＋Ｂ０(−１）＋Ｂ１(−２）なら
ば，ｓ０(７）←１，Ｓ１(７）←０，ｐｍ７＝ｐｍ１２ｂａｋ＋Ｂ０(−２）＋Ｂ１(−２）な
らば、ｓ０(７）←１，ｓ１(７）←１，ｐｍ８＝ｐｍ２ｂａｋ＋Ｂ０(０）＋Ｂ１(０）ならば
、ｓ０(８）←０，ｓ１(８）←０，ｐｍ８＝ｐｍ５ｂａｋ＋Ｂ０(−１）＋Ｂ１(−１）なら
ば、ｓ０(８）←１，ｓ１(８）←０，ｐｍ８＝ｐｍ１２ｂａｋ＋Ｂ０(−２）＋Ｂ１(−１）な
らば、ｓ０(８）←１，ｓ１(８）←１，ｐｍ９＝ｐｍ２ｂａｋ＋Ｂ０(１）＋Ｂ１(１）ならば、
ｓ０(９）←０，ｓ１(９）←０，ｐｍ９＝ｐｍ５ｂａｋ＋Ｂ０(０）＋Ｂ１(０）ならば、
ｓ０(９）←１，ｓ１(９）←０，ｐｍ９＝ｐｍ１２ｂａｋ＋Ｂ０(−１）＋Ｂ１(０）なら
ば、ｓ０(９）←１，ｓ１(９）←１，ｐｍ１０＝ｐｍ３ｂａｋ＋Ｂ０(１）＋Ｂ１(−１）なら
ば、ｓ０(１０）←０，ｓ１(１０）←０，ｐｍ１０＝ｐｍ６ｂａｋ＋Ｂ０(０）＋Ｂ１(−２）なら
ば、ｓ０(１０）←１，ｓ１(１０）←０，ｐｍ１０＝ｐｍ９ｂａｋ＋Ｂ０(０）＋Ｂ１(−１）なら
ば、ｓ０(１０）←０，ｓ１(１０）←１，ｐｍ１０＝ｐｍ１３ｂａｋ＋Ｂ０(−１）＋Ｂ１(−２）
ならば、ｓ０(１０）←１，ｓ１(１０）←１，ｐｍ１１＝ｐｍ３ｂａｋ＋Ｂ０(１）＋Ｂ１(０）なら
ば、ｓ０(１１）←０，ｓ１(１１）←０，ｐｍ１１=ｐｍ６ｂａｋ＋Ｂ０(０）＋Ｂ１(−１）なら
ば、ｓ０(１１）←１，ｓ１(１１）←０，ｐｍ１１＝ｐｍ９ｂａｋ＋Ｂ０(０）＋Ｂ１(０）なら
ば、ｓ０(１１）←０，ｓ１(１１）←１，ｐｍ１１＝ｐｍ１３ｂａｋ＋Ｂ０(−１）＋Ｂ１(−１）
ならば、ｓ０(１１）←１，ｓ１(１１）←１，ｐｍ１２＝ｐｍ３ｂａｋ＋Ｂ０(２）＋Ｂ１(０）なら
ば、ｓ０(１２）←０，ｓ１(１２）←０，ｐｍ１２＝ｐｍ６ｂａｋ＋Ｂ０(１）＋Ｂ１(−１）なら
ば、ｓ０(１２）←１，ｓ１(１２）←０，ｐｍ１２＝ｐｍ９ｂａｋ＋Ｂ０(１）＋Ｂ１(０）なら
ば、ｓ０(１２）←０，ｓ１(１２）←１，ｐｍ１２＝ｐｍ１３ｂａｋ＋Ｂ０(０）＋Ｂ１(−１）な
らば、ｓ０(１２）←１，ｓ１(１２）←１，ｐｍ１３＝ｐｍ３ｂａｋ＋Ｂ０(２）＋Ｂ１(１）なら
ば、ｓ０(１３）←０，ｓ１(１３）←０，ｐｍ１３＝ｐｍ６ｂａｋ＋Ｂ０(１）＋Ｂ１(０）なら
ば、ｓ０(１３）←１，ｓ１(１３）←０，ｐｍ１３＝ｐｍ９ｂａｋ＋Ｂ０(１）＋Ｂ１(１）なら
ば、ｓ０(１３）←０，ｓ１(１３）←１，ｐｍ１３＝ｐｍ１３ｂａｋ＋Ｂ０(０）＋Ｂ１(０）なら
ば、ｓ０(１３）←１，ｓ１(１３）←１.

【０１３５】次に、以上示したＡＣＳ回路７１の動作手
順、すなわち、手順１、手順２、手順３、手順４につい
て説明する。ビタビ検出器の動作の開始前に，まず手順
１のパスメトリックの初期値設定が行われる。ビタビ検
出器の動作が開始されると、偶数番目の時刻のｆ(ｋ）
から計算された枝メトリックの組Ｂ(−２），Ｂ(−
１），Ｂ(０），Ｂ(１），Ｂ(２）へそれぞれがＡＣＳ
回路内の枝メトリックメモリ組Ｂ(−２），Ｂ(−１），
Ｂ(０），Ｂ(１），Ｂ(２）へ代入される。

【０１３６】次に、奇数番目の時刻のｆ(Ｋ）から計算
された枝メトリックの組Ｂ(−２），Ｂ(−１），Ｂ
(０），Ｂ(１），Ｂ(２）それぞれがＡＣＳ回路内の枝
メトリックメモリＢ１(−２），Ｂ１(−１），Ｂ１
(０），Ｂ１(１），Ｂ１(２）へ代入される。その後、
手順２にしたがって１４個の退避用パスメトリックへ現
在のパスメトリックがコピ−され，手順３の比較が行わ
れる。手順３はパスメトリックと枝メトリックメモリの
値が各式に示されたように加算され、その後最小値の選
択が行われて、パスメトリックの値が更新される。手順
３の各式で，「←」は代入操作を表し、ｍｉｎ｛｝
は｛｝内の値のうち最小値を表す。

【０１３７】また，前記手順４では，手順３でｐｍ
０，...，ｐｍ１３へ代入された値に応じて，トレリス
接続情報ｓ０(ｉ），ｓ１(ｉ），ｉ＝０，...，１３の
値が決定される。前記トレリス接続情報は並列にパスメ
モリ７２へ出力される。

【０１３８】次に、図９のパスメモリ７２について説明
する。図９は切替器５１および数十個の遅延素子(ＦＦ
２０，ＦＦ２１…）組からなる。遅延素子の１組は１４
個の遅延素子からなり，各組をＦＦ２ｉ，ｉ＝０，
１，...，Ｍ−１と呼ぶことにする(Ｍは遅延素子の組の
数）、前記遅延素子は、第１実施の形態で用いられた遅
延素子ＦＦｉ，ｉ＝０，１，，...とは異なり，２ビッ
トを記憶する機能を有する。図９において、切替器５１
および遅延素子の組は交互に配置される。各切替器５１
には１４個の入力端子Ｘ０、Ｘ１，...，Ｘ１３、Ｘ１
４個の出力端子Ｙ０，１，...，Ｙ１３およびトレリス
接続情報入力端子Ｓが設けられている。

【０１３９】入力端子Ｘ０、Ｘ１，...，Ｘ１３へはそ
の左に位置する遅延素子の組の値が並列に入力され、出
力端子Ｙ０，Ｙ１，...，Ｙ１３からは右側の遅延素子
の組へ信号が並列に出力される。図９で、最も左側の切
替器５１の各入力端子Ｘ０，...，Ｘ１３へは上から２
ビットの組Ｗ０，...，Ｗ１３が常に入力される。

【０１４０】２ビットの組Ｗ０，...，Ｗ１３は、次の
ように定める。(組Ｗ０，...，Ｗ１３）＝(００，０
１，１０，１１，００，１０，１１，００，０１，１
１，００，０１，１０，１１），ただし、カンマで切ら
れた各ビット列のうち、左側に示したビットが先に切替
器内へ伝送される。上記２ビットの組Ｗ０からＷ１３ま
での入力ビットの割り当てにより、ビタビ検出器出力端
子からは、ビタビ検出器の動作開始後、切替器の個数の
２倍に相当する時刻が経過した後で、記録電流パターン
に相当するビット列ｃ１(ｋ）が出力される。

【０１４１】また、最も右側の切替器５１から出力端子
Ｙ０だけに出力線が接続されており、前記出力線はビタ
ビ検出器出力端子５４へ接続される。各切替器５１のト
レリス接続情報入力端子Ｓからはトレリス接続情報ｓ０
(ｉ），ｓ１(ｉ），ｉ＝０、……１３が同時に並列に入
力される。切替器５１内部の結線は図１０で示した構成
とする。より詳細には、トレリス接続情報ｓ０(ｉ），
ｓ１(ｉ），ｉ＝０、……１３と図１０の接続方法との
関係は次のようになる。

【０１４２】(結線規則）ｓ０(ｉ），ｓ１(ｉ），ｉ＝
０，...，１３に対し．切替器５１の入出力端子間を次
の規則にしたがって接続する。ｓ０(０）＝０かつｓ１(０）＝０ならば、Ｘ０→Ｙ０を
接続する。ｓ０(０）＝１かつｓ１(０）＝０ならば、Ｘ４→Ｙ０を
接続する。ｓ０(０）＝０かつｓ１(０）＝１ならば、Ｘ７→ｙ０を
接続する。ｓ０(０）＝１かつｓ１(０）＝１ならば、Ｘ１０→Ｙ０
を接続する。ｓ０(１）＝０かつｓ１(１）＝０ならば、Ｘ０→Ｙ１を
接続する。ｓ０(１）＝１かつｓ１(１）＝０ならば、Ｘ４→Ｙ１を
接続する。ｓ０(１）＝０かつｓ１(１）＝１ならば、Ｘ７→Ｙ１を
接続する。ｓ０(１）＝１かつｓ１(１）＝１ならば、Ｘ１０→Ｙ１
を接続する。ｓ０(２）＝０かつｓ１(２）＝０ならば、Ｘ０→Ｙ２を
接続する。ｓ０(２）＝１かつｓ１(２）＝０ならば、Ｘ４→Ｙ２を
接続する。ｓ０(２）＝０かつｓ１(２）＝１ならば、Ｘ７→Ｙ２を
接続する。ｓ０(２）＝１かつｓ１(２）＝１ならば，Ｘ１０→Ｙ２
を接続する。ｓ０(３）＝０かつｓ１(３）＝０ならば、Ｘ０→Ｙ３を
接続する。ｓ０(３）＝１かつｓ１(３）＝０ならば、Ｘ４→Ｙ３を
接続する。ｓ０(３）＝０かつｓ１(３）＝１ならば、Ｘ７→Ｙ３を
接続する。ｓ０(３）＝１かつｓ１(３）＝１ならば、Ｘ１０→Ｙ３
を接続する。ｓ０(４）＝０かつｓ１(４）＝０ならば、Ｘ１→Ｙ４を
接続する。ｓ０(４）＝０かつｓ１(４）＝１ならば、Ｘ８→Ｙ４を
接続する。ｓ０(４）＝１かつｓ１(４）＝１ならば、Ｘ１１→Ｙ４
を接続する。ｓ０(５）＝０かつｓ１(５）＝０ならば、Ｘ１→Ｙ５を
接続する。ｓ０(５）＝０かつｓ１(５）＝１ならば、Ｘ８→Ｙ５を
接続する。ｓ０(５）＝１かつｓ１(５）＝１ならば、Ｘ１１→Ｙ５
を接続する。ｓ０(６）＝０かつｓ１(６）＝０ならば、Ｘ１→Ｙ６を
接続する。ｓ０(６）＝０かつｓ１(６）＝１ならば、Ｘ８→Ｙ６を
接続する。ｓ０(６）＝１かつｓ１(６）＝１ならば、Ｘ１１→Ｙ６
を接続する。ｓ０(７）＝０かつｓ１(７）＝０ならば、Ｘ２→Ｙ７を
接続する。ｓ０(７）＝１かつｓ１(７）＝０ならば、Ｘ５→Ｙ７を
接続する。ｓ０(７）＝１かつｓ１(７）＝１ならば、Ｘ１２→Ｙ７
を接続する。ｓ０(８）＝０かつｓ１(８）＝０ならば、Ｘ２→Ｙ８を
接続する。ｓ０(８）＝１かつｓ１(８）＝０ならば、Ｘ５→Ｙ８を
接続する。ｓ０(８）＝１かつｓ１(８）＝１ならば、Ｘ１２→Ｙ８
を接続する。ｓ０(９）＝０かつｓ１(９）＝０ならば、Ｘ２→Ｙ９を
接続する。ｓ０(９）＝１かつｓ１(９）＝０ならば、Ｘ５→Ｙ９を
接続する。ｓ０(９）＝１かつｓ１(９）＝１ならば，Ｘ１２→Ｙ９
を接続する。ｓ０(１０）＝０かつｓ１(１０）＝０ならば、Ｘ３→Ｙ
１０を接続する。ｓ０(１０）＝１かつｓ１(１０）＝０ならば、Ｘ６→Ｙ
１０を接続する。ｓ０(１０）＝０かつｓ１(１０）＝１ならば、Ｘ９→Ｙ
１０を接続する。ｓ０(１０）＝１かつｓ１(１０）＝１ならば、Ｘ１３→
Ｙ１０を接続する。ｓ０(１１）＝０かつｓ１(１１）＝０ならば、Ｘ１３→
Ｙ１１を接続する。ｓ０(１１）＝１かつｓ１(１１）＝０ならば、Ｘ６→Ｙ
１１を接続する。ｓ０(１１）＝０かつｓ１(１１）＝１ならば、Ｘ９→Ｙ
１１を接続する。ｓ０(１１）＝１かつｓ１(１１）＝１ならば、Ｘ１３→
Ｙ１１を接続する。ｓ０(１２）＝０かつｓ１(１２）＝０ならば、Ｘ１３→
Ｙ１２を接続する。ｓ０(１２）＝１かつｓ１(１２）＝０ならば、Ｘ６→Ｙ
１２を接続する。ｓ０(１２）＝１かつｓ１(１２）＝１ならば、Ｘ９→Ｙ
１２を接続する。ｓ０(１２）＝１かつｓ１(１２）＝１ならば、Ｘ１３→
Ｙ１２を接続する。ｓ０(１３）＝０かつｓ１(１３）＝０ならば、Ｘ１３→
Ｙ１３を接続する。ｓ０(１３）＝１かつｓ１(１３）＝０ならば、Ｘ６→Ｙ
１３を接続する。ｓ０(１３）＝０かつｓ１(１３）＝１ならば、Ｘ９→Ｙ
１３を接続する。ｓ０(１３）＝１かつｓ１(１３）＝１ならば、Ｘ１３→
Ｙ１３を接続する。

【０１４３】上記結線規則は，図１０のトレリスに基づ
いている。図１０で，出力端子Ｙ０からＹ３まで、およ
びＹ９からＹ１３までは一つの出力端子へ４個の入力端
子から結線が伸びているので、これらの出力端子では前
記結線規則にしたがって出力端子へ接続する枝を一本に
選んでいる。また、Ｙ４からＹ９までの各出力端子へ
は，一つの出力端子へ３個の入力端子から結線が伸びて
いるので，これらの出力端子についても前記結線規則に
したがって出力端子へ接続する枝を一本に選んでいる。

【０１４４】図１０のトレリスは，図１９に示すトレリ
スの２時刻分の枝を一本の枝で接続した結果得られたも
のである。図１９において、時刻ｋ＝０とｋ＝１のトレ
リスに着目すると、たとえば、時刻ｋ＝１の枝が入る状
態のうち状態「０」へは、時刻ｋ＝０の枝が出発する状
態のうちで状態０，４，７，１０から出発した枝が時刻
ｋ＝１の枝を経由して到達し得る。したがって、図１０
の出力端子Ｙ０１へは，入力端子Ｘ０，Ｘ４，Ｘ７，Ｘ
１０から出発した結線のうちの一つを選択して接続す
る。

【０１４５】次に、図９のパスメモリ７２全体の動作手
順を説明する。同図でビタビ検出器の動作が開始される
と，前記パスメモリは２時刻に一度だけ動作を行うの
で、ｋ＝０では動作しない。時刻ｋ＝１においては端子
５２からトレリス接続情報が入力され，この結果各切替
器５１は一斉に前記結線規則にしたがった結線状況とな
る。その後、各２ビット分の遅延素子列内の値が、その
右隣の切替器内の結線を経由して更に右隣の遅延素子へ
シフトされる。すなわち、２ビットの組Ｗ０からＷ１５
までが図９で最も左の切替器５１を経由して２ビット伝
送時刻遅延素子ＦＦ２０へ到達する。

【０１４６】次に、時刻ｋ＝３において、各切替器５１
は前記結線規則にしたがった結線状況となる。その後、
各２ビット伝送時刻遅延素子列内の値が切替器内の結線
を経由して右隣の遅延素子列へシフトされる。これによ
り、図５で２ビット伝送時刻遅延素子ＦＦ２０内の値は
左から二番目の切替器内の結線を経由して、２ビット伝
送時刻遅延素子ＦＦ２１へ到達するのと同時に、２ビッ
トの組Ｗ０，...，Ｗ１５の値は最も左の切替器を経由
して２ビット伝送時刻遅延素子ＦＦ２０へ到達する。

【０１４７】以上の動作を各時刻において行うことによ
り、パスメモリ出力端子５４からビタビ検出における最
尤検出結果が時刻ｋ＝１，３，５，...において２ビッ
トずつ出力される。図８の１組の遅延素子列と１個の切
替器を１ステージと呼ぶと、パスメモリは数十ステージ
は必要である。

【０１４８】図１でビタビ検出器の出力信号ｃ１(ｋ）
はポストコーダ６へ入力される。ポストコーダ６の構成
を図１２に示す。ポストコーダ６は加算器６１と遅延素
子６２とから構成されている。ビタビ検出器の出力信号
ｃ１(ｋ）は、ポストコーダ６において、[１＋Ｄ]ｍｏ
ｄ２(Ｄはビット遅延操作）の操作はが施され、ポスト
コーダ６の出力信号ｂ１(ｋ）は復号器７によって、ユ
ーザデータに戻される。このポストコーダ６の出力信号
ｂ１(ｋ）、復号器７の出力信号ａ１(ｋ）は記録再生部
３において、ノイズがなければ、それぞれ符号ビット列
ｂ(ｋ）、ユーザデータａ(ｋ）と同一のビットパターン
となる。

【０１４９】次に、[表２]を参照して、この発明を構成
する復号器７の動作について説明する。復号器７はポス
トコーダ６の出力信号ｂ１(ｋ）はユーザデータ列であ
る復号器７の出力信号ａ１(ｋ）へ変換する。[表２]に
は、長さ８ビットの１２８個の符号語が示されている。
ポストコーダ６の出力信号ｂ１(ｋ）は、まずｂ１
(ｋ），Ｋ＝０，１……７を最初のブロック、ｋ=８，９
……１５を次のブロックというように８ビットごとに、
分割され、分割後の各ブロックのビットパターンと［表
２］内の符号語のパターンとが比較される。

【０１５０】ポストコーダ６の出力信号ｂ１(ｋ）のブ
ロックのパターンと同一の符号語が[表２]内にある場合
には、前記符号語の[表２]内での順番に相当する値が７
ビットによって、２進表現されて復号器７の出力信号ａ
１(ｋ）となる。たとえば、ポストコーダ６の出力信号
ｂ１(ｋ），ｋ＝０，１，……７が(０，０，０，０，
１，０，０，１）であった場合には、それの[表２]内の
順番は(最初の符号語を「０」番目として）２なので、
復号器７の出力信号ａ１(ｋ），ｋ＝０，１，……６が
(０，０，０，０，０，１，０：２進表現の「２」）と
なり、前記復号器７の出力信号ａ１(ｋ）図１の復号器
７の出力端子９へ出力される。

【０１５１】

【発明の効果】以上詳述したようにこの発明によれば、
符号化器が出力するビット列として特定のパターンを禁
止し、かつビタビ検出器がこの禁止した特定のパターン
を検出しないように構成したので、ビタビ検出器の最小
自由距離の二乗が従来の２倍となり、理想的に３ｄＢの
ゲインが生じるが、実際には、最小自由距離の二乗＝４
のパスにおいて生じるビット誤りの影響により、ゲイン
の増大量は１，５ｄＢとなり、従来のＭＥＰＲ４等化ビ
タビ検出を行う場合よりも、同一のＢＥＲを得るために
必要な再生信号のＳＮＲが１．５ｄＢ程度少なくて済む
ことになる。

【図面の簡単な説明】

【図１】この発明による記録再生装置の第１実施の形態
の全体的な構成を示すブロック図である。

【図２】この発明の記録再生装置に適用されるＭＥＰＲ
４等化器の構成を示すブロック図である。

【図３】この発明の記録再生装置に適用されるＭＥＰＲ
４等化器のタップ係数乗算器の構成を示すブロック図で
ある。

【図４】この発明の記録再生装置に適用されるビタビ検
出器の第１実施の形態の構成を示すブロック図である。

【図５】図４のビタビ検出器の第１実施の形態における
パスメモリの構成を示すブロック図である。

【図６】図５のパスメモリ内部の偶数時刻における結線
規則の説明図である。

【図７】図５のパスメモリ内部の奇数時刻における結線
規則の説明図である。

【図８】この発明の記録再生装置に適用されるビタビ検
出器の第２実施の形態の構成を示すブロック図である。

【図９】図８のビタビ検出器の第２実施の形態における
パスメモリの構成を示すブロック図である。

【図１０】図９に示すパスメモリの内部の枝接続規則の
説明図である。

【図１１】この発明による記録再生装置に適用されるプ
リコーダの構成を示すブロック図である。

【図１２】この発明による記録再生装置に適用されるポ
ストコーダの構成を示すブロック図である。

【図１３】この発明による記録再生装置を説明するため
のＭＥＰＲ４ＭＬ通信路における信号の挙動の説明図で
ある。

【図１４】ＭＥＰＲ４トレリスの性質を説明するために
ビタビ検出器の入出力の最小自由距離を与えるパスの組
合せの一例を示す説明図である。

【図１５】ＭＥＰＲ４トレリスにおける最小パスの組の
状態遷移を一般的に表現した説明図である。

【図１６】ＭＥＰＲ４トレリスにおける最小パスの組の
開始時刻が偶数の場合のポストコーダ出力ビット列との
関連を説明するための説明図である。

【図１７】ＭＥＰＲ４トレリスにおける最小パスの組の
開始時刻が奇数の場合のポストコーダ出力ビット列との
関連を説明するための説明図である。

【図１８】各種ＰＲ等化器の電力密度分布特性図であ
る。

【図１９】この発明の記録再生装置に提供されるビタビ
検出器の動作原理を与えるトレリスの説明図である。

【図２０】従来のＭＥＰＲ４ＭＬ用ビタビ検出器の動作
原理をであるトレリスの説明図である。

【図２１】従来のＭＥＰＲ４ＭＬの記録再生回路を示す
ブロック図である。

【符号の説明】

１……符号化器、２……プリコーダ、３……記録再生
部、４……ＭＥＰＲ４等化器、５，７５……ヒダビ検出
器、６……ポストコーダ、７……復号器、８……符号化
器入力端子、９……復号器出力端子、１０……時刻管理
手段、１１……等化器入力端子、１２，２３，６２……
遅延素子、１３……タップ係数乗算器、１４，２２，６
１……加算器、１５……等化器出力端子、２１……乗算
器、３１……減算器、３２……二乗値計算回路、３３，
７１……ＡＣＳ回路，３４，７２……パスメモリ、３５
……枝メトリック計算回路、３６，７３……ビタビ検出
器入力端子、３７……時刻信号入力端子、３８，７４…
…ビタビ検出器出力端子、４１，５１……切替器、４２
……トレリス接続情報入力端子、４３……時刻情報入力
端子、４４……ビタビ検出器出力端子、５２……トレリ
ス接続情報入力端子、５４……ビタビ検出器出力端子。

Claims

【特許請求の範囲】

【請求項１】ユーザデータを記録再生に適した符号ビ
ット列へ変換する符号化器と、前記符号化器の出力ビット列をＮＲＺＩ変換するＮＲＺ
Ｉ変換手段と、前記ＮＲＺＩ変換手段の出力信号を磁気記録再生して得
られる再生信号をＭＥＰＲ４等化して偶数時刻から伝送
が開始されるビット列「０１１１０」および長さ４以上
のビット「１」の連続の両方を含まないビット列を出力
するＭＥＰＲ４等化器と、前記ＭＥＰＲ４等化器の出力信号を前記符号化器で禁止
したビットパターンの検出を行わないようにして最尤検
出するビタビ検出器と、前記ビタビ検出器の出力信号をユーザデータへ変換する
復号器と、を備えることを特徴とする記録再生装置。
【請求項２】前記ＮＲＺＩ変換手段は、前記符号化器
から出力される符号ビット列を遅延素子に記憶された一
つ前の符号ビット列と加算器で加算して記録電流を出力
するプリコーダであることを特徴とする請求項１記載の
記録再生装置。
【請求項３】前記ＮＲＺＩ変換手段は、前記符号化器
から出力される符号ビット列を遅延素子に記憶された一
つ前の符号ビット列と加算器で加算して得られた記録電
流のレベルを前記符号ビット列にビット「１」が現れる
ごとに反転することを特徴とする請求項１記載の記録再
生装置。
【請求項４】前記符号化器は、前記ユーザデータを７
ビットごとにブロックに分割した後に、各ブロックのビ
ットパターンを２進表現した値に対して長さ８ビットの
符号語を所定の順序にしたがって割り当てることによ
り、符号ビット列に変換することを特徴とする請求項１
記載の記録再生装置。
【請求項５】前記ＭＥＰＲ４等化器は、前記再生信号
を入力して１ビット伝送時間分遅延させて各ビットごと
に独立に出力する遅延素子と、前記遅延素子で遅延された前記再生信号を独立して入力
するとともに、ステップサイズ、等化誤差、タップ係数
の初期値を入力してタップ係数を乗算する複数のタップ
係数乗算器と、前記複数のタップ係数乗算器の出力を加算して前記等化
器出力信号を出力する加算器と、を備えることを特徴とする請求項１記載の記録再生装
置。
【請求項６】前記タップ係数乗算器は、ステップサイ
ズと等化誤差との乗算を行う第１乗算器と、前記再生信号と前記第１乗算器の出力との乗算を行う第
２乗算器と、タップ係数の初期値を１ビット伝送時間分遅延させる遅
延素子と、前記遅延素子の出力と前記第２乗算器の出力との加算を
行う加算器と、前記加算器の出力と前記再生信号との乗算を行ってタッ
プ係数乗算結果を出力する第３乗算器と、を備えることを特徴とする請求項５記載の記録再生装
置。
【請求項７】前記タップ係数乗算器は、タップ係数が
等化誤差の電力を最小にするようなＭＳＥ法に基づいて
動作することを特徴とする請求項５記載の記録再生装
置。
【請求項８】前記ＭＥＰＲ４等化器は、等化誤差計算
回路で等価誤差に等しくなるように前記ＭＥＰＲ４等化
器の等化目標値と等価器の出力信号との差の絶対値が最
小となるように計算した等化目標値を前記等化誤差計算
回路から入力することを特徴とする請求項１記載の記録
再生装置。
【請求項９】前記ビタビ検出器は、時刻管理手段より
入力される時刻信号を基にして内部のパスメモリにおけ
る枝接続方法を時刻ごとに変化させることを特徴とする
請求項１記載の記録再生装置。
【請求項１０】前記ビタビ検出器は、前記ＭＥＰＲ４
等化器の出力信号を入力して前記ＭＥＰＲ４等化器の等
化目標との差を計算する複数個の減算器と、前記複数個の減算器の出力を独立してそれぞれ入力前記
等化目標のそれぞれに対応する枝メトリックを出力する
複数個の二乗値計算回路と、前記枝メトリックと時刻信号とを入力して時変トレリス
にしたがってパスメトリックの更新、比較、パス選択を
行うＡＣＳ回路と、前記ＡＣＳ回路の出力保持を行うパスメモリと、を備え
ることを特徴とする請求項１記載の記録再生装置。
【請求項１１】前記ＡＣＳ回路は、パスメトリック
と、前記パスメトリックの退避用メモリと、を備えることを特徴とする請求項１０記載の記録再生装
置。
【請求項１２】前記ビタビ検出器は、動作開始前にパ
スメトリック初期値設定を行って、動作の開始にともな
い各時刻ごとにパスメトリックの退避操作を行って時刻
信号に対応して、パスメトリックの更新、トレリス接続
情報の値の決定、パスメトリックの比較・更新の操作を
行うことを特徴とする請求項１０記載の記録再生装置。
【請求項１３】前記パスメモリは、トレリス接続情報
と時刻信号に応じて入力端子と出力端子間の接続を切り
換えるとともに、最後段からビタビ検出における最尤検
出結果を出力する複数の切替器と、前記複数の切替器と交互に配置され、それぞれ前段の前
記切替器の出力信号を遅延させて後段の前記切替器に伝
送する複数の遅延素子と、を備えることを特徴とする請求項１０記載の記録再生装
置。
【請求項１４】前記ビタビ検出器は、前記ＭＥＰＲ４
等化器の出力信号を入力して前記ＭＥＰＲ４等化器の等
化目標との差を計算する複数個の減算器と、前記複数個の減算器の出力を独立してそれぞれ入力前記
等化目標のそれぞれに対応する枝メトリックを出力する
複数個の二乗値計算回路と、前記枝メトリックを２時刻分入力されるごとに所定の接
続規則にしたがって１回のパスメトリックの更新、比
較、パス選択を行うＡＣＳ回路と、前記ＡＣＳ回路の出力保持を行うパスメモリと、を備えることを特徴とする請求項１記載の記録再生装
置。
【請求項１５】前記ＡＣＳ回路は、１４個のパスメト
リックと、１０個の枝メトリックメモリと、前記パスメトリックの退避用メモリと、を備えることを
特徴とする請求項１４記載の記録再生装置。
【請求項１６】前記パスメモリは、トレリス接続情報
と時刻信号に応じて入力端子と出力端子間の接続を切り
換えるとともに、最前段に入力ビットを割り当てること
により個数の２倍に相当する時刻の経過後に記録電流パ
ターンに相当するビット列を最後段からビタビ検出にお
ける最尤検出結果として出力する複数の切替器と、前記複数の切替器と交互に配置され、それぞれ前段の前
記切替器の出力信号を２ビット記憶する機能を有し、か
つ後段の前記切替器に伝送する複数の遅延素子と、を備えることを特徴とする請求項１４記載の記録再生装
置。
【請求項１７】前記復号器は、前記ビタビ検出器の出
力信号をポストコーダを通して入力されることを特徴と
する請求項１記載の記録再生装置。
【請求項１８】前記ポストコーダは、前記ビタビ検出
器の出力信号を１ビット遅延させる１ビット時間遅延素
子と、前記１ビット時間遅延素子の出力信号と遅延しない前記
ビタビ検出器の出力信号とを加算して前記復号器に出力
する加算器と、を備えることを特徴とする請求項１７記
載の記録再生装置。
【請求項１９】前記復号器は、前記ポストコーダの出
力信号８ビットごとに分割してブロック化して、各ブロ
ックごとのビットパターンと所定の符号語のパターンと
を比較して、このビットパターンと符号語のパターンと
が同一の場合に符号語の順番に相当する値が７ビットに
よって２進表現されて出力信号とすることを特徴とする
請求項１８記載の記録再生装置。