ITTO990201A1

ITTO990201A1 - Metodo di sintesi di un segnale d'orologio e relativo dispositivo di sintesi

Info

Publication number: ITTO990201A1
Application number: IT1999TO000201A
Authority: IT
Inventors: Sergio Carbone
Original assignee: Cit Alcatel
Priority date: 1999-03-15
Filing date: 1999-03-15
Publication date: 2000-09-15
Also published as: ATE268073T1; IT1308809B1; EP1039641A1; EP1039641B1; US6335644B1; DE60010961D1

Description

Descrizione dell'invenzione industriale dal titolo:

" METODO DI SINTESI DI UN SEGNALE D’OROLOGIO E RELATIVO DISPOSITIVO DI SINTESI"

DESCRIZIONE

La presente invenzione si riferisce ad un metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento.

Nella realizzazione di sistemi di comunicazione digitale, ci si trova spesso nella condizione in cui è necessario generare un segnale di orologio di frequenza voluta, che sia dotato di stabilità in frequenza e basso jitter, derivando detto segnale da segnali di orologio già presenti nel sistema e operanti a frequenze prefissate, detti segnali di orologio essendo affetti loro stessi da jitter.

L’utilizzo di circuiti basati sull’adozione di circuiti ad anello chiuso, in particolare di circuiti PLL (Phase Locked Loop), costituisce la soluzione più impiegata a detto problema.

I circuiti ad anello chiuso tuttavia, pur sintetizzando segnali di orologio di frequenza desiderata con flessibilità e buone caratteristiche in frequenza, sono costosi, ingombranti e comportano un elevato consumo di potenza. Ciò costituisce un ostacolo alla loro integrazione nei circuiti digitali.

D’altro canto, la realizzazione di circuiti ad anello aperto presenta il problema di compensare in maniera efficace il jitter presente sul segnale d’orologio di riferimento, evitando di riportarlo in uscita.

La presente invenzione si propone di risolvere gli inconvenienti sopra citati e di indicare un metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento che sia di realizzazione migliorata, e più efficiente rispetto alle soluzioni note.

In tale ambito, scopo principale della presente invenzione è quello di indicare un metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento che sia di semplice implementazione e integrabile facilmente nei circuiti digitali.

Un ulteriore scopo della presente invenzione è di indicare un metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento che permetta di sintetizzare un segnale d’orologio dotato di basso jitter.

Un ulteriore scopo della presente invenzione è di indicare un metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento che sia ad anello aperto e , in particolare, non faccia uso di circuiti PLL.

Un ulteriore scopo della presente invenzione è di indicare un dispositivo di sintesi di segnali d’orologio digitali realizzante il metodo secondo l’invenzione.

Per raggiungere tali scopi, formano oggetto della presente invenzione un metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento e/o un dispositivo di sintesi di segnali d’orologio digitali incorporanti le caratteristiche delle rivendicazioni allegate, che formano parte integrante della presente descrizione.

Ulteriori scopi, caratteristiche e vantaggi della presente invenzione risulteranno chiari dalla descrizione particolareggiata che segue e dai disegni annessi, forniti a puro titolo di esempio esplicativo e non limitativo, in cui:

- in figura 1 è riportato uno schema a blocchi illustrante il metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo l’invenzione;

- in figura 2 è riportato uno schema di principio di un circuito realizzante il metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo l’invenzione;

In figura 1 è rappresentato uno schema a blocchi che mostra il metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo l’invenzione.

Un segnale d’orologio di riferimento CK REF va in ingresso a un blocco divisore DIV, che ne divide la frequenza per un fattore di divisione M prefissato. In uscita si ha perciò un segnale di orologio diviso CK DIV, che va in ingresso ad un blocco di misura RCM insieme ad un segnale di orologio ad alta frequenza CK H1GH, che è asincrono rispetto al segnale d’orologio di riferimento CK REF, ed ha frequenza molto più elevata rispetto al segnale di orologio diviso CK DIV. Il blocco di misura RCM paragona il segnale di orologio diviso CK DIV con il segnale d’orologio ad alta frequenza CK_FDGFI e produce in uscita un valore misurato MES, che corrisponde al numero di cicli del segnale di orologio ad alta frequenza CK HIGH in un ciclo del segnale di orologio diviso CK DIV. Il blocco di misura RCM corrisponde cioè sostanzialmente a un contatore. Il valore misurato MES è quindi inviato a un blocco logico di correzione CRL, che svolge la seguente funzione: sulla base di una tabella di corrispondenze in esso contenuta, associa al valore misurato MES un corrispondente valore di correzione CRR. Detto valore di correzione CRR viene inviato a un blocco logico di aggiornamento UL, che a sua volta controlla un blocco accumulatore di jitter JA. Il blocco accumulatore JA, che è sincronizzato al segnale d’orologio ad alta frequenza produce in uscita un valore di accumulazione AC VAL. Detto valore di accumulazione AC_VAL è riportato in retroazione alla logica di aggiornamento UL e inoltre inviato a valle ad un controllore di oscillatore CV, il quale è seguito da un oscillatore controllato digitale OC, cioè un Voltage Controlled Oscillator digitale, che quindi è sostanzialmente un divisore programmabile del segnale d’orologio ad alta frequenza CK_HIGH.

Il controllore di oscillatore CV, che può essere realizzato attraverso una macchina a stati finiti, ha il compito, sulla base del valore di accumulazione AC VAL, di inviare all’oscillatore controllato digitale OC un valore di divisione VD, tale che l’oscillatore controllato digitale OC. produca in uscita un segnale d’orologio sintetizzato CK SYN che sia agganciato in frequenza al segnale d’orologio di riferimento CK_REF.

Dunque il funzionamento è il seguente:

- viene misurato il segnale d’orologio di riferimento CK_REF attraverso il segnale d’orologio ad alta frequenza CK_HIGH, ottenendo un valore misurato MES della frequenza del segnale d’orologio di riferimento CK REF;

- viene confrontato il valore misurato (MES) con un valore nominale, che è contenuto in una tabella di corrispondenze nel blocco logico di correzione CRL;

- viene quindi ricavato un valore di correzione CRR in funzione del valore misurato MES

- il valore di correzione CRR viene memorizzato, utilizzando un metodo ad accumulazione tramite il blocco accumulatore di jitter JA;

- il valore di correzione CRR, nella forma di valore di accumulazione AC_VAL viene impiegato per comandare, attraverso il controllore di oscillatore CV, il oscillatore digitale comandato OC che produce il segnale d’orologio sintetizzato CK SYN.

In figura 2 è rappresentata un dispositivo di sintesi rappresentante un’ implementazione preferita del metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo l’invenzione.

Il segnale d’orologio di riferimento CK_REF, che ha, per esempio, frequenza di 8192 KHz, va in ingresso ad un blocco divisore DIVI, con rapporto di divisione M pari a 64. Si ha quindi in uscita un segnale di orologio diviso CK_DIV alla frequenza di 128 KHz. Il segnale d’orologio ad alta frequenza CH HIGH opera ad una frequenza di 51,84 MHz, mentre il segnale d’orologio sintetizzato CK SYN che si desidera ottenere deve operare alla frequenza di 2304 kHz. Il blocco di misura RCM è realizzato attraverso un edge detector ed un contatore modulo 64 : ciò significa che detto contatore satura più volte in un ciclo del segnale di orologio diviso CK_D1V Infatti il numero di cicli eseguiti dal contatore si ha dall’operazione 51,84 MHz / (128 KHz x 64) = 6.32; tale accorgimento permette di realizzare globalmente un sistema più semplice. Il valore misurato MES è quindi inviato al blocco logico di correzione CRL, che contiene una tabella di corrispondenze CND, che, come indicato in figura 2, pone in corrispondenza ciascun valore misurato MES con un valore di correzione CRR, che, come si può osservare, è un valore con segno. Il valore di correzione CRR così ottenuto è mandato in ingresso ad un blocco sommatore SUM. Detto blocco sommatore SUM riceve inoltre in ingresso il valore di accumulazione AC VAL, accumulato nel ciclo precedente. Infine in ingresso al blocco sommatore SUM sono presenti un segnale di maggiore di uno GT1 e un segnale di minore di meno uno LTM1, la cui origine e funzione verrà meglio spiegato in seguito. Il blocco sommatore SUM è seguito da un registro FF1 di tipo D , all’uscita del quale il valore di accumulazione AC VAL è riportato in reazione all’ingresso del blocco sommatore SUM. Il blocco sommatore SUM e il registro FF1 corrispondono al blocco accumulatore di jitter JA. Il valore di accumulazione AC VAL è valutato da un blocco di comparazione CMP, che opera nel modo seguente:

se il valore di accumulazione AC VAL è maggiore o eguale a uno pone a livello di uno logico il segnale di maggiore di uno GT1;

se il valore di accumulazione AC_VAL è minore o eguale a meno uno pone a livello di uno logico il segnale di minore di meno uno LTMI;

fornendo detti segnali di maggiore di uno GT1 e di minore di meno uno LTMI a una macchina a stati finiti FSTAT. Detta macchina a stati finiti FSTAT, unitamente al blocco di comparazione CMP corrisponde sostanzialmente al controllore di oscillatore CV di figura 1. Il segnale di maggiore di uno GT1 e il segnale di minore di meno uno LTMI, come detto sono inviati in ingresso anche al blocco sommatore SUM, dove, quando sono a livello logico alto, provocano un decremento o un incremento di uno del valore di accumulazione AC_VAL. In questo modo il valore di accumulazione AC VAL converge a zero attraverso gli aggiornamenti.

La macchina a stati finiti FSTAT genera in uscita due segnali, che vengono inviati all’oscillatore controllato digitale OC. Detto oscillatore controllato digitale OC è realizzato attraverso un divisore a rapporto di divisione programmabile fra il valore 22 e il valore 23. Il segnale di orologio sintetizzato CK SYN generato all’uscita dell’oscillatore controllato digitale OC è portato in retroazione alla macchina a stati finiti FSTAT. La macchina a stati finiti FSTAT invia il valore di divisione VD, che, in questo caso, essendo i rapporti di divisione solo due, corrisponde ad un segnale di veloce/lento per il conteggio. Invia inoltre un segnale di correzione SC, che come si può osservare nel diagramma della macchina a stati finiti FSTAT, vale 0 se non vi è correzione da effettuare e 1 se vi è correzione da effettuare, che istruisce l’oscillatore controllato OC ad oscillare secondo il valore di divisione VD. Dunque la macchina a stati finiti FSTAT comanda, tramite il valore di divisione VD, la lunghezza del periodo del segnale di orologio sintetizzato, fornendolo più lungo, più corto o uguale al periodo nominale a seconda che il valore di accumulazione AC_VAL, che è rappresentativo del jitter del segnale di orologio di riferimento CK_REF, sia rispettivamente maggiore eguale a uno, minore eguale a meno uno, eguale a zero. La macchina a stati finiti FSTAT controlla inoltre il funzionamento del blocco sommatore SUM, in modo che il blocco di accumulazione del jitter JA tenda sempre a convergere verso il valore zero del valore di accumulazione AC VAL. In questo modo la correzione su di un singolo periodo del segnale di orologio sintetizzato CK_SYN è al massimo di un’unità ,in termini dell’ aritmetica del blocco di accumulazione del jitter JA, cioè, in questa particolare realizzazione, di solo mezzo periodo del segnale di orologio ad alta frequenza CK_HIGH.

Dunque il procedimento consiste nel misurare il segnale d’orologio di riferimento CK_REF, o un segnale di frequenza opportunamente divisa, come il segnale di orologio diviso CK _DIV per mezzo di un segnale d’orologio ad alta frequenza CK_HIGH indipendente. Il valore misurato MES non comporta correzioni se ha il valore nominale (MES=20 nella tabella di corrispondenze CND illustrata in figura 2). Se è minore o maggiore viene inviato un valore di correzione CRR, un numero con segno, che viene memorizzato nel blocco di accumulazione del jitter JA, il quale agisce sostanzialmente come una memoria. A detta memoria fa ricorso la macchina a stati finiti FSTAT per controllare l’oscillatore digitale OC in modo da distribuire il jitter che risulta dal blocco di accumulazione del jitter JA, su alcuni cicli del segnale di orologio sintetizzato CK_SYN. Gli stessi segnali GT1 e LMT1 che vengono impiegati dalla macchina a stati finiti FSTAT per decidere il valore di divisione VD, vengono anche impiegati per aggiornare il blocco di accumulazione del jitter JA e impedire che il valore di accumulazione AC_VAL possa divergere.

In altre parole il valore di accumulazione AC_VAL, cioè la differenza rispetto a un valore nominale memorizzata, rappresenta in termini di cicli del segnale di orologio ad alta frequenza CK_H1GH uno scarto temporale che deve essere riportato sul segnale di orologio sintetizzato CK_SYN, distribuendolo su alcuni suoi cicli, corrispondenti a un intero periodo di misura. In questo modo viene realizzato l’aggancio fra il segnale d’orologio di riferimento CK_REF e il segnale d’orologio sintetizzato CK_SYN.

Dalla descrizione effettuata risultano pertanto chiare le caratteristiche della presente invenzione, cosi come chiari risultano i suoi vantaggi.

Il metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo l’invenzione permette una semplice implementazione e una facile integrazione nei circuiti digitali. Infatti, la realizzazione di un sistema ad anello aperto, e quindi la mancanza di anelli ad aggancio di fase, cioè PLL, riduce fortemente gli ingombri sul chip e i costi. Inoltre il metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento permette di sintetizzare un segnale d’orologio dotato di un jitter molto basso, dal momento che le correzioni, sono al massimo di mezzo periodo del segnale di orologio ad alta frequenza.

Vantaggiosamente inoltre, variando la dimensione del blocco accumulatore di jitter, si può fare in modo che il metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento permetta di tollerare differenti picchi di jitter, generando in ogni caso un segnale d’orologio sintetizzato in uscita presentante lo stesso picco di jitter.

E' chiaro che numerose varianti sono possibili per l'uomo del ramo al metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento e/o un dispositivo di sintesi di segnali d’orologio digitali descritto come esempio, senza per questo uscire dai principi di novità insiti nell'idea inventiva, cosi come è chiaro che nella sua pratica attuazione le forme dei dettagli illustrati potranno essere diverse, e gli stessi potranno essere sostituiti con degli elementi tecnicamente equivalenti.

Claims

RIVENDICAZIONI 1. Metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento del tipo che prevede di utilizzare un terzo segnale d’orologio operante a frequenza più elevata caratterizzato dal fatto di - misurare il segnale d’orologio di riferimento (CK _ REF) attraverso il terzo segnale d’orologio operante a frequenza più elevata (CK_HIGH), ottenendo un valore misurato (MES) della frequenza del segnale d’orologio di riferimento (CK _ REF); - confrontare il valore misurato (MES) con un valore nominale; - ricavare un valore di correzione (CRR) in funzione del valore misurato (MES) e memorizzare detto valore di correzione (CRR); - impiegare detto valore di correzione (CRR) per comandare un oscillatore digitale comandato (OC) che produce il segnale d’orologio sintetizzato (CK _ SYN) .
2. Metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo la rivendicazione 1, caratterizzato dal fatto di inviare il valore di correzione (CRR) a mezzi di memoria aggiornabile (JA) che accumula detto valore di correzione (CRR) in un valore di accumulazione (AC _ VAL); comandare l’oscillatore digitale comandato (OC) tramite mezzi di controllo logici (CV;CMP,FSTAT) che in ingresso ricevono detto valore di accumulazione (AC VAL).
3. Metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo la rivendicazione 2, caratterizzato dal fatto di comandare in modo differenziale l’oscillatore digitale comandato (OC) tramite un’operazione di comparazione sul valore di accumulazione (AC_VAL) eseguita dai mezzi di controllo logici (CV;CMP, FSTAT).
4. Metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo la rivendicazione 3, caratterizzato dal fatto che l’operazione di comparazione fornisce in uscita un segnale di controllo differenziale (GT1, LTM1) a due valori.
5. Metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo la rivendicazione 2, caratterizzato dal fatto di portare in retroazione detto segnale di controllo differenziale (GT1, LTM1) ai mezzi di memoria aggiornabile (JA) al fine di far convergere a zero il valore accumulato (AC VAL).
6. Metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo la rivendicazione 1, caratterizzato dal fatto che il terzo segnale d’orologio operante a frequenza più elevata (CK HIGH) misura il segnale d’orologio di riferimento (CK REF) operando su un segnale derivato (CK DIV), ottenuto dal segnale d’orologio di riferimento (CK REF) tramite divisione di frequenza.
7. Dispositivo di sintesi di segnali d’orologio digitali, del tipo che riceve in ingresso un segnale d’orologio di riferimento e un segnale d’orologio ad alta frequenza, e genera in uscita, tramite un oscillatore digitale comandato, un segnale d’orologio sintetizzato, caratterizzato dal fatto di comprendere mezzi misuratori (DIV, RCM) per misurare la frequenza (MES) del segnale d’orologio di riferimento (CK REF) per mezzo del segnale di orologio ad alta frequenza (CK_FOGH), primi mezzi comparatori (CRL;CND) per confrontare detta frequenza (MES) con una frequenza nominale e fornire in uscita un valore di correzione (CRR), mezzi di accumulazione aggiornabili (JA, UL, SUM, FF1, CMP) atti a ricevere in ingresso detto valore di correzione (CRR) e a fornire in uscita un segnale di controllo differenziale (GT1, LTM1) atto a comandare detto oscillatore digitale comandato (OC) per controllare il segnale d’orologio sintetizzato (CK_SYN).
8. Dispositivo di sintesi di segnali d'orologio digitali, secondo la rivendicazione 7, caratterizzato dal fatto che i mezzi di accumulazione aggiornabili (JA, UL; SUM, FF1, CMP) generano un valore di accumulazione (AC VAL) che viene riportato in retroazione all’ingresso di detti mezzi di accumulazione aggiornabili (JA, UL; SUM, FF1, CMP).
9. Dispositivo di sintesi di segnali d’orologio digitali, secondo la rivendicazione 8, caratterizzato dal fatto che detti mezzi di accumulazione aggiornabili (JA, UL; SUM, FF1, CMP) comprendono un sommatore (SUM) che riceve in ingresso il valore di correzione (CRR), il valore di accumulazione (AC VAL) e il segnale di controllo differenziale (GT1, LTM1).
10. Dispositivo di sintesi di segnali d’orologio digitali, secondo la rivendicazione 7, caratterizzato dal fatto che detto segnale di controllo differenziale (GT1, LTM1) è fornito a mezzi di controllo logici dell’oscillatore (CV;FSTAT) che generano un segnale di comando (VD; SC) per l’oscillatore digitale comandato (OC).
11. Dispositivo di sintesi di segnali d’orologio digitali, secondo la rivendicazione 7 o 10, caratterizzato dal fatto che detti mezzi di controllo logici dell’oscillatore (CV;FSTAT) comprendono una macchina a stati finiti (FSTAT).
12. Dispositivo di sintesi di segnali d’orologio digitali, secondo la rivendicazione 7, caratterizzato dal fatto che loscillatore digitale comandato (OC) comprende un divisore programmabile.
13. Dispositivo di sintesi di segnali d’orologio digitali, secondo la rivendicazione 10, caratterizzato dal fatto che il segnale di comando (VD; SC) comprende un valore di divisione (VD) per impostare detto divisore programmabile.
14. Dispositivo di sintesi di segnali d’orologio digitali, secondo la rivendicazione 13, caratterizzato dal fatto che il segnale di comando (VD; SC) comprende anche un segnale di correzione (SC)
15. Dispositivo di sintesi di segnali d’orologio digitali, secondo la rivendicazione 7, caratterizzato dal fatto che i mezzi misuratori (DIV, RCM) comprendono un edge detector.
16. Dispositivo di sintesi di segnali d’orologio digitali, secondo la rivendicazione 7, caratterizzato dal fatto che i mezzi misuratori (DIV, RCM) comprendono un divisore (DIV) per generare un segnale a frequenza divisa (CK DIV).
17. Dispositivo di sintesi di segnali d’orologio digitali, secondo la rivendicazione 7, caratterizzato dal fatto che detti primi mezzi comparatori (CRL;CND) comprendono una tabella di corrispondenze (CND) fra la frequenza misurata (MES) e il valore di correzione (CRR).
18. Dispositivo di sintesi di segnali d’orologio digitali, secondo la rivendicazione 9, caratterizzato dal fatto che i mezzi di accumulazione aggiornabili (JA, UL; SUM, FF1, CMP) comprendono secondi mezzi comparatori (CMP) che ricevono in ingresso il valore di accumulazione (AC_VAL) e forniscono in uscita il segnale di controllo differenziale (GT1, LTM1).
19. Metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento e/o dispositivo di sintesi di segnali d’orologio digitali secondo gli insegnamenti della presente descrizione e dei disegni annessi.