ITTO990201A1

ITTO990201A1 - SYNTHESIS METHOD OF A CLOCK SIGNAL AND ITS SYNTHESIS DEVICE

Info

Publication number: ITTO990201A1
Application number: IT1999TO000201A
Authority: IT
Inventors: Sergio Carbone
Original assignee: Cit Alcatel
Priority date: 1999-03-15
Filing date: 1999-03-15
Publication date: 2000-09-15
Also published as: EP1039641A1; DE60010961D1; US6335644B1; EP1039641B1; ATE268073T1; IT1308809B1

Abstract

A method for synthesizing a clock signal, said clock signal being locked to a reference clock signal, said method providing for using a third clock signal, operating at a higher frequency. The method provides the steps of: measuring the reference clock signal (CK_REF) by means of the third clock signal (CK_HIGH), operating at a higher frequency, obtaining a measured value (MES) of the reference clock signal (CK_REF) frequency; comparing the measured value (MES) with a nominal value; obtaining a correction value (CRR) as a function of the measured value (MES) and storing said correction value (CRR); using said correction value (CRR) for driving a digital controlled oscillator (OC) that outputs the synthesized clock signal (CK_SYN). <IMAGE>

Description

Descrizione dell'invenzione industriale dal titolo: Description of the industrial invention entitled:

" METODO DI SINTESI DI UN SEGNALE D’OROLOGIO E RELATIVO DISPOSITIVO DI SINTESI" "METHOD OF SYNTHESIS OF A CLOCK SIGN AND RELATED SYNTHESIS DEVICE"

DESCRIZIONE DESCRIPTION

La presente invenzione si riferisce ad un metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento. The present invention refers to a synthesis method of a clock signal linked to a reference clock signal.

Nella realizzazione di sistemi di comunicazione digitale, ci si trova spesso nella condizione in cui è necessario generare un segnale di orologio di frequenza voluta, che sia dotato di stabilità in frequenza e basso jitter, derivando detto segnale da segnali di orologio già presenti nel sistema e operanti a frequenze prefissate, detti segnali di orologio essendo affetti loro stessi da jitter. In the realization of digital communication systems, we often find ourselves in the condition in which it is necessary to generate a clock signal of desired frequency, which is endowed with frequency stability and low jitter, deriving said signal from clock signals already present in the system and operating at predetermined frequencies, said clock signals being themselves affected by jitter.

L’utilizzo di circuiti basati sull’adozione di circuiti ad anello chiuso, in particolare di circuiti PLL (Phase Locked Loop), costituisce la soluzione più impiegata a detto problema. The use of circuits based on the adoption of closed loop circuits, in particular of PLL (Phase Locked Loop) circuits, is the most widely used solution to this problem.

I circuiti ad anello chiuso tuttavia, pur sintetizzando segnali di orologio di frequenza desiderata con flessibilità e buone caratteristiche in frequenza, sono costosi, ingombranti e comportano un elevato consumo di potenza. Ciò costituisce un ostacolo alla loro integrazione nei circuiti digitali. However, closed loop circuits, while synthesizing clock signals of desired frequency with flexibility and good frequency characteristics, are expensive, bulky and involve a high power consumption. This constitutes an obstacle to their integration into digital circuits.

D’altro canto, la realizzazione di circuiti ad anello aperto presenta il problema di compensare in maniera efficace il jitter presente sul segnale d’orologio di riferimento, evitando di riportarlo in uscita. On the other hand, the construction of open-loop circuits presents the problem of effectively compensating the jitter present on the reference clock signal, avoiding to bring it back to the output.

La presente invenzione si propone di risolvere gli inconvenienti sopra citati e di indicare un metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento che sia di realizzazione migliorata, e più efficiente rispetto alle soluzioni note. The present invention aims to solve the aforementioned drawbacks and to indicate a synthesis method of a clock signal linked to a reference clock signal which is of improved construction, and more efficient than known solutions.

In tale ambito, scopo principale della presente invenzione è quello di indicare un metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento che sia di semplice implementazione e integrabile facilmente nei circuiti digitali. In this context, the main purpose of the present invention is to indicate a synthesis method of a clock signal coupled to a reference clock signal that is simple to implement and can be easily integrated into digital circuits.

Un ulteriore scopo della presente invenzione è di indicare un metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento che permetta di sintetizzare un segnale d’orologio dotato di basso jitter. A further object of the present invention is to indicate a synthesis method of a clock signal coupled to a reference clock signal that allows to synthesize a clock signal with low jitter.

Un ulteriore scopo della presente invenzione è di indicare un metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento che sia ad anello aperto e , in particolare, non faccia uso di circuiti PLL. A further purpose of the present invention is to indicate a synthesis method of a clock signal coupled to a reference clock signal that is open-loop and, in particular, does not use PLL circuits.

Un ulteriore scopo della presente invenzione è di indicare un dispositivo di sintesi di segnali d’orologio digitali realizzante il metodo secondo l’invenzione. A further object of the present invention is to indicate a digital clock signal synthesis device implementing the method according to the invention.

Per raggiungere tali scopi, formano oggetto della presente invenzione un metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento e/o un dispositivo di sintesi di segnali d’orologio digitali incorporanti le caratteristiche delle rivendicazioni allegate, che formano parte integrante della presente descrizione. To achieve these purposes, the object of the present invention is a synthesis method of a clock signal linked to a reference clock signal and / or a device for synthesizing digital clock signals incorporating the characteristics of the attached claims, which form an integral part of this description.

Ulteriori scopi, caratteristiche e vantaggi della presente invenzione risulteranno chiari dalla descrizione particolareggiata che segue e dai disegni annessi, forniti a puro titolo di esempio esplicativo e non limitativo, in cui: Further objects, characteristics and advantages of the present invention will become clear from the following detailed description and from the attached drawings, provided purely by way of non-limiting example, in which:

- in figura 1 è riportato uno schema a blocchi illustrante il metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo l’invenzione; - Figure 1 shows a block diagram illustrating the synthesis method of a clock signal linked to a reference clock signal according to the invention;

- in figura 2 è riportato uno schema di principio di un circuito realizzante il metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo l’invenzione; - Figure 2 shows a schematic diagram of a circuit implementing the synthesis method of a clock signal linked to a reference clock signal according to the invention;

In figura 1 è rappresentato uno schema a blocchi che mostra il metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo l’invenzione. Figure 1 shows a block diagram showing the synthesis method of a clock signal linked to a reference clock signal according to the invention.

Un segnale d’orologio di riferimento CK REF va in ingresso a un blocco divisore DIV, che ne divide la frequenza per un fattore di divisione M prefissato. In uscita si ha perciò un segnale di orologio diviso CK DIV, che va in ingresso ad un blocco di misura RCM insieme ad un segnale di orologio ad alta frequenza CK H1GH, che è asincrono rispetto al segnale d’orologio di riferimento CK REF, ed ha frequenza molto più elevata rispetto al segnale di orologio diviso CK DIV. Il blocco di misura RCM paragona il segnale di orologio diviso CK DIV con il segnale d’orologio ad alta frequenza CK_FDGFI e produce in uscita un valore misurato MES, che corrisponde al numero di cicli del segnale di orologio ad alta frequenza CK HIGH in un ciclo del segnale di orologio diviso CK DIV. Il blocco di misura RCM corrisponde cioè sostanzialmente a un contatore. Il valore misurato MES è quindi inviato a un blocco logico di correzione CRL, che svolge la seguente funzione: sulla base di una tabella di corrispondenze in esso contenuta, associa al valore misurato MES un corrispondente valore di correzione CRR. Detto valore di correzione CRR viene inviato a un blocco logico di aggiornamento UL, che a sua volta controlla un blocco accumulatore di jitter JA. Il blocco accumulatore JA, che è sincronizzato al segnale d’orologio ad alta frequenza produce in uscita un valore di accumulazione AC VAL. Detto valore di accumulazione AC_VAL è riportato in retroazione alla logica di aggiornamento UL e inoltre inviato a valle ad un controllore di oscillatore CV, il quale è seguito da un oscillatore controllato digitale OC, cioè un Voltage Controlled Oscillator digitale, che quindi è sostanzialmente un divisore programmabile del segnale d’orologio ad alta frequenza CK_HIGH. A reference clock signal CK REF enters a divider block DIV, which divides its frequency by a predetermined division factor M. At the output there is therefore a divided clock signal CK DIV, which goes to a measurement block RCM together with a high frequency clock signal CK H1GH, which is asynchronous with respect to the reference clock signal CK REF, and has a much higher frequency than the split clock signal CK DIV. The RCM measuring block compares the split clock signal CK DIV with the high frequency clock signal CK_FDGFI and outputs a measured value MES, which corresponds to the number of cycles of the high frequency clock signal CK HIGH in one cycle of the split clock signal CK DIV. In other words, the RCM measuring block basically corresponds to a counter. The MES measured value is then sent to a CRL correction logic block, which performs the following function: on the basis of a correspondence table it contains, it associates a corresponding CRR correction value to the measured value MES. Said CRR correction value is sent to an update logic block UL, which in turn controls a jitter accumulator block JA. The accumulator block JA, which is synchronized to the high frequency clock signal, produces an accumulation value AC VAL at the output. Said accumulation value AC_VAL is fed back to the update logic UL and also sent downstream to an oscillator controller CV, which is followed by a digital controlled oscillator OC, i.e. a digital Voltage Controlled Oscillator, which is therefore substantially a divider programmable high frequency clock signal CK_HIGH.

Il controllore di oscillatore CV, che può essere realizzato attraverso una macchina a stati finiti, ha il compito, sulla base del valore di accumulazione AC VAL, di inviare all’oscillatore controllato digitale OC un valore di divisione VD, tale che l’oscillatore controllato digitale OC. produca in uscita un segnale d’orologio sintetizzato CK SYN che sia agganciato in frequenza al segnale d’orologio di riferimento CK_REF. The oscillator controller CV, which can be realized through a finite state machine, has the task, on the basis of the accumulation value AC VAL, of sending to the digital controlled oscillator OC a division value VD, such that the controlled oscillator digital OC. outputs a synthesized clock signal CK SYN that is frequency locked to the reference clock signal CK_REF.

Dunque il funzionamento è il seguente: So the operation is as follows:

- viene misurato il segnale d’orologio di riferimento CK_REF attraverso il segnale d’orologio ad alta frequenza CK_HIGH, ottenendo un valore misurato MES della frequenza del segnale d’orologio di riferimento CK REF; - the reference clock signal CK_REF is measured through the high frequency clock signal CK_HIGH, obtaining a MES measured value of the frequency of the reference clock signal CK REF;

- viene confrontato il valore misurato (MES) con un valore nominale, che è contenuto in una tabella di corrispondenze nel blocco logico di correzione CRL; - the measured value (MES) is compared with a nominal value, which is contained in a correspondence table in the CRL correction logic block;

- viene quindi ricavato un valore di correzione CRR in funzione del valore misurato MES - a CRR correction value is then obtained as a function of the MES measured value

- il valore di correzione CRR viene memorizzato, utilizzando un metodo ad accumulazione tramite il blocco accumulatore di jitter JA; - the CRR correction value is stored, using an accumulation method through the jitter accumulator block JA;

- il valore di correzione CRR, nella forma di valore di accumulazione AC_VAL viene impiegato per comandare, attraverso il controllore di oscillatore CV, il oscillatore digitale comandato OC che produce il segnale d’orologio sintetizzato CK SYN. - the correction value CRR, in the form of accumulation value AC_VAL is used to control, through the oscillator controller CV, the controlled digital oscillator OC which produces the synthesized clock signal CK SYN.

In figura 2 è rappresentata un dispositivo di sintesi rappresentante un’ implementazione preferita del metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo l’invenzione. Figure 2 shows a synthesis device representing a preferred implementation of the synthesis method of a clock signal linked to a reference clock signal according to the invention.

Il segnale d’orologio di riferimento CK_REF, che ha, per esempio, frequenza di 8192 KHz, va in ingresso ad un blocco divisore DIVI, con rapporto di divisione M pari a 64. Si ha quindi in uscita un segnale di orologio diviso CK_DIV alla frequenza di 128 KHz. Il segnale d’orologio ad alta frequenza CH HIGH opera ad una frequenza di 51,84 MHz, mentre il segnale d’orologio sintetizzato CK SYN che si desidera ottenere deve operare alla frequenza di 2304 kHz. Il blocco di misura RCM è realizzato attraverso un edge detector ed un contatore modulo 64 : ciò significa che detto contatore satura più volte in un ciclo del segnale di orologio diviso CK_D1V Infatti il numero di cicli eseguiti dal contatore si ha dall’operazione 51,84 MHz / (128 KHz x 64) = 6.32; tale accorgimento permette di realizzare globalmente un sistema più semplice. Il valore misurato MES è quindi inviato al blocco logico di correzione CRL, che contiene una tabella di corrispondenze CND, che, come indicato in figura 2, pone in corrispondenza ciascun valore misurato MES con un valore di correzione CRR, che, come si può osservare, è un valore con segno. Il valore di correzione CRR così ottenuto è mandato in ingresso ad un blocco sommatore SUM. Detto blocco sommatore SUM riceve inoltre in ingresso il valore di accumulazione AC VAL, accumulato nel ciclo precedente. Infine in ingresso al blocco sommatore SUM sono presenti un segnale di maggiore di uno GT1 e un segnale di minore di meno uno LTM1, la cui origine e funzione verrà meglio spiegato in seguito. Il blocco sommatore SUM è seguito da un registro FF1 di tipo D , all’uscita del quale il valore di accumulazione AC VAL è riportato in reazione all’ingresso del blocco sommatore SUM. Il blocco sommatore SUM e il registro FF1 corrispondono al blocco accumulatore di jitter JA. Il valore di accumulazione AC VAL è valutato da un blocco di comparazione CMP, che opera nel modo seguente: The reference clock signal CK_REF, which has, for example, a frequency of 8192 KHz, is input to a divider block DIVI, with a division ratio M equal to 64. There is therefore an output divided clock signal CK_DIV at the frequency of 128 KHz. The high frequency clock signal CH HIGH operates at a frequency of 51.84 MHz, while the synthesized clock signal CK SYN to be obtained must operate at a frequency of 2304 kHz. The RCM measurement block is realized through an edge detector and a module 64 counter: this means that said counter saturates several times in a cycle of the divided clock signal CK_D1V In fact the number of cycles performed by the counter is obtained from the operation 51.84 MHz / (128 KHz x 64) = 6.32; this expedient allows a simpler system to be implemented globally. The measured value MES is then sent to the CRL correction logic block, which contains a correspondence table CND, which, as indicated in figure 2, matches each measured value MES with a correction value CRR, which, as can be seen , is a signed value. The CRR correction value thus obtained is sent in input to an adder block SUM. Said adder block SUM also receives at its input the accumulation value AC VAL, accumulated in the previous cycle. Finally, at the input of the adder block SUM there is a signal of greater than one GT1 and a signal of less than one LTM1, whose origin and function will be better explained later. The adder block SUM is followed by a FF1 type D register, at the output of which the accumulation value AC VAL is reported in reaction to the input of the adder block SUM. The summing block SUM and the register FF1 correspond to the jitter accumulator block JA. The accumulation value AC VAL is evaluated by a comparison block CMP, which operates as follows:

se il valore di accumulazione AC VAL è maggiore o eguale a uno pone a livello di uno logico il segnale di maggiore di uno GT1; if the accumulation value AC VAL is greater than or equal to one, it sets the greater than one signal GT1 at the level of a logic one;

se il valore di accumulazione AC_VAL è minore o eguale a meno uno pone a livello di uno logico il segnale di minore di meno uno LTMI; if the accumulation value AC_VAL is less than or equal to minus one, it sets the signal of less than minus one LTMI at the level of a logic one;

fornendo detti segnali di maggiore di uno GT1 e di minore di meno uno LTMI a una macchina a stati finiti FSTAT. Detta macchina a stati finiti FSTAT, unitamente al blocco di comparazione CMP corrisponde sostanzialmente al controllore di oscillatore CV di figura 1. Il segnale di maggiore di uno GT1 e il segnale di minore di meno uno LTMI, come detto sono inviati in ingresso anche al blocco sommatore SUM, dove, quando sono a livello logico alto, provocano un decremento o un incremento di uno del valore di accumulazione AC_VAL. In questo modo il valore di accumulazione AC VAL converge a zero attraverso gli aggiornamenti. providing said signals of greater than one GT1 and less than one LTMI to a finite state machine FSTAT. Said finite state machine FSTAT, together with the comparison block CMP substantially corresponds to the oscillator controller CV of figure 1. The signal of greater than one GT1 and the signal of less than one LTMI, as mentioned, are also input to the block adder SUM, where, when they are at a high logic level, they cause a decrease or increase of one of the accumulation value AC_VAL. In this way the accumulation value AC VAL converges to zero through updates.

La macchina a stati finiti FSTAT genera in uscita due segnali, che vengono inviati all’oscillatore controllato digitale OC. Detto oscillatore controllato digitale OC è realizzato attraverso un divisore a rapporto di divisione programmabile fra il valore 22 e il valore 23. Il segnale di orologio sintetizzato CK SYN generato all’uscita dell’oscillatore controllato digitale OC è portato in retroazione alla macchina a stati finiti FSTAT. La macchina a stati finiti FSTAT invia il valore di divisione VD, che, in questo caso, essendo i rapporti di divisione solo due, corrisponde ad un segnale di veloce/lento per il conteggio. Invia inoltre un segnale di correzione SC, che come si può osservare nel diagramma della macchina a stati finiti FSTAT, vale 0 se non vi è correzione da effettuare e 1 se vi è correzione da effettuare, che istruisce l’oscillatore controllato OC ad oscillare secondo il valore di divisione VD. Dunque la macchina a stati finiti FSTAT comanda, tramite il valore di divisione VD, la lunghezza del periodo del segnale di orologio sintetizzato, fornendolo più lungo, più corto o uguale al periodo nominale a seconda che il valore di accumulazione AC_VAL, che è rappresentativo del jitter del segnale di orologio di riferimento CK_REF, sia rispettivamente maggiore eguale a uno, minore eguale a meno uno, eguale a zero. La macchina a stati finiti FSTAT controlla inoltre il funzionamento del blocco sommatore SUM, in modo che il blocco di accumulazione del jitter JA tenda sempre a convergere verso il valore zero del valore di accumulazione AC VAL. In questo modo la correzione su di un singolo periodo del segnale di orologio sintetizzato CK_SYN è al massimo di un’unità ,in termini dell’ aritmetica del blocco di accumulazione del jitter JA, cioè, in questa particolare realizzazione, di solo mezzo periodo del segnale di orologio ad alta frequenza CK_HIGH. The FSTAT finite state machine generates two signals at the output, which are sent to the OC digital controlled oscillator. Said digital controlled oscillator OC is realized through a divider with programmable division ratio between the value 22 and the value 23. The synthesized clock signal CK SYN generated at the output of the digital controlled oscillator OC is fed back to the finite state machine FSTAT. The finite state machine FSTAT sends the division value VD, which, in this case, being the division ratios only two, corresponds to a fast / slow signal for counting. It also sends a correction signal SC, which as can be seen in the diagram of the finite state machine FSTAT, is 0 if there is no correction to be made and 1 if there is a correction to be made, which instructs the OC controlled oscillator to oscillate according to the VD division value. Therefore the finite state machine FSTAT controls, through the division value VD, the length of the period of the synthesized clock signal, providing it longer, shorter or equal to the nominal period depending on whether the accumulation value AC_VAL, which is representative of the jitter of the reference clock signal CK_REF, is respectively greater equal to one, less than equal to minus one, equal to zero. The finite state machine FSTAT also controls the operation of the summing block SUM, so that the jitter accumulation block JA always tends to converge towards the zero value of the accumulation value AC VAL. In this way the correction on a single period of the synthesized clock signal CK_SYN is at most one unit, in terms of the arithmetic of the jitter accumulation block JA, i.e., in this particular embodiment, of only half a period of the signal. of high frequency clock CK_HIGH.

Dunque il procedimento consiste nel misurare il segnale d’orologio di riferimento CK_REF, o un segnale di frequenza opportunamente divisa, come il segnale di orologio diviso CK _DIV per mezzo di un segnale d’orologio ad alta frequenza CK_HIGH indipendente. Il valore misurato MES non comporta correzioni se ha il valore nominale (MES=20 nella tabella di corrispondenze CND illustrata in figura 2). Se è minore o maggiore viene inviato un valore di correzione CRR, un numero con segno, che viene memorizzato nel blocco di accumulazione del jitter JA, il quale agisce sostanzialmente come una memoria. A detta memoria fa ricorso la macchina a stati finiti FSTAT per controllare l’oscillatore digitale OC in modo da distribuire il jitter che risulta dal blocco di accumulazione del jitter JA, su alcuni cicli del segnale di orologio sintetizzato CK_SYN. Gli stessi segnali GT1 e LMT1 che vengono impiegati dalla macchina a stati finiti FSTAT per decidere il valore di divisione VD, vengono anche impiegati per aggiornare il blocco di accumulazione del jitter JA e impedire che il valore di accumulazione AC_VAL possa divergere. Therefore, the procedure consists in measuring the reference clock signal CK_REF, or an appropriately divided frequency signal, such as the divided clock signal CK_DIV by means of an independent high frequency clock signal CK_HIGH. The measured value MES does not involve corrections if it has the nominal value (MES = 20 in the CND correspondence table illustrated in figure 2). If it is smaller or larger, a CRR correction value is sent, a signed number, which is stored in the jitter accumulation block JA, which acts essentially as a memory. The FSTAT finite state machine uses this memory to control the OC digital oscillator in order to distribute the jitter resulting from the jitter accumulation block JA, over a few cycles of the synthesized clock signal CK_SYN. The same signals GT1 and LMT1 that are used by the finite state machine FSTAT to decide the division value VD, are also used to update the jitter accumulation block JA and prevent the accumulation value AC_VAL from diverging.

In altre parole il valore di accumulazione AC_VAL, cioè la differenza rispetto a un valore nominale memorizzata, rappresenta in termini di cicli del segnale di orologio ad alta frequenza CK_H1GH uno scarto temporale che deve essere riportato sul segnale di orologio sintetizzato CK_SYN, distribuendolo su alcuni suoi cicli, corrispondenti a un intero periodo di misura. In questo modo viene realizzato l’aggancio fra il segnale d’orologio di riferimento CK_REF e il segnale d’orologio sintetizzato CK_SYN. In other words, the accumulation value AC_VAL, i.e. the difference with respect to a stored nominal value, represents in terms of cycles of the high frequency clock signal CK_H1GH a time difference that must be reported on the synthesized clock signal CK_SYN, distributing it over some of its cycles, corresponding to an entire measurement period. In this way, the coupling between the reference clock signal CK_REF and the synthesized clock signal CK_SYN is achieved.

Dalla descrizione effettuata risultano pertanto chiare le caratteristiche della presente invenzione, cosi come chiari risultano i suoi vantaggi. From the above description the characteristics of the present invention are therefore clear, just as its advantages are clear.

Il metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento secondo l’invenzione permette una semplice implementazione e una facile integrazione nei circuiti digitali. Infatti, la realizzazione di un sistema ad anello aperto, e quindi la mancanza di anelli ad aggancio di fase, cioè PLL, riduce fortemente gli ingombri sul chip e i costi. Inoltre il metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento permette di sintetizzare un segnale d’orologio dotato di un jitter molto basso, dal momento che le correzioni, sono al massimo di mezzo periodo del segnale di orologio ad alta frequenza. The synthesis method of a clock signal coupled to a reference clock signal according to the invention allows for simple implementation and easy integration into digital circuits. In fact, the realization of an open loop system, and therefore the lack of phase locked loops, that is PLL, greatly reduces the overall dimensions on the chip and costs. Furthermore, the synthesis method of a clock signal locked to a reference clock signal allows to synthesize a clock signal with a very low jitter, since the corrections are at most half a period of the signal. high frequency clock.

Vantaggiosamente inoltre, variando la dimensione del blocco accumulatore di jitter, si può fare in modo che il metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento permetta di tollerare differenti picchi di jitter, generando in ogni caso un segnale d’orologio sintetizzato in uscita presentante lo stesso picco di jitter. Advantageously, moreover, by varying the size of the jitter accumulator block, the synthesis method of a clock signal linked to a reference clock signal can be used to tolerate different jitter peaks, generating in any case a output synthesized clock signal having the same jitter peak.

E' chiaro che numerose varianti sono possibili per l'uomo del ramo al metodo di sintesi di un segnale d’orologio agganciato ad un segnale d’orologio di riferimento e/o un dispositivo di sintesi di segnali d’orologio digitali descritto come esempio, senza per questo uscire dai principi di novità insiti nell'idea inventiva, cosi come è chiaro che nella sua pratica attuazione le forme dei dettagli illustrati potranno essere diverse, e gli stessi potranno essere sostituiti con degli elementi tecnicamente equivalenti. It is clear that numerous variants are possible for the man of the art to the synthesis method of a clock signal coupled to a reference clock signal and / or a digital clock signal synthesis device described as an example, without thereby departing from the novelty principles inherent in the inventive idea, just as it is clear that in its practical implementation the forms of the illustrated details may be different, and they may be replaced with technically equivalent elements.

Claims

CLAIMS 1. Method of synthesis of a clock signal coupled to a reference clock signal of the type that involves using a third clock signal operating at a higher frequency characterized by the fact of - measure the reference clock signal (CK _ REF) through the third clock signal operating at higher frequency (CK_HIGH), obtaining a measured value (MES) of the frequency of the reference clock signal (CK _ REF ); - compare the measured value (MES) with a nominal value; - obtaining a correction value (CRR) as a function of the measured value (MES) and storing said correction value (CRR); - use said correction value (CRR) to control a controlled digital oscillator (OC) that produces the synthesized clock signal (CK _ SYN).

2. Method of synthesizing a clock signal coupled to a reference clock signal according to claim 1, characterized by sending the correction value (CRR) to an updatable memory means (JA) which accumulates said value of correction (CRR) in an accumulation value (AC _ VAL); command the controlled digital oscillator (OC) through logic control means (CV; CMP, FSTAT) which receive the accumulation value (AC VAL) at the input.

3. Method of synthesizing a clock signal coupled to a reference clock signal according to claim 2, characterized by the fact of differentially controlling the controlled digital oscillator (OC) by means of a comparison operation on the value of accumulation (AC_VAL) performed by the logical control means (CV; CMP, FSTAT).

4. Method of synthesis of a clock signal linked to a reference clock signal according to claim 3, characterized in that the comparison operation outputs a differential control signal (GT1, LTM1) with two values .

5. Method of synthesizing a clock signal coupled to a reference clock signal according to claim 2, characterized in that said differential control signal (GT1, LTM1) is fed back to the upgradeable memory means (JA) in order to make the accumulated value (AC VAL) converge to zero.

6. Method of synthesizing a clock signal locked to a reference clock signal according to claim 1, characterized in that the third clock signal operating at a higher frequency (CK HIGH) measures the clock signal reference (CK REF) by operating on a derivative signal (CK DIV), obtained from the reference clock signal (CK REF) by frequency division.

7. Digital clock signal synthesis device, of the type which receives in input a reference clock signal and a high frequency clock signal, and generates at its output, by means of a controlled digital oscillator, a signal of synthesized clock, characterized in that it comprises measuring means (DIV, RCM) for measuring the frequency (MES) of the reference clock signal (CK REF) by means of the high frequency clock signal (CK_FOGH), first comparator means ( CRL; CND) to compare said frequency (MES) with a nominal frequency and provide at output a correction value (CRR), updatable accumulation means (JA, UL, SUM, FF1, CMP) suitable for receiving said value of correction (CRR) and to output a differential control signal (GT1, LTM1) adapted to control said digital controlled oscillator (OC) to control the synthesized clock signal (CK_SYN).

8. Digital clock signal synthesis device, according to claim 7, characterized in that the updatable accumulation means (JA, UL; SUM, FF1, CMP) generate an accumulation value (AC VAL) which is reported in feedback to the input of said updatable accumulation means (JA, UL; SUM, FF1, CMP).

9. Digital clock signal synthesis device, according to claim 8, characterized in that said updatable accumulation means (JA, UL; SUM, FF1, CMP) comprise an adder (SUM) which receives the value of correction (CRR), the accumulation value (AC VAL) and the differential control signal (GT1, LTM1).

10. Digital clock signal synthesis device, according to claim 7, characterized in that said differential control signal (GT1, LTM1) is supplied to logic control means of the oscillator (CV; FSTAT) which generate a signal command (VD; SC) for the controlled digital oscillator (OC).

11. Digital clock signal synthesis device, according to claim 7 or 10, characterized in that said oscillator logic control means (CV; FSTAT) include a finite state machine (FSTAT).

12. Digital clock signal synthesis device, according to claim 7, characterized by the fact that the controlled digital oscillator (OC) comprises a programmable divider.

13. Digital clock signal synthesis device, according to claim 10, characterized by the fact that the command signal (VD; SC) includes a division value (VD) to set said programmable divider.

14. Digital clock signal synthesis device, according to claim 13, characterized by the fact that the command signal (VD; SC) also includes a correction signal (SC)

15. Digital clock signal synthesis device, according to claim 7, characterized by the fact that the measuring means (DIV, RCM) comprise an edge detector.

16. Digital clock signal synthesis device, according to claim 7, characterized in that the measuring means (DIV, RCM) comprise a divider (DIV) to generate a split frequency signal (CK DIV).

17. Digital clock signal synthesis device, according to claim 7, characterized in that said first comparator means (CRL; CND) comprise a correspondence table (CND) between the measured frequency (MES) and the correction value (CRR).

18. Digital clock signal synthesis device, according to claim 9, characterized in that the updatable accumulation means (JA, UL; SUM, FF1, CMP) comprise second comparator means (CMP) which receive the value accumulation (AC_VAL) and output the differential control signal (GT1, LTM1).

19. Method of synthesis of a clock signal coupled to a reference clock signal and / or digital clock signal synthesis device according to the teachings of this description and annexed drawings.