ITTO980166A1 - Circuito di innalzamento di tensione per la generazione di fasi di tensione a tensione survolata - Google Patents

Description

Descrizione del brevetto per invenzione industriale dal titolo:

"CIRCUITO DI INNALZAMENTO DI TENSIONE PER LA GENERAZIONE DI FASI DI TENSIONE A TENSIONE SURVOLTATA"

RIASSUNTO

Circuito di innalzamento di tensione, del tipo atto a essere impiegato in circuiti integrati, nei quali sono in uso almeno quattro fasi di tensione di pilotaggio, che comprendono una prima fase di tensione di ampiezza pari alla tensione di alimentazione, una seconda fase di tensione di ampiezza pari alla tensione di alimentazione in opposizione di fase rispetto a detta prima fase di tensione di ampiezza pari alla tensione di alimentazione, una prima fase di tensione survoltata, una seconda fase di tensione survoltata in opposizione di fase rispetto a detta prima fase di tensione survoltata, detto circuito di innalzamento di tensione survoltate ricevendo a un suo ingresso la prima o la seconda fase di tensione di ampiezza pari alla tensione di alimentazione e fornendo a una sua uscita la prima o la seconda fase di tensione survoltata, detto circuito di circuito di innalzamento di tensione comprendendo mezzi di precarica della tensione di alimentazione su un nodo di carica, a detto nodo di carica essendo inoltre connessa la fase di tensione di ampiezza pari alla tensione di alimentazione. Secondo l’invenzione si ha che viene previsto un transistore addizionale (DP2), collegato tra la tensione di alimentazione (VDD) e il nodo di carica (H) e pilotato dalla seconda fase di tensione survoltata (FBN), che consente di precaricare il detto nodo di carica (H) fino al valore della tensione di alimentazione (VDD), in modo che la prima fase di tensione survoltata (FBX) generata all’uscita (FBX OUT) di detto circuito di innalzamento di tensione (3) possa raggiungere un'ampiezza pari a circa 2 volte il valore di detta tensione di alimentazione (VDD).

DESCRIZIONE

La presente invenzione riguarda un circuito di innalzamento di tensione per la generazione di fasi di tensione, a tensioni survoltate, detto anche circuito di bootstrap, da utilizzarsi nei circuiti integrati, in particolare, in circuiti integrati di memorie non volatili quali le memorie EEPROM.

Nei circuiti integrati, in particolare nelle memorie, è spesso richiesta la presenza di tensioni di diverso valore. La tensione principale è la tensione di alimentazione del circuito, tipicamente di 5V o 3.3V o 1.8V, ma da questa vengono talvolta derivate delle tensioni di valore più elevato. Definiamo tensione survoltata quindi una tensione ottenuta internamente al circuito integrato e di valore maggiore della tensione di alimentazione del circuito stesso. In particolare le tensioni derivate dalla tensione principale e che normalmente sono survoltate rispetto alla medesima, non sono tensioni disponibili in ogni momento di funzionamento del circuito integrato, ma sono rese disponibili solo in periodi predeterminati di tempo. Assumono perciò la forma di segnali in tensione sostanzialmente a onda quadra, quali ad esempio i segnali d’orologio, che vengono comunemente definiti fasi di tensione, o solamente fasi, analogamente a quelle dei circuiti polifase di tensione, in quanto viene generata una pluralità di segnali di tensione aventi la medesima ampiezza, ma sfasamenti differenti.

Esistono perciò fasi di tensione a tensione normale, in cui si ha cioè un’onda quadra con ampiezza pari alla tensione di alimentazione e fasi di tensione survoltate, contraddistinte da un’ampiezza maggiore.

I generatori di fasi di tensione che producono fasi di tensione survoltate vengono utilizzati nei circuiti integrati, ad esempio, per pilotare circuiti survoltori per i quali è richiesta un'elevata efficienza, soprattutto per quanto riguarda il trasferimento di carica da uno stadio all’altro. A tale scopo tra l’altro devono essere previsti generatori di fasi di tensione capaci di fornire in uscita una pluralità di segnali in tensione con ampiezza e fase di tensione differente. Le fasi di tensione utilizzate sono quattro, due di ampiezza pari alla tensione di alimentazione VDD, che indicheremo con FX e FN, e due fasi di tensione a tensione survoltata, che indicheremo FBX e FBN, ottenute rispettivamente dalle fasi di tensione FX ed FN mediante un circuito di innalzamento di tensione (cosiddetto di 'bootstrap').

Le fasi di tensione FX ed FN, così come le fasi di tensione FBX e FBN sono tra loro in opposizione di fase.

Nella figura la allegata è rappresentato lo schema di un circuito survoltore 1 di tipo noto; detto circuito survoltore è costituito da due stadi, SI e S2 ed è atto a ricevere a un ingresso IN un segnale a tensione di alimentazione e a fornire a una sua uscita OUT un segnale a tensione survoltata. Detto circuito survoltore 1 può essere uno di parecchi stadi che successivamente elevano la tensione fino al valore desiderato. Detto circuito survoltore 1 sostanzialmente è pilotato da quattro fasi di tensione o segnali di orologio, due di ampiezza pari alla tensione di alimentazione VDD, denominate fasi di tensione normali, FX e FN, e due a tensione survoltata, denominate fasi di tensione survoltate FBX e FBN; queste ultime sono ottenute a partire dalle precedenti fasi di tensione normali FX e FN utilizzando un opportuno generatore di fasi di tensione che pertanto contiene un circuito di innalzamento di tensione o di bootstrap. Il generatore di fasi di tensione e il circuito di innalzamento di tensione, qui non raffigurati, vengono descritti in figura lb e in figura 3. Le fasi di tensione normali FX e FN sono in opposizione di fase tra loro, così come le due fasi di tensione survoltate FBX e FBN. Il circuito survoltore 1 fa uso della transizione positiva della fase di tensione normale FX, con ampiezza uguale alla tensione di alimentazione VDD, per innalzare la tensione sul nodo A, al valore della tensione di alimentazione VDD, caricando dunque detto nodo A per mezzo di un rispettivo condensatore CX. La successiva transizione positiva della fase di tensione survoltata FBX porta poi in conduzione il transistore M1, permettendo il trasferimento della carica dal nodo A al nodo B. Il transistore M1 è pilotato attraverso la fase di tensione survoltata FBX, tramite un relativo condensatore CBX. Detta fase di tensione FBX ha un valore di tensione più elevato della tensione di alimentazione VDD al fine di non avere una caduta sul transistore MI dovuta alla tensione di soglia del transistore MI stesso. Dal nodo B all’uscita OUT poi si ha un comportamento analogo, governato dalla fase di tensione normale FN e dalla fase di tensione survoltata FBN, che, essendo in opposizione di fase, completano successivamente il trasferimento della carica dal nodo B all’uscita OUT.

In figura lb è rappresentato un circuito generatore di fasi di tensione 4, connesso al circuito survoltore 1 di figura la. Osserviamo che detto circuito generatore di fasi di tensione 4, comprende un latch bistabile LTH, pillottato da dei segnali ST 1 e ST2, che fornisce in uscita le fasi di tensione normali FX e FN, mentre le fasi di tensione survoltate FBX e FBN sono ottenute previo uso di adatti circuiti di innalzamento di tensione 2, a cui le fasi di tensione normali FX e FN sono fomite tramite l’ausilio di segnali d’orologio CK e CKN, propri del circuito integrato, che scandiscono la temporizzazione delle fasi di tensione survoltate FBX e FBN. In figura 2 sono rappresentati i diagrammi temporali delle fasi di tensione normali FX e FN, nonché delle fasi di tensione survoltate FBX e FBN.

In figura 3 è rappresentato un circuito di innalzamento di tensione 2 noto, atto a generare le fasi di tensione survoltate FBX o FBN.

Osserviamo che detto circuito di innalzamento di tensione 2 si compone di un transistore di precarica DPI connesso fra la tensione di alimentazione VDD e un nodo di carica H, che riceve inoltre la fase di tensione FX, attraverso un condensatore C. Detto condensatore C, come i precedenti, ha lo scopo di innalzare la tensione sul nodo cui è connesso, in questo caso il nodo di carica H, durante la transizione positiva della fase di tensione, in questo caso la fase di tensione FX. Fra il nodo di carica H e un uscita FBX OUT, è previsto quindi un transistore di trasferimento di carica PI, del tipo MOS a canale p, pilotato dalla fase di tensione FN. La fase di tensione FN pilota inoltre un transistore di scarico NI, del tipo a canale n, che permette di scaricare l’uscita FBX_OUT durante le transizioni negative della fase di tensione FX.

L’uso del transistore di precarica DPI, fa si che il nodo di carica H possa essere precaricato solamente fino al valore VDD-VT, dove VT è la tensione di soglia del transistore di precarica DPI. Il successivo intervento della fase di tensione FX porta a un valore massimo ottenibile della fase di tensione survoltata FBX all’uscita FBX OUT di 2VDD-VT.

In figura 4 sono rappresentate la fase di tensione normale FX e la fase di tensione survoltata FBX prodotte dal circuito di innalzamento di tensione 2 di figura 3.

Un circuito generatore di fasi di tensione quale quello sopra descritto presenta l’inconveniente di fornire fasi di tensione survoltate dotate di ampiezza di tensione limitata a 2VDD-VT. Ciò, in particolare, limita la rapidità di trasferimento di carica degli stadi dei circuiti survoltori.

La presente invenzione si propone di risolvere gli inconvenienti sopra citati e di indicare un circuito di innalzamento di tensione di realizzazione più efficiente e migliorata.

In tale ambito, scopo principale della presente invenzione è quello di indicare un circuito di innalzamento di tensione che fornisce fasi di tensione survoltate di maggiore ampiezza rispetto ai circuiti noti.

Un ulteriore scopo della presente invenzione è di indicare un circuito di innalzamento di tensione che elimina la perdita della tensione di soglia dovuta al transistore di precarica.

Per raggiungere tali scopi, forma oggetto della presente invenzione un circuito di innalzamento di tensione incorporante le caratteristiche delle rivendicazioni allegate, che formano parte integrante della presente descrizione.

Ulteriori scopi, caratteristiche e vantaggi della presente invenzione risulteranno chiari dalla descrizione particolareggiata che segue e dai disegni annessi, forniti a puro titolo di esempio esplicativo e non limitativo, in cui:

- la figura 1a rappresenta lo schema di principio di un circuito survoltore di tipo noto; - la figura 1b rappresenta lo schema di principio di un generatore di fasi di tensione connesso al circuito survoltore di figura 1 a;

- la figura 2 mostra un diagramma temporale delle fasi di tensione generate da un generatore di fasi di tensione noto,

- la figura 3 rappresenta lo schema di un circuito di innalzamento di tensione noto; - la figura 4 mostra un diagramma temporale di tensioni generate per mezzo del circuito di innalzamento di tensione di figura 3;

- la figura 5 rappresenta lo schema di un circuito di innalzamento di tensione secondo l'invenzione;

- la figura 6 mostra un diagramma temporale di tensioni generate per mezzo del circuito di innalzamento di tensione di figura 3;

- la figura 7 mostra un diagramma temporale di tensioni relative al circuito survoltore di figura la in associazione al circuito di innalzamento di tensione noto di figura 3; - la figura 8 mostra un diagramma temporale di tensioni relative al circuito survoltore di figura la in associazione al circuito di innalzamento di tensione secondo l’invenzione di figura 5;

Le figure 1a, 1b, 2, 3 e 4 non verranno più descritte in quanto già descritte precedentemente.

L'invenzione propone, per aumentare l'ampiezza delle fasi di tensione survoltate FBX o FBN, di prevedere un transistore addizionale pilotato da una tensione survoltata, per esempio, sfruttando la tensione survoltata in opposizione di fase, un circuito di innalzamento di tensione 3 secondo l'invenzione è mostrato nella figura 5. In figura 5 è in particolare mostrato un circuito di innalzamento di tensione 3 che genera la fase di tensione survoltata FBX a partire dalla fase di tensione normale FX, E’ chiaro che un circuito duale, che fa uso di fasi di tensione in opposizione di fase, è atto a generare la fase di tensione survoltata FBN in opposizione di fase rispetto alla fase di tensione survoltata FBX. Tale circuito differisce da quello della figura 3 per la presenza di un transistore addizionale DP2, collegato tra la tensione di alimentazione VDD e il nodo H e pilotato dalla fase di tensione survoltata FBN, che consente di precaricare il nodo H fino al valore della tensione di alimentazione VDD. In questo modo l'altra fase di tensione survoltata FBX, che è quella che viene generata dal circuito di innalzamento di tensione 3, potrà raggiungere un’ampiezza pari a 2 volte il valore di VDD; in altre parole con il circuito di innalzamento di tensione 3 di figura 5 non si perde più la tensione di soglia del transistore DP 1 che provvede alla precarica del nodo H, come accadeva nel circuito descritto in figura 3, in quanto il transistore DP2 è pilotato attraverso una fase di tensione survoltata, cioè FBN, dotata di un’ampiezza tale da eliminare l’effetto della tensione di soglia.

Il funzionamento sopra illustrato corrisponde al funzionamento di regime. All’inizio del funzionamento del circuito di innalzamento di tensione 3 si potrebbe avere il caso che la tensione survoltata FBN assumesse inizialmente un’ampiezza di valore inferiore, cioè 2VDD-VT, quale quella fornita da circuiti di innalzamento del tipo descritto in figura 3. Detta ampiezza sarebbe comunque sufficiente a eliminare la caduta sul transistore DPI e a portare in pochi periodi delle fasi di tensione FX e FBX, le fasi di tensione survoltate FBX e FBN all’ampiezza di 2VDD.

Nella figura 6, nella parte inferiore, è mostrata la fase di tensione FBX ottenuta per mezzo del circuito di innalzamento di tensione 3 della figura 5; confrontandola con la fase di tensione FBX ottenuta con il circuito della figura 3, mostrata nella parte inferiore della figura 4, si può rilevare come l'ampiezza della fase di tensione FBX ottenuta con il circuito di innalzamento di tensione 3 di figura 5 sia maggiore di circa 0,7 volt rispetto a quella ottenuta con il circuito di innalzamento di tensione 2 della figura 3, detto valore corrispondendo infatti a quello di una tensione di soglia.

La maggiore ampiezza ottenuta in tal modo per le fasi di tensione survoltate consente di migliorare l'efficienza del circuito survoltore da esse pilotato; ciò si può rilevare osservando le figure 7 e 8.

Nella figura 7 sono mostrate le ampiezze delle fasi di tensione rilevate ai nodi del circuito survoltore 1 pilotato da un circuito generatore di fasi di tensione 4, includente un circuito di innalzamento di tensione 2, quale quello di figura 3.

Nella figura 8 sono mostrate le ampiezze delle fasi di tensione rilevate ai nodi del circuito survoltore 1 pilotato dal circuito generatore di fasi di tensione survoltate 4 che contiene dei circuiti di innalzamento di tensione3 secondo l’invenzione.

Sia nella figura 7 che nella figura 8 sono mostrate le ampiezze rilevate in tre punti del circuito survoltore 1 e precisamente, partendo dal basso, rispettivamente le tensioni rilevate al nodo di ingresso IN, che coincide con il nodo A, ai nodo intermedio B e al nodo di uscita OUT.

Si può notare nella figura 8 come i due nodi IN e B del circuito del survoltore riescano a raggiungere praticamente lo stesso valore di tensione, dato che si riesce ad ottenere un completo trasferimento di carica da uno stadio all'altro, pilotando il transistor MI di figura la con la fase di tensione survoltata FBX di ampiezza maggiore, ottenuta grazie al circuito di innalzamento di tensione di figura 5, dalla figura 7, comparata con la figura 8, si può notare come, utilizzando il circuito di innalzamento di tensione noto di figura 3, il trasferimento di carica risulti meno rapido e il nodo B non raggiunga stabilmente il valore di tensione del nodo IN prima dell’inizio del fronte di discesa della tensione.

Dalla descrizione effettuata risultano pertanto chiare le caratteristiche della presente invenzione, così come chiari risultano i suoi vantaggi.

Il circuito di innalzamento di tensione secondo l’invenzione permette di evitare il problema della perdita della tensione di soglia del transistore di precarica. Ciò si traduce in fasi di tensione survoltate di maggiore ampiezza di tensione.

Il circuito di innalzamento di tensione secondo l’invenzione, applicato in unione ad un circuito survoltore, consente vantaggiosamente di avere fasi di tensione di pilotaggio dotate della maggior ampiezza di tensione possibile, evitando il problema della perdita della tensione di soglia sui transistori del circuito di innalzamento di tensione. In caso contrario l’ampiezza limitata delle fasi di tensione survoltate impedirebbe di avere un completo trasferimento di carica da uno stadio del survoltore a quello successivo. Quindi fasi di tensione survoltate di maggiore ampiezza permettono trasferimenti di carica da uno stadio all’altro dei survoltori più rapidi e quindi completi. Vantaggiosamente, tramite l’uso dei circuiti di innalzamento di tensione secondo l’invenzione si possono ottenere dei circuiti survoltori di elevata efficienza.

E' chiaro che numerose varianti sono possibili per l’uomo del ramo al circuito di innalzamento di tensione secondo l'invenzione descritto come esempio, senza per questo uscire dai principi di novità insiti nell'idea inventiva, cosi come è chiaro che nella sua pratica attuazione le forme dei dettagli illustrati potranno essere diverse, e gli stessi potranno essere sostituiti con degli elementi tecnicamente equivalenti.

Il circuito di innalzamento di tensione secondo l’invenzione potrà essere applicato anche in unione ad altri circuiti che non debbano necessariamente funzionare da survoltori. Il circuito survoltore è solamente un esempio di applicazione preferita dell’invenzione.

Claims (7)

1. RIVENDICAZIONI 1. Circuito di innalzamento di tensione, del tipo atto a essere impiegato in circuiti integrati, nei quali sono in uso almeno quattro fasi di tensione di pilotaggio, che comprendono una prima fase di tensione di ampiezza pari alla tensione di alimentazione, una seconda fase di tensione di ampiezza pari alla tensione di alimentazione in opposizione di fase rispetto a detta prima fase di tensione di ampiezza pari alla tensione di alimentazione, una prima fase di tensione survoltata, una seconda fase di tensione survoltata in opposizione di fase rispetto a detta prima fase di tensione survoltata, detto circuito di innalzamento di tensione ricevendo a un suo ingresso la prima o la seconda fase di tensione di ampiezza pari alla tensione di alimentazione e fornendo a una sua uscita la prima o la seconda fase di tensione survoltata, detto circuito di innalzamento di tensione comprendendo mezzi di precarica della tensione di alimentazione su un nodo di carica, a detto nodo di carica essendo inoltre connessa una fase di tensione di ampiezza pari alla tensione di alimentazione, caratterizzato dal fatto che viene previsto un transistore addizionale (DP2), collegato tra la tensione di alimentazione (VDD) e il nodo di carica (H) e pilotato da una tensione di ampiezza maggiore della tensione di alimentazione, che consente di precaricare il detto nodo di carica (H) fino al valore della tensione di alimentazione (VDD), in modo che la prima o la seconda fase di tensione survoltata (FBX, FBN) generata all’uscita (FBX OUT) di detto circuito di innalzamento di tensione (3) possa raggiungere un'ampiezza pari a circa 2 volte il valore di detta tensione di alimentazione (VDD).
2. 2. Circuito di innalzamento di tensione secondo la rivendicazione 1, caratterizzato dal fatto che il transistore addizionale (DP2) è un transistore a canale n e la tensione di ampiezza maggiore della tensione di alimentazione (FBN) è in opposizione di fase alla prima o la seconda fase di tensione survoltata (FBX, FBN) generata all’uscita (FBX OUT) di detto circuito di innalzamento di tensione (3).
3. 3. Circuito di innalzamento di tensione secondo la rivendicazione 2, caratterizzato dal fatto che detta tensione di ampiezza maggiore della tensione di alimentazione che pilota il transistore addizionale (DP2) è la seconda o la prima fase di tensione survoltata (FBX, FBN).
4. 4. Circuito di innalzamento di tensione, del tipo che riceve in ingresso su un nodo di carica una prima fase di tensione normale, comprendendo dei mezzi di precarica (DPI) della tensione di alimentazione su un nodo di carica, connessi fra detta tensione di alimentazione e detto nodo di carica, un transistore di trasferimento connesso fra il nodo di carica e un nodo di uscita, detto transistore di trasferimento essendo pilotato da una seconda fase di tensione normale in opposizione di fase rispetto alla prima, comprendendo inoltre un transistore addizionale (DPI) connesso fra la tensione di alimentazione (VDD) e il nodo di carica (H), detto transistore addizionale essendo pilotato da una fase di tensione survoltata (FBN) in opposizione di fase rispetto a una fase di tensione survoltata (FBX) che viene generata al nodo di uscita (FBX OUT) del circuito di innalzamento di tensione (3).
5. 5. Circuito survoltore, del tipo strutturato in almeno un primo stadio e un secondo stadio, ognuno comprendente un transistore di trasferimento di carica connesso fra l’ingresso e l’uscita dello stadio e un secondo transistore, detto circuito survoltore facente uso di almeno quattro fasi di tensione di pilotaggio, che comprendono una prima fase di tensione di ampiezza pari alla tensione di alimentazione, una seconda fase di tensione di ampiezza pari alla tensione di alimentazione in opposizione di fase rispetto a detta prima fase di tensione di ampiezza pari alla tensione di alimentazione, una prima fase di tensione survoltata, una seconda fase di tensione survoltata in opposizione di fase rispetto a detta prima fase di tensione survoltata, l’elettrodo di pilotaggio del transistore di trasferimento di carica essendo connesso a una delle fasi di tensione survoltate, che è anche connessa attraverso il secondo transistore a un nodo di ingresso dello stadio, dette quattro fasi di tensione di pilotaggio essendo provviste da un generatore di fasi di tensione comprendente circuiti di innalzamento di tensione per fornire le fasi di tensione survoltate, caratterizzato dal fatto che le fasi di tensione survoltate (FBX, FBN) hanno un’ampiezza sostanzialmente doppia della tensione di alimentazione (VDD).
6. 6. Circuito survoltore, secondo la rivendicazione 5, caratterizzato dal fatto che i circuiti di innalzamento di tensione (3) che forniscono dette fasi di tensione survoltate (FBX, FBN) comprendono un transistore addizionale (DPI) connesso fra la tensione di alimentazione (VDD) e un nodo di carica (H)di detto circuito di innalzamento di tensione (3), detto transistore addizionale (DP2) essendo pilotato da una fase di tensione survoltata (FBN) in opposizione di fase rispetto a una fase di tensione survoltata (FBX) che viene generata a un nodo di uscita (FBX OUT) del circuito di innalzamento di tensione (3).
7. 7. Circuito di innalzamento di tensione e/o circuito survoltore secondo gli insegnamenti della presente descrizione e dei disegni annessi.