ITTO20080715A1

ITTO20080715A1 - Cella di memoria resistiva e metodo per la fabbricazione di una cella di memoria resistiva

Info

Publication number: ITTO20080715A1
Application number: IT000715A
Authority: IT
Inventors: Fabio Pellizzer; Agostino Pirovano; Andrea Redaelli
Original assignee: St Microelectronics Srl
Priority date: 2008-09-30
Filing date: 2008-09-30
Publication date: 2010-04-01
Also published as: IT1391864B1; US20100078619A1

Description

DESCRIZIONE

"CELLA DI MEMORIA RESISTIVA E METODO PER LA FABBRICAZIONE DI UNA CELLA DI MEMORIA RESISTIVA"

La presente invenzione è relativa ad una cella di memoria resistiva e a un metodo per la fabbricazione di una cella di memoria resistiva.

Come è noto, le memorie resistive sì basano su materiali di memorizzazione che possono commutare tra stati diversi e presentare resistività diverse, a seconda dello stato selezionato.

In particolare, le memorie a cambiamento di fase utilizzano una classe di materiali che hanno la proprietà di commutare tra due fasi aventi caratteristiche elettriche distinte, associate a due strutture cristallografiche differenti del materiale: una fase disordinata amorfa e una fase ordinata cristallina o policristallina. Le due fasi sono pertanto associate a resistività di valori considerevolmente diversi.

Attualmente, le leghe di elementi del gruppo VI della tabella periodica, quali Te oppure Se, chiamati calcogenuri o materiali calcogenici, possono essere utilizzati vantaggiosamente nelle celle di memoria a cambiamento di fase. Il calcogenuro attualmente più promettente è formato da una lega di Ge, Sb e Te (Ge2SbTe5>, chiamata anche GST, che è ora ampiamente utilizzata per memorizzare informazioni su dischi sovrascrivibili ed è stata anche proposta per la memorizzazione di massa.

Nei calcogenuri, la resistività varia di due o più ordini di grandezza quando il materiale passa dalla fase amorfa (più resistiva) alla fase cristallina (più conduttiva), e viceversa.

Il cambiamento di fase può essere ottenuto aumentando localmente la temperatura. Al di sotto di 150°C, entrambe le fasi sono stabili. A cominciare da uno stato amorfo, e aumentando la temperatura al di sopra di 20O°C, si ha una rapida nucleazione dei crìstalliti e, se il materiale si mantiene alla temperatura di cristallizzazione per un tempo sufficientemente lungo, esso subisce una transizonc di fase e diventa cristallino. Per riportare il caìcogenuro allo stato amorfo, è necessario aumentare la temperatura al di sopra della temperatura di fusione (all'incirca 600°C) e quindi raffreddare rapidamente il caìcogenuro.

Da un punto di vista elettrico, la temperatura dì cristallizzazione e la temperatura di fusione possono essere ottenute facendo sì che una corrente elettrica scorra attraverso l'elettrodo resistivo a contatto o in stretta prossimità con il materiale calcogenico e riscaldando così il materiale calcogenico per effetto Joule.

In particolare, quando il materiale calcogenico si trova nello stato amorfo ad elevata resistività (detto anche stato di reset), è necessario applicare impulsi di corrente di lunghezza e ampiezza adatte e consentire al materiale calcogenico di raffreddandosi lentamente e cristallizzare. In questa condizione, il materiale calcogenico cambia il suo stato e passa da uno stato ad alta resistività a uno stato a bassa resistività (chiamato anche stato di set).

Viceversa, quando il materiale calcogenico si trova nello stato di set, è necessario applicare un impulso di corrente di lunghezza opportuna e ampiezza elevata in modo da far sì che il materiale calcogenico passi alla fase amorfa.

Sono già stati proposti dispositivi di memoria che sfruttano le proprietà del materiale calcogenico (chiamati anche dispositivi di memoria a cambiamento dì fase).

La composizione dei calcogenuri adatti all'uso in un dispositivo di memoria di cambiamento di fase e una struttura possibile di un elemento a cambiamento di fase sono descritti in diversi documenti (si veda, ad esempio, DS 5.825.046).

Come discusso in EP-A-1326254 (corrispondente a US-A-2003/0185047), un elemento di memoria dì un dispositivo di memoria a cambiamento di fase comprende un materiale calcogenico e un elettrodo resistivo, detto anche riscaldatore. Il riscaldatore può avere la forma di parete sottile oppure di asticella e uno strato di materiale a cambiamento di fase è depositato sul riscaldatore. L'elemento di memoria è formato in un'area di contatto fra il riscaldatore e il materiale a cambiamento di fase, che è reso quanto più piccolo possibile.

In un diverso tipo di memorie a cambiamento di fase note, dette anche memorie a "pori", una cella di memoria comprende un diodo, formato in un foro o poro e funzionante come selettore, e un elemento di memoria formato sul diodo. In pratica, ogni poro contiene una pila di tre strati generalmente planari: un primo e un secondo strato semiconduttore, aventi conduttività opposte formanti il diodo, e un materiale a cambiamento di fase a contatto con il diodo.

Tuttavia, è improbabile che le memorie comprendenti i riscaldatori e le memorie a pori possano rispettare i requisiti di dimensionamento in scala che stanno diventando sempre più importanti in qualsiasi applicazione di microelettronica. Infatti, anche se la previsione di riscaldatori e contatti a superficie limitata (pochi nanometri quadrati) consente di utilizzare correnti di programmazione molto basse, i riscaldatori rendono la fabbricazione di dispositivi di memoria assai complessa e costosa e ostacolano per loro natura la riduzione delle dimensioni del dispositivo. Al contrario, le memorie a pori sono compatte, ma richiedono correnti elevate per programmare gli elementi di memoria a causa della grande sezione trasversale dei percorsi di corrente attraverso il materiale a cambiamento di fase. Fondamentalmente, la sezione trasversale è identica a quella del poro e pertanto la resistenza dell'elemento di memoria è molto bassa. Allo scopo di fornire un riscaldamento sufficiente a causare una transizione dì fase occorre fornire correnti di programmazione elevate, contrariamente al requisito di ridurre il consumo dì potenza e la resa di scrittura.

Lo scopo dell'invenzione è quello di prevedere una cella resistiva e un procedimento per fabbricare una cella resistiva, che siano privi delle limitazioni sopra descritte.

Secondo la presente invenzione, vengono forniti una cella di memoria resistiva e un metodo per fabbricare una cella di memoria resistiva, come rivendicato rispettivamente nelle rivendicazioni 1 e 16.

Per la comprensione della presente invenzione, saranno ora descritte alcune sue forme di realizzazione, puramente come esempi non limitativi, con riferimento ai disegni allegati, in cui:

la figura 1 è uno schema circuitale semplificato di un dispositivo di memoria a cambiamento di fase secondo una forma dì realizzazione della presente invenzione;

la figura 2a è una vista in sezione trasversale del dispositivo di memoria a cambiamento di fase di figura 1;

la figura 2b illustra un dettaglio di un dispositivo di memoria a cambiamento di fase secondo un'altra forma di realizzazione della presente invenzione;

- la figura 2c illustra un dettaglio di un dispositivo di memoria a cambiamento di fase secondo un'altra forma di realizzazione della presente invenzione;

- la figura 2d illustra un dettaglio di un dispositivo di memoria a cambiamento di fase secondo un'altra forma di realizzazione della presente invenzione;

- la figura 3 è una vista in pianta dall'alto in sezione di un dettaglio ingrandito del dispositivo di memoria di figura 1, presa lungo la linea III-III di figura 2a;

- la figura 4 è una vista in sezione trasversale di una fetta semiconduttrice in una fase iniziale di un processo di fabbricazione secondo una forma di realizzazione della presente invenzione;

- la figura 5 è una vista in sezione trasversale attraverso la fetta di figura 4rpres lungo la linea V-V di figura 4;

- le figure 6-10 illustrano la stessa vista di figura 4, in fasi di fabbricazione successive;

la figura 11 è un diagramma di circuito semplificato di un dispositivo di memoria a cambiamento di fase secondo un'altra forma di realizzazione della presente invenzione;

la figura 12 è una vista in sezione trasversale del dispositivo di memoria a cambiamento di fase di figura 11;

la figura 13 è una vista in sezione trasversale di una fetta semìconduttrice in una fase iniziale di un processo di fabbricazione secondo un'altra forma di realizzazione della presente invenzione;

la figura 14 è una vista in sezione trasversale della fetta di figura 13, presa lungo la linea XIV-XIV di figura 13, in una fase di fabbricazione successiva;

- le figure 15-17 illustrano la stessa vista di figura 13, in fasi di fabbricazione successive;

la figura 18 è un diagramma di circuito semplificato di un dispositivo di memoria a cambiamento di fase secondo un'altra forma dì realizzazione della presente invenzione;

la figura 19 è una vista in sezione trasversale del dispositivo di memoria a cambiamento di fase di figura 18;

le figure 20-23 sono viste in sezione trasversale di una fdetta semiconduttrice in fasi successive di un processo di fabbricazione secondo un'altra forma di realizzazione della presente invenzione; e

- la figura 24 è una rappresentazione di sistema di una forma di realizzazione della presente invenzione.

Nella descrizione che segue di alcune forme di realizzazione dell'invenzione, si farà riferimento a memorie a cambiamento di fase, basate su calcogenuri come materiali dì memorizzazione. Tuttavia, si intende che 1'ambito protettivo dell'invenzione non è limitato a ciò e comprende qualsiasi tipo dì celle di memoria resistive e memorie resistive, basate su materiali che possono essere fatti passare tra stati aventi resistività diverse applicando correnti o tensioni appropriate. Tali materiali, che saranno chiamati da qui in avanti materiali di memoria resistivi, comprendono ad esempio ossidi binari e film organici, fra gli altri.

In figura 1, un dispositivo di memoria resistiva, in particolare un dispositivo di memoria a cambiamento di fase, è indicato dal numero di riferimento 1 e comprende una pluralità di celle di memoria a cambiamento di fase resistive o celle PCM 2, disposte in righe e colonne per formare una schiera. Le celle PCM 2 disposte sulla stessa riga sono accoppiate a una rispettiva linea di parola 7 e le celle PCM 2 disposte sulla stessa colonna sono accoppiate a una stessa linea di bit 8.

Ogni cella PCM 2 comprende un elemento di memorizzazione 3, di un materiale di memoria resistiva, in particolare un materiale a cambiamento di fase, e un selettore 5, per connettere selettivamente l'elemento di memorizzazione 3 alla rispettiva linea di parola 7. In una forma di realizzazione, il materiale a cambiamento di fase è un calcogenuro, quale GST, ma si può utilizzare qualsiasi altro materiale, che sia elettricamente commutabile tra stati diversi, ciascuno avendo associato un rispettivo livello di resistenza. Nella forma di realizzazione di figura 1, inoltre, il selettore 5 comprende un diodo semiconduttore avente l'anodo connesso ad un primo terminale dell'elemento di memorizzazione 3 e il catodo connesso alla rispettiva linea di parola 7. Un secondo terminale dell'elemento di memorizzazione 3 è connesso alla rispettiva linea di bit 8. In una forma di realizzazione, non illustrata, la polarità del diodo può essere invertita.

Come illustrato nelle figure 2a e 3, il dispositivo di memoria a cambiamento di fase 1 è formato in una fetta semiconduttrice SOI che comprende un substrato di tipo P rnonocristallino 10 e uno strato isolante 11. Le linee di parola 7 sono formate da una regione monocristallina di tipo N della fetta SOI e corrono in una prima direzione, parallela alla superficie del substrato 10. Linee di parola 7 adiacenti sono separate da un materiale dielettrico 12, ad esempio ossido di silicio (si veda figura 5 per questo dettaglio). Uno strato strutturale pori 13 di materiale dielettrico, ad esempio ossido di silicio, è disposto sulle linee di parola 7 e pori circolari 14 sono formati in esso, perpendicolarmente alle linee di parola 7 e alla superficie del substrato 10. In altre forme di realizzazione, i pori possono avere forma diversa, come ad esempio ellittica o generalmente quadrata o rettangolare, eventualmente con angoli arrotondati.

Ogni poro 14 contiene un elemento di memorizzazione 3 e un selettore 5,

Il selettore 5 comprende una prima regione di giunzione 5a, di tipo N<+>, e una seconda regione di giunzione 5b, di tipo P<+>, che sono disposte in modo da formare una giunzione PN e definire il catodo e l'anodo del selettore 5, rispettivamente. La prima regione di giunzione 5a è a contatto con la linea di parola 7 sul fondo del poro 14 e la seconda regione di giunzione 5b è impilata sulla prima regione di giunzione 5a. Sia la prima regione di giunzione 5a sia la seconda regione di giunzione 5b si estendono per tutta la sezione trasversale del poro 14 o, in altre parole, sono allineate con esso. Una superficie della seconda regione di giunzione 5b, che è di fronte alla prima regione di giunzione 5a e parallela alla superficie del substrato 10, definisce una interfaccia di accoppiamento 5c del selettore 5, per l'accoppiamento elettrico con l'elemento di memorizzazione 3.

L'elemento di memorizzazione 3 è formato direttamente a contatto con la seconda regione di giunzione 5b, nella forma di realizzazione qui descritta, ed è separato dalla parete del poro 14 da un distanziatore anulare 15. Pertanto, una prima dimensione trasversale (diametro esterno DI, nella forma di realizzazione qui descritta) dell'elemento di memorizzazione 3 è inferiore a una corrispondente seconda dimensione trasversale (diametro di poro D2) del poro 14 (vedere figura 3). La prima e la seconda dimensione trasversale sono qui considerate lungo una direzione che è parallela all'interfaccia di accoppiamento 5c del selettore 5. L'elemento di memorizzazione 3 è nella forma di un corpo a tazza allungato, con una porzione di fondo 3a che aderisce alla seconda regione di giunzione 5b e una porzione tubolare cava 3b che si estende in una seconda direzione, trasversale (perpendicolare nella presente forma di realizzazione) alla prima direzione (cioè alla linea di parola 7) e all'interfaccia di accoppiamento 5c del selettore 5. La porzione tubolare 3b è incorporata all'interno del distanziatore 15 ed ha la stessa forma di una sua superficie interna. In una forma di realizzazione, in particolare, la porzione tubolare 3b dell'elemento di memorizzazione 3 è cilindrica, come illustrato nelle figure 2a e 3, ed è definita da una parte avente uno spessore T tra 5 nm e 20 nm. Tuttavia, in altre forme di realizzazione, si possono prevedere anche forme e dimensioni diverse. Per esempio, la porzione tubolare 3b può avere la forma di tronco di cono (vedere 3' in figura 2b), eventualmente con pareti arrotondate (3" come illustrato nella forma di realizzazione di figura 2c>. In una forma di realizzazione, inoltre, uno strato di barriera 16, ad esempio di TiN, è formato tra il selettore 5 e l'elemento di memorizzazione 3''', come illustrato in figura 2d. L'interno dell'elemento di memorizzazione 3 è riempito da un nucleo dielettrico 17, che è fatto da nitruro di silicio nella forma di realizzazione qui descritta,

Le linee di bit 8 sono alloggiate in uno strato strutturale di linea di bit 18, che è fatto da materiale dielettrico, ad esempio ossido di silicio, ed è formato sullo strato strutturale pori 13. Le linee di bit 8 corrono in una terza direzione o direzione di colonna, che è parallela alla superficie del substrato 10 e perpendicolare alla direzione di riga (cioè la linea di parola 7). Barriere conduttive 20 rivestono le linee di bit 8 e sono direttamente a contatto con le porzioni tubolari 3b degli elementi di memorizzazione 3. Così, le linee di bit 8 sono accoppiate con gli elementi di memorizzazione 3 delle celle PCM 2 disposte su una stessa colonna.

Uno strato protettivo 21, ad esempio di ossido di silicio, copre l'intero dispositivo di memoria a cambiamento di fase 1, Contatti di linea di parola e contatti di linea di bit sono previsti in una maniera nota di per sè e non sono illustrati per semplicità.

La porzione tubolare 3b dell'elemento di memorizzazione 3 ha una resistenza molto elevata, a causa del suo spessore dell'ordine di alcuni nanometri. Così, piccole correnti di programmazione possono produrre un riscaldamento significativo e generare una transizione di fase di almeno una parte della porzione tubolare 3b dell'elemento di memorizzazione 3 anche in assenza di un riscaldatore dedicato. Per esempio, correnti di programmazione di circa 200 μΑ possono essere utilizzate per un elemento di memorizzazione avente uno spessore T di 5 nm e un diametro esterno DI di 30 nm. In particolare, la transizione di fase dapprima ha luogo in una sezione intermedia della porzione tubolare 3b, poiché l'incremento di temperatura è inferiore in corrispondenza delle interfacce con la linea di parola 7 e la linea di bit 8 (o la barriera 20). La linea di parola 7 e la linea di bit 8, infatti, hanno una elevata conduttività termica. Tuttavia, non è richiesta una transizione di fase completa dell'intero elemento di memorizzazione 3, poiché il cambiamento di stato di una piccola sezione da cristallino ad amorfo è sufficiente a produrre un incremento sostanziale della resistenza globale.

Un procedimento per fabbricare la memoria a cambiamento di fase 1 sarà ora descritto con riferimento alle figure da 4 a 10.

Inizialmente, una fetta semiconduttrìce SOI 25, che comprende il substrato di tipo P 10, lo strato isolante 11 ed una regione monocristallina di tipo N su di essi, è definito mediante un attacco mascherato per formare le linee di parola 7 a partire dalla regione monocristallina. Quindi, si deposita il materiale dielettrico 12 e si planarizza la fetta , ottenendo in tal modo la struttura illustrata nelle figure 4 e 5.

Lo strato strutturale pori 13 è depositato sulle lìnee di parola 7 e sul materiale dielettrico 12, come illustrato in figura 6, e sì forma una maschera pori 26, che ha aperture al di sopra di regioni dove dovranno essere realizzati i pori 14. Lo strato strutturale pori 13 è quindi attaccato in modo anisotropo attraverso la maschera pori 26 per aprire pori 14, che nella forma di realizzazione qui descritta sono circolari.

Si esegue quindi una crescita epitassiale in due fasi per formare selettori 5 nei pori 14, come illustrato in figura 7. In una prima fase, vengono fornite sostanze droganti di tipo N per formare la prima regione di giunzione 5a (N<+>), mentre nella seconda fase la seconda regione di giunzione 5b (P<1>) viene realizzata tramite l'aggiunta delle sostanze droganti di tipo P.

Uno strato distanziatore 27 (indicato da una lìnea tratteggiata in figura 8) viene depositato sullo strato strutturale pori 13 e nei pori 14, che sono riempiti solo in parte. Lo strato distanziatore 27 viene quindi riattaccato per formare i distanziatori 15. Più precisamente, lo strato distanziatore 27 viene rimosso completamente dalla parte superiore dello strato strutturale pori 13 e in parte dal fondo dei pori 14. Così, la seconda regione di giunzione 5b dei selettori 5 è esposta al centro, mentre le pareti del poro 14 sono rivestite dai distanziatori 15. La dimensione trasversale (diametro, nella forma di realizzazione qui descritta) dei pori 14 è pertanto ridotta di circa il doppio dello spessore dello strato distanziatore 27.

Come illustrato in figura 9, uno strato a cambiamento di fase 28 viene quindi depositato in modo conforme sulla fetta 25 fino a raggiungere uno spessore controllato (ad esempio da 5 nra a 20 nm). La conformità è ottenuta tramite un processo CVD (Deposizione dì Vapore Chimica), in particolare MOCVD (CVD Organica Metallica) in una forma di realizzazione. Lo spessore dello strato a cambiamento di fase 28 è molto inferiore alla dimensione trasversale dei pori 14, anche dopo la contrazione del diametro a causa della formazione dei distanziatori 15. Così, l'interno dei pori 14 rimane cavo. Quindi, uno strato di riempimento 30 di materiale dielettrico, ad esempio nitruro di silicio, si deposita sulla fetta 25 per riempire i pori 14.

La fetta 25 viene quindi planarìzzata tramite un processo CMP che si arresta sullo strato strutturale pori 13, come illustrato in Figura 10. In questo stadio, lo strato di riempimento 30 e lo strato a cambiamento di fase 28 sono rimossi da sopra lo strato strutturale pori 13. Il materiale a cambiamento di fase è confinato nei pori 14 e forma elementi di memorizzazione 3, Porzioni residue dello strato di riempimento 30 formano nuclei 17 all'interno delle porzioni tubolari 3b degli elementi di memorizzazione 3,

Quindi, lo strato strutturale di linea di bit 18 viene depositato sulla fetta 25, le linee di bit 8 sono formate in esso tramite una tecnica "Cudamascene" e infine si forma lo strato protettivo 21, ottenendo così la struttura di figura 1. In particolare, lo strato strutturale di linea di bit 18 è attaccato selettivamente per definire trincee di linea di bit al di sopra dei pori 14, uno strato di barriera e uno strato conduttivo (ad esempio Cu) sono depositati in sequenza, e la struttura viene planarizzata tramite un secondo processo CMP, in modo tale che le porzioni residue dello strato di barriera e dì uno strato conduttivo formino le barriere 20 e le linee di bit 8 nelle trincee di linea di bit. Una volta che le linee di bit 8 sono terminate, si deposita lo strato protettivo 21 e la fetta 25 viene tagliata in dadi, ottenendo in tal modo il dispositivo di memoria 1 di figura 2.

Secondo un'altra forma di realizzazione, illustrata nelle figure 11 e 12, una memoria a cambiamento di fase 100 comprende una pluralità di celle di memoria a cambiamento di fase o celle PCM 102, disposte in righe e colonne per formare una matrice. Le celle PCM 102 disposte sulla stessa riga sono accoppiate a una rispettiva linea di parola 107 e celle PCM 102 disposte sulla stessa colonna sono accoppiate ad una stessa linea di bit 108.

Ogni cella PCM 102 comprende un elemento di memorizzazione 103, di un materiale a cambiamento dì fase, e un selettore 105, per connettere selettivamente l'elemento di memorizzazione 103 alla rispettiva linea di parola 107. I selettori 105 comprendono transistori bipolari, in particolare transistori PNP nella forma di realizzazione qui descritta.

Come illustrato in figura 12, i pori 114 sono formati in uno strato strutturale pori 113, che è disposto sulle linee di parola 107. Ogni poro 114 contiene un elemento di memorizzazione 103 e in parte un selettore 105.

Ogni selettore 105 comprende un transistore bipolare PNP avente un collettore comune, che include un substrato 110 di tipo P, una base comune, che contiene una rispettiva linea di parola 107 di tipo N e si estende secondo una prima direzione, una regione di base rialzata 105a, anch'essa di tipo N, e un terminale di emettitore 105b, di tipo P, impilato sulla regione di base rialzata 105a. La regione di base rialzata 105a e il terminale di emettitore 105b formano una giunzione PN, sono contenuti all'interno del rispettivo poro 114 e hanno la stessa dimensione trasversale (diametro). Una superficie del terminale di emettitore 105b, che è di fronte alla regione di base rialzata 105a e parallela alla superficie del substrato 110, definisce una interfaccia di accoppiamento 105c del selettore 105, per l'accoppiamento elettrico con l'elemento dì memorizzazione 103.

L'elemento di memorizzazione 103 è identico all'elemento di memorizzazione 3 delle figure 2 e 3 e comprende un corpo a tazza allungato , con una porzione di fondo 103a e una porzione tubolare cava 103b, che si estendono in una seconda direzione, perpendicolare alla prima direzione (ossia alla linea di parola 107) e all'interfaccia di accoppiamento 105c. La porzione tubolare 103b ha una dimensione trasversale inferiore al poro 114 ed è separata dalla parete del poro 114 da distanziatori 115, Più precisamente, la porzione tubolare 103b è incorporata all'interno del distanziatore 115 ed è conforme a una sua superfìcie interna. L'interno dell'elemento di memorizzazione 103 è riempito da un nucleo dielettrico 117.

Linee di bit 108 sono contenute in uno strato strutturale di linea di bit 118, che è costituito da materiale dielettrico, ad esempio ossido di silicio, ed è formato sullo strato strutturale pori 113. Le linee di bit 108 corrono in una terza direzione, che è parallela alla superficie del substrato 110 e perpendicolare alla prima direzione (cioè alle linee di parola 107). Barriere conduttive 120 rivestono le linee di bit 108 e sono direttamente a contatto con le porzioni tubolari 103b degli elementi di memorizzazione 103. Così, le linee di bit 108 sono accoppiate agli elementi di memorizzazione 103 delle celle PCM 102 dispose su una stessa colonna. Il dispositivo dì memoria 100 è coperto da uno strato protettivo 121.

Il dispositivo di memoria 100 può essere realizzato sostanzialmente come descritto con riferimento alle figure 4-10, tranne per il fatto che la formazione delle linee di parola 107 comprende crescere uno strato epitassiale dal substrato 110 e definire lo strato epitassiale tramite un attacco mascherato che viene terminato al raggiungimento del substrato 110 {invece di cominciare da una fetta SOI che è attaccata su un lato).

Secondo un'altra forma di realizzazione, il dispositivo di memoria 100 può essere realizzato come di seguito descritto, con riferimento alle figure 13-17.

Nel substrato 110 dì una fetta semiconduttrice 125, di tipo P, vengono inizialmente eseguiti un primo e un secondo impianto di ioni per formare uno primo strato di conduzione 109a e un secondo strato dì conduzione 109b, aventi conduttività opposte. In particolare, il primo strato di conduzione 109a è di tipo N e il secondo strato di conduzione 109b è di tipo P, Uno strato dielettrico 130, ad esempio di nitruro di silicio, è formato sul secondo strato di conduzione 109b.

Lo strato dielettrico 130, il primo strato di conduzione 109a e il secondo strato di conduzione 109b sono definiti in sequenza dapprima tramite un attacco auto-allineato attraverso una maschera di linea di parola 131, per formare linee di parola 107, come illustrato in figura 14. L'attacco si arresta poco dopo aver raggiunto il substrato 110, in modo da causare un certo sovra-attacco.

Si esegue quindi un secondo attacco autoallineato attraverso una maschera selettori 132 (figura 15), per definire lo strato dielettrico 130 e formare la regione di base rialzata 105a e il terminale di emettitore 105b rispettivamente dal secondo strato di conduzione 109b e dal primo strato di conduzione 109a. Durante il secondo attacco autoallineato, che è controllato a tempo, le linee di parola 107 si assottigliano e si riducono al loro spessore finale.

Dopo aver rimosso la maschera selettori 132, viene depositato lo strato strutturale pori 113 e la fetta viene planarizzata 125 tramite CMP fino a quando le porzioni rimanenti dello strato dielettrico 130 sono esposte, ottenendo in questo modo la struttura illustrata in figura 16. In particolare, a seguito della deposizione e della planarìzzazione, i pori 114 risultano formati e contengono regioni dì base rialzate 105a e terminali di emettitore 105b dei rispettivi selettori 105, oltre a una porzione del materiale dielettrico dallo strato dielettrico 130.

Quindi, la restante parte dello strato dielettrico 130 viene sottoposta a "etch-back" e rimossa dall'interno dei pori 114 (figura 17). Come già descritto con riferimento alle figure 8-10, i distanziatori 115 e gli elementi di memorizzazione 103 vengono formati nei pori 114 (deposizione e riattacco di uno strato distanziatore, deposizione con forma identica di materiale calcogenico, deposizione dì uno strato riempitivo e ulteriore planarìzzazione CMP).

Infine, vengono formati lo strato strutturale di linea di bit 118, le linee di bit 108 e lo strato protettivo 121 e la fetta 125 è divìsa in dadi, arrivando così al dispositivo di memoria 100 illustrato in figura 11.

Un'altra forma di realizzazione dell'invenzione è illustrata nelle figure 18 e 19. Una memoria a cambiamento di fase 200 comprende una pluralità di celle di memoria a cambiamento di fase o celle PCM 202, disposte in righe e colonne per formare una matrice. Le celle PCM 202 disposte sulla stessa riga sono accoppiate a una rispettiva linea di parola 207 e le celle PCM 202 disposte sulla stessa colonna sono accoppiate a una stessa linea di bit 208.

Ogni cella PCM 202 comprende un elemento di memorizzazione 203, di un materiale a cambiamento di fase, e un selettore 205, per connettere selettivamente l'elemento di memorizzazione 203 con la rispettiva linea di parola 207. I selettori 205 comprendono transistori NMOS nella forma di realizzazione qui descritta.

Come illustrato in figura 19, il dispositivo di memoria a cambiamento di fase 200 è formato in una fetta semiconduttrice SOI che comprende un substrato di tipo P monocristallino 210 ed uno strato isolante 211. Una regione di sorgente comune 205a continua dei selettori 205 è realizzata da una regione monocristallina di tipo N della fetta SOI ed è disposta sullo strato isolante 211. Uno strato strutturale pori 213, in cui sono formati i pori 214, copre lo strato isolante 211. Lo strato strutturale pori 213 contiene inoltre linee di parola 207 in polisilicio, che si estendono a distanza dalla regione dì sorgente comune 205a e secondo una prima direzione, che è parallela alla superficie del substrato 210. Le linee di parola 207 connettono i pori 214, che sono allineati secondo la prima direzione. I pori 214 si estendono lungo una seconda direzione, perpendicolare alla prima direzione e alla superficie del substrato 210, e sono circondati dalle rispettive linee di parola 207. Inoltre, ogni poro 214 è rivestito internamente dalle regioni di ossido di porta 205d e comprende un elemento di memorizzazione 203 e parte dì un rispettivo selettore 205, cioè una regione di canale 205b e una regione terminale di pozzo 205c.

Il terminale di pozzo 205c, di tipo N, è impilato sulla regione di canale 205b, di tipo P, ed entrambi hanno la stessa dimensione trasversale del poro 214, Una superfìcie del terminale di pozzo 205c, che è di fronte alla regione dì canale 205b e parallela alla superficie del substrato 210, definisce una interfaccia ad accoppiamento 205e del selettore 205, per l'accoppiamento elettrico con l'elemento di memorizzazione 203.

L'elemento di memorizzazione 203 è identico all'elemento di memorizzazione 3 delle figure 2 e 3 e comprende un corpo a tazza allungato, con una porzione di fondo 203a e una porzione tubolare cava 203b, che si estendono lungo la seconda direzione (cioè perpendicolari alla linea di parola 207 e alla superficie del substrato 210). La porzione tubolare 203b ha una dimensione trasversale inferiore al poro 214 ed è separata dalla parete del poro 214 da un distanziatore 215. Più precisamente, la porzione tubolare 203b è incorporata all'interno del distanziatore 215 ed è conforme a una sua superficie interna. L'interno dell'elemento di memorizzazione 203 è riempito da un nucleo dielettrico 217.

Le linee di bit 208 sono contenute in un strato strutturale di linea di bit 218, che è in un materiale dielettrico, ad esempio ossido di silicio, ed è formato sullo strato strutturale pori 213. Le linee di bit 208 corrono in una terza direzione, che è parallela alla superficie del substrato 210 e perpendicolare alla prima direzione (cioè alle linee di parola 207). Barriere conduttive 220 rivestono le linee di bit 208 e sono direttamente a contatto con le porzioni tubolari 203b degli elementi di memorizzazione 203. Così, le linee di bit 208 sono accoppiate agli elementi di memorizzazione 203 delle celle PCM 202 disposte su una stessa colonna.

La fabbricazione di un dispositivo di memoria 200 sarà ora descritta con riferimento alle figure 20-23.

In una fetta semiconduttrice SOI 225, avente un substrato di tipo P 210, uno strato isolante 211 e una regione monocristallina di tipo N di regione, la regione monocristallina di tipo N definisce la regione di sorgente comune 205a dì tipo N per ì selettori 205 che saranno realizzati. La regione di sorgente comune 205a di tipo N è coperta da un primo strato strutturale 213a di materiale dielettrico. Uno strato di polisilicio viene depositato sul primo strato strutturale 213a ed è definito da linee dì parola 207. Un secondo strato strutturale 213b, dello stesso materiale dielettrico del primo strato strutturale 213a, viene quindi depositato e si unisce al primo strato strutturale 213a, formando in tal modo lo strato strutturale pori 213 in cui sono incorporate le linee di parola 207. Sì ottiene quindi la struttura di figura 20.

Come illustrato in figura 21, vengono aperti pori 214 nello strato strutturale pori 213 attraverso le linee di parola 207, fino a quando la regione di sorgente comune 205a è esposta. Quindi, le pareti dei pori 214 sono rivestite da ossido di silicio per formare le regioni di ossido di porta 205b e i pori 214 sono riempiti con silicio di tipo P (indicato da 230 in figura 21). Quindi, la fetta viene planarizza 225.

Il silicio di tipo P 230 viene quindi attaccato fino a quando il suo spessore si avvicina al livello della superficie superiore delle linee di parola 207, come illustrato in figura 22. Viene eseguito un impianto di ioni di tipo N per formare i terminali dì pozzo 205c nella porzione del silicio di tipo P che eccede le linee di parola 207. La restante porzione del silicio di tipo P definisce la regione di canale 205b.

Quindi, vengono formati ì distanziatori 215 e gli elementi di memorizzazione 203 in porzioni libere dei pori 214, come già descritto con riferimento alle figure 8-10.

Il processo di fabbricazione termina formando lo strato strutturale di linea di bit 218, le linee di bit 208 e lo strato protettivo 221, e dividendo la fetta 225 in dadi, per ottenere la memoria a cambiamento di fase dì figura 19.

In figura 24, è illustrata una porzione di un sistema 300 secondo una forma di realizzazione della presente Invenzione. Il sistema 300 può essere utilizzato in dispositivi quali, ad esempio, un "Personal Digital Assistent" (PDA), un computer da tavolo o portatile, eventualmente con capacità "wireless", un telefono cellulare, un dispositivo dì messaggistica, un lettore di musica digitale, una telecamera digitale, o altri dispositivi che possono essere atti ad elaborare, memorizzare, trasmettere o ricevere informazioni e richiedono capacità di memorizzazione permanente.

Il sistema 300 può comprendere un controllore 310, un dispositivo di ingresso/uscita (I/O) 320 (ad esempio una tastiera, un visualizzatore), la memoria a cambiamento di fase 1, una interfaccia "wireless" 340, e una memoria RAM 360, accoppiati uno all'altro attraverso un bus 350. Può essere utilizzata una batteria 380 per fornire potenza al sistema 300 in una forma di realizzazione. Occorre notare che l'ambito protettivo della presente invenzione non è limitato a forme di realizzazione aventi necessariamente uno qualsiasi o tutti i componenti sopra elencati.

Il controllore 310 può comprendere, per esempio, uno o più microprocessori, processori di segnali digitali, microcontrollori o simili.

Il dispositivo di I/O 320 può essere utilizzato per generare un messaggio. Il sistema 300 può utilizzare l'interfaccia senza fili 340 per trasmettere e ricevere messaggi a e da una rete di comunicazione senza fili con un segnale in radio frequenza (RF>. Esempi di una interfaccia senza fili 340 possono comprendere una antenna, o un rìcetrasmettitore senza fili, come ad esempio una antenna a dipolo, anche se il campo di protezione della presente invenzione non è limitato a questo proposito. Inoltre, il dispositivo di I/O 320 può fornire una tensione che riflette quello che è memorizzato come uscita digitale (se sono state memorizzate informazioni digitali), o come informazioni analogiche (se sono state memorizzate informazioni analogiche).

Infine, è chiaro che si possono effettuare numerose modifiche e varianti al dispositivo e al metodo descritti e illustrati in questo contesto, tutte che ricadono nell'ambito del campo di protezione dell'invenzione, come definito nelle rivendicazioni allegate.

Claims

RIVENDICAZIONI 1. - Cella di memoria resistiva comprendente: uno strato strutturale (13; 113; 213); un poro (14; 114; 214) nello strato strutturale (13; 113; 213); un selettore (5; 105; 205), avente un terminale di accoppiamento (5b; 105b; 205c) contenuto nel poro (14; 114; 214); un elemento di memorizzazione (3; 103; 203) di un materiale di memoria resistiva, disposto nel poro (14; 114; 214) e accoppiato elettricamente al terminale di accoppiamento (5b; 105b; 205c) del selettore (5; 105; 205); caratterizzata dal fatto che l'elemento di memorizzazione ha una porzione tubolare (3b; 103b; 203b) estendentesi trasversalmente a una interfaccia di accoppiamento elettrico (5c; 105c; 205e) del terminale dì accoppiamento (5b; 105b; 205c). 2. - Cella di memoria resistiva secondo la rivendicazione 1, in cui la porzione tubolare (3b; 103B, 203b) ha una prima dimensione trasversale (DI) in una direzione parallela all'interfaccia di accoppiamento elettrico (5c; 105c; 205e) che è inferiore a una seconda dimensione trasversale (D2) dei poro (14; 114; 214), in detta direzione. 3. - Cella di memoria resistiva secondo la rivendicazione 1 o 2, comprendente un distanziatore anulare (15; 115; 215) disposto nel poro (14; 114; 214) e in cui l'elemento di memorizzazione (3; 103; 203) è formato nel distanziatore (15; 115; 215). 4. - Cella di memoria resistiva secondo una qualsiasi delle rivendicazioni precedenti, in cui il selettore (5) comprende un diodo disposto nel poro (14; 114; 214). 5. - Cella di memoria resistiva secondo una qualsiasi delle rivendicazioni 1-3, in cui il selettore (105; 205) comprende un transistore (105; 205) e il terminale di accoppiamento (105b; 205c) è un terminale di conduzione del transistore (105; 205). 5. - Cella di memoria resistiva secondo la rivendicazione 5, in cui il selettore (105) comprende un transistore bipolare e il terminale di accoppiamento (105b) contiene un terminale di emettitore del transistore. 7. - Cella dì memoria resistiva secondo la rivendicazione 6, in cui il selettore (105) comprende una regione dì base (105a), anch'essa alloggiata nel poro (114). 8. - Cella di memoria resistiva secondo la rivendicazione 5, in cui il selettore (205) comprende un transistore MOS (205) e il terminale di accoppiamento (205c) comprende un terminale di pozzo del transistore. 9. - Cella di memoria resistiva secondo la rivendicazione 6, in cui il selettore (205) comprende una regione di canale (205b), anch'essa alloggiata nel poro (114). 10. - Cella di memoria resistiva secondo una qualsiasi delle rivendicazioni precedenti, in cui l'elemento di memorizzazione (3; 103; 203) è direttamente a contatto con 1'interfaccia di accoppiamento elettrico (5c; 105c; 205e) del terminale di accoppiamento (5b; 105b; 205c). 11. - Cella di memoria resistiva secondo una qualsiasi delle rivendicazioni precedenti, in cui la porzione tubolare (3b; 103b; 203b) ha uno spessore nel campo da 5 nm a 20 nm. 12. - Cella di memoria resistiva secondo una qualsiasi delle rivendicazioni precedenti, in cui il materiale di memoria resistiva è un materiale a cambiamento di fase. 13. - Dispositivo comprendente una pluralità di celle di memoria resistive (2; 102; 202) secondo una qualsiasi delle rivendicazioni precedenti, disposte in modo da formare una memoria resistiva (1; 100; 200). 14. - Dispositivo secondo la rivendicazione 13, comprendente una unità di controllo (310) accoppiata alla memoria resistiva (1; 100; 200). 15. - Dispositivo secondo la rivendicazione 13 o 14, comprendente un'interfaccia di comunicazione (340) accoppiata alla memoria resistiva (1; 100; 200). 16. - Processo per fabbricare una cella di memoria resistiva, comprendente le fasi di: formare uno strato strutturale (13; 113; 213) su una fetta semiconduttrice (25; 125; 225); formare un poro (14; 114; 214) nello strato strutturale (13; 113; 213); formare un selettore (5; 105; 205), avente un terminale di accoppiamento (5b; 105b; 205c) contenuto nel poro (14; 114; 214); formare un elemento di memorizzazione (3; 103; 203) di un materiale di memoria resistiva nel poro (14; 114; 214), in modo tale che l'elemento di memorizzazione (3; 103; 203) sia accoppiato elettricamente al primo terminale accoppiato al terminale di accoppiamento (5b; 105b; 205c) del selettore (5; 105; 205); caratterizzato dal fatto che la formazione dell'elemento di memorizzazione (3; 103; 203) comprende la formazione di una porzione tubolare (3b; 103b; 203b) dell'elemento di memorizzazione (3; 103; 203), che si estende trasversalmente ad una interfaccia di accoppiamento elettrico (5c; 105c; 205e) del terminale di accoppiamento (5b; 105b; 205c) . 17. - Processo secondo la rivendicazione 16, in cui formare l'elemento di memorizzazione (3; 103; 203) comprende depositare in modo conforme un materiale di memoria resistiva nel poro (14; 114; 214) . 18. - Processo secondo la rivendicazione 17, in cui depositare il materiale di memoria resistiva comprende eseguire una deposizione chimica a vapore. 19. - Processo secondo la rivendicazione 18, in cui la deposizione chimica a vapore comprende MOCVD. 20. - Processo secondo una qualsiasi delle rivendicazioni da 17 a 19, comprendente ridurre la dimensione trasversale (D2) del poro (14; 114; 214) prima di formare l'elemento di memorizzazione (3; 103; 203) . 21. - Processo secondo la rivendicazione 20, in cui ridurre la dimensione trasversale (D2) del poro (14; 114; 214) comprende formare un distanziatore anulare (15; 115; 215) nel poro (14; 114; 214) . 22. - Processo secondo una qualsiasi delle rivendicazioni da 16 a 21, in cui formare il selettore (5; 105; 205) comprende crescere epitassialmente il terminale di accoppiamento (5b; 105b; 205c) selettivamente all'interno del poro (14; 114; 214). 23. - Processo secondo una qualsiasi delle rivendicazioni da 16 a 21, in cui formare il selettore (105) comprende, prima di formare il poro (14), impiantarei ioni in un substrato della fetta (125) per formare almeno una regione conduttiva (109b) e attaccare selettivamente la regione conduttiva (109b) per definire il terminale di accoppiamento (105b). 24. - Processo secondo la rivendicazione 23, in cui formare il poro (114) comprende formare lo strato strutturale (113) intorno al terminale di accoppiamento (105b). 25. - Processo secondo una qualsiasi delle rivendicazioni da 16 a 24, in cui il materiale di memoria resistiva è un materiale a cambiamento di fase. RIVENDICAZIONI 1. A resistive memory cell comprising: a structural layer (13; 113; 213); a pore (14; 114; 214) in the structural layer (13; 113; 213); a selector (5; 105; 205), having a coupling terminal (5b; 105b; 205c) accommodated in the pore (14; 114; 214); a storage element (3; 103; 203) of a resistive memory material, arranged in the pore (14; 114; 214) and electrically coupled to the coupling terminal (5b; 105b; 205c) of the selector (5; 105; 205); characterized in that the storage element has a tubular portion (3b; 103b; 203b) extending transversely to an electrical coupling interface (5c; 105c; 205e) of the coupling terminal (5b; 105b; 205c).
2. A resistive memory cell according to claim 1, wherein the tubular portion (3b; 103b; 203b) has a first cross dimension (Dl) in a direction parallel to the electrical coupling interface (5c; 105c; 205e) that is smaller than a second cross dimension (D2) of the pore (14; 114; 214), in said direction.
3. A resistive memory cell according to claim 1 or 2, comprising an annular spacer (15; 115; 215) arranged in the pore (14; 114; 214) and wherein the storage element (3; 103; 203) is formed in the spacer (15; 115; 215).
4. A resistive memory cell according to any one of the foregoing claims, wherein the selector (5) comprises a diode arranged in the pore (14; 114; 214).
5. A resistive memory cell according to any one of claims 1-3, wherein the selector (105; 205) comprises a transistor (105; 205) and the coupling terminal (105b; 205c) is a conduction terminal of the transistor (105; 205) .
6. A resistive memory cell according to claim 5, wherein the selector (105) comprises a bipolar transistor and the coupling terminal (105b) includes an emitter terminal of the transistor.
7. A resistive memory cell according to claim 6, wherein the selector (105) comprises a base region (105a), also accommodated in the pore (114).
8. A resistive memory cell according to claim 5, wherein the selector (205) comprises a MOS transistor (205) and the coupling terminal (205c) includes a drain terminal of the transistor.
9. A resistive memory cell according to claim 6, wherein the selector (205) comprises a channel region (205b), also accommodated in the pore (114).
10. A resistive memory cell according to any one of the foregoing claims, wherein the storage element (3; 103; 203) is directly in contact with the electrical coupling interface (5c; 105c; 205e) of the coupling terminal (5b; 105b; 205c)
11. A resistive memory cell according to any one of the foregoing claims, wherein the tubular potion (3b; 103b; 203b) has a thickness in the range of 5 nm to 20 nm.
12. A resistive memory cell according to any one of the foregoing claims, wherein the resistive memory material is a phase-change material.
13. A device comprising a plurality of resistive memory cells (2; 102; 202) according to any one of the foregoing claims, arranged to form a resistive memory (1; 100; 200).
14. A device according to claim 13, comprising a control unit (310) coupled to the resistive memory (1; 100; 200) .
15. A device according to claim 13 or 14, comprising a communication interface (340) coupled to the resistive memory (1; 100; 200).
16. A process for manufacturing a resistive memory cell, comprising: forming a structural layer (13; 113; 213) on a semiconductor wafer (25; 125; 225); forming a pore (14; 114; 214) in the structural layer (13; 113; 213); forming a selector (5; 105; 205), having a coupling terminal (5b; 105b; 205c) accommodated in the pore (14; 114; 214); forming a storage element (3; 103; 203) of a resistive memory material in the pore (14; 114; 214), such that the storage element (3; 103; 203) is electrically coupled to the first terminal coupled to the coupling terminal (5b; 105b; 205c) of the selector (5; 105; 205); characterized in that forming the storage element (3; 103; 203) comprises forming a tubular portion (3b; 103b; 203b) of the storage element (3; 103; 203), that extends transversely to an electrical coupling interface (5c; 105c; 205e) of the coupling terminal (5b; 105b; 205c).
17. A process according to claim 16, wherein forming the storage element (3; 103; 203) comprises conformally depositing a resistive memory material in the pore (14; 114; 214).
18. A process according to claim 17, wherein depositing the resistive memory material comprises performing a Chemical Vapor Deposition.
19. A process according to claim 18, wherein Chemical Vapor Deposition includes MOCVD.
20. A process according to any one of claims 17 to 19, comprising reducing a cross dimension (D2) of the pore (14; 114; 214) before forming the storage element (3; 103; 203).
21. A process according to claim 20, wherein reducing the cross dimension (D2) of the pore (14; 114; 214) comprises forming an annular spacer (15; 115; 215) in the pore (14; 114; 214).
22. A process according to any one of claims 16 to 21, wherein forming the selector (5; 105; 205) comprises epitaxially growing the coupling terminal (5b; 105b; 205c) selectively within the pore (14; 114; 214).
23. A process according to any one of claims 16 to 21, wherein forming the selector (105) comprises, before forming the pore (14), implanting ions in a substrate of the wafer (125) to form at least a conductive region (109b) and selectively etching the conductive region (109b) to define the coupling terminal (105b).
24. A process according to claim 23, wherein forming the pore (114) comprises forming the structural layer (113) around the coupling terminal (105b).
25. A process according to any one of claims 16 to 24, wherein the resistive memory material is a phase-change material.