ITMI992650A1 - Dispositivo di memoria non volatile e relativo processo di fabbricazione - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims 2
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
- Stored Programmes (AREA)
- Glass Compositions (AREA)
- Document Processing Apparatus (AREA)
Description
DESCRIZIONE
dell’invenzione industriale dal titolo:
“Dispositivo di memoria non volatile e relativo processo di fabbricazione.”
La presente invenzione si riferisce ad un dispositivo di memoria non volatile, nonché ad un processo per la produzione di detto dispositivo.
Sono generalmente noti dispositivi a semiconduttore in cui sono presenti strati di materiali isolante fra le regioni attive e il primo strato di metallo, utilizzati per isolare le regioni attive del dispositivo le une dalle altre in modo da poter aprire delle finestre di contatto che verranno in seguito riempite dal metallo. Tali strati di materiale isolante nel caso di dispositivi di memoria non volatile consentono anche di ottenere altri scopi tra i quali principalmente quello di contribuire alla ritenzione della carica immagazzinata nelle celle di memoria del dispositivo stesso. Infatti a causa di eventuali percorsi resistivi per la corrente fra Io strato di metallo e le regioni attive delle celle di memoria in cui la carica è immagazzinata, la carica stessa potrebbe disperdersi e quindi dar vita ad un fallimentare dispositivo di memoria non volatile.
Tali strati di materiale isolante sono generalmente formati da uno strato di ossido di silicio di piccolo spessore e da uno strato di borofosfosilicato (BPSG) di spessore maggiore dello strato di ossido.
In vista dello stato della tecnica descritto, scopo principale della presente invenzione è quello di realizzare un dispositivo di memoria non volatile che sia innovativo rispetto ai dispositivi di memoria non volatile noti e consenta elevate prestazioni.
Un altro scopo della presente invenzione è quello di realizzare un processo per la fabbricazione del suddetto dispositivo.
In accordo con la presente invenzione, tale scopo viene raggiunto mediante un dispositivo di memoria non volatile comprendente celle di memoria formate ciascuna come transistor MOS con regioni di source e di drain e strutture di gate, caratterizzato dal fatto che dette regioni di source e di drain e dette strutture di gate sono coperte da uno strato di strato di nitruro di silicio ottenuto in una camera PECVD standard ad una temperatura inferiore a 480 °C e con un flusso di gas appropriato e sopra detto strato di nitruro di silicio è presente uno strato di isolante.
Grazie alla presente invenzione è possibile realizzare un dispositivo di memoria non volatile che grazie ad uno strato isolante premetal comprendente uno strato di nitruro di silicio consenta di migliorare le prestazioni del dispositivo stesso e soprattutto consenta di aumentare la capacità di mantenere la carica immagazzinata in esso.
In accordo con l'invenzione tale dispositivo è ottenibile con un processo di produzione come definito nella rivendicazione 9.
Le caratteristiche ed i vantaggi della presente invenzione risulteranno evidenti dalla seguente descrizione dettagliata di una sua forma di realizzazione pratica, illustrata a titolo di esempio non limitativo negli uniti disegni, nei quali:
la figura 1 è una sezione schematica di una cella di un dispositivo di memoria non volatile secondo la presente invenzione;
la figura 2 è una vista schematica di una camera PECVD standard.
Con riferimento alla figura 1 è mostrata una sezione di una cella 1 di un dispositivo di memoria non volatile secondo l'invenzione.
La cella di memoria 1 è formata, in modo in sé noto, da regioni di source 2 e di drain 3 di tipo NT1’ su un substrato 10 di tipo P, da una struttura di gate 4 ' e da spacer di dielettrico 70. Quest’ultima è formata da strati di polisilicio 5 e 6 interposti a strati di ossido di silicio 7 e 8.
Sulle regioni attive della cella di memoria è presente, in accordo con l'invenzione, uno strato di nitruro di silicio 11 sottostante ad uno strato 12 di borofosfosilicato (BPSG). Lo strato di nitruro di silicio 11 ha uno spessore variabile tra i 50 e i 1000 angstrom. Più precisamente lo spessore dello strato di nitruro di silicio 11 può variare tra i 50 e i 400 angstrom se non è richiesto un processo borderless contact (cioè un processo per la realizzazione di finestre di contatto per contattare regioni attive in completa assenza di regioni di bordo), mentre se viene realizzato tale processo borderless contact Io spessore dello strato di nitruro 11 può variare in un range da 200 a 1000 angstrom. Lo strato di nitruro di silicio 11 viene deposto mediante PECVD (deposizione di vapore chimico con arricchimento di plasma) o HDPCVD (deposizione di vapore chimico con plasma ad alta densità) ad una temperatura minore di 480 °C, preferibilmente compresa tra 360 °C e 380 °C, con una concentrazione di idrogeno minore del 18% ed un tasso di deposizione di 150 nm/min.
In una camera PECVD standard 100, cioè senza modifiche hardware, del tipo mostrata in figura 2, la fetta di semiconduttore 30 dove verranno prodotte celle di memoria 1 è disposta su un primo elettrodo 31 collegato a massa mentre un secondo elettrodo 35 collegato ad una sorgente di radiofrequenza RF si affaccia sulla superficie superiore della fetta 30. Detto secondo elettrodo 35 è provvisto sulla sua superficie inferiore di fori 40 per l'iniezione di appropriati gas verso la fetta 30 nella camera 1. La formazione dello strato di nitruro di silicio avviene con un flusso di gas appropriato cioè SiH4 tra 20 e lOOsccm e azoto tra 1500 e 3000 sccm, una potenza di plasma tra 300 e 800 W ed una spaziatura fra gli elettrodi in un range di 200 - 500 mils. E' possibile anche utilizzare He come gas di diluizione per meglio uniformare il plasma. La fuoriuscita dei gas esausti avviene mediante il condotto 200.
Lo strato 12 di borofosfosilicato può essere formato da vari strati di BPSG con diverse concentrazioni di fosforo e boro.
Sullo strato 12 di BPSG sono disposti in modo noto strati di isolante 21 e 22 ,per esempio ossido di silicio, e strati di metallo 20 e 24 che riempiono le finestre di contatto per contattare le regioni di source 2, di drain 3 e la gate 6, ed uno strato di passivante 23.
Come variante della presente invenzione può essere utilizzato al posto dello strato 12 di borofosfosilicato uno strato 12 di ossido di silicio non drogato.
Lo strato di nitruro 11 e lo strato 12 di borofosfosilicato o di ossido di silicio non drogato consentono migliori prestazioni per le celle di memoria non volatile e principalmente una migliore ritenzione di carica.
Il dispositivo di memoria sopra descritto è prodotto mediante un processo che presenta fasi diverse rispetto ai processi noti.
Dopo le fasi note di formazione delle regioni attive delle celle di memoria, cioè le regioni di source 2, di drain 3, la struttura di gate 4 e gli spacer di dielettrico 70, si ha una fase per la formazione di uno strato premetal in accordo con l'invenzione. Tale fase prevede una prima sottofase in cui si ha la deposizione di uno strato di nitruro di silicio 11 con un determinato spessore. Tale deposizione avviene in una camera PECVD standard 100, del tipo di figura 2 e come precedentemente descritto, o HDPCVD standard ad una temperatura minore di 480 °C, preferibilmente compresa tra 360 °C e 380 °C, ed un tasso di deposizione minore di 150 nm/min. Nella camera PECVD 100 la deposizione dello strato di nitruro di silicio 11 avviene con un flusso di gas appropriato cioè SiH4 tra 20 e lOOsccm e azoto tra 1500 e 3000 sccm, una potenza di plasma tra 300 e 800 W ed una spaziatura fra gli elettrodi in un range di 200 - 500 mils. E' possibile anche utilizzare He come gas di diluizione per meglio uniformare il plasma.
La fase per la formazione di uno strato premetal prevede una seconda sottofase per la formazione di uno strato 12 di BPSG o di vari strati di BPSG con concentrazioni diverse di fosforo e boro.
Dopo la fase di formazione dello strato premetal si hanno le fasi note per la formazione degli strati di isolante 21 e 22 (per esempio ossido di silicio), per la formazioni di finestre di contatto riempite con strati 20 e 24 di metallo, metallo ed uno strato di passivante 23.
Come variante della presente invenzione può essere utilizzato al posto dello strato 12 di borofosfosilicato uno strato 12 di ossido di silicio non drogato.
Uno strato costituito dagli strati di nitruro di silicio 11 e borosfofosilicato 12 come sopra descritto, può essere anche utilizzato per la formazione di uno strato premetal in un processo borderless contact in un qualsiasi dispositivo a semiconduttore.
Claims (14)
- RIVENDICAZIONI 1. Dispositivo di memoria non volatile comprendente celle di memoria (1) formate ciascuna come transistor MOS con regioni di source (2) e di drain (3) e strutture di gate (4), caratterizzato dal fatto che dette regioni di source (2) e di drain (3) e dette strutture di gate (4) sono coperte da uno strato di strato di nitruro di silicio (11) ottenuto in una camera PECVD standard (100) ad una temperatura inferiore a 480 °C e con un flusso di gas appropriato e sopra detto strato di nitruro di silicio (11) è presente uno strato di isolante (12).
- 2. Dispositivo di memoria secondo la rivendicazione 1, caratterizzato dal fatto che detto strato di isolante (12) è uno strato di borofosfosilicato.
- 3. Dispositivo di memoria secondo la rivendicazione 1, caratterizzato dal fatto che detto strato di isolante (12) è uno strato di ossido di silicio non drogato.
- 4. Dispositivo di memoria secondo la rivendicazione 1, caratterizzato dal fatto che detto strato di nitruro di silicio (11) ha uno spessore compreso fra 50 angstrom e 1000 angstrom.
- 5. Dispositivo di memoria secondo la rivendicazione 1, caratterizzato dal fatto che detto strato di nitruro di silicio (11) è ottenuto con un tasso di deposizione minore di 150 nm/min e con una potenza di plasma tra 300 W e 800 W.
- 6. Dispositivo di memoria secondo la rivendicazione 1, caratterizzato dal fatto che detto flusso di gas appropriato comprende un flusso di SiH4 tra 20 sccm e 100 sccm ed un flusso di azoto tra 1500 sccm e 3000 sccm.
- 7. Dispositivo di memoria secondo la rivendicazione 1, caratterizzato dal fatto che detto strato di nitruro di silicio (11) ha una concentrazione di idrogeno inferiore al 18 %.
- 8. Processo per la produzione di un dispositivo di memoria non volatile comprendente celle di memoria (1) formate ognuna come transistor MOS, detto processo comprendendo una prima fase per la formazione, su un substrato (10) di un primo tipo di conduttività, di regioni di source (2) e di drain (3) di dette celle di memoria (1) di un secondo tipo di conduttività, una seconda fase per la formazione di strutture di gate (4) di dette celle di memoria (I), una terza fase per la formazione di strati di metallo (20, 24) e di isolante (21, 22) e un'ulteriore fase di deposizione di un passivante (23), caratterizzato dal fatto di comprendere, fra detta seconda fase e detta terza fase, una fase per la deposizione di uno strato di nitruro di silicio (11) sopra dette regioni di source (2) e di drain (3) e dette strutture di gate (4) in una camera PECVD standard (100) ad una temperatura inferiore a 480 °C e con un flusso di gas appropriato, ed una fase successiva per la formazione di uno strato di. isolante (12).
- 9. Processo secondo la rivendicazione 8, caratterizzato dal fatto che detto strato di isolante (12) è uno strato di borofosfosilicato.
- 10. Processo secondo la rivendicazione 8, caratterizzato dal fatto che detto strato di isolante (12) è uno strato di ossido di silicio non drogato.
- 11. Processo secondo la rivendicazione 8, caratterizzato dal fatto che detto strato di nitruro di silicio (11) ha uno spessore compreso fra 50 angstrom e 1000 angstrom.
- 12. Processo secondo la rivendicazione 8, caratterizzato dal fatto che detto strato di nitruro di silicio (11) è ottenuto con un tasso di deposizione minore di 150 nm/min e con una potenza di plasma tra 300 W e 800 W.
- 13. Processo secondo la rivendicazione 8, caratterizzato dal fatto che detto flusso di gas appropriato comprende un flusso di SiH4 tra 20 sccm e 100 sccm ed un flusso di azoto tra 1500 sccm e 3000 sccm.
- 14. Processo secondo la rivendicazione 8, caratterizzato dal fatto che detto strato di nitruro di silicio (11) ha una concentrazione di idrogeno inferiore al 18 %.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT1999MI002650A IT1314142B1 (it) | 1999-12-20 | 1999-12-20 | Dispositivo di memoria non volatile e relativo processo difabbricazione |
US09/731,065 US20010004119A1 (en) | 1999-12-20 | 2000-12-06 | Non-volatile memory device and manufacturing process thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT1999MI002650A IT1314142B1 (it) | 1999-12-20 | 1999-12-20 | Dispositivo di memoria non volatile e relativo processo difabbricazione |
Publications (3)
Publication Number | Publication Date |
---|---|
ITMI992650A0 ITMI992650A0 (it) | 1999-12-20 |
ITMI992650A1 true ITMI992650A1 (it) | 2001-06-20 |
IT1314142B1 IT1314142B1 (it) | 2002-12-04 |
Family
ID=11384150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
IT1999MI002650A IT1314142B1 (it) | 1999-12-20 | 1999-12-20 | Dispositivo di memoria non volatile e relativo processo difabbricazione |
Country Status (2)
Country | Link |
---|---|
US (1) | US20010004119A1 (it) |
IT (1) | IT1314142B1 (it) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006173479A (ja) * | 2004-12-17 | 2006-06-29 | Sharp Corp | 半導体装置の製造方法 |
US10777561B2 (en) * | 2019-01-28 | 2020-09-15 | Micron Technology, Inc. | Semiconductor structure formation |
-
1999
- 1999-12-20 IT IT1999MI002650A patent/IT1314142B1/it active
-
2000
- 2000-12-06 US US09/731,065 patent/US20010004119A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20010004119A1 (en) | 2001-06-21 |
ITMI992650A0 (it) | 1999-12-20 |
IT1314142B1 (it) | 2002-12-04 |
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