ITMI992465A1 - Decodificatore per memorie avente configurazione ottimizzata - Google Patents

Description

DESCRIZIONE

Il presente trovato riguarda un decodificatore per memorie avente configurazione ottimizzata. Più particolarmente, il trovato riguarda un decodificatore, particolarmente per decodifiche di colonna in memorie; che non abbia alcun limite di funzionalità in tensione e che consenta di essere realizzato con minima occupazione di area e quindi adatto all 'inserimento in spazi ristretti.

Come è noto, nelle memorie non volatili uno schema ricorrente per pilotare le linee di selezione di un multiplatore è quello illustrato nella figura 1.

Tale schema circuitale risulta semplice, di ingombro ridotto e di largo uso nel campo delle memorie non volatili .

Generalmente queste memorie sono state sviluppate e proposte per applicazioni funzionanti con tensione nell 'intervallo da 4,5 a 5,5 volt e pertanto la compatibilità delle prestazioni e della funzionalità dello schema illustrato nella figura 1 sono ampiamente sufficienti dimostrate.

Tuttavia, è sempre più frequente il caso in cui si richiedono memorie non volatili con funzionamento a bassa tensione, ossia 2,7-3,3 volt e anche 1,6-2,0 volt.

In tale contesto lo schema illustrato nella figura 1, essendo prossimo al limite di funzionamento, è sede di fenomeni di rallentamento ("meta-stabilità") nella sua funzionalità che si ripercuotono quindi negativamente sulle prestazioni dell'intera memoria.

I multi pi atori in generale sono preposti alla selezione delle linee da precaricare della memoria ed un eventuale loro rallentamento si traduce in un prolungamento del tempo necessario per il raggiungimento dei livelli di lavoro, e quindi in definitiva in un maggior tempo di lettura, anche in presenza di adeguati circuiti di elevazione o boost.

Tuttavia, la necessità di migliorare le prestazioni del decodificatore non possono ovviamente prescindere dalla necessità stringente di predisporre una rete circuitale con un numero di dispositivi minimo, poiché per una loro ubicazione ottimale lo spazio a disposizione per tale struttura di decodifica è tipicamente limitato nelle architetture convenzionali delle memorie non volatili.

La figura 2 e la figura 3 illustrano due ulteriori implementazioni di tipo noto di decodificatori con intervallo di tensione di funzionamento più ampio.

In particolare, la figura 2 propone una realizzazione a quattordici transistori (quattro in più rispetto ad una realizzazione con approccio tradizionale) oltre il buffer, mentre nella figura 3 è mostrata una realizzazione maggiormente compatta che ne impiega soltanto dieci (sempre oltre il buffer) eguagliando il numero di dispositivi della struttura tradizionale.

Gli esempi delle figure 1, 2 e 3 si riferiscono sempre a decodificatori a quattro ingressi e sedici linee.

La struttura circuitale illustrata nella figura 3 tuttavia non risulta essere sufficientemente compatta per le esigenze di risparmio di area che si hanno nella fabbricazione di memorie non volatili.

Compito precipuo del presente trovato è quello di realizzare un decodificatore per memorie avente configurazione ottimizzata, in cui il numero dei dispositivi (transistori) impiegati sia ulteriormente ridotto rispetto alle soluzioni circuitali note onde consentirne la realizzazione nella posizione maggiormente vantaggiosa della memoria.

Nell 'ambito di questo compito, uno scopo del presente trovato è quello di realizzare un decodificatore per memorie avente configurazione ottimizzata, il cui funzionamento sia sostanzialmente compatibile con parti circuitali alimentate con differenti tensioni di alimentazione e pertanto sostanzialmente indipendente dalla tensione di alimentazione.

Un altro scopo del presente trovato è quello di realizzare un decodificatore per memorie avente configurazione ottimizzata, in cui vi sia una prevalenza di dispositivi a canale N, notoriamente più veloci meno ingombranti di dispositivi a canale P.

Un ulteriore scopo del presente trovato è quello di realizzare un decodificatore per memorie avente configurazione ottimizzata, in cui non siano presenti strutture di disaccoppiamento con conseguente semplificazione della gestione della decodifica.

Ancora un altro scopo del presente trovato è quello di realizzare un decodificatore per memorie avente configurazione ottimizzata, in cui si assista ad una minimizzazione delle inversioni prima di produrre la commutazione finale della linea selezionata a partire dalle linee principali di indirizzo.

Un altro scopo del presente trovato è quello di realizzare un decodificatore per memorie che abbia prestazioni elevate anche alle più basse tensioni operative che possono essere impiegate per il funzionamento delle memorie.

Un ulteriore scopo del presente trovato è quello di realizzare un decodificatore per memorie che abbia una struttura di elevata flessibilità che sia in grado di effettuare una selezione di una linea "1" in campo "0" e viceversa, sostanzialmente senza alterare la struttura circuitale.

Non ultimo scopo del presente trovato è quello di realizzare una decodificatore per memorie che sia di elevata affidabilità, di relativamente semplice realizzazione ed a costi competitivi.

Questo compito, nonché questi e altri scopi che meglio appariranno in seguito, sono raggiunti da un decodificatore a complessità ridotta, comprendente almeno una sezione circuitale OR a massa virtuale ed almeno una sezione circuitale AND, caratterizzato dal fatto che detta almeno una sezione OR comprende una prima ed una seconda linea circuitale fra loro collegate e rispettivamente riceventi in ingresso un segnale di indirizzo ed un segnale di indirizzo negato, e dal fatto che detta sezione AND comprende una una prima ed una seconda linea circuitale rispettivamente riceventi in ingresso detto segnale di indirizzo negato e detto segnale di indirizzo, detta sezione circuitale OR e detta sezione circuitale AND essendo collegate ad un primo ed un secondo circuito elevatore.

Ulteriori caratteri stiche e vantaggi del trovato risulteranno maggiormente dalla descrizione di forme di realizzazione preferite, ma non esclusive, del decodificatore secondo il trovato, illustrate a titolo indicativo e non limitativo negli uniti disegni, in cui:

le figure 1-3 illustrano differenti schemi circuitali di decodificatore di tipo noto;

la figura 4 illustra una prima forma di realizzazione del decodificatore secondo il presente trovato; e

la figura 5 illustra una seconda forma di reai izzazione del decodificatore secondo il trovato.

Per meglio comprendere il trovato, verranno ora brevemente descritte le figure da 1 a 3 che illustrano schemi circuitali di decodificatori di tipo noto.

Il decodificatore della figura 1 comprende una porta NANO 1 a quattro ingressi, in cui gli ingressi sono globalmente indicati dal riferimento ADD. La porta NAND 1 è collegata ad un transistore di disaccoppiamento 2 il quale è collegato alla tensione di alimentazione Vdd. A sua volta il transistore di disaccoppiamento 2 è collegato ad un inverter 4 il quale ha, in retroazione tra la sua uscita e il suo ingresso, un transistore a canale P 3 che è collegato alla tensione Vpp, che è inferiore alla tensione Vdd.

L'uscita del decodificatore, indicata con YMi/Nj indica, con YM la selezione di gruppi di linee di bit, e con YN la selezione di linee di bit entro il gruppo selezionato di linee di bit.

La soluzione circuitale illustrata nella figura 1 si comporta in modo soddisfacente per tensioni di alimentazione nell ‘ordine dei 5 volt, ma presenta inconvenienti quando la tensione di alimentazione Vdd scendo al di sotto di tale valore poiché si avvicina sempre più alla condizione di ''meta-stabilità'' caratterizzata da risposte progressivamente semppre più lente e tendenzialmente orientata verso situazioni indefinite dei livelli di uscita..

Inoltre, il numero di transistori necessari per tale decodificatore è pari a 10 più due transistori per l'invertitore 4.

La soluzione circuitale illustrata nella figura 2, benché funzionale per gli scopi in oggetto, prevede invece l'utilizzo di quattordici transistori, quattro in più rispetto alla figura 1 (ciò comporta notevoli difficoltà di impaccamento del decodificatore), e infine la figura 3 in cui è evidenziata una porzione cosiddetta AND del decodificatore, ossia la porzione con gli indirizzi indicati da ADD, e una porzione cosiddetta OR del decodificatore, con gli indirizzi Add 0n,...Add 3n, prevede l'impiego di dieci transistori, oltre ai transistori che costituiscono 1 ' invertitore.

Con riferimento ora alla figura 4 è illustrata una soluzione circuitale del decodificatore secondo il presente trovato.

In tale soluzione si è cercato di ridurre drasticamente il numero di transistori necessari per le linee di decodifica, arrivando ad ottenere 5,5 transistori per linea di decodifica e raggiungendo al contempo il fondamentale obiettivo di rendere la rete funzionalmente operativa con qualsiasi tensione di alimentazione.

La figura 4 illustra quindi una prima forma di realizzazione del decodificatore secondo il trovato.

L'esempio illustrato nella figura 4 riguarda il caso in cui il decodificatore ha segnali di ingresso A+, A-, B+, B- e C+, C-, ma naturalmente la struttura circuitale illustrata in tale figura può essere estesa ad un decodificatore avente un numero qualsiasi del segnale di ingresso.

Il circuito decodificatore secondo il trovato comprende quindi una sezione circuitale OR e una sezione circuitale AND, globalmente indicate rispettivamente dal numero di riferimento 1 e 2. La sezione circuitale AND comprende una prima linea circuitale 3 e una seconda linea circuitale A col legate fra loro, mentre la sezione AND comprende una prima linea circuitale 5 e una seconda linea circuitale 6, pure fra loro collegate.

La sezione OR e la sezione AND sono col legate rispettivamente a un primo e a un secondo circuito elevatore, 7 e 8, in particolare, la prima linea circuitale 3 della sezione OR è col legata al primo circuito elevatore 7, così come la prima linea circuitale 5 della sezione AND, mentre la seconda linea circuitale 4 della sezione OR e la seconda linea circuitale 6 della sezione OR sono collegate al secondo circuito elevatore 8.

Il decodificatore secondo il trovato comprende più preferibilmente una pluralità di sezioni circuitali OR e di sezioni circuitali AND, il cui numero è pari al numero dei segnali di ingresso immessi al decodificatore.

Per semplicità si fa riferimento alla struttura di una singola sezione circuitale AND e di una singola sezione circuitale OR.

In dettaglio, la prima linea circuitale 3 della sezione OR comprende un primo transistore 9 MOS a canale N, la seconda linea 4 della medesima sezione circuitale OR comprende un secondo transistore 10, mentre la sezione circuitale OR comprende, sulla prima linea 5, un terzo transistore 11 sempre a canale N, e un quarto transistore 12 a canale N, mentre la seconda linea circuitale 6 della sezione ANO comprende un quinto transistore MOS a canale N 13.

Il segnale di indirizzo A+ è inviato al terminale di gate del transistore 9, mentre il segnale di indirizzo A- è inviato al terminale di gate del transistore 10; il segnale di indirizzo A+ e collegato al terminale di gate del transistore 13 mentre il segnale di indirizzo A- è collegato al terminale di gate del transistore 11.

Invece, il transistore 12 riceve in ingresso il segnale B+, e il segnale complementare B- è inviato in ingresso al terminale di gate di un sesto transistore 14 che è disposto in corrispondenza di una seconda linea circuitale 6' di una sezione AND adiacente alla sezione AND in cui sono previsti transistori 11, 12 e 13.

Quindi, la prima linea circuitale 5 della sezione AND è collegata alla seconda linea circuitale 6' di una sezione AND adiacente la quale prevede, in corrispondenza della seconda linea circuitale 6', un settimo transistore MOS a canale N 15 il quale ha il terminale di source collegato a massa.

Il terminale di source del transistore 12 è collegato al punto intermedio tra i terminali di source e drain rispettivamente dei transistori 14 e 15.

Il transistore 15 riceve in ingresso il segnale C+, mentre il segnale C- è inviato al terminale di gate di un transistore 16 il quale fa parte di una prima linea circuitale 6" che fa parte di una terza sezione AND illustrata nella figura 4.

La sezione sezione AND è indicata dal numero di riferimento 2", mentre la terza sezione AND è indicata dal numero di riferimento 2'.

Quindi, i tre segnali A+ e suo negato, B+ e suo negato e C+ e suo negato devono essere immessi in tre sezioni circuitali AND, ossia le sezioni circuitali 2, 2' e 2".

Una pluralità di transistori MOS a canale N collegano fra di loro la prima e la seconda linea circuitale 3 e 4 della sezione OR, e sono indicati rispettivamente dai numeri di riferimento 18 e 19. Analoghi transistori in collegamento tra la prima e la seconda linea circuitale delle sezioni OR 2' e 2" sono rispettivamente indicati dai riferimenti 20 e 21 per la sezione OR 2" e 22, 23 per la sezione OR 2".

Il primo circuito elevatore 7 comprende un primo transistore 24 a canale P il quale è collegato con il suo terminale di source alla tensione di alimentazione Vpp e con il suo terminale di drain alla prima linea circuitale 3 della sezione OR. Il terminale di gate del transistore 24 è collegato alla prima linea circuitale 5 della sezione AND. Un secondo transistore 25 a canale P costituisce il primo stadio elevatore 7 ed è collegato con il suo terminale di source alla tensione di alimentazione Vpp e con il suo terminale di drain alla prima linea circuitale 5 della sezione circuitale AND, e con il suo terminale di gate alla prima linea circuitale 3 della sezione OR.

La struttura illustrata nella figura 4 è relativa ad un complesso di tre linee di selezione fondamentali (A,B,C), ma il concetto inventivo è estendibile ad un numero qualsiasi di linee di selezione.

Analogamente, il secondo stadio circuitale 8 comprende un primo transistore 26 a canale P e un secondo transistore 27 a canale P, collegati in modo analogo ai transistori 24 e 25 rispettivamente.

L'uscita del decodificatore secondo il trovato può essere prelevata sia in corrispondenza della sezione AND, come illustrato nella figura 4, in cui una pluralità di invertitori 30 sono ciascuno collegato alla prima linea circuitale 5 di ciascuno stadio AND, tranne l'invertitore 30 relativo al primo stadio AND, il quale prevede un ulteriore invertitore 30 collegato al secondo ramo circuitale 6 dello stadio AND. Questo si verifica nel caso in cui si desidera avere una selezione di "uno in campo zero". Al contrario, quando si desidera avere una selezione di "zero in campo uno" occorre prelevare il punto di stimolo, mediante gli invertitori 30, dal lato OR.

La figura 5 illustra una seconda forma di realizzazione del decodificatore secondo il trovato, di tipo cosiddetto "interdigitato" in cui i transistori di collegamento 18, 19, 20, 21 e 22, 23 che collegano la prima e la seconda linea delle sezioni OR (si veda la figura 4) sono sostituiti da transistori 35, 36, 37, 38 che collegano sempre fra loro la prima e la seconda linea di sezione OR, ma sono disposti fra loro interdigitati, in modo da ridurre lo spazio da essi occupato e quindi ridurre le dimensioni fisiche del decodificatore.

Il caso illustrato nella figura 5 prevede un quarto segnale di indirizzo D+ e il suo negato D-, ma questo non cambia concettualmente la struttura circuitale illustrata in tale figura rispetto alla figura 4.

In pratica, i transistori di collegamento fra la prima e la seconda linea della sezione OR non sono più disposti "frontali" ma sono interdigitati in modo da sfruttare svantaggiosamente l'utilizzo dell'area eliminando interspaziature fra linee contigue.

Si è pratica constatato come il decodificatore secondo il trovato assolva pienamente il compito prefissato, in quanto consente di ridurre il numero dei transistori rispetto a soluzioni tradizionali, con prevalenza di transistore a canale N notoriamente più veloce e meno ingombranti. Inoltre, si ottiene una minimizzazione delle inversioni prima di produrre la commutazione finale della linea selezionata a partire dalle linee principali di indirizzo.

Le prestazioni del decodificatore secondo il trovato sono inoltre più elevate anche alle tensioni più basse, con un'ampia gamma di funzionamento rispetto alla tensione di alimentazione Vdd.

Il decodificatore così concepito è suscettibile di numerose modifiche e varianti, tutte rientranti nell'ambito del concetto inventivo; inoltre tutti i dettagli potranno essere sostituiti da altri elementi tecnicamente equivalenti .

Claims (18)

1. RIVENDICAZIONI 1. Decodificatore a complessità ridotta, comprendente almeno una sezione circuitale OR a massa virtuale, ed almeno una sezione circuitale AND, caratterizzato dal fatto che detta almeno una sezione OR comprende una prima ed una seconda linea circuitale fra loro collegate e rispettivamente riceventi in ingresso un segnale di indirizzo ed un segnale di indirizzo negato, e dal fatto che detta sezione AND comprende una una prima ed una seconda linea circuitale rispettivamente riceventi in ingresso detto segnale di indirizzo negato e detto segnale di indirizzo, detta sezione circuitale OR e detta sezione circuitale AND essendo col legate ad un primo ed un secondo circuito elevatore.
2. 2. Decodificatore secondo la rivendicazione 1, caratterizzato dal fatto di comprendere una pluralità di sezioni circuitali OR a massa virtuale ed una pluralità corrispondente di sezioni circuitali AND, ciascuna sezione circuitale OR e ciascuna sezione circuitale AND essendo rispettivamente collegate ad una sezione circuitale OR e ad una sezione circuitale AND adiacenti, detta sezione circuitale AND adiacente essendo collegata massa.
3. 3. Decodificatore secondo la rivendicazione 2, caratterizzato dal fatto che detta prima linea circuitale di una sezione circuitale OR è collegata ad una seconda linea circuitale di una sezione OR adiacente e a detto primo circuito elevatore, e dal fatto che detta seconda linea circuitale di detta sezione OR è collegata, oltre che a detta prima linea circuitale della sezione OR, a detto secondo circuito elevatore.
4. 4. Decodificatore secondo la rivendicazione 2, caratterizzato dal fatto che detta prima linea circuitale di una sezione circuitale AND è col legata ad una seconda linea circuitale di una sezione AND adiacente e a detto primo circuito elevatore, e dal fatto che detta seconda linea circuitale di detta sezione AND è col legata, oltre che a detta prima linea circuitale della sezione AND, a detto secondo circuito elevatore.
5. 5. Decodificatore secondo la rivendicazione 1, caratterizzato dal fatto che detto primo circuito elevatore è costituito da un primo ed un secondo transistore a canale P aventi i terminali di base rispettivamente collegati alla prima linea circuitale di ciascuna di dette sezioni OR e AND e dal fatto che detto secondo circuito elevatore è costituito da un primo ed un secondo transistore a canale P aventi i terminali di gate rispettivamente collegati alla seconda linea circuitale di ciascuna di dette sezioni OR e AND.
6. 6. Decodificatore secondo la rivendicazione 5, caratterizzato dal fatto che il primo transistore di detto primo circuito elevatore è collegato con il terminale di gate a detta prima linea circuitale di detta sezione AND, con il terminale di drain a detta prima linea circuitale della sezione OR e con il terminale di source ad una tensione di alimentazione.
7. 7. Decodificatore secondo la rivendicazione 5, caratterizzato dal fatto che il secondo transistore di detto primo circuito elevatore è collegato con il terminale di gate a detta prima linea circuitale di detta sezione OR, con il terminale di drain a detta prima linea circuitale della sezione AND e con il terminale di source ad una tensione di alimentazione.
8. 8. Decodificatore secondo la rivendicazione 5, caratterizzato dal fatto che il primo transistore di detto secondo circuito elevatore è collegato con il terminale di gate a detta seconda linea circuitale di detta sezione AND, con il terminale di drain a detta seconda linea circuitale della sezione OR e con il terminale di source ad una tensione di alimentazione.
9. 9. Decodificatore secondo la rivendicazione 5, caratterizzato dal fatto che il secondo transistore di detto secondo circuito elevatore è collegato con il terminale di gate a detta seconda linea circuitale di detta sezione OR, con il terminale di drain a detta prima linea circuitale della sezione AND e con il terminale di source ad una tensione di alimentazione.
10. 10. Decodificatore secondo la rivendicazione 1, caratterizzato dal fatto che detta prima linea circuitale di detta sezione OR comprende un primo transistore a canale N che riceve in ingresso detto segnale di indirizzo, e dal fatto che detta seconda linea circuitale di detta sezione OR comprende un secondo transistore a canale N ricevente in ingresso detto segnale di indirizzo invertito, detta prima e seconda linea circuitale di detta sezione OR essendo collegate fra loro da una pluralità di transistori a canale N, il numero di detta pluralità di transistori essendo pari al numero di segnali di indirizzo immessi in detto decodificatore, escluso un segnale di indirizzo corrispondente a detto segnale di indirizzo inviato in ingresso a detto primo e secondo transistore di detta sezione OR.
11. 11. Decodificatore secondo la rivendicazione 10, caratterizzato dal fatto che detta sezione AND di detto decodificatore comprende una pluralità di di sezioni AND comprendenti un numero di transistori pari al numero di segnali di indirizzo immessi in detto decodificatore.
12. 12. Decodificatore secondo la rivendicazione 11, caratterizzato dal fatto che detta prima linea circuitale di detta sezione AND comprende un terzo transistore a canale N che riceve in ingresso detto segnale di indirizzo negato, e un quarto transistore a canale N che riceve in ingresso uno di detti segnali di indirizzo, e dal fatto che detta seconda linea circuitale di detta sezione AND comprende un quinto transistore a canale N che riceve in ingresso detto segnale di indirizzo.
13. 13. Decodificatore secondo la rivendicazione 11, caratterizzato dal fatto che detto quarto transistore è collegato ai terminali di source e drain rispettivamente di un sesto ed un settimo transistore a canale N appartenenti ad una seconda linea circuitale di una sezione AND adiacente.
14. 14. Decodificatore secondo la rivendicazione 1, caratterizzato dal fatto che l'uscita di detto decodificatore è presa in corrispondenza di ciascuna di detta prima e seconda linea di detta sezione circuitale AND.
15. 15. Decodificatore secondo la rivendicazione 1, caratterizzata dal fatto che l'uscita di detto decodi ficatore è presa in corrispondenza di detto prima e seconda linea di detta sezione circuitale OR.
16. 16. Decodificatore secondo la rivendicazione 2, caratterizzato dal fatto che una prima di detta pluralità di sezioni OR è collegata ad un'ultima di detta pluralità di sezioni OR.
17. 17. Decodificatore secondo la rivendicazione 2, caratterizzato dal fatto che detta pluralità di sezioni circuitali OR a massa virtuale sono pari in numero al numero di segnali di indirizzo di detto decodificatore, e dal fatto che detta prima linea circuitale di detta sezione OR coincide con detta seconda linea circuitale di una sezione OR adiacente.
18. 18. Decodificatore secondo la rivendicazione 17, caratterizzato dal fatto che detta pluralità di sezioni circuitali OR a massa virtuale sono col legate fra loro mediante una pluralità di transistori disposti interdi gitati .