ITMI20101194A1 - Cella sram configurabile dinamicamente per funzionamento a bassa tensione - Google Patents

Cella sram configurabile dinamicamente per funzionamento a bassa tensione Download PDF

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ITMI20101194A1
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Carolina Selva
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Description

DESCRIZIONE
La soluzione in accordo con una o più forme di realizzazione della presente invenzione riguarda il settore delle memorie. Più in particolare, tale soluzione riguarda una memoria ad accesso casuale di tipo statico o SRAM (acronimo di “Static Random Access Memory†).
Da tempo il mercato dei prodotti elettronici risulta sempre più incentrato su dispositivi portatili (elaboratori elettronici, telefoni cellulari e palmari, ad esempio). Una potenza necessaria al funzionamento di tali dispositivi portatili à ̈ fornita da batterie, che hanno una disponibilità di energia limitata. Pertanto si à ̈ generata la necessità di ridurre un consumo di potenza di tutte le componenti elettroniche (unità di elaborazione centrale, memoria, schermo, ecc.) comprese nei dispositivi portatili al fine di prolungare l’autonomia di tali dispositivi portatili a parità di batterie utilizzate.
Tipicamente, le componenti elettroniche sono sistemi su piastrina o SOC (“System On Chip†), ovvero sistemi elettronici completi integrati su una singola piastrina di materiale semiconduttore. In tale caso, la desiderata riduzione di consumo di potenza à ̈ ottenuta tramite una riduzione delle tensioni di esercizio di transistori compresi nei SOC. In particolare, le memorie SRAM comprese in tali SOC comprendono un numero di transistori che à ̈ pari al 50%-90% del numero di transistori totali presenti sul SOC stesso. Considerando che il consumo di potenza delle componenti elettroniche incide proporzionalmente al proprio numero di transistori sul consumo di potenza totale del SOC, risulta evidente che la riduzione della tensione di esercizio delle memorie SRAM porta ad una sostanziale riduzione del consumo di potenza dell’intero SOC.
Com’à ̈ noto, una memoria ad accesso casuale o RAM à ̈ una tipologia particolare di memoria in cui si può accedere direttamente a ciascuna cella di memoria (in grado di memorizzare un dato binario, o bit) con uno stesso tempo di accesso. In particolare, una memoria SRAM non necessita di alcuna operazione di rinfresco (refresh) dei dati memorizzati, in quanto essi sono mantenuti per un tempo teoricamente infinito (almeno fino ad uno spegnimento di un sistema elettronico in cui la memoria SRAM à ̈ usata).
La cella di memoria di riferimento nelle memorie SRAM (ad esempio, comunemente impiegata in tecnologie di tipo CMOS) à ̈ formata da sei transistori, e per questo motivo viene di solito denominata cella di memoria “6T†. In particolare, una cella di memoria 6T include un bistabile formato da due invertitori logici incrociati (ovvero, con un ingresso di ogni invertitore che à ̈ connesso ad un’uscita dell’altro invertitore), ciascuno dei quali comprende due transistori. Il bistabile può assumere due condizioni di equilibrio stabile corrispondenti ai due valori logici possibili (ossia, 0 o 1) del bit memorizzato. Due transistori di accesso sono usati per accedere selettivamente al bistabile durante un’operazione di lettura o un’operazione di scrittura della corrispondente cella di memoria.
Purtroppo la riduzione delle tensioni di esercizio dei transistori genera seri problemi all’affidabilità della cella di memoria. Infatti, a bassa tensione di esercizio risulta molto più difficile, se non impossibile, forzare la commutazione dei transistori per la scrittura della cella di memoria (in quanto la tensione di esercizio può non essere sufficiente a superare una tensione di soglia dei transistori necessaria per la loro commutazione).
Tuttavia, le specifiche circuitali richieste per ottenere una scrittura affidabile (ovvero in grado di scrivere correttamente il bit desiderato nella cella di memoria) sono contrastanti con le specifiche circuitali necessarie per ottenere una lettura stabile (ovvero, una lettura che non alteri il bit memorizzato nella cella di memoria letta) e per ottenere una condizione di riposo stabile (ovvero in cui non si verifichino cambiamenti del bit memorizzato nel tempo). In maggior dettaglio, per avere una scrittura corretta i transistori di accesso devono essere molto conduttivi per forzare il bistabile a cambiare condizione di equilibrio, mentre per assicurare una lettura stabile ed una condizione di riposo stabile i transistori di accesso devono avere una conduttività ridotta per evitare una commutazione del bistabile non voluta (anche se tale conduttività non può essere mantenuta troppo bassa per consentire di trasferire il bit letto). Pertanto, non à ̈ possibile applicare con successo espedienti noti relativi ai rapporti tra le dimensioni dei transistori o ai rapporti di forma dei transistori stessi; ad esempio, ottimizzando i rapporti di forma dei transistori per ottenere una scrittura affidabile si avrebbe una cella di memoria poco stabile in lettura ed in condizione di riposo e, viceversa, ottimizzando i rapporti di forma per avere una cella di memoria stabile in lettura ed in condizione di riposo si avrebbe una scrittura poco affidabile. Il problema della stabilità della lettura e nella condizione di riposo à ̈ esacerbato dalla sempre maggiore riduzione delle dimensioni (“scaling†) dei transistori. In tale caso i transistori sono molto più sensibili a variazioni di tensione ai loro terminali e possono condurre correnti indesiderate anche per piccole fluttuazioni della tensione (dell’ordine dei decimi di Volt). Inoltre, transistori con dimensioni molto ridotte sono soggetti a fluttuazioni maggiori nei valori di loro parametri fisici (a causa del maggior peso di aberrazioni ottiche in una tecnica litografica comunemente utilizzata per la loro formazione). Pertanto, transistori formati in diversi tempi e/o in diverse regioni di una stessa piastrina possono presentare differenze (“mismatch†) nei loro parametri fisici, minando il corretto e stabile funzionamento di dispositivi in cui à ̈ importante un buon grado di simmetria (come nel caso delle celle di memoria).
In termini generali, la soluzione in accordo con una o più forme di realizzazione della presente invenzione si basa sull’idea di polarizzare selettivamente i transistori della cella di memoria.
In particolare, uno o più aspetti di una soluzione in accordo con specifiche forme di realizzazione dell’invenzione sono indicati nelle rivendicazioni indipendenti, con caratteristiche vantaggiose della stessa soluzione che sono indicate nelle rivendicazioni dipendenti (il cui testo à ̈ incorporato nella presente alla lettera per riferimento).
Più specificamente, un aspetto di una soluzione in accordo con una forma di realizzazione dell’invenzione fornisce un dispositivo di memoria di tipo SRAM. Il dispositivo di memoria comprende una pluralità di celle di memoria ciascuna per memorizzare un primo valore logico (rappresentato da una prima tensione di riferimento) o un secondo valore logico (rappresentato da una seconda tensione di riferimento). Ogni cella di memoria comprende un bistabile avente un terminale principale, un terminale complementare, un insieme di transistori di memorizzazione principali (per mantenere il terminale principale alla tensione di riferimento corrispondente al valore logico memorizzato), ed un insieme di transistori di memorizzazione complementari (per mantenere il terminale complementare alla tensione di riferimento corrispondente al complemento del valore logico memorizzato); la cella di memoria comprende anche un transistore di accesso principale ed un transistore di accesso complementare per accedere al terminale principale ed al terminale complementare, rispettivamente. Nella soluzione in accordo con una forma di realizzazione dell’invenzione, il dispositivo di memoria ulteriormente comprende mezzi di polarizzazione per modificare una tensione di soglia di almeno uno dei transistori principali ad un primo valore di tensione di soglia o ad un secondo valore di tensione di soglia e per modificare una tensione di soglia di almeno uno dei transistori complementari al secondo valore di tensione di soglia o al primo valore di tensione di soglia durante un’operazione di scrittura del primo valore logico o del secondo valore logico, rispettivamente, nella cella di memoria.
Un altro aspetto di una soluzione in accordo con una forma di realizzazione dell’invenzione fornisce un corrispondente metodo (con le stesse caratteristiche vantaggiose recitate nelle rivendicazioni dipendenti per il dispositivo di memoria che si applicano mutatis mutandis al metodo).
Una soluzione in accordo con una o più forme di realizzazione dell'invenzione, come pure ulteriori caratteristiche ed i relativi vantaggi, sarà meglio compresa con riferimento alla seguente descrizione dettagliata, data puramente a titolo indicativo e non limitativo, da leggersi congiuntamente alle figure allegate (in cui elementi corrispondenti sono indicati con riferimenti uguali o simili e la loro spiegazione non à ̈ ripetuta per brevità). A tale riguardo, à ̈ espressamente inteso che le figure non sono necessariamente in scala (con alcuni particolari che possono essere esagerati e/o semplificati) e che, a meno di indicazione contraria, esse sono semplicemente utilizzate per illustrare concettualmente le strutture e le procedure descritte. In particolare:
la FIG.1 illustra uno schema a blocchi di principio di un dispositivo di memoria in cui una forma di realizzazione della presente invenzione à ̈ applicabile; la FIG.2 illustra una schema circuitale di principio di una cella di memoria nota nell’arte;
la FIG.3 illustra schematicamente un particolare in sezione di una piastrina di materiale semiconduttore in cui à ̈ formata una matrice di celle di memoria secondo una struttura nota nell’arte;
la FIG.4 illustra uno schema circuitale di principio di una cella di memoria in accordo con una forma di realizzazione della presente invenzione;
la FIG.5 illustra schematicamente un particolare in sezione di una piastrina di materiale semiconduttore in cui à ̈ formata una matrice di celle di memoria secondo un’altra struttura nota nell’arte; e
la FIG.6 illustra uno schema circuitale di principio di una parte di una matrice di celle di memoria in accordo con un’altra forma di realizzazione della presente invenzione.
Con particolare riferimento alla FIG.1, à ̈ mostrato uno schema a blocchi di principio di un dispositivo di memoria 100, in cui una forma di realizzazione della presente invenzione à ̈ applicabile; più specificamente, il dispositivo di memoria 100 à ̈ di tipo SRAM. Il dispositivo di memoria 100 include una matrice 105 di celle di memoria (non mostrate in figura), la quale à ̈ organizzata in righe e colonne. Ogni cella di memoria à ̈ adatta a memorizzare un bit; normalmente, il dispositivo di memoria 100 processa contemporaneamente (in scrittura e lettura) parole di un determinato numero di bit (ad esempio, 8), accedendo ad uno stesso numero di celle di memoria contemporaneamente.
Il dispositivo di memoria 100 comprende inoltre un decodificatore di riga 115r ed un decodificatore di colonna 115c. L’accesso alle celle di memoria di una parola selezionata (in lettura ed in scrittura) avviene tramite la decodifica di un indirizzo di riga ADRr ed un indirizzo di colonna ADRc, i quali sono forniti al decodificatore di riga 115r ed al decodificatore di colonna 115c, rispettivamente. In risposta a ciò, il decodificatore di riga 115r fornisce selettivamente alle celle di memoria di ogni riga diverse tensioni di polarizzazione; inoltre, il decodificatore di colonna 115c collega selettivamente le celle di memoria di ogni colonna ad una unità di lettura/scrittura 130, la quale contiene tutti i circuiti usati per leggere e scrivere le celle di memoria selezionate (ad esempio, circuiti di pilotaggio, comparatori, e così via). In aggiunta, l’indirizzo di colonna ADRc à ̈ fornito ad un’unità di polarizzazione 135 la quale fornisce selettivamente alle celle di memoria di ogni colonna diverse ulteriori tensioni di polarizzazione.
Passando ora alla FIG.2, à ̈ illustrato uno schema circuitale di principio di una cella di memoria 200 nota nell’arte compresa nel dispositivo di memoria sopra descritto; in particolare, la cella di memoria 200 à ̈ di tipo 6T (in quanto formata da sei transistori). Da un punto di vista funzionale, la cella di memoria 200 include un bistabile 205, il quale comprende un terminale principale 210m ed un terminale complementare (o secondario) 210c. Il bistabile 205 à ̈ formato da due porte logiche NOT (invertitori logici), indicate come porta logica NOT principale 215m e porta logica NOT complementare 215c. Ogni porta logica NOT 215m,215c comprende un transistore di memorizzazione MOS a canale N 220m,220c (transistore di pull-down) ed un transistore di memorizzazione MOS a canale P 230m,230c (transistore di pullup). Il transistore di pull-down 220m,220c ha un terminale di source connesso ad un terminale di riferimento 232 che fornisce una tensione di riferimento (o massa) GND del dispositivo di memoria 100, ed il transistore di pull-up 230m,230c ha un terminale di source connesso ad un terminale di alimentazione 235 che fornice una tensione di alimentazione VDD del dispositivo di memoria 100 (ad esempio, 1-2V). Il transistore di pull-down 220m,220c ed il transistore di pull-up 230m,230c hanno un terminale di gate in comune che definisce un terminale di ingresso della porta logica NOT 215m,215c, il quale à ̈ collegato all’altro terminale 210c,210m del bistabile 205; inoltre, il transistore di pull-down 220m,220c ed il transistore di pullup 230m,230c hanno un terminale di drain in comune che definisce un terminale di uscita della porta logica NOT 215m,215c, il quale à ̈ collegato al corrispondente terminale 210m,210c del bistabile 205. Tramite questa disposizione, le porte logiche NOT 215m e 215c sono quindi collegate tra loro in retroazione positiva. La cella di memoria 200 include inoltre un transistore di accesso MOS a canale N principale 240m ed un transistore di accesso MOS a canale N complementare 240c (transistori di pass-gate). Ogni transistore di pass-gate 240m,240c ha un terminale di conduzione (source/drain) collegato al corrispondente terminale 210m,210c del bistabile 205. Tutti i transistori 220m, 220c, 240m, 240c (a canale N) hanno un terminale di bulk collegato al terminale di riferimento 232; al contrario, tutti i transistori di pull-up 230m, 230c (a canale P) hanno un terminale di bulk collegato al terminale di alimentazione 235.
Una linea di bit (bit line) principale BL Ã ̈ connessa ad un altro terminale di conduzione del transistore di pass-gate principale 240m, ed una bit line complementare BL Ã ̈ connessa ad un altro terminale di conduzione del transistore di pass-gate complementare 240c. Tali bit line BL, BL collegano tutte le celle di memoria della stessa colonna della matrice al decodificatore di colonna (non mostrato in figura). Una linea di parola (word line) WL Ã ̈ connessa ad un terminale di gate di entrambi i transistori di pass-gate 240m e 240c. Tale word line WL collega tutte le celle di memoria della stessa riga della matrice al decodificatore di riga (non mostrato in figura).
Il bistabile 205 presenta due condizioni di equilibrio stabile. In particolare, quando il terminale principale 210m à ̈ ad una tensione corrispondente ad un primo valore logico, ad esempio un valore logico 0 (tipicamente, corrispondente alla tensione di massa GND) ed il terminale complementare 210c à ̈ ad una tensione corrispondente ad un secondo valore logico, ad esempio un valore logico 1 (tipicamente, corrispondente alla tensione di alimentazione VDD), il bistabile 205 memorizza il valore logico 0; al contrario, quando il terminale principale 210m à ̈ alla tensione corrispondente al valore logico 1 ed il terminale complementare 210c à ̈ alla tensione corrispondente al valore logico 0, il bistabile 205 memorizza il valore logico 1.
Durante un’operazione di scrittura di un bit selezionato nella cella di memoria 200, la bit line principale BL e la bit line complementare BL sono pre-caricate al valore di tensione del bit da scrivere e del suo valore logico complementare, rispettivamente; la word line WL à ̈ quindi abilitata (ad esempio, alla tensione di alimentazione VDD), così che i transistori di pass-gate 240m e 240c sono accesi accoppiando il terminale principale 210m con la bit line principale BL ed il terminale complementare 210c con la bit line complementare BL; in questo modo, la cella di memoria 200 si porta nello stato di equilibrio corrispondente al bit da scrivere; disabilitando la word line WL (ad esempio, alla tensione di massa GND), i transistori di pass-gate 240m e 240c sono spenti, per cui il bit scritto rimane memorizzato nella cella di memoria 200 fino ad una nuova operazione di scrittura sulla stessa (o fino allo spegnimento del dispositivo di memoria).
Durante un’operazione di lettura (di tipo differenziale) della cella di memoria 200, sia la bit line principale BL che la bit line complementare BL sono pre-caricate ad un predeterminato valore di tensione (ad esempio, la tensione di alimentazione VDD). La word line WL à ̈ quindi abilitata, così che i transistori di pass-gate 240m e 240c sono accesi accoppiando, rispettivamente, il terminale principale 210m con la bit line principale BL ed il terminale complementare 210c con la bit line complementare BL. In questo modo, secondo che la cella di memoria 200 memorizzi il valore logico 0 o il valore logico 1, la bit line principale BL o la bit line complementare BL, rispettivamente, inizierà a scaricarsi ed il circuito di lettura/scrittura (non mostrato in figura) rileverà una differenza di potenziale tra le due bit line BL e BL. La polarità di tale differenza di potenziale, positiva o negativa secondo che a scaricarsi sia la bit line principale BL o la bit line complementare BL, consente di determinare il valore logico (0 o 1, rispettivamente) del bit memorizzato nella cella di memoria 200.
In FIG.3 à ̈ illustrato schematicamente un particolare in sezione di una piastrina di materiale semiconduttore 300 (ad esempio, silicio) in cui à ̈ formata la matrice di celle di memoria secondo una struttura nota nell’arte. Ad esempio, la piastrina 300 à ̈ di tipo P (come usuale, le concentrazioni di impurità (o drogante) di tipo N e P sono denotate aggiungendo il segno o il segno - alle lettere N e P per indicare, rispettivamente, una concentrazione elevata o bassa di impurità; le lettere N e P senza l'aggiunta di segni o - denotano concentrazioni di valore intermedio). Per semplicità, in figura à ̈ illustrata una porzione della piastrina 300 in cui à ̈ formata una singola cella di memoria 200. In dettaglio, tramite l’utilizzo della tecnica definita a sacca N profonda o DNW (Deep N Well), una regione sepolta 305 di tipo N+ à ̈ impiantata in profondità nella piastrina 300. A questo punto, à ̈ formata (ad esempio, per impiantazione ionica, o tramite una deposizione preceduta da una fase di attacco) una regione di contatto 310 di tipo N+, la quale si estende da una superficie frontale 315 della piastrina 300 fino a contattare la regione sepolta 305 in modo da delimitare una porzione della piastrina 300 per la cella di memoria 200. All’interno della regione di contatto 310 à ̈ formata una sacca di tipo N 318, la quale si estendente dalla superficie frontale 315 fino a contattare la regione sepolta 305; la sacca di tipo N 318 divide la porzione della piastrina delimitata dalla regione sepolta 305 e dalla regione di contatto 310 in una sacca di tipo P principale 320m ed una sacca di tipo P complementare 320c (elettricamente isolate dal resto della piastrina 300 quando le corrispondenti giunzioni PN sono inversamente polarizzate). All’interno della sacca di tipo P principale 320m sono formati il transistore di pull-down principale 220m ed il transistore di pass-gate principale 240m della cella di memoria 200, mentre all’interno della sacca di tipo P complementare 320c sono formati il transistore di pull-down complementare 220c ed il transistore di pass-gate complementare 240c della cella di memoria 200 (ciascuno formato da una regione di drain di tipo N+, una regione di source di tipo N+ ed una regione di gate sovrastante). All’interno della sacca di tipo N 318 sono formati il transistore di pull-up principale 230m ed il transistore di pull-up complementare 230c della cella di memoria 200 (ciascuno formato da una regione di drain di tipo P+, una regione di source di tipo P+ ed una regione di gate sovrastante).
In FIG.4 à ̈ illustrato uno schema circuitale di principio di una cella di memoria 400 in accordo con una forma di realizzazione della presente invenzione.In generale, la strategia seguita in una forma di realizzazione dell’invenzione consiste nel partire da transistori dimensionati in modo da rendere la cella di memoria più stabile in lettura e nella condizione di riposo (per assicurare che non avvengano commutazioni non volute), e recuperare l’affidabilità in scrittura con tecniche descritte nel seguito.
In dettaglio, la cella di memoria 400 si differenzia dalla cella di memoria sopra descritta in quanto segue. La cella di memoria 400 comprende una linea di sacca principale FL collegata al terminale di bulk del transistore di pull-down principale 220m ed al terminale di bulk del transistore di pass-gate principale 240m (ossia, alla sacca di tipo P principale comune in cui essi sono formati), ed una linea di sacca complementare FL collegata al terminale di bulk del transistore di pull-down complementare 220c e al terminale di bulk del transistore di pass-gate complementare 240c (ossia, alla sacca di tipo P complementare comune in cui essi sono formati). Le linee di sacca FL e FL collegano tutte le celle di memoria della stessa colonna della matrice all’unità di polarizzazione (non mostrata in figura). La cella di memoria 400 comprende inoltre una linea di source principale SL connessa al terminale di source del transistore di pull-down principale 220m, ed una linea di source complementare SL connessa al terminale di source del transistore di pulldown complementare 220c. Anche le linee di source SL e SL collegano tutte le celle di memoria della stessa colonna della matrice all’unità di polarizzazione.
Il funzionamento della cella di memoria 400 può essere riassunto come segue.
Durante un’operazione di scrittura di un bit selezionato nella cella di memoria 400, la linea di sacca FL,FL associata alla bit line BL,BL al valore logico 0 fornisce una tensione di polarizzazione di scrittura VFB maggiore di zero (ad esempio, 0,2-0,4V); l’altra linea di sacca FL,FL (associata alla bit line BL,BL al valore logico 1) fornisce invece la tensione di massa GND. La tensione di polarizzazione di scrittura VFB agisce sui corrispondenti transistori 220m,240m o 220c,240c attraverso un effetto noto come effetto body. Tale effetto body porta ad una riduzione di una tensione di soglia VTN dei transistori 220m,240m o 220c,240c con una proporzionalità quadratica rispetto al valore della tensione di polarizzazione di scrittura VFB. In questo modo, si ha una tensione di soglia di scrittura VTNFdei transitori 220m,240m o 220c,240c cui à ̈ applicata la tensione di polarizzazione di scrittura VFB, la quale à ̈ inferiore ad una tensione di soglia normale VTN0dei transitori 220m,240m o 220c,240c cui à ̈ applicata la tensione di massa GND (ad esempio, 0,05-0,15V invece di 0,2V).
Come ulteriore miglioramento, allo stesso tempo la linea di source SL,SL associata alla bit line BL,BL al valore logico 1 fornisce una tensione di polarizzazione VS maggiore di zero (ad esempio, 0,2-0,4V), mentre l’altra linea di source SL,SL (associata alla bit line BL,BL al valore logico 0) fornisce la tensione di massa GND. La tensione di polarizzazione VS riduce una tensione di controllo VGS del corrispondente transistore di pull-down 220m,220c (applicata tra il terminale di source ed il terminale di gate). Inoltre, la tensione di polarizzazione VS à ̈ trasferita al corrispondente terminale 210m,210c del bistabile 205 attraverso il transistore di pulldown 220m,220c. In questo modo, la tensione di polarizzazione VS riduce anche una tensione di controllo VGS dell’opposto transistore di pull-up 230m,230c (applicata tra il terminale di source ed il terminale di gate).
Si consideri, come esempio, il caso in cui la cella di memoria 400 memorizza il valore logico 1 (ossia, con il terminale principale 210m alla tensione di alimentazione VDD ed il terminale complementare 210c alla tensione di massa GND). In tale condizione, il transistore di pull-down principale 220m à ̈ spento, mentre il transistore di pull-up principale 230m à ̈ acceso; al contrario, il transistore di pull-down complementare 220c à ̈ acceso, mentre il transistore di pull-up complementare 230c à ̈ spento.
Se si desidera scrivere il valore logico 0, la bit line BL principale à ̈ portata alla tensione di massa GND e la bit line complementare BL à ̈ portata alla tensione di alimentazione VDD (mentre la word line WL à ̈ portata alla tensione di alimentazione VDD). Allo stesso tempo, la linea di sacca principale FL à ̈ portata alla tensione di polarizzazione di scrittura VFB, mentre la linea di sacca complementare FL à ̈ portata alla tensione di massa GND; inoltre, la linea di source principale SL à ̈ portata alla tensione di massa GND, mentre la linea di source complementare SL à ̈ portata alla tensione di polarizzazione VS. In questo modo, i transistori di pass-gate 240m,240c si accendono, con ciò provocando l’accensione del transistore di pull-down principale 220m e lo spegnimento del transistore di pull-up principale 230m, ed allo stesso tempo lo spegnimento del transistore di pull-down complementare 220c e l’accensione del transistore di pull-up complementare 230c.
Nella soluzione in accordo con una forma di realizzazione dell’invenzione, i terminali di bulk dei transistori principali 240m e 220m ricevono la tensione di polarizzazione di scrittura VFB, per cui la loro tensione di soglia VTN à ̈ pari alla tensione di soglia di scrittura VTNF(inferiore alla tensione di soglia normale VTN0). Il transistore di pass-gate principale 240m si accende quindi più facilmente, anche quando la tensione di alimentazione VDD applicata al suo terminale di gate à ̈ di basso valore; inoltre, il transistore di pass-gate principale 240m à ̈ più conduttivo, con ciò facilitando lo scaricamento del terminale principale 210m alla tensione di massa GND. Allo stesso tempo, anche il transistore di pull-down principale 220m si accende più facilmente, anche quando la tensione di alimentazione VDD applicata al suo terminale di gate dalla bit line complementare BL à ̈ di basso valore.
La soluzione sopra descritta consente di ottenere una scrittura affidabile senza compromettere la stabilità della lettura e della condizione di riposo. Ad esempio, à ̈ possibile formare i transistori della cella di memoria 400 con dimensioni tali da garantire una lettura ed una condizione di riposo stabile (ovvero i transistori di passgate 240m, 240c a canale lungo, i transistori di pull-down 220m, 220c larghi, ed i transistori di pull-up 230m, 230c con dimensioni minime) e, grazie all’applicazione selettiva della tensione di polarizzazione di scrittura VFB, avere comunque una scrittura affidabile.
La cella di memoria 400 à ̈ particolarmente vantaggiosa quando utilizzata in tecnologie molto scalate e/o a basse tensioni di alimentazione. Infatti, in tale caso à ̈ possibile dimensionare i transistori in modo da rendere la cella di memoria 400 altamente stabile in lettura e nella condizione di riposo (per evitare commutazioni non volute), ottenendo ciononostante una scrittura affidabile grazie alla sua polarizzazione selettiva.
Parallelamente, il terminale di source del transistore di pull-down complementare 220c riceve la tensione di polarizzazione VS, per cui la sua tensione di controllo VGS à ̈ ridotta. Il transistore di pull-down complementare 220c si spegne quindi più facilmente. Allo stesso tempo, anche la tensione di controllo VGS del transistore di pull-up principale 230m à ̈ ridotta dello stesso valore. Ne consegue che il transistore di pull-up principale 230m si spegne più facilmente, anche quando la tensione di alimentazione VDD applicata al suo terminale di source à ̈ di basso valore.
Tutto ciò rende l’operazione di scrittura della cella di memoria 400 ancora più affidabile (in particolare, in tecnologie molto scalate e/o a basse tensioni di alimentazione).
Considerazioni duali si applicano se la cella di memoria 400 memorizza il valore logico 0, e si desidera scrivere il valore logico 1.
Al termine dell’operazione di scrittura, la cella di memoria 400 si porta nella condizione di riposo. In tale caso, entrambe le linee di sacca FL,FL ed entrambe le linee di source SL,SL forniscono la tensione di massa GND (in modo da polarizzare la cella di memoria 400 come nell’arte nota). In questo modo il bistabile 205 mantiene correttamente il valore logico memorizzato.
Durante un’operazione di lettura della cella di memoria 400, entrambe le linee di sacca FL,FL sono polarizzate ad una tensione di polarizzazione di lettura VRB intermedia tra la tensione di polarizzazione di scrittura VFB e la tensione di massa GND (ad esempio, 0,1V-0,2V). Pertanto la tensione di soglia VTN dei transistori 240m, 240c, 220m e 220c à ̈ pari ad una tensione di soglia di lettura VTNR, inferiore alla tensione di soglia normale VTN0, ma maggiore della tensione di soglia di scrittura VTNF(ad esempio, 0,8-1,2V). Entrambe le linee di source SL e SL forniscono invece la tensione di massa GND. Tale tensione di soglia di lettura VTNRfacilita leggermente l’accensione dei transistori di pass-gate 240m,240c (anche quando la tensione di alimentazione VDD applicata ai loro terminali di gate à ̈ di basso valore); inoltre, i transistori di pass-gate 240m,240c sono leggermente più conduttivi, con ciò facilitando lo scaricamento di una delle bit line BL,BL (secondo il valore logico memorizzato nella cella di memoria 400). Allo stesso tempo, tuttavia, non si ha alcun rischio di commutazioni indesiderate dei transistori di pull-down 220m,220c. In questo modo, à ̈ possibile rendere più affidabile anche l’operazione di lettura della cella di memoria 400.
In FIG.5 à ̈ mostrato un particolare in sezione della stessa piastrina di materiale semiconduttore 300 in cui à ̈ formata la matrice di celle di memoria secondo un’altra struttura nota nell’arte. Più specificamente, in figura sono visibili una cella di memoria intermedia 500i, una porzione di una cella di memoria precedente 500p ed una porzione di una cella di memoria successiva 500n lungo una stessa riga della matrice.
Attraverso le medesime tecniche descritte in precedenza à ̈ impiantata una regione sepolta 505 di tipo N+, e per ogni cella di memoria à ̈ formata una sacca di tipo N, la quale si estendente da una superficie frontale 515 della piastrina 300 fino a contattare la regione sepolta 505; tali sacche di tipo N delimitano una sacca di tipo P per ogni cella di memoria (sostanzialmente elettricamente isolata dal resto della piastrina 300). In particolare, nell’esempio illustrato in figura sono mostrate tre sacche di tipo N 518p, 518i e 518n (per le celle di memoria 500p, 500i e 500n, rispettivamente), le quali delimitato due sacche di tipo P 520i e 520n, rispettivamente. Ogni sacca di tipo P 520i,520n à ̈ condivisa con la cella di memoria precedente 500p,500i lungo la riga, in modo da fungere sia da sacca di tipo P principale della corrispondente cella di memoria 500i,500n sia da sacca di tipo P complementare della cella di memoria precedente 500p,500i. In particolare, all’interno della sacca di tipo P 520i (sacca di tipo P principale della cella di memoria 500i e sacca di tipo P complementare della cella di memoria 500p) sono formati il transistore di pull-down principale 220m ed il transistore di pass-gate principale 240m della cella di memoria 500i, ed il transistore di pull-down complementare 220c ed il transistore di pass-gate complementare 240c della cella di memoria 500p (ciascuno formato da una regione di drain di tipo N+, una regione di source di tipo N+ ed una regione di gate sovrastante). Analogamente, all’interno della sacca di tipo P 520n (sacca di tipo P complementare della cella di memoria 500i e sacca di tipo P principale della cella di memoria 500n) sono formati il transistore di pull-down complementare 220c ed il transistore di pass-gate complementare 240c della cella di memoria 500i, ed il transistore di pull-down principale 220m ed il transistore di passgate principale 240m della cella di memoria 500n (ciascuno formato da una regione di drain di tipo N+, una regione di source di tipo N+ ed una regione di gate sovrastante). Come sopra, nella sacca di tipo N 518p,518i,518n sono formati i transistori di pull-up 230m e 230c della corrispondente cella di memoria 500p,500i,500n (ciascuno formato da una regione di drain di tipo P+, una regione di source di tipo P+ ed una regione di gate sovrastante). La struttura sopra descritta à ̈ più compatta, in quanto evita di sprecare spazio nella piastrina 300 tra la sacche di tipo P delle celle di memoria adiacenti (lungo ogni riga della matrice).
La FIG.6 mostra una porzione di matrice di memoria in accordo con un’altra forma di realizzazione dell’invenzione, in cui sono visibili la cella di memoria 500i, ed una porzione delle celle di memoria 500p e 500n. In questo caso, una singola linea di sacca (adatta a fornire le tensioni VFB, GND o VRB) à ̈ prevista per ogni colonna della matrice; in particolare, nell’esempio illustrato in figura sono mostrate due linee di sacca FLi e FLn per le celle di memoria 500i e 500n, rispettivamente. Ogni linea di sacca FLi,FLn à ̈ condivisa con la cella di memoria precedente 500p,500i lungo ogni riga della matrice, in modo da fungere sia da linea di sacca principale della corrispondente cella di memoria 500i,500n sia da linea di sacca complementare della cella di memoria precedente 500p,500i. In particolare, la linea di sacca FLi (linea di sacca principale per la cella di memoria 500i e linea di sacca complementare per la cella di memoria 500p) à ̈ collegata ai terminali di bulk sia dei transistori principali 240m,220m della cella di memoria 500i sia dei transistori complementari 240c,220c della cella di memoria 500p. In modo simile, la linea di sacca FLn (linea di sacca complementare per la cella di memoria 500i e linea di sacca principale per la cella di memoria 500n) à ̈ collegata ai terminali di bulk sia dei transistori complementari 240c,220c della cella di memoria 500i sia dei transistori principali 240m,220m della cella di memoria 500n.
In una forma di realizzazione della presente invenzione, una coppia di word line à ̈ prevista per ogni riga della matrice. In particolare, una word line dispari WLo à ̈ collegata ai terminali di gate dei transistori di pass-gate 240m,240c delle celle di memoria (ad esempio le celle di memoria 500p e 500n) che occupano una posizione dispari nella riga, ed una word line pari WLe à ̈ collegata ai terminali di gate dei transistori di pass-gate 240m,240c delle celle di memoria (ad esempio la cella di memoria 500i) che occupano una posizione pari nella riga.
Durante un’operazione di scrittura di un bit selezionato, ad esempio, nella cella di memoria 500i, la corrispondente word line WLe à ̈ abilitata (alla tensione di alimentazione VDD) mentre l’altra word line WLo à ̈ disabilitata (alla tensione di massa GND). La linea di sacca (principale) FLi della cella di memoria da scrivere 500i (se il bit selezionato ha il valore logico 0) oppure la linea di sacca (complementare) FLn della cella di memoria successiva 500n (se il bit selezionato ha il valore logico 1) fornisce la tensione di polarizzazione di scrittura VFB, mentre tutte le altre linee di sacca forniscono la tensione di massa GND.
Come sopra, nel caso in cui il bit selezionato da scrivere nella cella di memoria 500i abbia il valore logico 0 (con la sua bit line BL principale alla tensione di massa GND e la sua bit line complementare BL alla tensione di alimentazione VDD), il terminale di bulk dei transistori principali 240m e 220m della cella di memoria 500i riceve la tensione di polarizzazione di scrittura VFB (dalla linea di sacca FLi), per cui la loro tensione di soglia VTN à ̈ pari alla tensione di soglia di scrittura VTNF(in modo da rendere più affidabile l’operazione di scrittura).
Tuttavia, la linea di sacca FLi applica la stessa tensione di polarizzazione di scrittura VFB anche ai terminali di bulk dei transistori complementari 240c e 220c della cella di memoria 500p, per cui anche la loro tensione di soglia VTN à ̈ pari alla tensione di soglia di scrittura VTNF. Tuttavia, in questo caso la word line dispari WLo fornisce la tensione di massa GND ai terminali di gate dei transistori di passgate 240m,240c della cella di memoria 500p (oltre che ai terminali di gate dei transistori di pass-gate 240m,240c della cella di memoria 500n). Pertanto, tali transistori di pass-gate 240m,240c delle celle di memoria 500p,500n rimarranno spenti. In particolare, questa configurazione impedisce che il transistore di pass-gate complementare 240c della cella di memoria 500p possa accendersi a causa della sua tensione di soglia di scrittura VTNF; ciò potrebbe provocare a sua volta un’accensione del transistore di pull-down complementare 220c della cella di memoria 500p a causa della sua tensione di soglia di scrittura VTNF, con ciò provocando una scrittura spuria del valore logico 1 nella cella di memoria 500p. Considerazioni duali si applicano se il bit selezionato da scrivere nella cella di memoria 500i ha il valore logico 1 (nel qual caso à ̈ impedita la commutazione indesiderata della cella di memoria 500n).
Durante un’operazione di lettura della stessa cella di memoria 500i, la corrispondente word line WLe à ̈ abilitata (alla tensione di alimentazione VDD) mentre l’altra word line WLo à ̈ disabilitata (alla tensione di massa GND). La linea di sacca (principale) FLi della cella di memoria da leggere 500i e la linea di sacca (complementare) FLn della cella di memoria successiva 500n forniscono la tensione di polarizzazione di lettura VRB, mentre tutte le altre linee di sacca forniscono la tensione di massa GND.
Come sopra, il terminale di bulk dei transistori 240m, 240m, 220m e 220c della cella di memoria 500i riceve la tensione di polarizzazione di lettura VRB dalle linee di sacca FLi,FLn, per cui la loro tensione di soglia VTN à ̈ pari alla tensione di soglia di lettura VTNR(in modo da rendere più affidabile l’operazione di lettura).
Le linea di sacca FLi e FLn applicano la stessa tensione di polarizzazione di lettura VRB anche ai terminali di bulk dei transistori complementari 240c e 220c della cella di memoria 500p ed ai terminali di bulk dei transistori principali 240m e 220m della cella di memoria 500n, per cui anche la loro tensione di soglia VTN à ̈ pari alla tensione di soglia di lettura VTNR. Anche in questo caso, la word line dispari WLo fornisce la tensione di massa GND ai terminali di gate dei transistori di pass-gate 240m,240c della cella di memoria 500p ed ai terminali di gate dei transistori di pass-gate 240m,240c della cella di memoria 500n. Pertanto, tali transistori di pass-gate 240m,240c delle celle di memoria 500p,500n rimarranno spenti. In particolare, questa configurazione impedisce di influenzare le celle di memoria adiacenti durante l’operazione di lettura.
In questo modo, à ̈ possibile ottenere gli stessi vantaggi sopra indicati (ossia, scrittura affidabile e lettura e condizione di riposo stabili) nonostante l’interferenza tra ogni coppia di celle di memoria adiacenti in ogni riga (causata dalle loro linee di sacca condivise).
Naturalmente, al fine di soddisfare esigenze contingenti e specifiche, un tecnico del ramo potrà apportare alla soluzione sopra descritta numerose modifiche e varianti logiche e/o fisiche. Più specificamente, sebbene tale soluzione sia stata descritta con un certo livello di dettaglio con riferimento ad una o più sue forme di realizzazione, à ̈ chiaro che varie omissioni, sostituzioni e cambiamenti nella forma e nei dettagli così come altre forme di realizzazione sono possibili. In particolare, diverse forme di realizzazione dell’invenzione possono essere messe in pratica anche senza gli specifici dettagli (come gli esempi numerici) esposti nella precedente descrizione per fornire una loro più completa comprensione; al contrario, caratteristiche ben note possono essere state omesse o semplificate al fine di non oscurare la descrizione con particolari non necessari. Inoltre, à ̈ espressamente inteso che specifici elementi e/o passi di metodo descritti in relazione ad ogni forma di realizzazione della soluzione esposta possono essere incorporati in qualsiasi altra forma di realizzazione come una normale scelta di disegno.
Ad esempio, considerazioni analoghe si applicano se il dispositivo di memoria ha una diversa struttura o include componenti equivalenti (sia separati tra loro sia combinati insieme, in tutto o in parte), come, ad esempio, una cella di memoria di una tipologia a carico resistivo; inoltre, il dispositivo di memoria può avere caratteristiche di funzionamento diverse. I valori logici 0 ed 1 possono essere rappresentati da diverse tensioni di riferimento (anche invertite tra loro). In ogni caso, nulla vieta di modificare le tensioni di soglia di uno o più transistori della cella di memoria in modo selettivo in accordo con il valore logico da scrivere in altro modo.
Ogni cella di memoria può essere formata da transistori di diversa tipologia, come transistori JFET; analogamente, in una cella di memoria i transistori possono presentare drogaggi opposti, ovvero transistori MOS a canale P di pass-gate e di pulldown e transistori MOS a canale N di pull-up. Analogamente, la piastrina in cui à ̈ integrato il dispositivo di memoria può avere un drogaggio di tipo N (con sacche isolate di tipo N formate in sacche di tipo P).
Inoltre, le sacche isolate possono essere comuni a più di due celle di memoria; ad esempio, una singola sacca isolata potrebbe essere comune a tutte le celle di memoria di due colonne adiacenti. Possono anche essere fornire più di due word line per accedere separatamente a sotto-gruppi di celle di memoria disposte su una stessa riga della matrice del dispositivo di memoria. Al contrario, à ̈ possibile fornire una sola word line per riga anche nel caso in cui le sacche isolate siano condivise tra due o più celle di memoria.
Le tensioni utilizzate per polarizzare la sacca principale e la sacca complementare della cella di memoria durante la sua operazione di scrittura possono anche essere entrambe diverse dalla tensione applicata alle stesse in una sua condizione di riposo.
Nulla vieta di applicare la polarizzazione selettiva dei terminali di source ad una cella di memoria con una diversa struttura. Inoltre, la polarizzazione selettiva dei terminali di source può essere utilizzata indipendentemente dalla polarizzazione selettiva dei terminali di bulk, e viceversa.
In alternativa o in aggiunta, la tensione di polarizzazione può essere applicata ai terminali di source dei transistori di pull-up (tramite una linea di polarizzazione ad essi connessa).
Anche in questo caso, le tensioni utilizzate per polarizzare i terminali di source del transistore di pull-down principale e del transistore di pull-down complementare della cella di memoria durante la sua operazione di scrittura possono anche essere entrambe diverse dalla tensione applicata alle stesse in una sua condizione di riposo.
Nulla vieta di polarizzare i transistori in modo da imporre diverse tensioni di soglia durante l’operazione di lettura.
In particolare, la sacca principale e la sacca complementare possono essere polarizzate ad una diversa tensione durante l’operazione di lettura, anche semplicemente uguale alla tensione di massa GND.
I valori sopra indicati delle tensioni di polarizzazione (per le sacche e/o per i terminali di source, sia durante l’operazione di scrittura sia durante l’operazione di lettura) sono meramente indicativi, e non devono essere interpretati in modo limitativo.
La soluzione proposta si presta ad essere implementa con un metodo equivalente (usando passi simili, rimovendo alcuni passi non essenziali, o aggiungendo ulteriori passi opzionali); inoltre, i passi possono essere eseguiti in ordine diverso, in parallelo o sovrapposti (almeno in parte).
Dovrebbe essere evidente che il dispositivo di memoria proposto può far parte della progettazione di un circuito integrato. Il progetto può anche essere creato in un linguaggio di programmazione; inoltre, se il progettista non fabbrica i circuiti integrati o le maschere, il progetto può essere trasmesso attraverso mezzi fisici ad altri. In ogni caso, il circuito integrato risultante può essere distribuito dal relativo produttore in forma di fetta (wafer) grezza, come piastrina nuda, o in contenitori (package).
Inoltre, il dispositivo di memoria può essere integrato con altri circuiti nella stessa piastrina, o può essere montato in prodotti intermedi (come schede madri) ed accoppiato ad una o più altre piastrine (come un processore). In ogni caso, il dispositivo di memoria à ̈ adatto ad essere usato in sistemi complessi (come un telefono mobile).

Claims (11)

  1. RIVENDICAZIONI 1. Un dispositivo di memoria di tipo SRAM (100) comprendente una pluralità di celle di memoria (400) ciascuna per memorizzare un primo valore logico (0) rappresentato da una prima tensione di riferimento (GND) o un secondo valore logico (1) rappresentato da una seconda tensione di riferimento (VDD), in cui ogni cella di memoria comprende un bistabile (205) avente un terminale principale (210m), un terminale complementare (210c), un insieme di transistori di memorizzazione principali (220m,230m) per mantenere il terminale principale alla tensione di riferimento corrispondente al valore logico memorizzato, ed un insieme di transistori di memorizzazione complementari (220c,230c) per mantenere il terminale complementare alla tensione di riferimento corrispondente al complemento del valore logico memorizzato, un transistore di accesso principale (240m) ed un transistore di accesso complementare (240c) per accedere al terminale principale ed al terminale complementare, rispettivamente, caratterizzato dal fatto che il dispositivo di memoria ulteriormente comprende mezzi di polarizzazione (135) per modificare una tensione di soglia di almeno uno dei transistori principali (220m,240m;230m) ad un primo valore di tensione di soglia (VTNF) o ad un secondo valore di tensione di soglia (VTN0) e per modificare una tensione di soglia di almeno uno dei transistori complementari (220c,240c;230c) al secondo valore di tensione di soglia o al primo valore di tensione di soglia durante un’operazione di scrittura del primo valore logico o del secondo valore logico, rispettivamente, nella cella di memoria.
  2. 2. Il dispositivo di memoria (100) secondo la rivendicazione 1, in cui il transistore di accesso principale (240m) ed il transistore di accesso complementare (240c) sono transistori ad effetto di campo di un primo tipo di conducibilità, ed in cui il bistabile (205) comprende un transistore di memorizzazione principale (220m) ed un transistore di memorizzazione complementare (220c) ad effetto di campo del primo tipo di conducibilità per accoppiare il terminale principale ed il terminale complementare, rispettivamente, ad un primo nodo di riferimento (232) adatto a fornire la prima tensione di riferimento (GND), ed un ulteriore transistore di memorizzazione principale (230m) ed un ulteriore transistore di memorizzazione complementare (230c) ad effetto di campo di un secondo tipo di conducibilità per accoppiare il terminale principale ed il terminale complementare, rispettivamente, ad un secondo nodo di riferimento (235) adatto a fornire la seconda tensione di riferimento (VDD), ed in cui il dispositivo di memoria à ̈ integrato in una piastrina di materiale semiconduttore (300) con il transistore di accesso principale ed il transistore di memorizzazione principale formati in una sacca principale (320m;520i,520n) della piastrina, ed il transistore di accesso complementare ed il transistore di memorizzazione complementare formati in una sacca complementare (320c;520n,520i) della piastrina, i mezzi di polarizzazione (135) comprendendo mezzi per applicare una prima tensione di polarizzazione (VFB) o una seconda tensione di polarizzazione (GND) alla sacca principale e per applicare la seconda tensione di polarizzazione o la prima tensione di polarizzazione alla sacca complementare durante l’operazione di scrittura del primo valore logico o del secondo valore logico, rispettivamente, nella cella di memoria, la prima tensione di polarizzazione e la seconda tensione di polarizzazione imponendo il primo valore di tensione di soglia (VTNF) ed il secondo valore di tensione di soglia (VTN0), rispettivamente, con il primo valore di tensione di soglia inferiore in valore assoluto al secondo valore di tensione di soglia.
  3. 3. Il dispositivo di memoria (100) secondo la rivendicazione 2, in cui le celle di memoria (300) sono organizzare in una matrice (105) con una pluralità di righe, la sacca principale (520i) di ogni cella di memoria (500i) di ogni riga successiva ad una prima cella di memoria della riga essendo in comune con la sacca complementare di una cella di memoria precedente (500p) della riga, per ogni riga il dispositivo di memoria ulteriormente comprendendo una linea di parola pari (WLe) per controllare i transistori di accesso delle celle di memoria in posizione pari nella riga ed una linea di parola dispari (WLo) per controllare i transistori di accesso delle celle di memoria in posizione dispari nella riga.
  4. 4. Il dispositivo di memoria (100) secondo una qualsiasi delle rivendicazioni da 1 a 3, in cui i mezzi di polarizzazione (135) comprendono mezzi per imporre la seconda tensione di soglia (GND) all’almeno uno dei transistori principali (220m,240m;230m) ed all’almeno uno dei transistori complementari (220c,240c;230c) in una condizione di riposo della cella di memoria (400).
  5. 5. Il dispositivo di memoria (100) in accordo con una qualsiasi delle rivendicazioni da 1 a 4, in cui ogni transistore (220m,220c,230m,230c,240m,240c) ha un primo terminale di conduzione, un secondo terminale di conduzione ed un terminale di controllo, ed in cui il secondo terminale di conduzione del transistore di memorizzazione principale (220m) ed il secondo terminale di conduzione dell’ulteriore transistore di memorizzazione principale (230m) sono connessi al terminale principale (210m), i terminali di controllo del transistore di memorizzazione principale e dell’ulteriore transistore di memorizzazione principale sono connessi al terminale complementare (210c), il secondo terminale di conduzione del transistore di memorizzazione complementare ed il secondo terminale di conduzione dell’ulteriore transistore di memorizzazione complementare sono connessi al terminale complementare, ed i terminali di controllo del transistore di memorizzazione complementare e dell’ulteriore transistore di memorizzazione complementare sono connessi al terminale principale, il dispositivo di memoria ulteriormente comprendendo ulteriori mezzi di polarizzazione (135) per applicare una ulteriore prima tensione di polarizzazione (VS) o una ulteriore seconda tensione di polarizzazione (GND) al primo terminale di conduzione di almeno uno selezionato tra il transistore di memorizzazione principale e l’ulteriore transistore di memorizzazione principale e per applicare la seconda tensione di polarizzazione o la prima tensione di polarizzazione al primo terminale di conduzione di almeno uno selezionato tra il transistore di memorizzazione complementare e l’ulteriore transistore di memorizzazione complementare durante un’operazione di scrittura del secondo valore logico o del primo valore logico, rispettivamente, nella cella di memoria, l’ulteriore prima tensione di polarizzazione riducendo una tensione di controllo (VGS) di ciascun transistore di memorizzazione selezionato e del transistore di memorizzazione avente il terminale di controllo collegato al secondo terminale di conduzione del transistore di memorizzazione selezionato rispetto all’ulteriore seconda tensione di polarizzazione.
  6. 6. Il dispositivo di memoria (100) secondo la rivendicazione 5, in cui gli ulteriori mezzi di polarizzazione (135) comprendendo mezzi per applicare l’ulteriore prima tensione di polarizzazione (VS) o l’ulteriore seconda tensione di polarizzazione (GND) al primo terminale di conduzione del transistore di memorizzazione principale e per applicare l’ulteriore seconda tensione di polarizzazione o l’ulteriore prima tensione di polarizzazione al primo terminale di conduzione del transistore di memorizzazione complementare durante l’operazione di scrittura del secondo valore logico o del primo valore logico, rispettivamente, nella cella di memoria.
  7. 7. Il dispositivo di memoria (100) secondo la rivendicazione 5 o 6, in cui gli ulteriori mezzi di polarizzazione (135) comprendono mezzi per applicare l’ulteriore seconda tensione di polarizzazione all’almeno un transistore di memorizzazione principale selezionato (220m,240m;230m) ed all’almeno un transistore di memorizzazione complementare selezionato (220c,240c;230c) in una condizione di riposo della cella di memoria (300).
  8. 8. Il dispositivo di memoria (100) secondo una qualsiasi delle rivendicazioni da 1 a 7, in cui i mezzi di polarizzazione (135) comprendono mezzi per modificare la tensione di soglia dell’almeno uno dei transistori di accesso principali (240m) e dell’almeno uno dei transistori di accesso complementari (240c) ad un terzo valore di tensione di soglia (VTNR) compreso in valore assoluto tra il primo valore di tensione di soglia (VTNF) ed il secondo valore di tensione di soglia (VTN0) durante un’operazione di lettura della cella di memoria (400).
  9. 9. Il dispositivo di memoria (100) secondo la rivendicazione 8 quando dipendente direttamente o indirettamente dalla rivendicazione 2, in cui i mezzi di polarizzazione (135) comprendono mezzi per applicare una terza tensione di polarizzazione (VRB) alla sacca principale ed alla sacca complementare durante l’operazione di lettura della cella di memoria, la terza tensione di polarizzazione imponendo il terzo valore di tensione di soglia (VTNR).
  10. 10. Il dispositivo di memoria (100) secondo una qualsiasi delle rivendicazioni da 1 a 9, in cui la prima tensione di polarizzazione (VFB) e/o l’ulteriore prima tensione di polarizzazione (VS) sono comprese tra la prima tensione di riferimento (GND) e la seconda tensione di riferimento (VDD), ed in cui la seconda tensione di polarizzazione e/o l’ulteriore seconda tensione di polarizzazione sono uguali alla prima tensione di riferimento (GND).
  11. 11. Un metodo per controllare un dispositivo di memoria di tipo SRAM (100) comprendente una pluralità di celle di memoria (400) ciascuna per memorizzare un primo valore logico (0) rappresentato da una prima tensione di riferimento (GND) o un secondo valore logico (1) rappresentato da una seconda tensione di riferimento (VDD), in cui ogni cella di memoria comprende un bistabile (205) avente un terminale principale (210m), un terminale complementare (210c), un insieme di transistori di memorizzazione principali (220m,230m) per mantenere il terminale principale alla tensione di riferimento corrispondente al valore logico memorizzato, ed un insieme di transistori di memorizzazione complementari (220c,230c) per mantenere il terminale complementare alla tensione di riferimento corrispondente al complemento del valore logico memorizzato, un transistore di accesso principale (240m) ed un transistore di accesso complementare (240c) per accedere al terminale principale ed al terminale complementare, rispettivamente, in cui il metodo à ̈ caratterizzato dal passo di: modificare una tensione di soglia di almeno uno dei transistori principali (220m,240m;230m) ad un primo valore di tensione di soglia (VTNF) o ad un secondo valore di tensione di soglia (VTN0) e modificare una tensione di soglia di almeno uno dei transistori complementari (220c,240c;230c) al secondo valore di tensione di soglia o al primo valore di tensione di soglia durante un’operazione di scrittura del primo valore logico o del secondo valore logico, rispettivamente, nella cella di memoria.
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