IT8224060A1 - Procedimento di mappatura della memoria in un sistema di elaborazione dati - Google Patents

Description

Ul I l\~iv^ IM.V9IOHW

raroRMTioir sisms ?????? S. ^ A. j IL Dir, ETTORE diliT CU

( 'ilLiiiltiA o dm due

p E s c R i z i_o.

: "PROCEDIMENTO DI MAPPATURA *

? LA_ME MQR I A_JI H_lIN_SiS.XE MA, _Q XJSi AB_0 RA Z 1.0 NE_] a ditt

9C ?HONF.YWELL INFORMATION SYSTEMS ITALIA S.p.A. di Caluso (Torino)?,

Li R C 3000 ; di nazionalit? Italiana .

iDepositata il _ /> - N.

i ^ ? 9 ? ~ n we w iri a tu uj

IQ a OOOQOQOOOQOOQQ.OOQ0-0Q-Q00-00_QQO-QOO.OO-O-OJ

! ?i*

-v iRIASSUNTO

|Procedimento di mappatura della memoria di un sistema di elabd

)razione dati,.costituita-.da.una?ploralLfc?L_di moduli in numero ?

rri

1variabile e con capacit? variabile per.multiplLdi_una_.capaci-'

It? base, in cui i moduli sono integralmente passivi, ossia non ? forniscono alcun se e indicativo della loro capacit? o ef- o

:fettiva esistenza locazione di memoria ? idealmente appar

?uno di_pi?_bLncchi di locazioni, ciascuno di cap

!

_cLta_e ?_b.as_e_,___ciascuno?dei_bJLo_c.chL_app.ari.iji ,L.a_uno_d?j_aiD_dulj_e_JJj-.ndjj^zzameJQ?o_iL_una_LD_ciaz?J3n.e__di_meiiLacia_

! ;

:comporta la-Selezic _me

;moria, per mezzo di una memoria ausiliaria o "directory" aver-?te una locazione indirizzabile associata a ciascuno dei possiibili blocchi e caricata con una informazione iva

della appartenenza del blocco corrispondente al modulo di ef? ;

fettiva appartenenza che quando letta fornisce un

segnale di selezione di modulo.

:_o_rjLsoJLv?_il_probiejiia^do-l?cacioam?n.to._mizial_e

Ld RT direct.ory_con_l.e_info.cmaz.is.nj^.c.Qr.c.isp.Qnd.e.nti^alla_e??e?ti ; va costituzio.ne..della-memoria,

le locazioni del directory delle Informazioni di appartenenza; dei blocchi a un ipotetico primo modulo.

j nello scrivere codici di prova a indirizzi di locazioni di me^

nel verificare mediante lettura della memoria ai medesimi indi ?rizzi l?appartenenza o meno delle locazioni corrispondenti al primo modulo.

Una volta effettuata questa verifica le operazioni vengono ri. ! petute scrivendo nelle locazioni di directory corrispondenti ; ' a blocchi di cui si ? verificata la non appartenenza al primo modulo, una informazione di appartenenza a un ipotetico modulo ? seguente, scrivendo codici di prova a indirizzi di locazioni ? ' di memoria compresi in blocchi non appartenenti al primo modtx ? lo e verificando l'appartenenza di tali blocchi al modulo se j guente, e cos? di seguito per moduli successivi fino ad esaui rimento dei moduli.

- 3 - HO?ffiyWELL UiFORAIATIO?iSYSTEMSITALIA S.D.&.

'La presente invenzione riguarda un procedimento -di .mappa?.

?

?' I

n ?>n ? HPT1 a mpmnria in un sisterna di elaborazione dati^

11 i *

iMnl-H dei sisterni di e1aborazione dati oggi in uso offrono la i

! - j

'possibilit? di installare nel sistema capacit? diverse della i

?1memo-ria di lavoro e di aumentare tale capaci.t? per soddi.sfare 1

?5nuove esigenze. ?

i (

i ?

;Il modo oi? comune Der ottenere ci? ? anello di organizzare la;

!j iJ

lmemoria di lavoro in modo modulare, formandola cio? come insiei

j 1

! j

ime di una pluralit? di moduli identici in numero variabile al-?

! :

ilogpiati in una unit? predisposta per contenere fino a un certo

j

'numero massimo P di moduli?. !

I :

i

Un altro problema che i costruttori di sistemi di elaborazione;

! ?

dati devono affrontare ? quello di aggiornare col minimo costo!

! ' !

;le prestazioni offerte, in termini di capacit? di memoria, in .

; I

!funzione dei rapidi progressi delle tecnologie elettroniche.

j |

!Per effetto di tale progresso un modulo di memoria (generalmen

? 1

l :

!te costituito da una piastra a circuito stampato di dimensioni:

1predeterminate) realizzato con componenti da tempo affermati

! . . 1

isul mercato e con una capacit? del modulo prefissata, per esem

!

ipio 64K bvtes. pu? essere realizzato, per l'introduzione sul

'mercato di nuovi componenti. in modo da raggiungere una capaci'

;t? pi? alta, per esempio doppia o auadrupla. pur mantenendo

inalterate le dimensioni della piastra di memoria e le sue in-

iterconnessioni con l'esterno.

:Quando si verifica questa possibilit? la capacit? di una memo

SOMTWELL INFORMATION SYSTEMS ITALIA a. p. ?.

4

ro gel moau-Li installati neua memoria, ma ancne usanao moquii: | 1 j j 'di caDacit? maggiore. senza ner auesto rimuovere necessariaraen! 1 ~! i j ite i moduli di capacit? ridotta eia installati. ' ? 1 ! j i Si pu? cos? concepire una memoria di lavoro di capacit? varia-! | ! bile in funzione del numero e del tipo di moduli installati. !. . ' ! :in cui sono contemporaneamente presenti moduli di capacit? di-! !i i1 versa. ; ii i? ! , 1 Per tali tipi di memorie sorge il prohiRITIa Hi indirizzare nor?i 1 l j : 1 ? f retijamente.le stesse. ossia di convertire un indirizzo assoluto ! \ di memoria in un segnale appropriato di un modulo e in un in- ? 1 ? !di.ri.zzo di. selezione nell'ambito del modulo. 1! i i IIn altre parole ?.necessari.o predi.sporre ci.rcui.ti.di.allocazio ii

ne di indirizzi di memoria ai diversi moduli che la compongono> I i ! in modo che i diversi moduli siano indirizzabili come se costi:

tuissero uno spazio continuo indirizzabile di una sola memoria: ? . i i ; Poich? nei sistemi moderni di elaborazione dati si fa uso di !

| rarchitetture a bus di connessione tra pi? prrocessori. memorie ;! e periferiche e questi bus di connessione definiscono una inter : ;

j faccia comune per diversi tipi di apparecchiature, non ? possi>

bile effettuare tale conversione di indirizzi a monte del bus ' 1 , ; di connessione,.senza influenzare l'interfaccia di tutte le a?^?

parecchiature. 1

Tale conversione deve quindi aver luogo nella memoria e deve

essere effettuata con circuiti semplici e veloci, in modo da

HU?U^ZWfiLLiiflFOBMATIO?fSYSTEMSITALIA S.p.A*

- 5 -

non introdurre inaccettabili ritardi nei tempi di accesso alla! memoria, e da non appesantirne la complessit? e il relativo !

costo

i

Una soluzione e a ema ? descritta nel breivetto U.S.A. N. 4.001.786,

;I.a -S-Q.1U7.icng^reali: nrnnoRta ? parziale_in quanto reiati 1 i

vamente lenta e in richiede un numero rilevante di com | ponenti e si presenta quindi complessa e costosa.

Nella:domanda di brevetto.?,italiana N '25266 A/81-depositata ili ;24.11.81 da codesta richiedente, ? descritto un apparato di sei ! ? ilezione di moduli di memoria che fa uso di una logica di seie?: j j ?zione semplificata e pi? veloce di quella descritta nel bre-' j 1 Ovetto U.S.A. citato, in guanto certe funzioni di elaborazione i { | ? _ f .?vengono devolute all'unit? centrale che le esegue una volta 1 a

per tutte all'atto dell1inizializzazione.

! < In particolare la memoria modulare invia all'unit? centrale ?delle informazioni relative alla capacit? dei moduli che la costituiscono. L?unrt? centrale elabora queste informazioni e ; ' i fornisce alla memoria_un_J-.nsi?in-e__iLLJ-nflojcraazi_oni._r_app.r_es_enta?i._ ?ve della capacit? del primo modulo, della somma della capacit?: del primo e del secondo modulo, della somma della capacit? del' primo, secondo, terzo modulo e cos? via sino alla capacit? to-; tale di memoria. _

Queste informazioni sono caricate in opportuni registri dell?ap parato di selezione dei moduli contenuto nella memoria._

??*-* ?u'VAJuiiiUii ?iaiJiilS ITA T, Ti S. pj

- 6 -

?Quando- la. memoria viene indirizzata, una parte .si gnificat iy a da pi? coropa?' fratoni con il contenuto dei diversi registri.

il segnali pi? indicativi dei diversi confronti sono applicati j ?a un decodificatore che in funzione di detti segnali genera un !

^segnale di selezione di uno tra i diversi moduli di memoria iTuttavia l'apparato di selezione dei moduli sopra menzionato ?comprende ancora r circuiti di confronto ed un decodi-? T~ ?ficatore e si presenta ancora relativamente complesso e lento.! ; | ?Queste limitazioni sono superate dal procedimento oggetto del-? !la presente invenzione che consente di usare un numero ancora fpi? ridotto di componenti e di introdurre ritardi di selezione:

?.minimi

^Questi risultati sono ottenuti devolvendo all'unit? centrale ? :del sistema tutte le funzioni di elaborazione necessarie, com--1 ; _?presa_la_determinazi.oxi?_de.lla_c.ap_aci.t?_di__cias_c.un_m_Q.duI

_ldiant_e_J._luso_di__unEL_memojcia ausiliaria di.selezione.a..lettura/-. scrittura o- "directory" caricata dall'unit? centrale del siste ma.

La memoria ausiliaria, una volta caricata, opera come tradotto

-.re_ di? indlniz zi , ossia? ri 3?as.s.oluto?un segna ile-di? selezione? di? modulo^? Qgni_m.odulo-p.u?_. considerarsi ? c.o.s.ti=_ tu-i tn HR un oertn numero di bl occhi _ ordinai.i?di? mem.or-ia__dL_c.a-; pacit? base prefissata, ad esempio__64K..parole._o_ssia_p_u_Q_ave_re_ ,una_.capacit??eguaie_Q.multipia di 64K parole._ 1

?u uiuiUJ.iiUl'i ? l?lIJii?S i l 4 M A

- 7 -

ICos? la memoria, costituita fisicamente da moduli, pu? essere

:considerata come costituiteLJ.dealmeinte_da-una^ lur_alit?L_Qgdinai ;ta di M blocchi di memoria.

ili "directory" ha un numero di locazioni almeno pari al numero! i ! ! | !massimo di blocchi di memoria che possono formare la memoria. I : ' ? ;cosicch? ad ogni locazione si pu? associare un blocco di memo-:!_ iria.

;I blocchi di memoria sono ripartiti tra i diversi possibili mo|

Iduli di memoria con un massimo N di blocchi per modulo.

I

iGli indirizzamenti di memoria sono effettuati in forma binaria. (Un indirizzo di memoria ? costituito da un conveniente numero Idi bit.

il bit meno significativi, in numero appropriato, per esempio 116 bit nel caso di blocchi di memoria di capacit? 64K parole,

'consentono di identificare un indirizzo nell'ambito di un blocca ! . . I IParte dei bit pi? significativi consentono di identificare il 1 (blocco di memoria a cui l?indirizzo si riferisce._ ' i Inoltre i bit pi? significativi vengono utilizzati per indirizi jzare la locazione del "directory" in cui ? memorizzata una in-; ! I [formazione codificata rappresentativa del modulo contenente il.

[blocco di memoria specificato.

Talp ????????????7??nnp nnri-ifinata rnngpnl-p qninHi H-i ^???^??????? 11opportuno modulo di memoria durante le operazioni di_ indirizi zamento della memoria del_ sistema.

:o del "directory11 con le informazini

ni relative ai moduli contenenti i blocchi di memoria vendono

: ;

?effettuate dall'unit? centrale all'atto dell'inizializzazione '?

; i

;o della riconfigurazione del sistema secondo un Drocedimento

1!che costituisce .1.'oggetto della presente invenzione. !i

::Secondo tale procedimento,.l'unit?. centrale carica nelle,loca11 ^

i:zioni'del directory corrispondenti ai diversi blocchi un?infor1

i |

|mazione codificata di selezione di un,primo modulo J. !

|! 1j

:T,'unit? centraie indir!??? quindi nt:travprsn 1? mpmnr? a attui_ '

j I

!liaria una predeterminata locazione di ciascuno dei blocchi di!

! |

| r

!memoria e con opportune operazioni di scrittura, lettura e con

! i i

ifronto verifica l'appartenenza di ciascun blocco al modulo J.t

;Se i blocchi, in tutto o in parte, non sono presenti nel ato-l

; ? t

| % !

fdulo J, l'unit? centrale provvede a verificare, eseguendo del-?

} j

1 1

ile operazioni analoghe a quelle precedentemente descritte, se i

;essi sono presenti nel modulo J+l e cos? di seguito.

i i

! . . . .. . !

Queste ed altrft M fflttprlit-ifiKp .nppar.irannn pi? otuat-p dnll-fl . . i

descrizione che segue di una forma preferita di reaii7737.1nne '

? i 'dell'invenzione e dai disegni allegati in cui: !

?la Fig. 1 rappresenta in forma schematica a blocchi un sistema

1 di elaborazione dati in cui il orocedimento oggetto

dell'invenzione pu? essere usato.

;Le Fig. 2 e 3 rappresentano lo schema elettrico di moduli di

memoria di diversa capacit?, di possibile impiego

! nel sistema di Fig. 1.

La Fig. 4 rappresenta un circuito di selezione nell'ambito di :

.A.

9

_ua_m-Qdul-o_di_ Le di impiago?nel

sistema di fig. I ,

?La Fig,5 rappresenta in dettaglio una unit? di interfaccia e

selezione di modulo del sistema di fia. 1.

:La Fia 6 rappresenta in diagramma di temporizzazione qualitati

j_ va alcuni segnali di temporizzazione dell'unit? di ih

terfaccia di fig. 5

|Le Figure 7, 8 rappresentano in forma di flusso logico un pr?

che svi a il procedimento o dell'invenzione.

!La fig. 1 rappresenta in forma schematica a blocchi un sistemai \VL, ? ?

idi elaborazione dati in cui pu? essere utilizzato il metodo di; 7 : - 1

|configurazione della memoria oggetto della presente invenzione

: i

; f

i , j

ili sistema comprende un'unita centrale di elaborazione 1 ed_ L

iuna memoria di lavoro 2 interconnesse mediante un canale 3 co

istituito da una pluralit? di fili.

?Attraverso il canale 3 vengono inviati dalla unit? centrale 1!

: j

'alla memoriaj dei segnali di temporizzazione,dei comandi. de?

gli indirizzi, dei dati da scrivere in memoria, e possono es- :

sere ricevute dalla memoria dei dati letti e delle informazio-?ni di stato.

:L'unit? centrale 1 ? di una unit? di controllo micro

programmata, di una unit? operativa, di una pluralit? di registri di lavoro e di un'opportuna interfaccia con il canale 3.

Per lo scopo della presente invenzione qualsiasi informazione

aOiW-imit L\irthAIA?iO.*i STSTI3?S ITALIA s. p.

- 10 -

'? 'unit? centrale 1 e

lin quanto l?invenzione ? utilizzabile con qualsiasi tipo di uni 11? centrale e qualsiasi tipo di canale di interconnessione. i I La memoria di lavoro 2 ? costituita^da-un?unit? d'interfaccia ! le selezione di modulo 4 e da una ita di_moduli di memo-;ria che possono essere installati in numero variabile da 1 fi no ad un massimo ??^4,? , M , M_. M_ in corris allog-! giamenti ordinati H , H , H , H della struttura di memoria. iLe figure 2, 3 rappresentano degli esempi di possibili realiz-l zazioni di moduli di memoria di diversa capacit?.

La fig. 2 rappresenta un modulo di memoria con capacit? di 64? 'parole.

'Esso ? costituito da un circuito stampato PWB su cui ? disposta luna riga di 20 circuiti integrati di memoria CI , . CI . \

I ?Si suppone cio? che il ismo sia di bit di cui 16 usati come bit di informazione e 4 come bit ridondan iti di controllo e correzione di errore.

.Ogni circuito integrato CI^ pu? essere del tipo commercialmenite disponibile con capacit? di 64K bit (per esempio del tipo 1 :HM 4864-2 della ditta e richiede 16 bit di indirizzamento.

li circuito integrato dispone di un ingresso di dati DI, una :uscita di dati DO, due ingressi di temporizzazione e comando IRS, CS, un i sso di comando di operazione R/W e 8 i.ngressi; idi indirizzamento A0-7,

,? ' > :

! . - Il - i i . i j | i,1indirizzamento ? effettuato in due fasi successive con la nos s f ! ! ita tecnica di multiplexing.

! i ! i ?Poich? idealmente le celle di memoria nel circuito integrato ? ? i j ! isono disposte secondo una matrice di 256 righe e 256 colonne, ? - 1- ! i i : i ? 11???ri77flmftnt'n di una cella viene effettuato selezionando in!

? ! i .un primo tempo una riga della matrice con_un_Qodice a 8 bit. j.. | ? !validato dal comando RS e in un secondo tempo selezionando una ! ' ? .'colonna della matrice con un codice a 8 bit validato dal coman! ;! (? 1 ; !do CS. ? * ! ili circuito integrato dispone inoltre di un ingresso A8 non- \ jutilizzato. I ? I !L'operazione eseguita dal circuito integrato ? di lettura o i I ! ; ! 'scrittura secondo il livello logico del segnale presente all'ih : f i ! presso R/W. 1

. . 1 ^?uscita DO ? di tino tristate. Normalmente tenuta ad imoeden?'

za virtualmente infinita assume livello logico 1 o 0. secondo ;

ti1 dato letto, nel corso delle sole operazioni di lettura e per ; i .un periodo di tempo prestabilito dopo la ricezione del comando' i CS. ? Per ulteriori informazioni su tali circuiti integrati si riman:

da ai manuali dei produttori.

L'interfaccia di connessione del modulo di fig. 2 con l'unit? ,

di interfaccia e selezione di modulo 4 (fig. 1) ? quindi molto,

semplice e comprende:

un gruppo DI00-19 di 20 terminali per l'invio di dati al modulq **?**'?4 ?? UU VlUliAllVil UlUiiiiUkJ I i niii^ kj. ?. i - 12 - ?

, t

*

gn gruppo nooo-19 di 20 terminali... p.er_LLusc ii.a_di^_dati_daL_mp-L.? _

, dn 1 n .? ? ?

?

_

? 'due terminali RAS. CAS per l'invio dei comandi RS. CS al modulo;:

t ! '

' un terminale R/W per l'invio al modulo del comando omonimo::

i .

! un terminale Si oer l'invio di un comando di . selezione di raodu'

? 1 i

t !

jiin gruppo di 8 terminali A00-07 per l'invio di indirizzi di :

! ;

(riga e colonna al modulo.

! !

[ I collegamenti tra i terminali DI00-19 e D000-19 e l'ingresso,;

; ?

! . i 1

'uscita DI. DO dei diversi circuiti integrati non sono rappre- 1

? ? ? !

? sentati per semplicit? e chiarezza di disegno, in quanto ovvili.

i

j i

i La fig. 2 mostra che nel modulo il trasferimento dei segnali

1

i RS , CS agli ingressi corrispondenti dei circuiti integrati, at!

j j

! traverso i terminali RAS; CAS ? condizionato da due porte logi-

ohe 34, 23 ahi li tate dal segnale presente sul terminale Si di . . . ..

selezione di modulo. : .

: Nell ' interfaccia sono predisposti altri due terminali aggiunti;

;

vi Alfi. A17 che nel modulo di fip. 2 non sono utilizzati.

Il circuito stamnato del modulo di memoria infatti essere '

predisposto per contenere due righe di circuiti integrati del-

lo stesso tipo precedentemente descritto, anzich? una.

In questo caso la capacit? del modulo di memoria risulta esse-

re di 128K parole.

?E' quindi indispensabile disporre di un ulteriore bit di indi-

rizzamento che viene trasferito attraverso uno dei due termina

Ili aggiuntivi, per esempio ?16.

j

;La fig. 3 rappresenta schematicamente un modulo con capacit? di 128K parole, con le stesse semplificazioni di fig. 2, otte-; nuto mediante l'installazione sul circuito stampato di due ri-

<ghe_di circuiti i _

In questo caso il segnale logico presente sul terminale A16 ? I :: ? icato. attraverso un NOT 28 a un i sso di una [ ?NAND 25 a tre ingressi,

L'uscita della_porta NAND 25 ? connessa i ingressi CS della ?prima riga di circuiti integrati,

!Il segnale logico presente sul terminale A16 ? inoltre applica/^ UJ ito a un ingresso di una seconda porta NAND 27 a tre ingressi. c !L'uscita della porta NAND 27 ? connessa agli ingressi CS della ;seconda riga di circuiti integrati,

Gli altri due ingressi di ambedue le porte NAND 25 e 27

_Lrispetti-vamente?connessi? ai?terminali?Si?e CAS.,

T terminali si e BAS snnn poi_connessi_ agli_ ingressi?di_una por?a_NAND_2?_ ingressi?RS sia delTa prima come della seconda riga di circuiti integrati Medianteitale?ciruitO?di?s.e.l_ez.ione_iJ? segnale,pres.ent.e__:

m inaie A16 consente di selezionare per le operazioni di lettura/scrittura una_deIle due righe di cij

?E1inoltre prevista l'immissione sul mercato di circuiti inte-:grati di memoria con capacit? di 128K bit.

Tali circuiti differiscono dai precedenti solo per il fatto

?

t

? !1

;che l'ingresso di indirizzamento A8, nel caso precedente non;

; j

!utilizzato, ? aui effettivamente usato.per la selezione di uno

f/ i

1 !

!dei due pruooi di 256 colonne nell'ambito del circuito integrato.

. SE' auindi evidente che nei moduli di. fig. 2 e 3 ri.spetti. ! S vamen-f-! !

i :

!te possono essere installate una o due r.i-gh-e ?di tali circuiti!

? !

- - - ?-ottenendo una capacit? di memoria p-er m-odulo rispettivamente [ '

;

!

jdi 128K parole e 256K parole. 1

5

i

!Nel primo caso l'ingresso A8 dei circuiti integrati viene ?

! !

1 . j

!collegato al terminale A16 del circuito stampato. t, ! . . !

Nel secondo caso l'ingresso A8 viene collegato al terminale ;

i i

5

!A17 e la logica di selezione di riga di circuiti integrati ri?

? !

;mane inalterata. {!

- 1- : ;

i . 1

jE' da notare cherimoduli di memoria non forniscono all'inter- f

! 1

?faccia alcuna informazione sulla loro capacita. i

j !

i S6 1

'E' altres? da notare ch?Vtali moduli hanno una capacit? instai

i 1

rlata inferiore alla massima prevista di 4 blocchi e vengono se

: t

! (

llezionati con il segnale Si e con un indirizzo eccedente la t

!j

Icapacit? installata, essi ignorano i bit pi? significativi dif

iindirizzo, come possono essere quelli applicati agli ingressi!

i

:A16, A17. !

4Ci? pu? dar luogo a indirizzamenti errati e operazioni di so?:

vrascrittura. !

Per esempio si supponga che il modulo abbia una capacit? di 64K.

?corrispondente a un solo blocco, e venga indirizzato con un co

dice binario 0, corrispondente alla prima locazione del blocco.

_p.eE-S.Cniy_er_v.i_una_inforraaziane_Aj

Se successivamente lo stesso modulo ? indirizzato con un codi ce binario a 17 bit 10000000000000000 corrispondente alla loca zion? ordinata 64K, per scrivervi una informazione B, la loca? zione effettivamente indirizzata ? la locazione 0 e l'informa! 2i?ne B viene ivi scritta in luogo dell'informazione preesisten i te A._ _ ; Questa considerazione ? essenziale per la comprensione del pr? 5 1 cedimento di configurazione che sar? descritto nel seguito. j

_T)_'a1tra parte .le fig. 2 e 3 rappresentano solo degli esempi d?_ p?ssibili realizzazioni di moduli_di memoria.

T.a fig. 4 rappresenta un esempio di realizzazione di circuito?; di selezione di blocco nell'ambito di un modulo che previ?ne i la sovrascrittura di informazioni.

Il circuito comprende cinque porte NAND a due ingressi 29, 33; 34, 35, 36. una porta AND 30 a 2 ingressi e due NOT 31, 32, Gli ingressi del NAND 29 sono rispettivamente connessi ai ter; minali RAS e Si dell'interfaccia di modulo.

del,

_L_!_us.cita?AND_2.9_?_C. ?ingr_es_ si RS dei circuiti integrati del modulo.

Gli ingressi della porta AND 30 sono rispettivamente connessi; ai terminali Si e CAS dell'interfaccia di modulo._ . L'uscita dell'AND 30 ? connessa a un ingresso di ciascuna del. le porte NANO 33. 34. 35, 36

Il terminale A16 ? connesso a un ingresso della porta NAND 33? _!e.,_ attnayersO-J-^LNQJL-dl-?? a^_un_?Dgrgg-S.Q_dgJLla_BOrtajyAND_3_4j io che i circuiti integrati -di_c bit siano ?insiallA?.i_ne1 modulo, il terminale A16 ? inoltre connesso, at1 i

il. 38 terminale A8 di tali circuiti i i

al terminale Air e connesso a un inpresso aeu a pun-a : 'e. attraverso il NOT 32 a un ingresso della porta NAND 36. i t I ILe uscite dei NAND 33. 34, forniscono rispettivamente un segna: t ? ?le CSI e CSII che viene usato come comando di colonna CS, risp?t f ? s ? ?tivamente per la prima e la seconda riga di circuiti integrati^, !; ?l di capacit? 64K bit, eventualmente installati nel modulo. ;

? i i ?Le uscite dei NAND 35. 36. forniscono rispettivamente un segna! ?le CSI e CSII che viene usato come comando di colonna CS rispet ' ? 'tivamente per la prima e la sec?nda riga di circuiti integrati:. ' i j idi capacit? 128K bit, eventualmente installati nel modulo. f Con tale circuito di selezione il comando CS inviato ai diversi \

circuiti integrati ? condizionato dal codice di indirizzamento;.

1 \ ?Se il codice di indirizzamento per una operazione di lettura/ .

i scrittura eccede la capacit? di memoria installata nel modulo,;

?i circuiti integrati installati non ricevono il comando CS e ;

quindi_ LLoperazi.an.e_non_avyLene.,.1cio?...non.a.w i.erie_sovrasnrittura

_La_capaci-t?L_di_cd-as.cuiio_deL_moduli-?di-_iii.em.acia_p.u?_quindi_e.ase.iie^ sc.elta__tr.a._i diversi valori, ossia 64K parol 1.28K_p.ar_olfi_,_2_56K :paro.le_._

E.'_ evidente che secondo il numero e la capacit?^dei.moduli ^installati . la capacit? complessiva di memoria pu? variare da i i; ?> ?64K a 1M parole per multipli di 64K parole, con la sola ecce- ! izione di 960K parole.

iQpni modulo di memoria di capacit? superiore a 64K, ossia di ? ?128K e 256K. pu? essere considerato come costituito rispettiva.

< ?mente da due e quattro blocchi di capacit? base 64K, cosicch? ? i ; ila memoria pu? essere considerata come costituita da una plura? \ l

? - i flit? di blocchi ripartiti in uno o pi? moduli._ [_ 1 I IL'indirizzamento binario di una parola in uno spazio di memo- ;

| j irl a nnsti fan' tn Ha 1M parol e richiede 20 b i.ta_ ? I.1 iinit?..c.entra1 e;

I l potila qui ndi -i ndi ri zzare una parola nella memoria, 2_cnn_un ? L _c_o.dic.e_b.i n ani-O__di_2.Q-J3_i_ts..__A0 Q - 19_,

U4 ?Di questi 20 bits, i 4_b_i_ts^.ij?_signiiliiativi^A1^ .19,__s.ery_QrxQ_^a.d iindividuare 1 dei possibili 16 blocchi di 64K parole, mentre il * I 16 bits meno significativi A00-15. sono utilizzati per l'indi-' :rizzamento binario di una parola nel blocco.

ippiche un modulo di memoria pu? contenere fino a 4 blocchi di

64K parole, opni modulo dovr? ricevere 18 bits di indirizzameni -to A00?17.

La fig. 5 mostra pi? in dettaglio la memoria di lavoro 2. con : particolare riferimento all'unit? 4 d'interfaccia e selezione ? di modulo. _

L'unit? di interfaccia 4 riceve attraverso il canale d'ingresso

?3 un certo insieme di informazioni. _ ;

..Il canale 3 ? costituito da una pluralit? di fili:

j -1.- i ! ? ? t ? . % \ ? un filo su cui ? Oresente un seenale START MM che l?unita ! ! i

! centrale invia a memoria ner comandare l'inizio di un ciclo > .

j | 1 di memoria: '? ! ;

un gruppo di fili bidirezionali ADD/DATA per il trasferimen-11 to verso e da memoria di informazioni che possono essere in-!! ! 1 1 dirizzi/dati: contemporaneamente all'emissione del comando ! ! ! i START MM l'unit? centrale pone su tale gruppo di fili un co-i

!; dice binario -rappresentativo della loca?zione di memoria che 1 ? !| deve essere indirizzata; iI

! ! !- un filo su cui ? presente un segnale CK1 che l'unit? 4 invia! ? ?

\ all'unit? centrale per comunicarle .che pu? rimuovere dal gruppo

1? Ji -di fili ADD/DATA le informazioni rappresentative dell'indi-;

!?rizzo di.memoria. Quando l'unit? centrale riceve il segnale1; 1| CK1 pone sul gruppo di fili ADD/DATA., ?-ih?.caso di un'operai1

! zione di scrittura in memoria, delle informazioni rappresen-f i * ;

i tative del dato da scrivere in memoria oppure, in caso di una

? i ? operazione di lettura da memoria, si predispone a ricevere

! dal gruppo di fili ADD/DATA l'informazione letta in memoria:? *' t

un filo su cui ? presente un segnale ENCY che l'unit? 4 invia

i all'unit? centrale per comunicarle la fine del ciclo di me- 1

moria; ;

.- un gruppo di fili COMM per l'invio da parte dell'unit? centra

i le alla memoria di un insieme di comandi rappresentativi del

tipo di operazione che deve essere eseguita in memoria:

- un filo su cui ? presente un segnale OVERM che l'unit? 4 in-' - vAWU?j,iy;i U.-L X LAJIU liAUid'?. p.

- 19 -

! i

: ? |

! vi al 1 'unit? centrale per notificargli che l'indirizzo di

* i !

memoria fornito ? superiore alla capacit? di_memoria instai-*

: (

1 i lata. . ? i ? . | 1 }

ili gruppo di fili COMM ? collegato agli ingre&sL_d_i_ un_j?epistro

; f

1 . - . . . . . . |

!CREG 5. che riceve sul suo ingresso di abilitazione il segnale f

i * :

: START MM. j

' ?

! ;

iOuando il segnale START MM sale a livello logico 1. le infor- i

' !

; 1

'inazioni Dresenti sul gruppo di fili COMM vengono caricate nel !

i 1

?registro CREG 5 e sono quindi disponibili sulle sue uscite j

! 1

; i

'anche quando START MM ritorna a livello logico 0.

1

i i

' T.f? usci tp del registro GREG anno col 1 egate. agl i_ ingressi Hi uri

! ' . !

!decndi fi catone fi che genera sulle sue uscite dei segnali di cd

1 ; : . i

j i

mando utilizzati sia per controllare i circuiti costituenti |

i

: l'unit? 4 sia per comandare operazioni di 1 ettura/scri ttura nei

: |

moduli di memoria. . . .. . ..

; L'unit? 4 comprende un'unit? di temporizzazione 7 che riceve

? su un ingresso di attivazione il segnale START MM. i

1 : L'unit? di temporizzazione 7 fornisce in uscita, oltre ai se? :

gnali CK1 . ENCY. gi? visti, anche i segnali RAS. CK2 . CAS . CK3 .

j

Le forme di realizzazione dell'unit? 7 di temnorizzazione nos-

sono essere molteplici, note agli esperti del ramo e inessen-

ziali per lo scopo dell'invenzione. Oualsiasi descrizione ?

quindi omessa.

Per una migliore comprensione dell'unit? di interfaccia 4 si ;

descrive soltanto la funzione dei diversi segnali.

?u vuiuanun oi?liJI? ITALIA H. P. S?

- 20 -

Trai asci ando i seonali CK1 . F.Nf!Yt gi ? nnnsi riarati . i l si gnifica

? * ]? RAS: ? un segnale di comando e temporizzazione inviato ai_ t '< c?rc ui,ti_in te gr ati_g o sti.tujgiLti-la .memoria-dei sistema ..at.tra-j ?i di memoria. (Figure 2.i e

i- CAS: ? un segnale di temporizzazione e comando inviato ai circuit_i i.ntegrati costituenti la memoria del sistema attra-i verso il terminale omonimo dei moduli di memoria (Fig. 2 e 3). i- CK2: ? un segnale che, quando attivo, consente di rimuovere ; ? } ? dal canale di indirizzamento dei moduli di memoria l'indiriz! 1- "T | ! ! zo di riga e.di sostituirvi l'indirizzo di colonna della ma-!

I

> { | 1 1 trice. Tale segnale inoltre, quando attivo, consente durante' ! ~ ^ "" i ; j : un'operazione di scrittura in memoria di porre sul canale da.

ti d'ingresso della memoria le informazioni relative al dato _da scrivere.

: e un e che attivo, consente durante un

e a di porre sul canale 3 di comunicazione tra unit? centrale 1 e memoria 2 il dato letto in memoria

La fig. 6 mostra, a titolo di esempio qualitativo, l'andamento'

! nel tempo dei segnali START MM. CK1, RAS, CK2, CAS, CK3, ENCY.: Ritornando a considerare la fig. 5, il o di fili bidire-'zionali ADD/DATA ? connesso alle uscite di un registro.D0REG 15 .feer_ esempio del tipo commercializzato con-codice 74S374)

^,?-? ingressi del registro DC? REG 15 sono collegati al canale- -, 'DO di uscita dati dei diversi moduli di memoria M .. . M .i

0 3 | !rL_terminale di^controllo di uscita OC del registro D0 REG 15 '

i

?? collegato all'uscita di una NAND 15A che riceve in in

i

che

il se__ e CK3 ed un s e R/W~v*proviene darun'.USC?T: ?

I j

'ta del decodificatore 6 ed indica quando a livello logico 1 (0

i

;un1operazione di lettura (scrittura) nella memoria di lavorod?i

i ;

?sistema . - !

IQnanrin 1 ?nst?i ta del l a porta NANO 1 Fi A ? a l ivel l o l ogico 1 , l e i

I i \

jnsci te del regi stro ?0 REG 15 sono in stato di alta impedenza ;?

?

i

Iquando invece l'uscita della porta AND 16 ? a livello,logico

|sulle uscite del registro Dfl REG 15 sono disponibili le infor <o s a TT t3

! C |ma2?oni presenti agli ingressi del registro 15. _

? Si? ili gruppo di fili bidirezionali ADD/DATA ? inoltre connesso

i

|agli ingressi di un registro ADD REG 16 che riceve sull'ingres.

;so di abilitazione il segnale START MM._ :

?Quando START MM sale a live!Io 1ogicn 1, 11-iivPfir*ina7:-ifine prsspn' j

?te sul canale_JU3D/DAlA?? QSJ5la_l '-indirizzo di memoria, ? carica-!ta nel registro ADD REG 16 e resa disponibile all?uscita anche:

Quando START MM va a livello logico 0._ ;_ _

Il gruppo di fili bidirezionali ADD/DATA ? altres? connesso

agli ingressi di un registro DI REG 17, il cui ingresso di abi

litazione ? collegato alla uscita di una porta AND 14.

La porta AND 14 riceve su un primo ingresso il segnale CK2 e

_SU_UIL ogina_NOT q, -il

segnale R/W in uscita dal decodificatore 6.

:Ouando il segnale presente sull 1 uscita del la. porta AND 14 va ; : r ! ! :,a livello logico 1, le_informazioni_presenti sul canale ADD/DAr-! j ITA sono caricate nel registro DI REG 17 e sono rese disponibi-! 7 j i ' [ ili alle sue .uscite. ; ! ? ; Le uscite del registro DI REG 17 sono collegate al canale d'in;

I presso dati DI dei diversi moduli di memoria.

?Le uscite dell'ADD REG 16 relative ai bit di indirizzo A00-07

je A08-15 sono applicate rispettivamente ad un primo e un seconi I do gruppo di ingressi di un multiplexer 18. ~ i ,r ? Le uscite del multiplexer 18 e le uscite del registro 16. relai

?tive ai bit di indirizzo A16, A17 sono collegate al canale in-l

i dirizzi 16A dei diversi moduli M

III multipl exer 18 riceve a un ? sso di sele _zione il segnale?

: CK2.

A secondacele! livello logico del s e CK2 , il mul tiplexer

i trasmette in uscita le informazioni presenti su uno dei due in; ! ! Egressi, in particolare:_ i I I

I - ss ?.?2. = n, si 111 F? t^p del mnl t?pl pypr ?nnn rf? ^pnm'hil v

i li it d 1 i ndi ni 7?am entri ???? ?7 :

- se C.K2 = 1, sulle nsnitfi del _ mnl ti pi exen snnn Hi spnni hi 1 i

? b it _dj_Lndir1 zzamento A08 -15

T.a s-hnittnra H 1 i lyhsrfanni a fi nrvt-a Hpsnri tta ? pm-gmpntp pspmpl i

zerfacce usate n ei si sterni di

^J-abaratzi_oae__ciaiL^_m.a_p-eJC_gLL_s_c_04ii_cie-lla_p-r_es.ente_.iny.enzi.one_ !qualsiasi altra interfaccia di comunicazione ? utilizz?bile.. ?1 ?i iCi? che caratterizza l'interfaccia ai fini della presente inven r 1

i . . i zione ? la presenza di una memoria ausiliaria veloce o ''directo i! ?1 !rv" 19 avente un numero di locazioni di memoria almeno pari al! 1 ' ! ! numero massimo di blocchi di capacit? base 64K parole ed un pai 1

j ? irallelismo pari al numero massimo di moduli previsti. ! ! ] j J ?Nel nostro caso, poich? il numero massimo di moduli previsti ?!

ii (4 ed il numero massimo di blocchi di capacit? 64K parole ? 16 ? ! 1 ? (ossia .almassimo^..blocchi per ogni modulala la memoria ausi-: | | !liaria 19 ha 16 locazioni di memoria con parallelismo di 4 bit:-! ! !Per esempio la memoria 16x4 bit commercializzata con codice i | j ?74F189 dalla ditta FAIRCHILD e con tempo di accesso tipico di! ! 1 20 nsec ? adatta a tale scopo. ! ' i jTale memoria ? di tipo invertente, ossia le informazioni rice-i 1ivute in ingresso sono memorizzate e lette alle uscite in forma i* i ] ?neeata.

i J ! . . . 1 !Le uscite sono di tino open collector. ! 1 ! i 1 i ! La memoria ? provvista di un ineresso di abilitazione e un in i i ? ; ! ; eresso di comando di lettura, scrittura. 1

1 ;Nell'ipotesi di uso di tale memoria come directorv le uscite

D00-3 del directory sono ciascuna connessa a una sorgente di ! f | tensione V attraverso un resistore di pull-up.

|

All'ingresso di abilitazione del directorv 19 ? applicato un

segnale CK1, ottenuto da CK1 per inversione attraverso il N0T21.

A11 'ingresso di controllo di lettura scrittura ? applicato un ????4??4?? IW'UMATRW SYSTEMS ITALIA S. p.?

- 24 -

~segnale_..W D.HL_pE.es,ejit.?_?urynl?5???.a_ldeJL_ciecj)dific.atore 6 .

Ouando CK1 e WDIR sono a livello logico 0, il directory 19 ? :omandato in scrittura e le sue uscite sono a livello di tensio :ne V, corrispondente al livello logico 1,

:Quando CK1 ? a livello logico 0 e WDIR ? a livello logico 1, ;il directory 19 ? comandato in lettura e le sue uscite assumo-! ino un livello logico che dipende dalle informazioni lette.

?Quando CK1 ? a livello logico 1 il directory 19 ? inattivo e ile sue uscite sono a livello logico 1,

il quattro ingressi di dati DI 0-3 del .direc.tor-y_JL9_son.Q_?-aU-e-? a ? ci* opportune del .r^iatro DI HEG 17 att-a- ! i!verso il gruppo di. NOT20. i.n modo.che l?i.nsi.eme del di.rectory1! ! j ! di i 119 e del gruppo NOT 20 pu? essere consideratocome un directory! !di tipo non invertente.

A quest'ultimo si far? riferimento nel seguito con semplifica--'zione e maggior chiarezza della descrizione.

!I quattro ingres si, -dLLndirizz amento A . . ? - A del directory 19! i 0 3

i

sono collegati alle uscite A . .?A . A . A del registro i ~ lo l i lo 19

ADD REG . uscite corrispondenti ai bit di maggior peso di un in! dirizzo di memoria._ : Le uscite D00-3 del directory 19 sono connesse rispettivamente ai terminali S .... S di selezione dei moduli M .... M .

u a " u a .Le uscite POP-3 del directory 19 sono inoltre connesse agli ingressi di una porta NOR 22 a 4 ingressi. Tale porta presenta sull^uscita un segnale OVERM a livello logico 1 quando tutti i

1 segnal i' presenti agl i ingressi sono contempnranRamfinte a _ Li?, ive.lIn 1ogico^CL-In segnale QVERM ? inviato all'unit? centrale e indica che l'in

| i l-dirlzzQ _di_inemoria ricevuto dall 'unit? 4 eccede la capacit? dii

:memoria.

-:Come s-ia noto i moduli Mu, M L, M zj M ? ricevono anche i segnali';

iI ;j ?R/W. RAS. CAS._ i

!. iI ili funzionamento dell1apparato di selezione dei moduli dell'uni

! t? 4 ?? mol to spmni i PP .

' Nel eonsn del l ' ini ziai i^zazi nne del si sterna n del l a sua confi

c-cp ; gAirazi nne , l ' unit? central e , _ con un procedimento che verr? and

i j m

!1i7/atn pi? in dettaglio in seguito e che costituisce propria- *3 iI i ? ]mente.-lloggatto del11invenzinne, effettua una "mappatura" dal l J.dire?tory_lS'?l'_ _ __

|In altre parole l?unit? centrale provvede,.EU.scrivere in ogni_ i_

i *

!locazione i (0 i<T 15) del directory 19 un1informazione che

| j

?I seleziona il modulo W (0?.J 3) contenente il blocco di mei

j J I : moria di capacit? base associato alla locazione i ._ !_

!Se ad esempio la memoria comprende il modulo M di capacit? '

o ;

'? 256K parole, il modulo di 128K parole ed il modulo di !

64K e, e quindi la capacit? totale di memoria installata

? di 448K parole pari a 7 blocchi di 64K parole, il contenuto! delle diverse locazioni della memoria 0 directory 19 ? dato

dalla seguente tabella:

j , 1 1 1 locazione di directorv D3 D2 DI DO

i 1 i i 0 ? 3 0 0 0 1 ' ; i ! 4 ? 5 0 1 0 0 1 ?j ?f ? 6 1 0 0 0 . . 'i j ! ' 7 15 0 0 0 0 ; j ! Considerando la tabella di sopra, se ad esempio l'unit? centra ! ! ? ! !le comanda un'operazione di lettura/scrittura all'indirizzo di! ! i !

!memoria 300K, i 4 bits pi? significativi dell'indirizzo indiriz ; ! i

jzano la locazione 4 del directory 19. !

1 _ _ ? | IL'informazione ivi memorizzata seleziona auindi il modulo di l: i !

'memoria M2 contenente il 5? blocco di memoria all'interno del < l ? i duale ? presente la locazione di memoria d'indirizzo 300K. ! ft , tI 'L'effettiva attivazione del modulo avviene con il segnale di 1 i j itemporizzazione RAS, che deve avere un ritardo al fronte di sa ?< ! :lita CK1 pari al tempo d'accesso massimo della memoria o direct ! i ? tory 19. ' | ; _; I :Scegliendo come directory una memoria molto veloce (ad esempio;

ila gi? citata RAM 74F289 della FAIRCHILD con tempo di accesso i

tipico pari a 20 nsec.), si pu? ridurre al minimo il ritardo ? 1

'di selezione del modulo rispetto all'istante in cui sono resi i

disponibili agli ingressi dello stesso modulo i bits di indi-

Tizzamento di riga.

i ! Inoltre la struttura circuitale della rete di selezione risulta

?particolarmente semplice ed economica in quanto tutte le reti :

logiche di somma, sottrazione, confronto, previste nelle reti i,\ r. j ?v r.iiii ?HJ; uiUiiAiiuii I??U? '? ?

- 27 -

di selezione dell'arte vengono soppresse, le operazioni di

! "maDDatura" del directory 19 essendo devolute all'unita centra i , ? I I le ed effettuate una volta per tutte all'atto dell1inizializza >1 ? ! ' | ' I zione del sistema o all?atto di una eventuale riconfigurazion?

!della memoria per effetto dell'aggiunta/rimozione/sost "ituzione! di moduli di memoria.

I

Qualsiasi unit? centrale, fornita di una memoria di controllo :

|interna o di una memoria di programmi comunque diversa da quel !|la da-mappare, nonch?,di un numero ridotto di registri di lav T? I ;j rn ' .? nhft n?nss-nn-n _ armile- _ es-s-ere _- 1 nca7l_nni_ H i n.smnri a _ nnrrh;? nnn ?;| j ! Presidenti nella memoria da mannare, ?- in ora-do-di sv-nlnere lei i ' ! ! onerazioni di marnatura nooeti.n d?l i ? i nven t i nne non un nrnoran i ' i !ma o microprogramma molto semplice..

1 Sostanzialmente la mappatura avviene con il .seguente procedi?

mento .

In assenza di informazioni sul numero di moduli di memoria

installati e sulla loro capacit? nonch? sulle loro -'caratteri-

stiche (moduli con sovrascrittura per indirizzamenti in ecces-

so alla loro capacit? o moduli senza sovrascrittura)il directo

ry viene scritto in modo da selezionare comunque un ipotetico ;

primo modulo.

Successivamente vengono_indiriTifate_1ooazinni_ di_ memoria appar

tenenti a un_inotatico .primo,_ secondo.e-terzo hlncen_ del modn

lo selezionato.

e vengono scritti

? . ? ? ; 30NETWELL INFORMATION SYSTEMS ITALIA S. JLJ.'

- 28 - ;

!

,:dei codici arbitrari di Drova che vengono poi riletti.

! 1 ! i 1 Mediante verifiche di coincidenza/differenza tra codici letti ! | ie codici scritti ? possibile determinare l'effettiva presenza:

j ? f !e la capacit? del primo modulo e quindi confermare e mantene? ! ?

; -! 1 ire la mappatura- pi ? effettuata per la sua parte valida. ,

? : 'L?operazione viene noi ripetuta per tutti pii ipotetici moduli ! i i | 1 seguenti . i ! i ! ! ! Esaurito il orocedimento di associazione tra locazioni e modu; | ? I li di memoria effettivamente installati, nelle eventuali loca-' i 1 ' zioni di directorv rimanenti viene scritto un codice (tutti 0)

i 1 (tale da generare per 11 indirizzamento di tali locazioni un sei i ? i i f j i ! gnale OVERM. t i ? ! ; i Prima di descrivere in dettaglio il flusso logico di un pr?- ; ? i

i gramma o microprogramma che realizza il procedimento oggetto ;

1 * j dell'invenzione ? opportuno considerare la seguente tabella i ( ! i? j 'che rappresenta il contenuto delle locazioni di memoria di un' 1 !

modulo, quando vengono scritti dei codici di prova. 1

? Indirizzo Capacit? del modulo !

! 0 64K 128K 256K !

! 0 = = CA CA AA

64K = = = = BB BB

: 128K = = = = = = cc :

; Alle otto colonne della tabella corrispondono quattro ipoteti :

che capacit? di un modulo di memoria, rispettivamente 0 (modu:

_ lo assente 64Kf 128K, 256K.

QUflJ!il YYJSLL ITitUtMATlUN SXSTMS ITALIA S. p. A.

- 29 -

Alle tre ri ghe della tabella corrispondono tre, indirizzi di ?,

.scrittura , rispettivamente_Q__( pnima^Lo_c_azjL.one__d_el_m_Q.dul-0_Li _ 64K^.

tp rim a l ocazione in eccesso alla capacit? di. un.-blaciLo) e ..12SKj-

lim a locazione in eccesso alla capacit? di 3 blocchi )

JH_? _ ixid i rizzi 0 ? 64K. 128K, sono li da un codice binario!

?in cui i bit AOO-15 sono tutti zeri e i bit A . A ? sono risp?t ; 17 lo | ! * itivamente 00 per l ' indirizzo 0. 01 per l ? indirizzo 64K. 10 per:

l ' indirizzo 128K.

Nel procedimento di mappatura una prima fase prevede la scrit-? ! . . ! itura in un ipotetico modulo , del codice di prova A all ' indirizj

!zo 0 f di un codice di prova B all ' indirlzzo_:6AK. di un codice I

di prova C all ' indirizzo 128.

bopo questa operazione il contenuto delle locazioni del modulo .

di indirizzo rispettivamente 0. 64K. 128K. sar? il seguente ,

Per modulo assente , capacit? 0. tutte le locazioni di memoria

s o no assenti e non ? contenuta alcuna informazione .

Per modulo di 64K, con sovrascrittura il contenuto ? C per la <

sola locazione 0 ,

Per modulo 64K, senza sovrascrittura . il contenuto ? A per la '

sola locazione 0.

P.er,.modul.O _di__12.8K_c on_ _s o vr as.c.r ittura il c nntenuto ? C , R rispe t

t i v amen t e?-.pe c_ 1.?_! oc. a z i o n i _ Q_e__&AK ?

Per il modulo di 128K senza sovrascrittura.. i 1 _co n.t e nu t o _?_A ,_8

rispettivamente per le loc azioni 0 e 64K ..

Per il modulo di 256K il contenuto ? rispettivamente A. B , C

Viiiii injmj uirumtHUil OlOIOilia n AMA JJ,

- 30 -

per le locazioni 0. 64K. 128K.

ila tabella che segue rappresenta le informazioni che vengono ' i ? ? :estratte da un modulo di memoria, scritto come in precedenza,1 quandoviene letto con i stessi indirizzi

Indirizzo acit? del modulo

64K 128K 256K

(00)1 C A_ (04 A A A

64K 0 0 (C 0)2 B B B B 128K 0 0 C 0 C (0)3 C C

; Ne] _ caso di modul o aen?a pnssi hi 1 i t? Hi _ snvfasrrri t.taira , quandn ( viene l etta Tina l ocazi one assente . 1 ' infnrma zi nne 1 p.t-.t.a

! : j (Nel caso di modulo con sovrascrittura^JLa-J-ettura ad una loca- j ! . | A zione assente viene ricondotta alla lettura del l a l ocazi one pre j ;sente che differisce da quella assente per il bit o i due bit i piu_ ivi.

iDall'essane del contenuto delle locazioni indirizzate, effettua' ?to con ordine opportuno ? possibile ricavare informazioni sul-j l'ipotetico modulo. Precisamente:

:leggendo il contenuto della locazione di indirizzo 0:

Se l'informazione letta ? 0 il modulo ? assente:

Se ? diverso da 0 il modulo ? presente.

Stabilito questo, si .della_1Q.Cazlone, di indirizzo 64K:

Se l'informazione letta ? 0 o C il modulo ha a

Se ? diversa da 0 opppure C il modulo ha capacit? maggioredi 64K

?' : TWfi-rwKLL WPfJRJrAnoy SfYSTEMSITAUA S.r. *J - 31 - |

] ? \

? ?

Ci 1og?i=> qiviriHi il rnntpniifn ???1a 1nnnzinne rii inHir?77n 12RK:.

; i

:?? 1 Iinfnrma7innp lptrta f* ?) ?1 mndiil n ha naparih? 1P.RK imodulfi;

? ca-nta snvrasnrithira).

;? i

?Se 1'infnrma7inne letta ? ?? da 0 il modulo nu? avere capacit? t

; .

Hi 12RK /mnr?iilo con sovrasti'!ttura ) oonure ha capacit? maggio-:

! ^

! . |

ire ossia 256K.

1 i

i . !

:si leppe quindi il contenuto della locazione di indirizzo 0. i

1 i

i . !

jSe l'informazione letta ? C. il modulo ha capacit? di 128K. j

i!Le condizioni che vengono ordinatamente verificate sono con-? i

?itrassegnate in tabella?con un indi.ce 1, 2, 3, 4 rispettivament1e

| |

?Da queste premesse risulta evidente che il procedimento ogget-'

} j

Ito dell'invenzione pu? essere sviluppato con un nropramma o mii

; ; icroprngramma il cui flusso logico a blocchi ? rappresentato 1_

i !

! !

inelle-figure 7. 8._ 1 ! ; |

?Nelle fipure 7. 8 sono utilizzate le notazioni CNT (counter). !

?< 11

[SCREG (selectinp repister). MAREG iMemorv addressinp resister)?

; [

ie DAREG (directorv addressing register) per indicare alcuni dea

i

i v ! ?registri dell'unita centrale 1 utilizzati durante il procedimen

1 l

to di mappatura.

; 1 ' iA partire da un blocco START 100 identificante l'inizio del

'orocedimento di configurazione, l'unit? centrale 1 azzera il

? j

suo registro interno CNT. carica nel suo'registro interno SCREG

un codice di selezione di modulo 0001 associato al modulo di

- --memoria MQ-ed inoltre carica nel suo registro interno MAREG ure:

indirizzo 0 selezionante la prima locazione del primo blocco

Huvtuw m SYSTEMS ITALIA S.p.J^

- 32 -

_;di_memoria di capacit? base 64K parole (blocco 101).

Dopo aver trasferito il contenuto di MAREG relativo ai bit di

lindirizzamento 16-19 in DA REG (blocco 102), l'unit? centrale ?'

?comanda la scrittura del contenuto di SCREG nella locazione del

Jdire c_tp.ry_D.IS_J.ndividuata dal contenuto di DAREG (blocco 103).:

?T.1unit? rientrale provvede quindi ad incrementare? di_unlunit?.

?? contenuto di DAREG (blocco 104) ed a verificare se tale con!

'tpnnt.n ? ugnaia a 1fi (espresso in codice binario),_ QS.S?.a_al_J3uL

mero massimo di blocchi di memoria previsti_ (JlloC.c_o_i.0_5_L...,

?In caso negatj_v.o.t.?l_I.uni:

^razioni descritte nei blocchi 105T 104. 105.

In caso verifica se il contenuto del

Xjsgistro CNT ? eguale a 4 (blocco 106).

?In caso negativo l'unit? centrale provvede a scrivere un codi?:

'ce di prova rispettivamente A, B, C, nelle locazioni di memoria

indirizzate rispettivamente dal contenuto di MAREG, dal conte?

nuto di MAREG+64K e dal contenuto di MAREG+128K (blocco 107). .

i iSuccessivamente l'unit? centrale effettua una operazione di 1 j { lettura nella locazione di memoria indirizzata dal contenuto ?

di MAREG e carica l'informazione letta in un registro W (bloc?

co? 10.8J

Verifica poi se l'informazione letta ? uguale a 0 (blocco 109).

Se ? uguale a L?gnifica?che il.bl o_c_Q.Q_di_m.em.Qria_?_as?an

:te. ossia che il raodulo_.sel_ez.ionato_?__assente_.

.Il programma prosegue in tal caso con un salto al_blocco.,di

_Lp.r-Ggr.amma_l18_Lfig-._8_L._

Se W 4- 0-CIO ? ^_ - che il modulo selezionato ?

>

'l'unit? centrale effettua una di lettura all'indi- : rizzo di memoria MAREG+64K e carica l'informazione letta nel ! W (blocco 110).

^Verificapoi se l'informazione letta ? uguale a 0 (bloc_c_o_111).; ?Se ? W = O."ci? significa che il modulo selezionato ha capacit? ;64K (ed ? di tipo che non porta a soyrascrittura) e il prograni ima salta al blocco 119.

:Se ? W ? 0,..l'unit? centrale verifica se l'informazione letta

.V- r t? eguale o diversa da C. ! es G ?Prima di procedere, l'unit? centrale verifica convenientemente :che l'informazione letta non sia affetta da errore di parit?.; ;Ci? potrebbe indicare un difetto o un guasto della posizione ) :di memoria indirizzata.

Vien.e_quindi verificato se l'operazione di lettura ha poptato alla generazione di un segnale di errore (blocco 112).

E1 da notare che tale verifica nel flusso la condizione W ?- 0 e quindi non ? effettuata nel caso che sia W = 0.

E' chiaro infatti che in assenza di modulo, o in assenza della locazione indirizzata viene letta una informazione 0 in cui an

che eventuaTi bit di parit? sono nulli,_e_cb.e_quindi_?__aqc-0mpa gnata da una indinazione di errore che deve essere ignorata.

Tn _c.as.Q_di_ejzrLore_,_il_pnogcamma.salta?al,blocco_UH_,__oss.ia^jLL .con?enuto_di_.MAREG.viene_Lncrementato_di_ unanimit? e_.d? .qui.

???4?4 A?1 x vxyiiin X i \jr\ UliJiXUUO ???????. ?. p-

34

rientra al blocco,102^_ In_altre?parola la routine..gi?--de_s^ri_tita viene ripetuta uutilizzando una 'div?rsa locazione di memoria. ?In assenza di errore, viene verificato se W - C (blocco 113). ;Se W = C, ci? significa ancora che il modulo selezionato ha ca t

pacit? 64K e c'? stata sovrascrittura.

I

!ln questo caso l'unit? centrale salta al blocco 119. Se W = C: ! ! ;1'unit? centrale effettua una operazione di lettura con indiriz ;zo MAREG+128K e carica l'informazione letta nel registro W.

I(Blocco 114).

;Se l'i one letta ? e a 0 il modulo selezi ha 'capacit? 128K e il programma salta al blocco 120.

ISe l ' informazione letta ? diversa 0 si una

ine di lettura all'indirizzo MAREG (blocco 11 L Si verifica ch? ; i Il1informazione letta non sia affetta da errore, per le ragioni I : I ?gi? esposte (blocco 116.)? In caso di errore si salta al blocco I ! 121. In assenza di errore si verifica che sia W = C (blocco ! ; ( ;i!6A). Se W = C il modulo selezionato ha capacit? di 128K (e|

si salta al blocco 120)

In caso contrario il modulo ha capacit? di 256K.

I

l'unit? centrale,incrementa?quindi il contenuto di MAREG di_ 256K (blocco 117). poi incrementa di uno il contenuto di CNT. ed opera uno shift verso sini del contenuto di SCREG (bloc: co 118).

A questo puntOj_il con un rientro al blocco 102. In altre parole, dopo aver caricato tutte le locazioni

?Hel di rectory con un aodlce_Q_OQl _ LcnrLtenu?.0_^di_S-C.RE.G_)... _ dogo - f_ i i i _La.\i.er_s.elszlona.t.o_J.l_pnimLO_raodula,_ s_c.r.iyend.o__.a_J-.ndirizzi_0,_S;4K:,_ !128K,_?_codici A. B. Ce _ ____ riletto il modulo agli stes ;si indirizzi, una volta stabilito che la capacit? del modulo ?[ T! * : i?di 256K. SCREG ? caricato con un codice 0010 e MAREG ? carica-?!

ito con un indirizzo 256K.

jL'operazione precedente ? quindi ripetuta, ossia vengono cari-! !;cate tutte le locazioni del directory, escluse le pr;ime quattr so, ? " | Icon il codice 0010. viene selezionato il secondo modulo, vengo ij . . .. .. ! ! ino scritti e riletti a locazioni di indirizzo assoluto 264K, l I264K 64K. 264K 128K. i codici di prova A, B, C, e viene de? i i ?terminata la capacit? del secondo modulo._ \ ; I 'Nel caso che la capacit? del primo modulo sia 0, le operazioni: ; { ?indicate vengono ripetute ma le operazioni di scrittura e let? ?tura sono fatte ancora a indirizzi 0, 64K, 128K._ \ ! ! ?Infatti dal blocco 109 si passa direttamente al blocco 118. j

?Ne.]_caso che la capacit? del primo modulo sia di 64K e 12? :rispettivamente, dl_MARE?Gj _di__6_4K?.e_l,2.8K_(_b_lo_cchi_1J..SL,_1_2_0_1^_

Goja_qu attro c i c 1 i._d.i ...programma,_.l a_map p a tura _ de L_d i rec.tory__.in relazione ai moduli di memoria installati e alla_loro_capac_i_tjL e c.

:Alla fine del quarto ciclo fblocco 118) il contenuto del reg:L -stro CNT risulta esser_e_pari a 4 e il contenuto del registro SCREG risulta essere 0000. con uscita del bit 1. inizialmente ,* . ?lA-vxuiiAiiuri????ms ITALIA ? p.2? ? ?

| ;

! - 36 - j

j

(presente. dal camoo del registro. ]

! i

; j

?L'esecuzione della routine descritta dai blocchi 102, ... 105 i

; i

?(porta quindi alla scrittura,nelle locazioni.del directorv che ?1. .

i i

; ! 'eventualmente rimangono;del codice 0000. i

; . . . . ?

?La verifica delle operazioni di conteggio effettuate (blocco r

!I !J

!106) pone fine al programma di mappatura. j

; i

!E' chiaro che il programma descritto rappresenta solo una for-*

??ma preferita di.reali.zzazi.one del procedi.mento oggetto de?ll'i.li1

; :

i ? ivenzione e che molteplici varianti possono essere adottate seri

i ? -i ?!

?za dipartirsi dallo scopo dell'invenzione. . . .j'. . ... ; I

fPer esempio, nel caso che sia noto il tipo di moduli che costi?

| _ \ ituiscono la memoria e si possa escludere l'evento di sovrascrlt

j ?

-tura, il programma pu? essere notevolmente semplificato e si ?

1 j ! . . . . !

;pu? far uso di un solo codice di prova. ;

(Inoltre in luogo di codici di prova diversi, si pu? far uso di1

1; ? /

?un solo codice di prova, avendo cura di scegliere per le opera

/

'zioni di scrittura e lettura del codice di prova, delle locazio

1 f

ni di memoria i cui indirizzi differiscono tra loro non solo i

per i bit di maggior peso, ma anche per uno o pi? bit meno si?

!gnificativi. 1;

.Una volta espressi i concetti base del procedimento oggetto ? dell'invenzione, la definizione di programmi alternativi a quel

?? descritti per 1'implementazione del procedimento ? del tutto ovvia e viene quindi omessa.

RIVENDICAZIONI

1. Procedimento di mappatura della memoria di un sistema di

elaborazione dati in cui detta memoria ? costituita da un '

j

numero di moduli variabile fino a un massimo P, modulo

contenendo una pluralit? di locazioni indirizzabilif in nu;

mero variabile capacit? base, cosicch??

detta memoria risulta costituita da una pluralit? di loca-:

zioni indirizzabili, in numero variabile, idealmente ripari

tite in una pluralit? di blocchi di egual numero di loca- ?

zioni,iblocchi essendo distribuiti in_riumero variabile

un numero variabile di moduli di memoria ordinati. 23 1'indirizzamento di una locazione di memoria comportando l'identificazione e la selezione del mndnln rii memoria nhp

contiene detta locazione attraverso 1?indirizzamento di un

directory avente un numero di ?locazioni indirizzabili al-i

meno e al massimo possibile di blocchi, ciascu

na locazione del directory essendo associata a un blocco !

e caricata con una inf_ormazi_one rappresentativa dell _a SE--!

partenenza di detto blocco a uno dei moduli, che quando

? _ _ _ _ a - 1 e_di _ selezi one del ? moduln.. di _ appartenenza, consistente:

nel memorizzare nel l e l ocazi oni _ di _ di rpr.t.nry del l *? i Tiformazioni rappresentative di una appartenev a risi pnr

ri i a un i i mo modulo

b) nel memorizzare codici di prova a indirizzi di locazio

Claims (1)

1. HONETWELL fliFOMATICW SYSTEMS ITALIA S. p. i? - 38 -

   ni di memoria appartenenti a blocchi diversi.

   1 i

   cl nel verificare mediante lettura della memoria ai raedesi!

   -mi indirizzi 1 1 aDDartenenza o meno delle corrispondenti!

   i * i

   locazioni di memoria e dei rispettivi blocchi al primo !

   i

   modulo ,

   d) nel memorizzare nelle locazioni di directory corrispon I

   denti a blocchi identificati come non appartenenti al I

   t i primo modulo, delle informazioni rappresentative di una i

   * \

   appartenenza dei blocchi a un ipotetico modulo successivo,

   i j

   e) nel memorizzare codici di prova a indirizzi di locazioni

   ? !

   di memoria appartenenti a blocchi diversi, identificati!

   come non appartenenti al primo modulo, !

   |

   f ) nel verificare- mediante lettura della memoria di medesii

   |

   i

   mi indirizzi, l'appartenenza o meno delle comsponden? !

   ti locazioni di memoria e dei rispettivi blocchi al mo

   dulo successivo,

   gl npl ripetere in successione nrdinatn le njiemyioni d? e^1

   ?Fi ppr tutti 1 possibili moduli seguenti t 1

   b) nel memorizzane nelle locazioni di di reo-toryi comi spon~t

   !

   denti a hi occhi identificati come nnn_appartenenti ad - J .

   alcun modulo una informazione che quando letta genera J _ un segnale di trahocco o di overfl nw. . . .. . ! .

   ! - \ -. ?QSEIWELL NEORMATION SYSTEMS ITALIA S. pj

   ? m

   HI e< ,u^c?tf?sRogan j si Xid?ll?a v?v?: ???? / <yi>r /j f v f ?\ i / T * _