IT202100027857A1 - Sistema di test di un circuito elettronico comprendente un convertitore da digitale ad analogico e corrispondente procedimento e prodotto informatico - Google Patents

Description

DESCRIZIONE dell?invenzione industriale dal titolo:

?Sistema di test di un circuito elettronico comprendente un convertitore da digitale ad analogico e corrispondente procedimento e prodotto informatico?

TESTO DELLA DESCRIZIONE

Campo Tecnico

Le forme di attuazione della presente descrizione sono relative a tecniche di test di un circuito elettronico, in particolare di circuiti integrati, comprendenti circuiti convertitori da digitale ad analogico (DAC, ?Digital to Analog Converter?).

Le forme di attuazione della presente descrizione sono relative in particolare ai circuiti integrati comprendenti un circuito convertitore da digitale ad analogico (DAC).

Sfondo

La complessit? di progetto dei circuiti integrati attuali e il conseguente incremento di costo, a causa del costo relativo al tempo di test, obbligano a esplorare nuovi procedimenti di test allo scopo di semplificare l?attivit? di test e di migliorare l?efficienza.

Lo sviluppo di nuovi nodi tecnologici ha portato all?incremento della complessit? di progetto (cio?, un circuito con un livello elevato di configurabilit?), a requisiti di qualit? pi? esigenti, con un aumento del costo relativo alle attivit? per il tempo di test.

Questo costo potrebbe essere ridotto attraverso un miglioramento dell?architettura del progetto e dei procedimenti di test.

Il costo di test ? uno dei contributi principali al costo di fabbricazione complessivo di un circuito integrato. L?aumento della configurabilit? dei circuiti porta a un aumento diretto del numero di test necessari per coprire tutte le possibili configurazioni.

I circuiti comprendenti un convertitore da digitale ad analogico (DAC) sono affetti da tale problema: configurabilit? elevata significa un numero elevato di bit e un numero enorme di codici di ingresso da sottoporre a test.

Di solito, il test di una caratteristica di ingresso-uscita di un DAC ? basato sulla selezione di tutti i possibili codici di ingresso e sulla lettura di tutte le relative variabili di uscita (cio?, correnti o tensioni) con un?apparecchiatura di test automatica (ATE, ?Automatic Testing Equipment?) esterna. All?aumentare del numero di bit, n, ? allora necessario effettuare 2<n >test con un grande impatto sul costo del tempo di test.

Inoltre, decine di DAC possono essere presenti all?interno di un circuito integrato, e perci? ? necessario moltiplicare l?impatto sul costo di test per il numero dei DAC.

In maggiore dettaglio, un circuito convertitore da digitale ad analogico ? un circuito che converte un codice digitale in una tensione o una corrente analogica. L?ingresso di un convertitore digitale ? un codice che va da 0 a 2<n-1>, dove n ? il numero di bit, come menzionato. L?uscita del DAC ? rappresentata da una tensione (o una corrente) che va da -VFS a VFS (o da ?IFS a IFS), dove VFS (o IFS) ? il valore di tensione di fondo scala (in modo duale, IFS ? il valore di corrente di fondo scala).

Ogni volta che il codice all?ingresso del DAC cambia, la tensione di uscita cambia di conseguenza con un relazione determinata, che pu? essere lineare, esponenziale e cos? via.

Siccome una difettosit? randomica del silicio, dovuta al processo di fabbricazione, pu? influire sul funzionamento del convertitore DAC, ? importante verificare tutte le combinazioni di codice di ingressovariabile di uscita. Per esempio, al cambiare del codice di ingresso, l?uscita potrebbe non cambiare o l?uscita potrebbe cambiare con una relazione differente da quella attesa (per es., una relazione differente da una lineare): questo perch? la difettosit? del silicio ha influenzato la caratteristica di ingresso uscita del DAC.

Soltanto la difettosit? del silicio ? considerata responsabile dei problemi sulla caratteristica del DAC secondo l?ipotesi che il progetto del DAC determina un comportamento allineato con l?aspettativa/previsione del progetto (cio?, non c?? alcun errore di progetto sistematico).

Al fine di rilevare e analizzare problemi relativi eventualmente alla difettosit? del silicio, soluzioni note sull?effettuazione di test dei DAC usano un?apparecchiatura di test automatica (ATE) per verificare la relazione tra il codice di ingresso del DAC e la variabile di uscita, per es. la tensione analogica di uscita, del DAC, per tutte le combinazioni di ingresso possibili.

Nella Figura 1 ? rappresentata schematicamente una soluzione di un?architettura di test 10 secondo la tecnica nota, dove con 11 ? indicato un circuito elettronico, specificamente un circuito integrato, che comprende un convertitore da digitale ad analogico 111, che ? accoppiato a un?alimentazione in tensione VDD per l?alimentazione ed ? accoppiato a una tensione di riferimento VREF. Il circuito elettronico 11 comprende un modulo logico 112, cio?, una logica di controllo dedicata, che pu? comprendere per esempio un microprocessore o pu? anche essere una rete di porte logiche, che invia un codice digitale di ingresso DC di n bit all?ingresso del DAC 111. Il circuito elettronico comprende un?interfaccia di ingresso/uscita 113 che comprende un terminale di uscita 113a a cui ? fornita una tensione di uscita analogica VDAC all?uscita del DAC 111. L?interfaccia di ingresso/uscita 113 comprende anche un terminale di ingresso 113b. Il circuito elettronico 11 rappresenta il circuito da sottoporre a test, mentre l?architettura di test 10 comprende inoltre un?apparecchiatura di test automatica, ATE, 12.

Tale ATE 12 comprende un voltmetro 121 che ? accoppiato a un terminale di tensione di ingresso 123a di una rispettiva interfaccia di ingresso/uscita 123 dell?ATE 12 a cui ? accoppiato il terminale di uscita 113a del circuito elettronico 11 e su cui ? disponibile la tensione di uscita analogica VDAC. Inoltre, l?ATE 12 comprende un terminale di uscita digitale 123b, che fornisce un dato di test TD, accoppiato al terminale di ingresso 113b, che rappresenta l?ingresso del modulo logico 112. Perci?, un modulo di comando 122 nell?ATE 12, che pu? comprendere un microprocessore, genera uno o pi? dati di test TD come ingresso del modulo logico 112 che genera corrispondenti codici digitali DC con n bit per l?ingresso nel DAC 11. Il voltmetro 121 misura la corrispondente tensione analogica VDAC all?uscita.

Un test effettuato dall?ATE 12 pu? cos? seguire una tale sequenza:

- l?ATE 12 comunica con il circuito integrato 11, attraverso l?interfaccia digitale 122, e richiede un cambiamento del codice digitale di ingresso DC alla logica 112;

- l?ATE 12 legge per mezzo del misuratore di tensione 121 (o di un misuratore di corrente, se l?uscita del DAC ? in corrente) la variabile di uscita sul pin dedicato VDAC;

- l?ATE 12 ripete tale operazione 2<n >volte, una per ciascun codice di ingresso DC ammesso dal DAC 11; La durata di ciascuna comunicazione di un nuovo codice digitale DC dall?ATE 12, TCOMM, richiede tipicamente pochi ?s (massimo 10 ?s), a seconda della frequenza della comunicazione. I cambiamenti del codice di ingresso DC del DAC 11 richiedono un tempo di assestamento, TSETTL, tipicamente di 1 ?s. La durata di ciascuna lettura dell?ATE 12, TREAD, nel voltmetro 121, richiede tipicamente 1 ms.

Considerando un DAC con 10 bit, il tempo totale del test DACTOTAL TEST TIME pu? essere calcolato con questa formula:

DACTOTAL TEST TIME = 2<n >? <(>TCOMM + TSETTL + TREAD<) >= 1024 ? <(>1.011 ms<)>

= 1.035 s

Perci?, il test della caratteristica di ingressouscita del DAC richiede un numero enorme di test al fine di escludere una difettosit? randomica del silicio su quest?architettura. Siccome il costo di tempo di test ha un impatto rilevante sul costo di fabbricazione di un IC, questo tipo di test aumenta il costo all?aumentare della complessit? del circuito (cio?, all?aumentare del numero di bit del DAC), il che significa che questo costo di test aumenta all?evolvere della tecnologia verso una complessit? sempre maggiore.

Una volta che ? stata rilevata una difettosit?, allora ? anche difficile localizzarla all?interno del circuito integrato ed ? necessario effettuare una analisi guasti con un costo elevato (uso di risorse e di tempo) per un?identificazione della causa radice.

Nella Figura 2 ? rappresentata una forma di attuazione dell?architettura di test 10 rappresentata nella Figura 1.

Come rappresentato, il DAC 111 del circuito elettronico 11 nell?esempio ? un DAC resistivo a 3 bit (cio?, n=3) che comprende una tensione di riferimento analogica a scala (?ladder?) Va, che ? fornita nell?esempio da un amplificatore operazionale non invertente 111a, la cui alimentazione ? indicata con VDD e che riceve a un ingresso una tensione di riferimento VREF. L?altro ingresso riceve una tensione di retroazione dall?uscita attraverso un resistore di retroazione R2 ed ? accoppiato attraverso un resistore R1 a massa GND, in modo tale che Va=VREF*1+R2/R1. L?uscita dell?amplificatore 111a che fornisce la tensione di riferimento analogica a scala Va ? accoppiata a un circuito multiplexer 111b, che comprende una scala di resistori di 2<n-1 >resistori R in serie, cio?, 7 resistori, tra l?uscita dell?amplificatore 111a, indicata come terminale o nodo N2<n>, e la massa GND, indicata come nodo N1, nell?esempio 8 nodi con n=3, ciascun i-esimo resistore R avendo i suoi terminali Ni,Ni+1 accoppiati all?ingresso di un buffer di tensione 111c attraverso 2<n >rispettivi switch di selezione SW2<n>?SW1, controllati da rispettivi codici DC, da 111 binario a 000 binario nell?esempio. Perci?, ogni volta che ? ricevuto un codice digitale DC, inviato dal modulo 112 sotto il controllo di un rispettivo dato di test TD, corrispondente a un dato i-esimo switch SWi, i=2<n>?1, tale switch ? chiuso, connettendo l?ingresso del buffer 111c a uno della serie di resistori dal pi? alto (codice DC=111, switch SW2<n >cio? SW8 chiuso) al pi? basso, (codice DC=000, switch SW1 chiuso, che accoppia l?ingresso del buffer 111c a massa). Gli altri switch dividono la tensione di uscita per il rapporto corrispondente.

Una possibile sequenza di test secondo la soluzione qui descritta pu? comprendere che, dopo che l?ATE 12 ha inviato il dato di test TD corrispondente a una parola digitale di codice di ingresso DC, di n bit, questa ? convertita in un segnale analogico, per es. una tensione VDAC, dal DAC 111, che ? disponibile sull?uscita del buffer 111c, che ? accoppiata al terminale 113a. Non appena il segnale analogico, tensione VDAC, ? stabilito, cio? assestato, l?ATE 12 legge, per mezzo del voltmetro 112, il segnale analogico, tensione VDAC. L?ATE 12 confronta il segnale analogico letto, VDAC, con quello atteso. Se la loro differenza ? entro un intervallo atteso (per esempio, ?1/2 LSB), il risultato del test ? buono e un nuovo dato di test DC/codice di ingresso DC ? inviato al DAC dell?IC 111. Altrimenti, se la loro differenza ? fuori da un intervallo atteso, il test ha insuccesso e il flusso di test ? arrestato.

Quest?architettura richiede un numero di 2<3 >test con un tempo di test totale DACTOTAL TEST TIME di:

Questo ? un tipo semplice di DAC, perci? il tempo di effettuazione del test pu? essere apprezzabilmente pi? elevato all?aumentare del numero di bit.

La Figura 3 mostra un diagramma che rappresenta la tipica funzione a gradini di un DAC con una presenza di una condizione di guasto PF. In ascissa c?? il codice di ingresso DC, mentre l?ordinata ? la tensione di uscita del DAC VDAC letta nell?ATE 12.

Per un dato codice di ingresso digitale DC, il segnale analogico letto dall?ATE non ? quello atteso, cos? si verifica una condizione di guasto PF per quel valore di codice di ingresso DC.

In questo caso, ? difficile affrontare la causa del problema, che significa cos? quale componente ha un malfunzionamento nell?IC.

Sintesi

In base alla descrizione precedente, si sente la necessit? di soluzioni che superano uno o pi? degli inconvenienti delineati in precedenza.

Secondo una o pi? forme di attuazione, tale scopo ? raggiunto per mezzo di un circuito avente le caratteristiche esposte specificamente nelle rivendicazioni che seguono. Le forme di attuazione si riferiscono inoltre a un relativo sistema, cos? come a un corrispondente procedimento.

Le rivendicazioni sono parte integrante dell?insegnamento tecnico della descrizione qui fornita.

Come menzionato in precedenza, la presente descrizione fornisce soluzioni riguardanti un sistema di test comprendente un circuito elettronico da sottoporre a test e un?apparecchiatura di test automatica, detto circuito elettronico da sottoporre a test comprende un convertitore da digitale ad analogico, comprendente

un insieme di componenti elettronici accoppiati a una tensione di riferimento analogica o a una corrente di riferimento analogica e

una rete di switch di multiplazione accoppiata a detto insieme di componenti elettronici e configurata per selezionare percorsi in detto insieme di componenti elettronici in base ai valori digitali all?ingresso di detto convertitore da digitale ad analogico forniti da un modulo di controllo logico compreso in detto circuito elettronico,

detto circuito elettronico da sottoporre a test comprendendo un collegamento di dati di ingresso tra l?apparecchiatura di test automatica e il modulo di controllo logico,

il sistema di test essendo configurato per effettuare un test dell?insieme di componenti elettronici in cui l?apparecchiatura di test automatica ? configurata per inviare dati digitali per controllare il modulo logico che fornisce in ingresso codici digitali al convertitore da digitale ad analogico e che misura l?uscita analogica del convertitore da digitale ad analogico con uno strumento di misurazione in detta apparecchiatura di test automatica accoppiato a un?uscita del circuito elettronico, verificando quindi se i valori misurati concordano con i valori convertiti attesi per i dati digitali dati,

in cui detto test del convertitore da digitale ad analogico comprende un ulteriore test della rete di switch di multiplazione in cui

detto modulo logico ? configurato per eseguire una sequenza di test built-in comprendendo di fornire da parte di detto modulo logico una sequenza di codici digitali che forzano dati switch di detta rete di switch di multiplazione in uno stato determinato aperto o chiuso,

detto circuito elettronico comprendendo un circuito di retroazione per fornire un segnale di retroazione a detto modulo logico, detto modulo logico essendo configurato, in base a detto segnale di retroazione, per controllare un flusso di esecuzione della sequenza di test built-in e per verificare se il segnale di retroazione concorda con un valore atteso per il codice digitale corrispondente nella sequenza di codici digitali.

In varianti di forme di attuazione, detto circuito di retroazione comprende un comparatore configurato per ricevere come ingresso l?uscita analogica del convertitore da digitale ad analogico e per confrontarla rispetto a una data soglia del comparatore per fornire come segnale logico detto segnale di retroazione, detto modulo logico essendo configurato per verificare se il valore logico all?uscita del comparatore del segnale di retroazione concorda con un valore logico atteso per il codice digitale corrispondente nella sequenza di codici digitali.

In varianti di forme di attuazione, detto sistema di test ? configurato per effettuare un test dell?insieme di componenti elettronici in cui:

- un modulo logico dell?apparecchiatura di test automatica ? configurato per impostare uno o pi? dati di test digitali da convertire in un segnale analogico atteso corrispondente e da inviare a detto modulo logico;

- il modulo logico del circuito elettronico essendo configurato per ricevere detti dati di test digitali e fornire un codice digitale corrispondente al convertitore analogico di ingresso;

- lo strumento di misurazione, in particolare uno strumento di misurazione di tensione o di misurazione di corrente, dell?apparecchiatura di test automatica ? configurato per misurare il segnale analogico di uscita;

- l?apparecchiatura di test automatica ? configurata per confrontare la misurazione dello strumento di misurazione con un intervallo atteso di valori del segnale analogico di uscita per il codice digitale corrispondente e, nel caso in cui la misurazione si trovi all?interno di detto intervallo atteso di valori, valutare il risultato corrispondente come test superato per il codice digitale corrispondente altrimenti valutare come test non superato.

In varianti di forme di attuazione, detto ulteriore test della rete di switch di multiplazione comprende effettuare un test di guasto nell?apertura e un test di guasto nella chiusura.

In varianti di forme di attuazione, detto test di guasto nell?apertura comprende

forzare nel convertitore da digitale ad analogico codici digitali DC corrispondenti a un dato valore di ingresso digitale corrispondente a un dato switch, verificare, in particolare se ? trascorso un dato tempo di assestamento, da parte del comparatore, l?uscita del convertitore da digitale ad analogico, verificare se il segnale di retroazione fornito in uscita dal comparatore concorda con il valore logico atteso,

nel caso positivo, verificare se tutti gli switch della rete di switch di multiplazione sono stati sottoposti a test in sequenza,

nel caso negativo, passare a effettuare detta verifica sullo switch successivo nella sequenza, nel caso positivo, il controllo essendo passato a una fase successiva, in particolare il test di guasto nella chiusura, o alla fine di detto test di guasto nell?apertura, e detto test di guasto nella chiusura comprende

forzare nel convertitore da digitale ad analogico un codice digitale DC che ? configurato per forzare uno stesso stato, in particolare aperto, sugli switch di un dato stadio della rete di switch di multiplazione, se la rete di switch di multiplazione comprende altri stadi detto codice digitale essendo configurato con un valore che mantiene gli switch di detti altri stadi nello stato opposto, in particolare chiuso.

verificare, in particolare se ? trascorso un dato tempo di assestamento, da parte del comparatore, l?uscita del convertitore da digitale ad analogico, verificare se il segnale di retroazione fornito in uscita dal comparatore concorda con il valore logico atteso,

nel caso positivo, verificare se tutti gli stadi della rete di switch di multiplazione sono stati sottoposti a test in sequenza,

nel caso negativo, passare a effettuare detta verifica sullo stadio successivo nella sequenza, nel caso positivo, il controllo essendo passato a una fase successiva, in particolare il test di guasto nell?apertura, o alla fine di detto test di guasto nell?apertura.

In varianti di forme di attuazione, un generatore di corrente di pull-up ? accoppiato tra il nodo di alimentazione e il nodo di ingresso del comparatore, che ? accoppiato all?uscita del convertitore da digitale ad analogico, detto generatore di corrente di pull-up essendo abilitato all?inizio di detto test di guasto nell?apertura e di detto test di guasto nella chiusura da detto circuito logico, detto generatore di corrente di pull-up essendo configurato per tirare il nodo di ingresso sopra la tensione di soglia se la rete di switch ? un percorso a circuito aperto rispetto alla massa, al fine di cambiare lo stato logico del segnale di retroazione rispetto alla rete di switch che imposta un percorso di bassa impedenza a massa sotto il controllo di detto codice digitale.

In varianti di forme di attuazione, detto convertitore da digitale ad analogico comprende un convertitore da digitale ad analogico resistivo.

In varianti di forme di attuazione, detto convertitore da digitale ad analogico comprende un convertitore da digitale ad analogico resistivo comprendente una pluralit? di stadi.

In varianti di forme di attuazione, detto convertitore da digitale ad analogico comprende un convertitore da digitale ad analogico a direzionamento di corrente (?current steering?).

In varianti di forme di attuazione, detto modulo logico ? configurato per inviare il risultato di detta fase di verifica se il segnale di retroazione concorda con un valore atteso per il codice digitale corrispondente nella sequenza di codici digitali a detta apparecchiatura di test automatica, in particolare al completamento della sequenza built-in, in particolare il modulo logico comprendendo un registro per memorizzare detti risultati durante l?esecuzione della sequenza built-in.

La presente descrizione fornisce anche soluzioni che riguardano un circuito elettronico da sottoporre a test configurato per funzionare nel sistema secondo una qualsiasi delle forme di attuazione.

La presente descrizione fornisce anche soluzioni che riguardano un procedimento per fare funzionare un sistema di test secondo una qualsiasi delle forme di attuazione, comprendente di effettuare un test dell?insieme di componenti elettronici inviando dall?apparecchiatura di test automatica dati digitali per controllare il modulo logico che fornisce in ingresso codici digitali al convertitore da digitale ad analogico e che misura l?uscita analogica del convertitore da digitale ad analogico in detta apparecchiatura di test automatica, verificando quindi se i valori misurati concordano con i valori convertiti attesi per i dati digitali dati,

in cui detto test del convertitore da digitale ad analogico comprende un ulteriore test della rete di switch di multiplazione comprendente

eseguire in detto modulo logico una sequenza di test built-in comprendente di fornire una sequenza di codici digitali che forzano dati switch di detta rete di switch di multiplazione in uno stato determinato aperto o chiuso,

fornire un segnale di retroazione a detto modulo logico, in base a detto segnale di retroazione, controllare un flusso di esecuzione della sequenza di test built-in e verificare se il segnale di retroazione concorda con un valore atteso per il codice digitale corrispondente nella sequenza di codici digitali.

In varianti di forme di attuazione, detto procedimento comprende di confrontare l?uscita analogica del convertitore da digitale ad analogico rispetto a una data soglia del comparatore per fornire come segnale logico detto segnale di retroazione, verificando se il valore logico del segnale di retroazione concorda con un valore logico atteso per il codice digitale corrispondente nella sequenza di codici digitali.

In varianti di forme di attuazione, il procedimento comprende di effettuare un test dell?insieme di componenti elettronici comprendente:

- impostare uno o pi? dati di test digitali da convertire in un segnale analogico atteso corrispondente in un modulo logico dell?apparecchiatura di test automatica e inviare a detto modulo logico;

- ricevere nel modulo logico del circuito elettronico detti dati di test digitali e fornire un codice digitale corrispondente all?ingresso del convertitore da analogico a digitale; - misurare con lo strumento di misurazione, in particolare una misurazione di tensione o una misurazione di corrente, dell?apparecchiatura di test automatica il segnale analogico di uscita; - confrontare nell?apparecchiatura di test automatica la misurazione dello strumento di misurazione con un intervallo atteso di valori del segnale analogico di uscita per il codice digitale corrispondente e, nel caso in cui la misurazione si trovi all?interno di detto intervallo atteso di valori, valutare il risultato corrispondente come test superato per il codice digitale corrispondente, altrimenti valutare come test non superato.

La presente descrizione fornisce anche soluzioni che riguardano un prodotto informatico che pu? essere caricato nella memoria di almeno un elaboratore e comprende parti di codice software che sono atte ad eseguire le fasi del procedimento secondo una qualsiasi delle forme di attuazione precedenti quando il prodotto ? eseguito su almeno un elaboratore.

Breve descrizione delle figure

Forme di attuazione della presente descrizione saranno descritte ora con riferimento ai disegni annessi, che sono forniti puramente a titolo di esempio non limitativo, e nei quali:

- le Figure da 1 a 3 sono gi? state descritte in precedenza;

- la Figura 4 ? una rappresentazione a schema a blocchi di un sistema di test secondo forme di attuazione;

- la Figura 5 ? una rappresentazione a schema circuitale di un sistema di test con un circuito elettronico comprendente un convertitore resistivo in una prima fase di test;

- la Figura 6A rappresenta una prima fase di test in uno scenario di switch chiuso senza guasto e 6B rappresenta una prima fase di test in uno scenario di switch chiuso con guasto;

- la Figura 7A rappresenta una seconda fase di test in uno scenario di switch chiuso senza guasto e 7B rappresenta una seconda fase di test in uno scenario di switch aperto con guasto;

- la Figura 8 ? una rappresentazione a schema circuitale di un sistema di test con un circuito elettronico comprendente un convertitore resistivo in una seconda fase di test;

- le Figure da 9 a 10 sono rappresentazioni a schema circuitale di un sistema di test con un circuito elettronico comprendente un convertitore resistivo multistadio in una seconda fase di test e una prima fase di test, rispettivamente;

- la Figura 11 ? una rappresentazione a schema circuitale di un sistema di test con un circuito elettronico comprendente un convertitore a direzionamento di corrente in una prima fase di test;

- la Figura 12 ? una rappresentazione a schema circuitale di un sistema di test con un circuito elettronico comprendente un convertitore a direzionamento di corrente in una seconda fase di test;

- la Figura 13 ? un diagramma di flusso di un procedimento per fare funzionare il sistema qui descritto.

Descrizione Dettagliata

Nella descrizione che segue, sono illustrati numerosi dettagli specifici, allo scopo di fornire una comprensione approfondita di forme di attuazione. Le forme di attuazione possono essere attuate senza uno o pi? dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture ben note non sono illustrate o descritte in dettaglio per evitare di rendere poco chiari certi aspetti delle forme di attuazione.

Un riferimento a ?una forma di attuazione? in tutta la presente descrizione intende indicare che una particolare configurazione, struttura, o caratteristica descritta con riferimento alla forma di attuazione ? compresa in almeno una forma di attuazione. Cos?, le frasi come ?in una forma di attuazione? o simili che compaiono in vari punti in tutta questa descrizione non fanno necessariamente riferimento tutte alla stessa forma di attuazione. Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o pi? forme di attuazione.

I riferimenti usati qui sono forniti semplicemente per convenienza e non definiscono l?ambito o il significato delle forme di attuazione.

Componenti, elementi o parti delle figure che sono gi? stati descritti con riferimento alle Figure 1, 2 e 3 sono indicati con gli stessi riferimenti usati precedentemente in tali Figure; la descrizione di tali elementi descritti precedentemente non sar? ripetuta in seguito al fine di non sovraccaricare la presente descrizione dettagliata.

La soluzione qui descritta, per rilevare la presenza di una difettosit? del silicio, che conduce a un comportamento inatteso sulla caratteristica di ingresso-uscita del DAC, prevede di dividere tale rilevazione sui blocchi essenziali di un convertitore da digitale ad analogico. In effetti, un convertitore da digitale ad analogico generico pu? essere visto come composto da:

componenti del circuito (cio? resistori, sorgenti di corrente, condensatori, ecc.), che forniscono, in particolare disposti in reti e in configurazioni circuitali, la variazione di scala (?scaling?) di tensione analogica secondo la loro configurazione;

una rete di multiplazione, che configura tale configurazione di componenti del circuito secondo il codice digitale di ingresso da convertire.

La soluzione proposta prevede di effettuare separatamente il test degli elementi del circuito e della rete di multiplazione, in modo tale che sia verificata, di conseguenza, l?assenza di difettosit? del silicio sull?architettura di DAC complessiva.

Cos?, la soluzione qui descritta fornisce un procedimento di test di un convertitore DAC che comprende un primo test dei componenti del circuito e un secondo test della rete di multiplazione, differente dal primo test.

Il primo test su elementi del circuito, o sulla rete di componenti elettronici, comprende di effettuare una lettura analogica dell?uscita analogica (tensione o corrente) del DAC. Gli elementi del circuito, come menzionato, potrebbero essere resistori, condensatori, correnti e cos? via, a seconda dell?architettura di DAC.

Il secondo test della rete di multiplazione, che in generale ? comune a tutte le architetture di DAC e comprende una configurazione di switch (per es., transistori CMOS), comprende un auto-test built-in.

Nella Figura 4 ? mostrata una rappresentazione a schema a blocchi della soluzione proposta che corrisponde sostanzialmente alla rappresentazione a blocchi della Figura 1; tuttavia, nel sistema di test 10? ? compreso un circuito elettronico 11? in cui il DAC 111 ? rappresentato come comprendere un blocco 111n corrispondente agli elementi del circuito e un blocco 111m corrispondente alla rete di multiplazione. La configurazione dell?architettura ? quindi simile a quella della Figura 1, che fornisce un dato di test TD dall?ATE 12, e che legge l?uscita analogica, in particolare la tensione analogica VDAC, dal voltmetro 121 dell?ATE 12. Tuttavia, un segnale di retroazione FB ? emesso in aggiunta dalla rete di multiplazione 111m al modulo logico 112 dell?IC, che ? configurato per realizzare il primo test sotto il controllo dell?ATE 12 (dato di test TD) e il secondo test come un auto-test built-in (BIST, ?Built-In Self-Test?), che ? perci? integrato completamente nella logica dell?IC 112 (cio?, l?ATE 12 non fornisce come ingresso un dato di test, n? riceve quantit? di letture del DAC durante il secondo test).

Questa strategia di test ? prevista in particolare a scopo di produzione, dove il tempo di test ? critico per il costo di fabbricazione dell?IC, rispetto allo sviluppo dell?IC, dove la durata del programma di test pu? non avere un impatto sul costo di fabbricazione. Invece, quando lo sviluppo ? terminato e la produzione inizia, ? necessario un test con una breve durata.

Il procedimento di test qui descritto pu? comprendere due fasi:

- una prima fase di test dell?insieme di componenti o di elementi del circuito dove la logica 122 dell?ATE 12 assegna al DAC 111 un dato digitale TD da convertire in un segnale analogico. Lo strumento di misurazione, per es., il voltmetro 122, legge il corrispondente segnale convertito in analogico VDAC e il valore misurato ? confrontato con un intervallo accettabile per determinare i criteri di successo/insuccesso. Se il risultato ? un ?successo?, allora non ci sono difetti sui componenti di base;

- una seconda fase di test della rete di multiplazione che ? gestita dal circuito elettronico, in particolare dal circuito integrato, 10?, specificamente dal modulo logico 112, che la rende un auto-test builtin. In generale, tale seconda fase di test pu? comprendere che il modulo logico 112 ? configurato per fornire, autonomamente, un codice di ingresso DC alla rete di multiplazione 111m corrispondente a una certa configurazione degli switch nella rete di multiplazione 111b, e quindi attende, come segnale di retroazione FB, l?uscita della rete di multiplazione 111m, come uno stato digitale (uno stato che pu? essere uno 0 logico o un 1 logico). In base allo stato del segnale di retroazione FB, il modulo logico 112 ? configurato per determinare se si sta verificando un guasto all?interno della rete di multiplazione 111m. Alla fine del test built-in, la logica 112 scrive il risultato del test all?interno di un registro. Se tutti gli stati FB di uscita per tutti i differenti codici di ingresso DC, cio? tutte le configurazioni di rete di commutazione, nella sequenza dell?auto-test built-in forniti dalla logica 112 sono quelli attesi, la logica 112 considera il test come un ?successo?. Altrimenti, nel caso in cui almeno uno degli stati FB memorizzati nel registro non concorda con quello atteso, la logica 112 considera il test come un ?insuccesso?. Inoltre, lo stato del registro pu? essere verificato, in base al fatto che l?indirizzo del registro che memorizza il risultato che non concorda, per comprendere quale percorso del multiplexer 115m ha avuto insuccesso.

Questa soluzione consente di misurare tutti i parametri di test rilevanti all?interno del circuito integrato 11 e di confrontarli quindi con un valore atteso, preferibilmente anche all?interno del circuito integrato 11. Il risultato finale del confronto (Successo/Insuccesso) ? inviato all?apparecchiatura di test automatica 12 attraverso un interfaccia di comunicazione veloce (non rappresentata nella Figura 4).

La Figura 5 rappresenta un?implementazione della soluzione descritta che ? analoga a quella della Figura 2, con un?architettura di DAC resistivo a 3 bit, con riferimento al primo test degli elementi del circuito. La rappresentazione della Figura 5 corrisponde sostanzialmente a quella della Figura 2, poich? il primo test usa lo stesso hardware; tuttavia, l?amplificatore 111a non ? rappresentato, soltanto una tensione analogica Va di riferimento a scala all?ingresso della scala di resistori che ? accoppiata tra la tensione analogica Va di riferimento a scala e la massa GND.

Cos?, il primo test pu? comprendere che:

- la logica 122 imposta un dato di test TD digitale da convertire in un segnale analogico (nell?esempio rappresentato nella Figura 5 il valore logico 100);

- dopo che la logica interna 112 ha ricevuto i dati TD e ha fornito il corrispondente codice digitale DC, il DAC 111 fornisce il segnale analogico VDAC corrispondente (nell?esempio, lo switch SW4 corrispondente al codice DC 100 ? chiuso, gli altri switch sono aperti, VDAC=Va*4/7;

- il segnale analogico di uscita VDAC ? misurato con il voltmetro 121 esterno fornito dall?ATE 12; - la lettura del voltmetro 121 esterno ? confrontata con un intervallo predefinito. Nel caso in cui la lettura sia all?interno dell?intervallo, il test sui componenti di base ? superato con successo. Invece, se la lettura ? fuori dall?intervallo, si considera che il test abbia avuto insuccesso.

Il numero di letture analogiche effettuate dall?ATE 12, al fine di effettuare il primo test su elementi del circuito pu? dipendere dall?architettura di DAC usata.

Per esempio, nell?esempio rappresentato nell?implementazione della Figura 5, sono presenti tre variabili nell?architettura: tensione di riferimento analogica Va a scala, tensione di massa GND e rapporto di scala tra i resistori. Per questo motivo, sono necessarie tre letture per effettuare un test completo della configurazione di elementi del circuito, in questo caso i resistori R.

Per quanto riguarda la prima fase di test specificamente nel circuito della Figura 5, la rete di multiplazione 111b ? usata per selezionare un singolo segnale, per es. una tensione divisa per un certo rapporto di scala da pi? ingressi, cio? terminali N2<n>? N1, disponibili. Per esempio, in un generico i-esimo nodo Ni, ? formata una tensione Va*i/(2<n>-1). Cos?, la rete di multiplazione 111b comprende di solito una pluralit? di ingressi, per es. terminali N2<n>? N1, un selettore di bit con n bit, che controlla lo stato di aperto e di chiuso di un insieme di switch SW2<n>? SW1, associati rispettivamente ai terminali N2<n>? N1, ciascuno switch dei quali ? associato al fine di comandare per esempio la sua chiusura, con un corrispondente codice digitale DC, a n bit, nell?esempio n=3, per convogliare la quantit?, per es. la tensione, analogica del ramo corrispondente alla singola uscita della rete di multiplazione 111b.

Per quanto riguarda la seconda fase di test della rete di switch di multiplazione, i componenti principali sotto test sono gli switch SW2<n>? SW1 pilotati dal selettore a n bit che, in base al valore binario di n bit decodificato dal codice digitale DC, seleziona gli stati aperto e chiuso del corrispondente switch tra gli switch SW2<n>? SW1.

Reti come la rete di multiplazione 111b sono usate sempre in un?architettura di DAC, siccome consentono, in un funzionamento normale, per ciascun codice digitale DC che pilota il selettore a n bit, di portare all?uscita una differente tensione di ingresso tra quelle ai terminali N2<n>? N1.

I difetti pi? comuni che influiscono sugli switch come SW2<n>? Sw1 sono un guasto nell?apertura, cio? uno switch non ? mai chiuso, e un guasto nella chiusura, cio? uno switch sempre chiuso.

Questi difetti potrebbero degradare la caratteristica del DAC con una deviazione dal comportamento atteso.

Cos?, la seconda fase di test pu? comprendere in generale le fasi seguenti:

- ? forzato un codice DC del DAC 111 determinato corrispondente a una configurazione di test richiesta degli switch, comprendente in aggiunta segnali di test (per es., segnali che abilitano il funzionamento degli elementi del circuito dedicati al test, come i generatori di corrente, come un segnale di abilitazione (?enable?) En in seguito);

- il modulo logico 112 attende per il tempo di assestamento del DAC 111 al fine di avere un?uscita stabile;

- un segnale di retroazione FB proveniente dal DAC 111 ? valutato e confrontato con il risultato atteso nel modulo logico 112. La retroazione FB pu? essere presa direttamente dall?uscita del DAC o attraverso una rete di retroazione che ricava il segnale di retroazione FB dal segnale di uscita del DAC;

- se il segnale di retroazione FB ? corretto, cio? concorda con il risultato atteso per lo specifico codice DC determinato all?ingresso, la logica 112, se c?? un altro codice DC da eseguire nel test, cos? c?? un?altra configurazione da sottoporre a test, cambia il codice DC di ingresso del DAC, e fa partire la verifica successiva. Se c?? un errore, cio? il segnale di retroazione FB non concorda con il risultato atteso, in forme di attuazione, il corrispondente codice digitale DC e il guasto possono essere riferiti, per esempio, all?ATE 12 attraverso un?interfaccia di comunicazione, mentre, in varianti di forme di attuazione, in particolare se ? inviata una pluralit? di codici digitali DC, i corrispondenti valori di segnale di retroazione possono essere memorizzati e una valutazione del risultato del test della rete di multiplazione ? effettuata quindi sui valori memorizzati, per es. in un registro della logica 112. Quindi, dopo avere riferito il risultato riguardante un singolo codice DC di ingresso del DAC o dopo averlo memorizzato, anche in questo caso la logica 112 pu? fare partire la verifica successiva o pu? arrestare il test. Se c?? soltanto un codice digitale DC e una configurazione (per es., tutti gli switch sono OFF come nella Figura 6A descritta in seguito) pu? anche essere riferito o memorizzato il risultato, corretto o un errore;

- la seconda fase di test della rete di multiplazione 111b termina dopo che tutte le combinazioni degli n bit per i codici digitali DC richiesti dal test, cio? dal test BIST, sono state verificate o quando ? rilevato un errore. L?uso di un auto-test, all?interno del circuito integrato 11, conduce a ridurre il ritardo di transizione tra un codice DC e l?altro, riducendo cos? il tempo di effettuazione del test della rete di multiplazione.

Nella Figura 6A ? rappresentato schematicamente il test di guasto nella chiusura in caso di nessun guasto, cio? risultato buono. Lo scopo di questo test ? la rilevazione di difetti sugli switch SW2<n>? SW1 e sulla logica dedicata, cio? il selettore di bit, della rete di multiplazione.

Cos?, nella Figura 6A la rete di multiplazione ? rappresentata dagli switch SW2<n>? SW1, che sono rappresentati per semplicit? accoppiati a un terminale della rete di multiplazione alla massa GND, sebbene siano accoppiati in effetti attraverso la massa attraverso il corrispondente divisore di resistori R, nel caso del DAC resistivo (o del corrispondente generatore di corrente che funziona come pull-down come la rete di resistori a scala, come rappresentato nella variante di forma di attuazione di DAC Current Steering rappresentata in seguito). L?altro terminale ? accoppiato all?ingresso di un comparatore di soglia 111d, un altro ingresso del quale ? accoppiato a una tensione di soglia VREFT. Un generatore di corrente di pull-up 111e ? accoppiato tra l?ingresso del comparatore di soglia 111d accoppiato alla rete di multiplazione e l?alimentazione in tensione VDD, che inietta una corrente nel nodo VS del comparatore di soglia 111d. L?uscita del comparatore di soglia 111d ? accoppiata alla logica 112, che fa funzionare una macchina a stati 112b in base al valore logico di uscita del comparatore di soglia 111d.

La Figura 6A rappresenta il test di guasto nella chiusura nel caso di un risultato buono.

Qui, gli switch sono forzati a OFF e tutti loro sono in uno stato di alta impedenza.

Un?implementazione dell?esecuzione del test della rete di switch di multiplazione per un guasto nella chiusura pu? comprendere le fasi seguenti:

- una corrente di pull-up del generatore di corrente di pull-up 111e ? abilitata da un segnale di abilitazione En fornito dalla logica 112;

- tutti gli switch SW2<n>? SW1 sono forzati in uno stato di OFF dal modulo logico 112;

- nel caso in cui tutti gli switch SW2<n>? SW1 siano OFF, ? presente un circuito aperto tra il nodo VS e la massa;

- la corrente di pull-up del generatore 111e tira verso l?alto il nodo VS al valore della tensione di alimentazione VDD e l?uscita del comparatore 111d va alta, considerando che VREFT=VDD/2;

- il risultato del test ? buono, siccome sta venendo forzato uno stato di OFF su tutti gli switch e tutti gli switch SW2<n>? SW1 hanno come risultato una condizione di alta impedenza.

Tutti gli switch SW2<n>? SW1 sono posti in parallelo ed ? necessario soltanto un test per verificare se tutti gli switch SW2<n>? SW1 possono essere nello stato di aperto e, di conseguenza, con una fabbricazione buona.

Questo test pu? essere piuttosto veloce come esecuzione (nell?ordine dei microsecondi) perch? ? effettuato all?interno del circuito integrato 11?. Non ? necessaria alcuna interazione con la strumentazione esterna dell?ATE 12.

La Figura 6B rappresenta lo stesso test di guasto nella chiusura nel caso di un guasto, cio? quando tutti gli switch SW2<n>? SW1 sono forzati in uno stato di OFF e non tutti loro hanno come risultato uno stato di alta impedenza.

Un?implementazione del test della rete di switch di multiplazione per un guasto nella chiusura pu? comprendere le fasi seguenti:

- la corrente di pull-up del generatore 111e ? abilitata da un segnale di abilitazione En fornito dalla logica 112;

- tutti gli switch SW2<n>? SW1 sono forzati nello stato di OFF dalla logica 112;

- a causa dei difetti nella rete di multiplazione 111b, uno o pi? degli switch sono in una condizione di ON (lo SW1 nell?esempio rappresentato), anche se sono forzati nella condizione di OFF. Perci?, una bassa impedenza, cio? un percorso di bassa impedenza, ? presente tra il nodo VS e la massa GND;

- di conseguenza, il generatore di corrente di Pull-Up 111e non ? in grado di tirare in alto il nodo VS a una tensione maggiore della tensione di riferimento VREFT e l?uscita del comparatore 111d rimane bassa;

- il risultato del test non ? buono, siccome ? forzato uno stato di OFF sugli switch; tuttavia, ? ancora presente almeno un percorso di bassa impedenza, come indicato dal fatto che l?uscita del comparatore 111d rimane bassa.

La Figura 7A rappresenta schematicamente un test di guasto nell?apertura della rete di multiplazione nel caso di Nessun guasto.

Qui, gli switch sono forzati nello stato di ON, uno per uno, e tutta la combinazione dovrebbe essere nello stato di bassa impedenza per dare un risultato di successo o di nessun guasto.

Un?implementazione dell?esecuzione della rete di switch di multiplazione pu? comprendere le fasi seguenti:

- una Corrente di Pull-up del generatore 111e ? abilitata da un segnale di abilitazione En fornito dalla logica 112;

- tutti gli switch SW2<n>? SW1 sono forzati dalla logica 112 iterativamente nello stato di ON, uno per uno. Sono necessarie N iterazioni, con un numero N di switch; in questa forma di attuazione, N=2<n >perch? il multiplexer del DAC ? composto da uno stadio di switch paralleli ma, nel caso di pi? stadi, il numero di switch potrebbe essere inferiore a 2<n>.

- per ciascuna iterazione, uno switch ? ON e tutti gli altri sono OFF. Perci?, se tutti gli switch seguono il comando della logica 112 in questo test, deve essere presente un percorso di bassa impedenza tra il nodo VS e la Massa;

- il generatore di corrente di Pull-Up 111e non ? in grado di conseguenza di tirare in alto il nodo VS al valore della tensione di alimentazione VDD e l?uscita del comparatore 111d rimane basso logico;

- il risultato del test ? valutato come buono, cio? un successo, siccome con lo stato di ON forzato su ciascun singolo switch il fatto che l?uscita del comparatore 111d rimane a basso logico indica che ? presente un percorso di bassa impedenza. Questo test di guasto nell?apertura ha necessit? di N iterazioni, con un numero N di switch. Pu? essere eseguito in un tempo breve (nell?ordine dei microsecondi per ciascuna iterazione), perch? ? effettuato all?interno del circuito integrato 11, e non ? necessaria alcuna iterazione con un?apparecchiatura esterna.

La Figura 7B rappresenta il test di guasto nell?apertura della rete di multiplazione nel caso di un Guasto.

La figura rappresenta il test di guasto nell?apertura nel caso di un risultato di NON buono, cio? un insuccesso o un guasto. Qui, gli switch sono forzati a ON, uno per uno, ed ? rilevato che non tutta la combinazione degli switch cos? ottenuta fornisce in uscita uno stato di bassa impedenza nel nodo VS.

Un?implementazione dell?esecuzione del test della rete di switch di multiplazione per un malfunzionamento di Aperto pu? comprendere le fasi seguenti:

- una Corrente di Pull-up del generatore 111e ? abilitata da un segnale di abilitazione En fornito dalla logica 112;

- tutti gli switch SW2<n>? SW1 sono forzati dalla logica 112 iterativamente nello stato di ON, uno per uno. Sono necessarie N iterazioni, con un numero N di switch;

- per ciascuna iterazione, uno switch ? comandato chiuso e tutti gli altri sono comandati aperti dalla logica 112. Se uno switch ? danneggiato (nell?esempio rappresentato, SW2), ? presente un percorso di alta impedenza tra il nodo VS e la massa;

- in questo caso, il generatore di corrente di Pull-Up 111e tira in alto il nodo VS al valore di alimentazione VDD e l?uscita del comparatore 111d va alta (tensione a VS>VREFT).

Il risultato del test ? NON buono, cio? un successo per il test, siccome lo stato di ON ? forzato su ciascun singolo switch ma ? trovato che ? presente un percorso di alta impedenza verificando l?uscita del comparatore 111d al valore logico alto.

Nella Figura 8 ? rappresentata una forma di attuazione di un?architettura di test completa per un DAC resistivo, dove sono indicati gli elementi del circuito impiegati nella prima fase di test dei componenti elettronici (blocco T1) e gli elementi del circuito impiegati nella seconda fase di test della rete di switch di multiplazione (blocco T2).

? fornito uno switch SW1 che fa commutare l?ingresso del divisore tra la tensione analogica Va per la prima fase di test, blocco T1, e la massa GND per la seconda fase di test, blocco T2.

L?ingresso del buffer 111c e l?ingresso del comparatore 111d, rappresentati nelle Figure 5 e da 6A a 7B, sono entrambi accoppiati all?uscita della rete di multiplazione, cio? al nodo VS.

Cos?, il test di un DAC resistivo come quello nella Figura 8 comprende:

una prima fase di test dei componenti elettronici, in cui l?ATE 12 invia un dato digitale da convertire. Il DAC 11, in cui il terminale alto del divisore resistivo ? accoppiato alla tensione analogica Va, in particolare da uno switch SW che accoppia selettivamente tra la tensione analogica Va e la massa GND il terminale alto del divisore. Il divisore la converte in un segnale analogico e un voltmetro 121 legge il segnale analogico VDAC, come rappresentato anche con riferimento alla Figura 5. L?ATE 12 confronta questo risultato con un intervallo predefinito per determinare i criteri di successo/insuccesso. Questo test copre le strutture interne del divisore di tensione e buffer 111c;

una seconda fase di test della rete di switch di multiplazione, in cui il generatore di corrente di pullup 111e ? abilitato (segnale En) e il terminale alto del divisore resistivo ? accoppiato a massa GND; poi, ? effettuato un test di guasto nella chiusura (come descritto nelle Figure 6A e 6B). La logica 112 tiene tutti gli switch nello stato di OFF. Se l?uscita del comparatore 111d va alta, il risultato del test ? buono, cio? test superato; successivamente, inizia un test di guasto nell?apertura. Quindi, ? effettuato il test di guasto nell?apertura (come descritto nelle Figure 7A e 7B). Tutti gli switch sono forzati nella condizione dello stato di ON, uno per uno, mentre tutti gli altri sono mantenuti a OFF. Se l?uscita del comparatore 111d ? bassa, il risultato del test ? buono, altrimenti c?? un guasto. Alla fine del test, la logica 112 scrive i risultati in un registro, per esempio un registro nella logica 112.

? rappresentato che la logica 112 comprende una macchina a stati logica 112b che fa funzionare la seconda fase di test in base all?uscita del comparatore 111d, comandando un front-end digitale e decodificatore 112a che genera il codice digitale DC richiesto dalla macchina a stati 112b. Nella prima fase di test, la logica 112 imposta i dati di test digitali TD, uno per uno, da convertire in un segnale analogico, usando il decodificatore 112a, come rappresentato con riferimento alla Figura 5, per effettuare il test della tensione analogica VDAC.

Nella Figura 9 ? rappresentata una forma di attuazione che usa come DAC 111??, un DAC distribuito a 6 bit: questa struttura ? composta da due divisori di tensione connessi da un insieme di switch:

- un primo divisore di tensione DV1, che ? analogo al divisore 111b della Figura 5, e comprende cos? i resistori R in serie, i nodi della serie resi accessibili dai relativi switch SW1?SW2n-1, che sono controllati dai bit pi? significativi (MSB, ?Most Significative Bit?). Gli switch SW1?SW2n-1 hanno un valore di resistenza trascurabile rispetto agli altri valori dei resistori nell?architettura (R e Rsw, come rappresentato qui di seguito);

- un secondo divisore di tensione, DV2, che ? fatto da una rete di switch resistivi SWR, con resistenza RSW, aventi, partendo dal nodo di uscita del DAC, una struttura ad albero comprendente una pluralit? di stadi, ciascuno comprendente una pluralit? di rami con switch resistivi SWR e anche switch con resistenza trascurabile, partendo dal primo stadio SG1, i cui rami sono accoppiati ai nodi del primo divisore DV1, per arrivare, attraverso stadi con meno rami/biforcazioni, a un primo stadio SG1 accoppiato al nodo di uscita del DAC, che ha due rami con due switch con resistenza trascurabile per selezionare la porzione superiore o una porzione inferiore della rete. Gli stadi SG1, SG2, SG3, SG4 in serie, alcuni sempre chiusi e alcuni altri configurabili dal codice di ingresso DC. I relativi switch sono controllati dai bit meno significativi (LSB, ?Less Significative Bit?);

- gli stati di tutti gli switch sono controllati da un decodificatore, cio? il decodificatore 112a, che traduce il codice di ingresso in segnali di controllo.

Sono stati aggiunti degli switch di configurazione SWT1 e SWT2 per implementare un auto-test del multiplexer; SWT1 corrispondendo allo switch SW nella Figura 5 che accoppia selettivamente Va e GND, mentre lo switch SWT2 accoppia selettivamente la porzione superiore della rete del DAC 111?, a valle del quarto stadio SG1, con la porzione inferiore.

La Figura 10 rappresenta come il primo test ? effettuato per mezzo di un?apparecchiatura esterna (ATE) 12.

Esecuzione del Test nella prima fase di test:

- lo switch SWT2 ? chiuso, SWT1 ? connesso alla tensione di riferimento analogica Va;

- l?ATE 12 invia un dato digitale TD da convertire (110101 in questo esempio);

- il decodificatore 112a del DAC 111?? comanda gli switch a commutare a ON/OFF secondo il valore del dato digitale TD da convertire, portando all?uscita, VDAC, la tensione corrispondente;

- l?ATE 12 legge il segnale analogico VDAC con un voltmetro 121 e lo confronta con un intervallo predefinito, al fine di valutare se ? dentro o fuori tale intervallo;

con tre misurazioni (codice limite inferiore 000000 e codice limite superiore 111111 pi? un codice intermedio tra tali limiti), sono coperte tutte le strutture fisiche del primo e del secondo divisore DV1, DV2.

Nella Figura 9 ? rappresentata la seconda fase di test, cio? test della rete di multiplazione (BIST) (seconda fase di test), per il DAC 111?, un DAC distribuito a 6 bit, con i due sotto-test della seconda fase di test: test di guasto nella chiusura e test di guasto nell?apertura.

Il test di guasto nella chiusura comprende:

- lo switch SWT1 accoppiato alla massa GND, lo switch SWT2 chiuso che accoppia il ramo superiore e quello inferiore;

- la corrente di Pull-up 111e e il comparatore 111d sono abilitati;

- ciascuno stadio SG1?SG4 ? sottoposto sequenzialmente a test commutando a OFF gli switch dello stadio sotto test e commutando a ON tutti gli altri switch. Per esempio, gli switch del quarto stadio SG4 sono tenuti in OFF, mentre tutti gli altri sono chiusi. Se gli switch non sono danneggiati, l?uscita del comparatore va alta e cos? il risultato del test ? buono;

- in secondo luogo, gli switch del terzo stadio SG3 sono tenuti in OFF, tutti gli altri sono tenuti in ON. Se gli switch non sono danneggiati, l?uscita del comparatore 111d va alta e cos? il risultato del test ? buono;

- il test ? ripetuto allo stesso modo per il secondo SG2 e per il primo stadio SG1.

Il test di guasto nell?apertura comprende:

Lo switch SWT1 accoppiato alla massa GND, SW2 ? aperto, separando i rami superiore e inferiore. Corrente di pull-up e comparatore abilitati. Ciascuno switch ? sottoposto a test chiudendo ciascun percorso tra la tensione analogica VDAC di uscita e il primo divisore a resistori DV1. Se tutti gli switch programmati sono chiusi correttamente, la tensione analogica VDAC di uscita sar? forzata alla massa GND dal divisore e l?uscita del comparatore sar? bassa. Questo significa che non ? presente alcun guasto.

Per esempio, al fine di sottoporre a test il quarto stadio SG4, gli switch del primo, del secondo e del terzo stadio sono tenuti in ON, mentre gli switch del quarto stadio sono chiusi uno per uno. Se l?uscita del comparatore 111d rimane bassa, il risultato del test ? buono.

A titolo di esempio, il test di guasto nell?apertura sul terzo stadio SG3: SWT2 ? aperto, lo stadio SG1, lo stadio SG2 e lo stadio SG4 sono tutti chiusi. Gli switch dello stadio SG3 sono chiusi uno alla volta. Se l?uscita del comparatore 111d rimane bassa, il risultato del test ? buono.

Un test simile pu? essere effettuato per lo stadio SG1 e lo stadio SG2.

Una forma di attuazione ulteriore pu? essere rivolta a un?architettura di DAC a direzionamento di corrente.

La Figura 11 rappresenta una possibile implementazione per effettuare il test di componenti di base, cio? per effettuare la prima fase di test, in un?architettura di DAC a direzionamento di corrente a 2 bit 111???.

L?architettura unitaria a direzionamento di corrente (cio?, tutti i generatori forniscono una stessa corrente I) rappresentata comprende tre generatori di corrente GI1, GI2, GI3, cio? 2<n-1>, n essendo il numero dei bit, che forniscono una corrente I determinata, che sono accoppiati selettivamente all?uscita di corrente analogica Idac da un rispettivo switch iSW1, iSW2, iSW3. I tre generatori di corrente GI1, GI2, GI3 sono ottenuti come specchi di corrente paralleli, cio? come transistori, in particolare transistori MOSFET, che sono accoppiati con il loro gate al gate di uno stesso transistore speculare, cio? quello connesso a diodo nello schema di corrente a specchio. Nella Figura 11, i transistori e gli specchi non sono rappresentati; ci? nonostante, ? rappresentato un generatore di corrente di specchio MI, per il MOSFET connesso a diodo, che ha un parametro geometrico tale che rispecchia una corrente, la corrente di riferimento Iref, moltiplicata per un fattore intero M=2<n-1 >che ? accoppiato al terminale 113a per effettuare la misura con un amperometro 121?. Perci?, nella Figura 11, il generatore di corrente di specchio MI pu? pilotare una corrente di riferimento Iref, il cui valore ? 3*I. In questo modo, quando gli switch iSW1, iSW2, iSW3 sono tutti chiusi, il generatore di corrente di specchio MI pu? pilotare una corrente di riferimento Iref, il cui valore ? 3*I, che ? misurata dall?amperometro 121?. Quando c?? un?altra configurazione, una corrente di riferimento Iref pi? piccola sar? rispecchiata nell?amperometro 121?. L?uscita di corrente analogica Idac ? una versione variata di scala della corrente di riferimento Iref, e perci? ? sufficiente misurare la corrente di riferimento agli scopi del test, invece di raccogliere l?uscita come per il divisore resistivo, poich? la corrente di riferimento rappresenta, a sua volta, una misurazione variata di scala dell?uscita di corrente analogica Ida.

Cos?, il primo test pu? comprendere:

- la logica 112 abilita un generatore di corrente di riferimento dei rami di corrente del DAC a direzionamento sotto il controllo della logica 122 dell?ATE;

- l?ATE 12? legge la corrente di riferimento analogica Iref con un amperometro 122?;

- l?ATE 12? confronta la corrente analogica Iref letta con un intervallo di corrente preimpostato. Se la corrente di riferimento Iref ? all?interno dell?intervallo atteso, allora il test sui componenti di base ? superato con successo. Se la corrente di riferimento Iref ? al di fuori dell?intervallo di corrente preimpostato, ? asserito un insuccesso dalla logica.

Il numero di misurazioni dell?ATE 12? necessarie per effettuare il test degli elementi del circuito nel primo test dipende dall?architettura usata. Per esempio, in questa implementazione, ? presente soltanto una variabile nell?architettura: la corrente di riferimento di specchio, IREF. La corrente di uscita IDAC, come menzionato, ? solo una versione variata di scala della corrente di riferimento di specchio IREF, e quindi non ? necessario che sia misurata. Per questo motivo, ? necessaria soltanto una lettura.

La Figura 12 rappresenta l?architettura di test complessiva per un DAC a direzionamento di corrente a 3 bit, che corrisponde fondamentalmente a quello nella Figura 11, con un numero maggiore di generatori di corrente, poich? qui il numero dei bit n ? 3. Tale architettura comprende componenti per la prima fase di test e per la seconda fase. Nel caso rappresentato, ci sono 2<n-1>, cio?, sette generatori di corrente GI1?GI7 che forniscono una corrente I, con corrispondenti switch iSW1?ISW7 che accoppiano selettivamente un rispettivo generatore di corrente a un nodo di uscita del DAC indicato come VS. Anche in questo caso, i generatori di corrente GI1?GI7, sebbene non rappresentati esplicitamente, sono ottenuti da specchi di corrente in parallelo a ciascuno di corrispondenti switch iSW1?ISW7, mentre l?altro lato ? il generatore di specchio MI, cio? un MOSFET connesso a diodo, che ? dimensionato in modo da fornire una corrente di riferimento Iref che ? uguale a M*I, cio? 7*I in questo caso. L?uscita del DAC VS ? accoppiata a un comparatore 111d simile a quello per il test networking delle Figure da 6A a 7B, cio? il terminale del nodo VS ? accoppiato all?ingresso di un comparatore di soglia 111d, un altro ingresso del quale ? accoppiato a una tensione di soglia VREFT. Ci? perch? un generatore di corrente di pull-up UG che fornisce una corrente I/2, cio? met? della corrente I dei generatori di corrente del DAC, nel nodo VS, ? accoppiato tra VS e VDD, in parallelo a un carico RL, accoppiato al nodo Vs da uno switch di disaccoppiamento del carico SWL. Un generatore di pull-down DG corrispondente che fornisce una corrente I/2 nella massa ? accoppiato tra il nodo VS e la massa, in parallelo ai generatori di corrente del DAC GI1?GI7. I due generatori UG e DG e il generatore di specchio MI sono abilitati a funzionare dal segnale di abilitazione En fornito dalla logica 122.

L?uscita del comparatore di soglia 111d ? accoppiata alla logica 112, che fa funzionare una macchina a stati 112b in base al valore logico di uscita del comparatore di soglia 111d e comprende il decodificatore 112a che fornisce i codici che comandano gli switch.

Il test per questa forma di attuazione comprende - prima fase di test, verifica dei componenti Analogici di base. La logica 122 abilita (segnale En) la corrente di riferimento Iref per i rami di corrente interni, cio? i generatori accoppiati allo specchio. La corrente di riferimento ? letta dall?amperometro esterno. Il valore letto ? confrontato con un intervallo atteso. Se tale valore ? entro l?intervallo, allora il risultato del test ? buono;

- seconda fase di test: test della rete di multiplazione;

- in primo luogo, ? effettuato un test di guasto nella chiusura. La corrente di pull-up ? abilitata (generatore DU) e il generatore di pull-down DG ? disabilitato. Il valore della corrente di pull-up ? I/2, met? di una unit? di un singolo generatore di corrente perch?, nel caso di un guasto, il pull-down deve essere pi? forte del pull-up. La logica tiene tutti gli switch nello stato di OFF. Se l?uscita del comparatore 111d va alta, il risultato del test ? buono;

- in secondo luogo, inizia un test di guasto nell?apertura. Uno per uno, tutti gli switch iSW1?iSW7 sono forzati nella condizione di stato di ON, mentre tutti gli altri sono aperti. Se l?uscita del comparatore 111d ? bassa, il risultato del test ? buono;

- pu? anche essere effettuata in aggiunta una terza fase di test: un test dello switch di disaccoppiamento SWL dal carico RL;

- in primo luogo, ? effettuato un test di guasto nella chiusura. La corrente di pull-down ? abilitata, cio?, il generatore DG, e il generatore UG ? disabilitato. Il valore della corrente di pull-down ? I/2. La logica 112b tiene lo switch SWL nello stato di OFF. Se l?uscita del comparatore 111d va bassa, il risultato del test ? buono;

- in secondo luogo, inizia un test di guasto nell?apertura. La corrente di pull-down ? abilitata e UG ? disabilitato (generatore DG). La logica 112b tiene lo switch SWL nello stato di ON. Se l?uscita del comparatore 111d va alta, il risultato del test ? buono.

- Quando il test ? completato, la logica scrive i risultati di test in un registro.

Nella Figura 13 ? rappresentato un diagramma di flusso di una possibile forma di attuazione della seconda fase di test, il test della rete di commutazione.

Sostanzialmente, la seconda fase di test della rete di commutazione distingue tra un test di guasto nell?apertura, cio? un test per quanto riguarda se alcuni degli switch della rete non si aprono, e un test di guasto nella chiusura, cio? un test per quanto riguarda se alcuni degli switch della rete non si chiudono.

Nel test di guasto nell?apertura (310 nella Figura 13), ciascuno switch della rete di commutazione ? aperto separatamente ed ? verificato se l?uscita concorda con l?uscita attesa.

Nel test di guasto nella chiusura (320 nella Figura 13), tutti gli switch che appartengono a uno stadio del DAC sono forzati ad aprirsi, cio? nello stato di OFF, ed ? verificato se l?uscita concorda con l?uscita attesa. Se il DAC comprende altri stadi, come nella Figura 10, ciascuno stadio controllato da un differente bit o gruppo di bit del codice digitale DC partendo dall?MSB all?LSB, la stessa operazione ? effettuata sugli stadi successivi, uno per uno. Preferibilmente, mentre uno stadio viene sottoposto a test e i suoi switch sono forzati ad aprirsi, tutti gli switch degli altri stadi sono chiusi.

Cos?, nella Figura 13 ? rappresentato un diagramma di flusso che illustra una forma di attuazione 300 della seconda fase di test.

Con 305 ? indicato l?inizio, che ha luogo per es. dopo il completamento della prima fase di test indicata con 200. La prima fase di test 200 comprende in generale di inviare dati digitali TD dati dall?apparecchiatura di test automatica 12 come ingresso del convertitore da digitale ad analogico per es. 111? e di misurare l?uscita analogica del convertitore da digitale ad analogico 111? con uno strumento di misurazione, per es. un voltmetro o un amperometro a seconda della quantit? elettrica che ? l?uscita del convertitore da digitale ad analogico, in detta apparecchiatura di test automatica, verificando quindi se i valori misurati concordano con i valori di conversione attesi per i dati digitali TD dati. Come discusso, la fase di test 200 pu? comprendere di inviare una pluralit? di dati TD e di effettuare una corrispondente pluralit? di misurazioni o di leggere con gli strumenti di misurazione, il numero di tali dati digitali TD e di effettuare la lettura a seconda dell?architettura di DAC.

Con 310 ? indicato il test di guasto nell?apertura, che comprende in generale di forzare 311 nel DAC 111 (o 111? o 111???) codici digitali DC corrispondenti a un dato valore di ingresso digitale corrispondente a un dato switch SWi o iSWi.

Con 312 ? indicato di verificare se ? trascorso un dato tempo di assestamento.

Soltanto nel caso positivo, ? effettuata una fase 313 di verificare da parte del comparatore 111d l?uscita del DAC 111 (o 111? o 111??). Altrimenti, ? mantenuta la fase di forzare 312.

In una fase 314, ? verificato se l?uscita del comparatore 111d concorda con il valore logico atteso.

In caso affermativo, in una fase 315 ? verificato se tutti gli switch sono stati sottoposti a test in sequenza. Nel caso negativo, l?indice i ? incrementato, per esempio di uno, ed ? effettuata una fase 311 per lo switch successivo.

In caso positivo, il controllo ? passato al test di guasto nella chiusura 320, che comprende in generale di forzare 321 nel DAC 111 (o 111? o 111??) un codice digitale DC che ? configurato per forzare uno stesso stato, per es. aperto, sugli switch di un dato stadio, SGj, j essendo l?indice dello stadio. Se sono presenti altri stadi, il codice digitale DC ? configurato con un valore che li mantiene nello stato opposto, per es. chiuso.

Con 322 ? indicato di verificare se ? trascorso un dato tempo di assestamento.

Soltanto nel caso positivo, ? effettuata una fase 323 di verificare da parte del comparatore 111d l?uscita del DAC 111 (o 111? o 111??). Altrimenti, ? mantenuta la fase di forzare 312.

In una fase 324, ? verificato se l?uscita del comparatore 111d concorda con il valore logico atteso.

In caso affermativo, in una fase 325 ? verificato se tutti gli stadi sono stati sottoposti a test in sequenza. Nel caso negativo, l?indice i ? incrementato nella fase 326, per esempio di uno, ed ? effettuata la fase 321 per lo stadio successivo.

Chiaramente, nel caso del circuito della Figura 5 o della Figura 11, poich? c?? soltanto uno stadio, ? effettuata soltanto un?iterazione.

All?effettuazione delle fasi 314 e 324, se il risultato ? negativo, per es., c?? un guasto, ? effettuata una fase di resoconto dell?errore 330, quindi il test termina in una fase di fine 340. La fase di fine 340 segue anche la fase 326 se le fasi da 321 a 324 sono state effettuate per tutti gli stadi, per es. DV1 e da SG1 a SG4 nella Figura 10.

Cos?, in sintesi, il sistema di test, 10?, 10?? o 10???, comprendente un circuito elettronico da sottoporre a test come 11?, 11?? o 11???, e un?apparecchiatura di test automatica, 12, 12?, dove detto circuito elettronico 11?, 11?? o 11??? da sottoporre a test comprende un convertitore da digitale ad analogico, come 111?, 111?? o 111??? comprendente un insieme di componenti elettronici, per es. resistori R e generatori di corrente I, anche switch resistivi Rsw, in particolare disposti in una rete, accoppiati a una tensione di riferimento analogica o a una corrente di riferimento analogica e

una rete di switch di multiplazione 111b accoppiata a detto insieme di componenti elettronici e configurata per selezionare percorsi in detto insieme di componenti elettronici R, I in base ai valori digitali DC all?ingresso di detto convertitore da digitale ad analogico 111?, 111?? forniti da un modulo di controllo logico 112 compreso in detto circuito elettronico 11?, 11??, 11???,

detto circuito elettronico 11?, 11??, 11??? da sottoporre a test comprendendo un collegamento di dati di ingresso, per es. 113b, 123b, tra l?apparecchiatura di test automatica 12, 12? e il modulo di controllo logico 112,

il sistema di test essendo configurato per effettuare un test dell?insieme di componenti elettronici in cui l?apparecchiatura di test automatica 12, 12? ? configurata per inviare dati digitali TD per controllare il modulo logico 112 che fornisce in ingresso codici digitali DC al convertitore da digitale ad analogico 111?, 111?? e che misura l?uscita analogica del convertitore da digitale ad analogico 111?, 111?? con uno strumento di misurazione, per es. il voltmetro 122 o l?amperometro 122?, in detta apparecchiatura di test automatica 12, 12? accoppiato a un?uscita, per es., VDAC, Vin, del circuito elettronico, 10?, 10??, 10???, verificando quindi se i valori misurati concordano con i valori convertiti attesi per i dati digitali TD dati, in cui detto test del convertitore da digitale ad analogico, 111?, 111??, 111??? comprende un ulteriore test della rete di switch di multiplazione 111b in cui detto modulo logico 112 ? configurato per eseguire una sequenza di test built-in, come nella forma di attuazione 300, comprendente di fornire da detto modulo logico 112 una sequenza di codici digitali DC che forzano dati switch di detta rete di switch di multiplazione (111b) in uno stato determinato aperto o chiuso, detto circuito elettronico 11?, 11??, 11??? comprendendo un circuito di retroazione, sostanzialmente il comparatore 111d, per fornire un segnale di retroazione FB a detto modulo logico 112, detto modulo logico 112 essendo configurato, in base a detto segnale di retroazione FB, per controllare un flusso di esecuzione della sequenza di test built-in 300 e per verificare, come nelle operazioni 324, 314, se il segnale di retroazione FB concorda con un valore atteso per il corrispondente codice digitale DC nella sequenza di codici digitali.

Per quanto riguarda la riduzione del tempo di test, con riferimento come prima al tempo di test di un DAC a 10 bit, come discusso precedentemente, l?ATE 12 legge 2<n >volte l?uscita con un voltmetro o un amperometro:

- la durata di ciascuna comunicazione,

richiede tipicamente pochi us (al massimo 10 us), a seconda della frequenza della comunicazione;

- i cambiamenti di codice del circuito integrato richiedono un tempo di assestamento,

tipicamente di 1 us;

- la durata di ciascuna lettura dell?ATE, richiede tipicamente 1 ms.

Cos?:

-

. Test dei componenti di base

La durata del test per i componenti di b ase dipende dal numero di letture analogiche e dal tempo necessario per la lettura dell?ATE

- nel caso di un DAC resistivo, il numero minimo di letture necessarie per il test dei componenti di base ? tre: una lettura per verificare il riferimento di tensione (codice massimo), una lettura per verificare il riferimento di massa (codice minimo), una lettura per verificare il rapporto di divisore tra i resistori selezionando un valore di conversione intermedio (codice intermedio). Il tempo totale richiesto per il test dei componenti di base ?:

- nel caso di un DAC a direzionamento di corrente, il numero minimo di letture Nread necessarie per il test dei componenti di base ? uno: lettura della corrente di riferimento. Il tempo totale richiesto per il test dei

componenti di base ?:

La durata del test della rete di multiplazione dipende dal numero di stadi dell?architettura di DAC, indicato con G, dal numero dei bit per ciascuno stadio m, l, .., dal numero di fili selezionabili per ciascuna resistenza kx e dal tempo necessario per un ciclo di auto-test Tcycle. Questa formula pu? essere una buona stima per il calcolo del tempo di test della rete di multiplazione:

. Tempo di test totale del DAC: prima forma di attuazione

<Considerando un DAC resistivo a 3 bit e Tcycle = >2.375 us:

<DAC>TOTAL TEST TIME <= T>BasicComp <+ T>MuxNet

= Nread ? (TCOMM TSETTL TREAD) 1 ? Tcycle 23 ? Tcycle = = 3 ? (1.011 ms) 2.375us 8 ? 2.375us = 3.05ms Tempo di test totale del DAC: seconda forma di attuazione

Considerando il DAC distribuito a 6 bit 111? della Figura 9, 2 fili da sottoporre a test per il primo stadio e 1 per il secondo stadio, un Tcycle = 2.375 us:

= 3 ? (1.011 ms) 4 ? 2.375us 32 ? 2.375us 4 ? 2.375us = 3.13ms Tempo di test totale del DAC: terza forma di attuazione

Considerando un DAC a direzionamento di corrente a 3 bit e Tcycle = 2.375 us:

. Tempo di test totale del DAC: DAC resistivo a 10 bit

Considerando un DAC resistivo a 10 bit con uno stadio (caso pessimo per il tempo di test della rete di multiplazione), un Tcycle = 2.375 us, il tempo di test totale sar?:

Confronto del tempo di test: soluzione nota rispetto alla soluzione proposta

In conclusione, perfino nel caso pessimo, la riduzione del tempo di test della soluzione proposta rispetto alla soluzione nota ? di circa tre ordini di grandezza per ciascun DAC. Considerando le ipotesi presentate in precedenza, per un DAC a 10 bit:

La soluzione descritta ha cos? vari vantaggi rispetto alle soluzioni di tecnica nota.

Con la soluzione proposta, sono possibili il test e la misura della circuiteria del DAC, al fine di effettuare un migliore screening dei difetti di fabbricazione, riducendo il tempo necessario per effettuare il test, allo scopo di ridurre il costo di effettuazione del test.

La soluzione descritta consente, con un auto-test built-in interno, di evitare l?interazione con una strumentazione esterna. Inoltre, l?auto-test pu? essere molto configurabile dall?utente (il numero degli switch da sottoporre a test, la velocit? e altri parametri possono essere configurabili).

La soluzione descritta consente informazioni dettagliate per localizzare meglio i difetti trovati.

Naturalmente, fermi restando i principi di fondo dell?invenzione, i dettagli di costruzione e le forme di attuazione possono variare, anche in modo apprezzabile, rispetto a quanto ? stato descritto e illustrato qui puramente a titolo di esempio, senza uscire con ci? dall?ambito della presente invenzione, come definito dalle rivendicazioni che seguono.

Claims (17)

RIVENDICAZIONI

1. Sistema di test comprendente un circuito elettronico da sottoporre a test (11; 11?; 11??; 11???) e un?apparecchiatura di test automatica (12; 12?), detto circuito elettronico (11; 11?; 11??; 11???) da sottoporre a test comprendendo un convertitore da digitale ad analogico (111; 111?; 111??), comprendente un insieme di componenti elettronici (R; I), in particolare disposti in una rete, accoppiati a una tensione di riferimento analogica o a una corrente di riferimento analogica e

una rete di switch di multiplazione (111b) accoppiata a detto insieme di componenti elettronici (R;I) e configurata per selezionare percorsi in detto insieme di componenti elettronici (R;I) in base ai valori digitali (DC) all?ingresso di detto convertitore da digitale ad analogico (111; 111?; 111??) forniti da un modulo di controllo logico (112) compreso in detto circuito elettronico (11; 11?; 11??; 11???),

detto circuito elettronico (11; 11?; 11??; 11???) da sottoporre a test comprendendo un collegamento di dati di ingresso (113b, 123b) tra l?apparecchiatura di test automatica (20, 20?, 20??) e il modulo di controllo logico (112),

il sistema di test essendo configurato per effettuare un test dell?insieme di componenti elettronici (R;I) in cui l?apparecchiatura di test automatica (20, 20?, 20??) ? configurata per inviare dati digitali (TD) per controllare il modulo logico (112) che fornisce in ingresso codici digitali (DC) al convertitore da digitale ad analogico (111; 111?; 111??) e che misura l?uscita analogica del convertitore da digitale ad analogico (111; 111?; 111??) tramite uno strumento di misurazione (122; 122?) in detta apparecchiatura di test automatica (12; 12?) accoppiato a un?uscita (VDAC, Vin) del circuito elettronico (10, 10?, 10???), verificando quindi se i valori misurati concordano con i valori convertiti attesi per i dati digitali dati (TD),

in cui detto test del convertitore da digitale ad analogico (111; 111?; 111??) comprende un ulteriore test della rete di switch di multiplazione (111b) in cui detto modulo logico (112) ? configurato per eseguire una sequenza di test built-in (300) comprendendo di fornire da parte di detto modulo logico (112) una sequenza di codici digitali (DC) che forzano dati switch di detta rete di switch di multiplazione (111b) in uno stato determinato aperto o chiuso, detto circuito elettronico (11?; 11??; 11???) comprendendo un circuito di retroazione (111d) per fornire un segnale di retroazione (FB) a detto modulo logico (112), detto modulo logico (112) essendo configurato, in base a detto segnale di retroazione (FB), per controllare un flusso di esecuzione della sequenza di test built-in (300) e per verificare (324, 325) se il segnale di retroazione (TB) concorda con un valore atteso per il corrispondente codice digitale (DC) nella sequenza di codici digitali.

2. Sistema secondo la rivendicazione 1, in cui detto circuito di retroazione (111d) comprende un comparatore (111d) configurato per ricevere come ingresso l?uscita analogica del convertitore da digitale ad analogico (111; 111?; 111??) e per confrontarla rispetto a una data soglia del comparatore per fornire come segnale logico detto segnale di retroazione (FB), detto modulo logico (112) essendo configurato per verificare se il valore logico all?uscita del comparatore (111d) del segnale di retroazione (FB) concorda con un valore logico atteso per il corrispondente codice digitale (DC) nella sequenza di codici digitali.

3. Sistema secondo la rivendicazione 1 o 2, in cui detto sistema di test ? configurato per effettuare un test (200) dell?insieme di componenti elettronici (R;I) in cui:

- un modulo logico (122) dell?apparecchiatura di test automatica (12) ? configurato per impostare uno o pi? dati di test digitali (TD) da convertire in un corrispondente segnale analogico (VDAC) atteso e da inviare a detto modulo logico (112);

- il modulo logico (112) del circuito elettronico (11?; 11??; 11???) essendo configurato per ricevere detti dati di test digitali (TD) e fornire un corrispondente codice digitale (DC) al convertitore analogico di ingresso (111; 111?; 111??);

- lo strumento di misurazione (122; 122?), in particolare uno strumento di misurazione di tensione o di misurazione di corrente, dell?apparecchiatura di test automatica (12) ? configurato per misurare il segnale analogico (VDAC) di uscita;

- l?apparecchiatura di test automatica (12) ? configurata per confrontare la misurazione dello strumento di misurazione (122; 122?) con un intervallo atteso di valori del segnale analogico (VDAC) di uscita per il corrispondente codice digitale (DC) e, nel caso in cui la misurazione si trovi all?interno di detto intervallo atteso di valori, valutare il risultato corrispondente come test superato per il corrispondente codice digitale (DC), altrimenti valutare come test non superato.

4. Sistema secondo una qualsiasi delle rivendicazioni precedenti, in cui detto ulteriore test della rete di switch di multiplazione comprende di effettuare un test di guasto nell?apertura (310) e un test di guasto nella chiusura (320).

5. Sistema secondo una qualsiasi delle rivendicazioni precedenti da 2 a 4, in cui detto test di guasto nell?apertura (310) comprende

forzare (311) nel convertitore da digitale ad analogico (111; 111?; 111??) codici digitali DC corrispondenti a un dato valore di ingresso digitale corrispondente a un dato switch (SWi, iSWi), verificare (313), in particolare se (312) ? trascorso un dato tempo di assestamento, da parte del comparatore (111d), l?uscita del convertitore da digitale ad analogico (111; 111?; 111??),

verificare (314) se il segnale di retroazione (FB) fornito in uscita dal comparatore (111d) concorda con il valore logico atteso,

nel caso positivo, verificare (315) se tutti gli switch (SWi, iSWi) della rete di switch di multiplazione (111b) sono stati sottoposti a test in sequenza,

nel caso negativo, passare a effettuare detta verifica (313) sullo switch successivo nella sequenza,

nel caso positivo, il controllo essendo passato a una fase successiva, in particolare il test di guasto nella chiusura (320), o alla fine di detto test di guasto nell?apertura (310), e detto test di guasto nella chiusura (320) comprende forzare (321) nel convertitore da digitale ad analogico (111; 111?; 111??) un codice digitale DC che ? configurato per forzare uno stesso stato, in particolare aperto, sugli switch di un dato stadio (SGj) della rete di switch di multiplazione (111b), se la rete di switch di multiplazione (111b) comprende altri stadi, detto codice digitale (DC) essendo configurato con un valore che mantiene gli switch di detti altri stadi nello stato opposto, in particolare chiuso,

verificare (323), in particolare se (322) ? trascorso un dato tempo di assestamento, da parte del comparatore (111d), l?uscita del convertitore da digitale ad analogico (111; 111?; 111??),

verificare (324) se il segnale di retroazione (FB) fornito in uscita dal comparatore (111d) concorda con il valore logico atteso,

nel caso positivo, verificare (325) se tutti gli stadi della rete di switch di multiplazione (111b) sono stati sottoposti a test in sequenza,

nel caso negativo (325), passare a effettuare detta verifica (323) sullo stadio successivo nella sequenza,

nel caso positivo, il controllo essendo passato a una fase successiva, in particolare il test di guasto nell?apertura (310), o alla fine di detto test di guasto nell?apertura (320).

6. Sistema secondo una qualsiasi delle rivendicazioni precedenti, in cui un generatore di corrente di pull-up (111e) ? accoppiato tra il nodo di alimentazione (VDD) e il nodo di ingresso (VS) del comparatore (111d), che ? accoppiato all?uscita del convertitore da digitale ad analogico (111; 111?; 111??), detto generatore di corrente di pull-up (111e) essendo abilitato all?inizio di detto test di guasto nell?apertura (310) e di detto test di guasto nella chiusura (320) da detto circuito logico (112), detto generatore di corrente di pull-up (111e) essendo configurato per tirare il nodo di ingresso (111e) sopra la tensione di soglia se la rete di switch di multiplazione (111b) ? un percorso a circuito aperto rispetto alla massa (GND), al fine di cambiare lo stato logico del segnale di retroazione (FB) rispetto alla rete di switch (111b) che imposta un percorso di bassa impedenza a massa (GND) sotto il controllo di detto codice digitale (DC).

7. Sistema secondo la rivendicazione 1, in cui detto convertitore da digitale ad analogico (111; 111?; 111??) comprende un convertitore da digitale ad analogico resistivo.

8. Sistema secondo la rivendicazione 1, in cui detto convertitore da digitale ad analogico (111; 111?; 111??) comprende un convertitore da digitale ad analogico resistivo comprendente una pluralit? di stadi.

9. Sistema secondo la rivendicazione 1, in cui detto convertitore da digitale ad analogico (111; 111?; 111??) comprende un convertitore da digitale ad analogico a direzionamento di corrente.

10. Sistema secondo una qualsiasi delle rivendicazioni precedenti, in cui detto modulo logico (112) ? configurato per inviare il risultato di detta fase di verifica (324, 325) se il segnale di retroazione (TB) concorda con un valore atteso per il corrispondente codice digitale (DC) nella sequenza di codici digitali a detta apparecchiatura di test automatica (12), in particolare al completamento della sequenza built-in, in particolare il modulo logico (112) comprendendo un registro per memorizzare detti risultati durante l?esecuzione della sequenza built-in ed essendo configurato per valutare se il test ? superato o non superato sui risultati memorizzati alla fine del test della rete di switch di multiplazione (111b).

11. Circuito elettronico da sottoporre a test configurato per funzionare nel sistema secondo una qualsiasi delle rivendicazioni da 1 a 10.

12. Procedimento per fare funzionare un sistema di test secondo una qualsiasi delle rivendicazioni da 1 a 10, comprendente di effettuare un test dell?insieme di componenti elettronici (R;I) inviando dall?apparecchiatura di test automatica (20, 20?, 20??) dati digitali (TD) per controllare il modulo logico (112) che fornisce in ingresso codici digitali (DC) al convertitore da digitale ad analogico (111; 111?; 111??) e misurare (122; 122?) l?uscita analogica del convertitore da digitale ad analogico (111; 111?; 111??) in detta apparecchiatura di test automatica (12), verificando quindi se i valori misurati concordano con i valori convertiti attesi per i dati digitali (TD) dati, in cui detto test del convertitore da digitale ad analogico (111; 111?; 111??) comprende un ulteriore test della rete di switch di multiplazione (111b) comprendente

eseguire in detto modulo logico (112) una sequenza di test built-in (300) comprendendo di fornire una sequenza di codici digitali (DC) che forzano dati switch di detta rete di switch di multiplazione (111b) in uno stato determinato aperto o chiuso,

fornire un segnale di retroazione (FB) a detto modulo logico (112), in base a detto segnale di retroazione (FB), controllare un flusso di esecuzione della sequenza di test built-in (300) e verificare (324, 325) se il segnale di retroazione (TB) concorda con un valore atteso per il corrispondente codice digitale (DC) nella sequenza di codici digitali.

13. Procedimento secondo la rivendicazione 12, in cui detto procedimento comprende di confrontare l?uscita analogica del convertitore da digitale ad analogico (111; 111?; 111??) rispetto a una data soglia del comparatore per fornire come segnale logico detto segnale di retroazione (FB), verificando (112) se il valore logico del segnale di retroazione (FB) concorda con un valore logico atteso per il corrispondente codice digitale (DC) nella sequenza di codici digitali.

14. Procedimento secondo la rivendicazione 12, in cui il procedimento comprende di effettuare un test (200) dell?insieme di componenti elettronici (R;I) comprendente:

- impostare uno o pi? dati di test digitali (TD) da convertire in un corrispondente segnale analogico (VDAC) atteso in un modulo logico (122) dell?apparecchiatura di test automatica (12) e inviare a detto modulo logico (112);

- ricevere nel modulo logico (112) del circuito elettronico (10) detti dati di test digitali (TD) e fornire un corrispondente codice digitale (DC) all?ingresso del convertitore da analogico a digitale (111; 111?; 111??);

- misurare (122; 122?) con lo strumento di misurazione, in particolare una misurazione di tensione o una misurazione di corrente, dell?apparecchiatura di test automatica (12) il segnale analogico (VDAC) di uscita;

- confrontare nell?apparecchiatura di test automatica (12) la misurazione dello strumento di misurazione (122; 122?) con un intervallo atteso di valori del segnale analogico (VDAC) di uscita per il corrispondente codice digitale (DC) e, nel caso in cui la misurazione si trovi all?interno di detto intervallo atteso di valori, valutare il risultato corrispondente come test superato per il corrispondente codice digitale (DC) altrimenti valutare come test non superato.

15. Procedimento secondo la rivendicazione 12, in cui detto ulteriore test della rete di switch di multiplazione (111b) comprende di effettuare un test di guasto nell?apertura (310) e un test di guasto nella chiusura (320).

16. Procedimento secondo la rivendicazione 12, in cui detto test di guasto nell?apertura (310) comprende forzare (311) nel convertitore da digitale ad analogico (111; 111?; 111??) codici digitali DC corrispondenti a un dato valore di ingresso digitale corrispondente a un dato switch (SWi, iSWi),

verificare (313), in particolare se (312) ? trascorso un dato tempo di assestamento, da parte del comparatore (111d), l?uscita del convertitore da digitale ad analogico (111; 111?; 111??),

verificare (314) se il segnale di retroazione (FB) fornito in uscita dal comparatore (111d) concorda con il valore logico atteso,

nel caso positivo, verificare (315) se tutti gli switch (SWi, iSWi) della rete di switch di multiplazione (111b) sono stati sottoposti a test in sequenza,

nel caso negativo, passare a effettuare detta verifica (313) sullo switch successivo nella sequenza,

nel caso positivo, il controllo essendo passato a una fase successiva, in particolare il test di guasto nella chiusura (320), o alla fine di detto test di guasto nell?apertura (310), e detto test di guasto nella chiusura (320) comprende forzare (321) nel convertitore da digitale ad analogico (111; 111?; 111??) un codice digitale DC che ? configurato per forzare uno stesso stato, in particolare aperto, sugli switch di un dato stadio (SGj) della rete di switch di multiplazione (111b), se la rete di switch di multiplazione (111b) comprende altri stadi detto codice digitale (DC) essendo configurato con un valore che mantiene gli switch di detti altri stadi nello stato opposto, in particolare chiuso,

verificare (323), in particolare se (322) ? trascorso un dato tempo di assestamento, da parte del comparatore (111d), l?uscita del convertitore da digitale ad analogico (111; 111?; 111??),

verificare (324) se il segnale di retroazione (FB) fornito in uscita dal comparatore (111d) concorda con il valore logico atteso,

nel caso positivo, verificare (325) se tutti gli stadi della rete di switch di multiplazione (111b) sono stati sottoposti a test in sequenza,

nel caso negativo (325), passare a effettuare detta verifica (323) sullo stadio successivo nella sequenza,

nel caso positivo, il controllo essendo passato a una fase successiva, in particolare il test di guasto nell?apertura (310), o alla fine di detto test di guasto nell?apertura (320).

17. Prodotto informatico che pu? essere caricato nella memoria di almeno un elaboratore e comprende parti di codice software che sono atte ad eseguire le fasi del procedimento secondo una qualsiasi delle Rivendicazioni da 12 a 16 quando il prodotto ? eseguito su almeno un elaboratore.