IT202200000683A1

IT202200000683A1 - Sistema di test di un circuito elettronico, in particolare circuito integrato, comprendente un circuito di monitoraggio di tensione e corrispondente procedimento e prodotto informatico

Info

Publication number: IT202200000683A1
Application number: IT102022000000683A
Authority: IT
Inventors: Campo Nicola De; Matteo Venturelli; Matteo Brivio; Mauro Foppiani
Original assignee: St Microelectronics Srl
Priority date: 2022-01-18
Filing date: 2022-01-18
Publication date: 2023-07-18
Also published as: CN116466210A; EP4212894A1; US20230228806A1

Description

DESCRIZIONE dell?invenzione industriale dal titolo:

?Sistema di test di un circuito elettronico, in particolare circuito integrato, comprendente un circuito di monitoraggio di tensione e corrispondente procedimento e prodotto informatico?

TESTO DELLA DESCRIZIONE

Campo Tecnico

Le forme di attuazione della presente descrizione sono relative a tecniche per il test di un circuito elettronico, in particolare un circuito integrato, comprendente un circuito di monitoraggio di tensione.

Le forme di attuazione della presente descrizione sono relative in particolare ai circuiti integrati comprendenti una pluralit? di monitor di tensione.

Sfondo

La complessit? di un progetto di un circuito integrato effettivo e il conseguente aumento di costo, a causa del costo relativo al tempo di test, obbligano a esplorare nuovi procedimenti di test con l?obiettivo di semplificare l?attivit? di test e di migliorare l?efficienza.

Lo sviluppo di nuovi nodi di tecnologia ha condotto all?aumento della complessit? (cio?, un circuito con un livello elevato di configurabilit?) di progetto, ha requisiti di qualit? pi? esigenti, con un aumento del costo relativo alle attivit? che richiedono tempo di test.

Questo costo potrebbe essere ridotto attraverso un miglioramento dei procedimenti di test e dell?architettura di progetto.

Il costo di test ? uno dei componenti principali del costo di fabbricazione complessivo di un circuito integrato. L?aumento della configurabilit? dei circuiti porta a un aumento diretto del numero dei test necessari per coprire tutta la configurazione possibile.

Tra tutti i blocchi presenti in un generico circuito integrato, un monitor di tensione ? uno di quelli usati pi? largamente, a causa della necessit? di monitorare continuamente il valore di varie sorgenti di tensione. Per esempio, la tensione di batteria, la tensione di uscita di un regolatore lineare, la tensione di alimentazione di ingresso/uscita, la tensione di uscita di un convertitore buck/boost e cos? via.

Un monitor di tensione verifica se una tensione (cio?, una batteria) supera una soglia (cio?, una sovratensione) e, dopo un tempo di reazione, notifica questa condizione a un microcontrollore che prende una decisione in base a questo allarme.

Il test di un monitor di tensione consiste nella misurazione delle sue soglie e del suo tempo di reazione.

I prodotti correnti di solito implementano un grande numero di monitor di tensione, eventualmente con un grande numero di soglie configurabili, al fine di fornire un insieme completo di diagnosi on-chip. ? necessario sottoporre a test tutte queste configurazioni, ma la strategia di test usuale richiede tempo.

Il tempo di reazione ? misurato come il tempo necessario affinch? un gradino di tensione sull?ingresso si propaghi sull?uscita. La connessione/disconnessione di una strumentazione di un?Apparecchiatura di Test Automatica o ATE (Automatic Test Equipment) ? costosa nei termini del tempo di test e potrebbe generare problemi sulla ripetibilit? del programma di test.

Cos?, in una soluzione nota, il tempo di reazione ? ottenuto applicando un gradino sulla tensione di ingresso del monitor di tensione e misurando il ritardo di propagazione sulla sua tensione di uscita.

Per ciascun monitor, la soglia ? misurata applicando una rampa di tensione all?ingresso e osservando il valore della rampa quando il monitor commuta. Siccome la soglia cambia se la rampa ? crescente o decrescente, sono necessarie due rampe per misurare il valore di soglia VTH_LH quando ? attraversata da una bassa tensione VL a un?alta tensione VH, per es. da un livello logico basso o la massa a un livello logico alto o un livello di alimentazione in tensione, quando ? attraversata da alto a basso VTH_HL e la differenza di tensione tra tali due soglie (cio?, una tensione di isteresi VTH_hyst). La lunghezza di tali rampe ? proporzionale alla precisione della soglia di tensione. Inoltre, il numero di rampe deve essere moltiplicato per ciascuna soglia di tensione per ogni monitor di tensione e cos? il relativo tempo di test cresce esponenzialmente in dispositivi complessi.

Il test del monitor deve essere applicato per ciascun monitor e per ciascuna configurazione, per cui alcuni gradini e varie rampe devono essere generati da sorgenti esterne. Questo approccio ha un impatto rilevante sul tempo di test del dispositivo, aumentando cos? il relativo costo.

Nella Figura 1 ? rappresentato a titolo di esempio un test della soglia in un diagramma temporale, che rappresenta la tensione di ingresso VIN e la tensione di uscita VOUT di un monitor di tensione in funzione del tempo.

Inizialmente, la tensione di ingresso VIN ? a un livello di bassa tensione VL, cos? come la tensione di uscita VOUT.

Come rappresentato, una rampa di tensione ? applicata dapprima sulla tensione di ingresso Vin. Il valore dell?ingresso di tensione VIN a un tempo tLH in cui la tensione di uscita VOUT commuta a un livello alto ? la soglia da basso ad alto VTH_LH. La tensione di ingresso VIN raggiunge il livello di alta tensione VH e quindi una seconda rampa di tensione, decrescente, ? applicata come tensione di ingresso VIN, il valore dell?ingresso di tensione VIN a un tempo tHL in cui la tensione di uscita VOUT commuta di nuovo al livello basso VL ? la soglia da alto a basso VTH_HL. Nella Figura 1 ? indicata anche la differenza di tensione tra tali due soglie, la tensione di isteresi VTH_hyst.

Una rampa di tensione richiede un lungo tempo di test per essere realizzata, di solito da 5 ms a 10 ms, e deve essere ripetuta due volte per ciascuna soglia; perci?, nel caso dei monitor di tensione con soglie multiple, l?impatto sul tempo di test ? rilevante.

La lunghezza della rampa non pu? essere ridotta perch? la riduzione ha effetto sull?accuratezza della misurazione. Inoltre, i livelli di tensione VL e VH, che sono le tensioni di avvio e di arresto della rampa, dipendono dalla specifica del prodotto e non possono essere cambiati.

Nella Figura 2 ? rappresentato a titolo di esempio un test del tempo di reazione in un diagramma temporale, che rappresenta la tensione di ingresso VIN e la tensione di uscita VOUT di un monitor di tensione in funzione del tempo.

In questo caso, un gradino di tensione da bassa ad alta tensione ? applicato come tensione di ingresso VIN a un primo tempo t1, la tensione di uscita VOUT commuta in modo corrispondente a un secondo tempo t2 dopo un ritardo, un tempo di reazione da basso ad alto DLH essendo calcolato come la differenza di tali due tempi. Allo stesso modo, allora un gradino di tensione da alta a bassa tensione ? applicato come una tensione di ingresso VIN a un terzo tempo t3, la tensione di uscita VOUT commuta in modo corrispondente a un quarto tempo t4 dopo un ritardo, un tempo di reazione da alto a basso DHL essendo calcolato come la differenza di tali due tempi.

I tempi di reazione DLH e DHL sono misurati da una unit? di misurazione di tempo (TMU, ?Time Measurement Unit?) dell?ATE. La connessione e la disconnessione della TMU richiedono l?apertura/chiusura di un rel? che hanno una durata tipica da 2 ms a 3 ms e potrebbero influenzare la ripetibilit? della misura.

Nella Figura 3 ? rappresentato uno schema semplificato di una architettura di test 10 per effettuare il test della soglia di un monitor di tensione 113.

L?architettura di test 10 comprende un circuito elettronico da sottoporre a test, nell?esempio un circuito integrato 11, che include almeno il monitor di tensione 110. Naturalmente, un circuito integrato pu? includere un grande numero di monitor di tensione e anche altre circuiterie dedicate alle funzioni principali del circuito integrato, che non sono rappresentate per semplicit? nella Figura 3.

Il monitor di tensione 110 comprende un divisore di tensione 111 che ? accoppiato tra un pin di tensione di ingresso VIN e un ingresso di un comparatore 113, che ? schematizzato qui come un amplificatore differenziale, che riceve all?altro ingresso una soglia di riferimento VTH da un circuito di generazione della soglia di riferimento 112, che ? accoppiato a massa GND, cio? fornisce in uscita una tensione di soglia di riferimento VTH riferita alla massa GND.

L?architettura di test 10 comprende un?ATE 12, che include un generatore di rampa 121 accoppiato al pin di tensione di ingresso VIN e un rilevatore di soglia 122 accoppiato al pin di tensione di uscita VOUT del circuito elettronico 11, a cui ? portata la tensione di uscita del monitor di tensione 113.

Il monitor di tensione 110 confronta una soglia di riferimento VTH con una sorgente di tensione, cio? la tensione di ingresso VIN, al fine di rilevare, dopo un tempo di reazione, quando la sorgente di tensione attraversa tale soglia. Questa rilevazione, gi? descritta con riferimento alla Figura 1, ? importante per identificare una possibile condizione di guasto: per esempio, una sovratensione, una sottotensione, un cortocircuito a massa, un cortocircuito alla batteria e cos? via.

Nella Figura 4 ? rappresentata con uno schema semplificato un?architettura di test 10? per effettuare un test del tempo di reazione del monitor di tensione 110.

In questo caso, il circuito elettronico 11 da sottoporre a test ? il medesimo, mentre l?apparecchiatura ATE 12 include un generatore di gradino 123 accoppiato al pin di ingresso VIN e un?unit? di misurazione di tempo 124 accoppiata al pin VOUT dove ? portata l?uscita del monitor di tensione, al fine di misurare i tempi di reazione DLH e DHL dopo che il generatore di gradino 124 ha applicato il gradino di tensione come tensione di ingresso VIN.

Nelle Figure 5 e 6 ? rappresentata una possibile implementazione della soluzione nota delle Figure 3 e 4.

Il monitor di tensione 113 ? attuato da un comparatore, cio? un amplificatore differenziale, il cui ingresso ? accoppiato al nodo centrale di un divisore a resistori 111 configurabile, che comprende un resistore alto RH accoppiato al pin di tensione di ingresso VIN a un terminale e al nodo centrale all?altro e un resistore basso RL accoppiato alla massa GND e al nodo centrale all?altro. Nell?ATE 12, ? rappresentato un modulo di calcolo della soglia 125 che riceve la rampa che ? applicata dal generatore di rampa 121 e l?uscita di un comparatore a isteresi 122 che attua il rilevatore di soglia. Il modulo di calcolo della soglia 125 quando il comparatore a isteresi 122 commuta la sua uscita, acquisisce il valore della rampa come il valore di soglia VTH_LH o VTH_HS, da alto a basso o da basso ad alto secondo la rampa usata. Alla fine, il modulo 125 pu? anche essere configurato per calcolare la tensione di isteresi VTH_hyst.

Un possibile test per valutare le soglie pu? includere le fasi seguenti:

a) l?ATE 12 connette tutte le sue apparecchiature, per es. il generatore 121, il rilevatore 122, ai corrispondenti pin del circuito 11;

b) ? applicata una rampa di tensione crescente sul pin VIN dall?ATE 12 attraverso il generatore 121;

c) quando VOUT commuta a un tempo tLH, VTH_LH ? misurata dal rilevatore 122 come valore della rampa al tempo tLH;

d) ? applicata una rampa di tensione decrescente sul pin VIN dall?ATE 12 attraverso il generatore 121;

e) quando VOUT commuta a un tempo tHL, VTH_HL ? misurata come valore della rampa al tempo tHL. La tensione di isteresi VTH_hyst ? calcolata come la differenza tra VTH_LH e VTH_HL L?uso delle rampe sul pin di ingresso di tensione VIN consente di verificare sia l?offset del comparatore sia la soglia della tensione di monitor 11.

Nell?implementazione della Figura 6, l?implementazione del circuito elettronico 11 corrisponde a quella della Figura 5, mentre l?ATE 12 comprende un generatore di gradino 123 e, come unit? di misurazione di tempo, un contatore di avvio-arresto 124 che riceve come segnale di avvio il fronte di salita o rispettivamente il fronte di discesa del gradino fornito dal generatore 13 e come segnale di arresto il fronte di salita o rispettivamente il fronte di discesa della tensione di uscita VOUT per calcolare il tempo di reazione da basso ad alto DLH o il tempo di reazione da alto a basso DHL.

Un possibile test per valutare il tempo di reazione pu? includere le fasi seguenti:

a) l?ATE 12 connette tutte le sue apparecchiature, per es. il generatore 123, la TMU 124, ai corrispondenti pin del circuito 11;

b) ? applicato un gradino di tensione sul pin VIN dall?ATE 12 dalla bassa tensione all?alta tensione;

c) il conteggio dell?unit? di misurazione del tempo 124 ? avviato;

d) quando la tensione di uscita VOUT commuta, il conteggio dell?unit? di misurazione del tempo 124 si arresta;

e) ? misurato il tempo di reazione da basso ad alto DLH;

f) la stessa sequenza ? applicata per un gradino di tensione VIN da alto a basso.

Sintesi

In base alla descrizione precedente, si sente la necessit? di soluzioni che superano uno o pi? degli inconvenienti delineati in precedenza.

Secondo una o pi? forme di attuazione, tale scopo ? raggiunto per mezzo di un circuito avente le caratteristiche esposte specificamente nelle rivendicazioni che seguono. Le forme di attuazione si riferiscono inoltre a un relativo sistema, cos? come a un corrispondente procedimento.

Le rivendicazioni sono parte integrante dell?insegnamento tecnico della descrizione qui fornita.

Come menzionato in precedenza, la presente descrizione fornisce soluzioni che riguardano un sistema di test comprendente un circuito elettronico da sottoporre a test e un?apparecchiatura di test automatica,

detto circuito elettronico da sottoporre a test comprendendo un monitor di tensione da sottoporre a test comprendente un divisore resistivo che riceve al suo ingresso di tensione una tensione di ingresso da monitorare e accoppiato alla sua uscita a un ingresso di un comparatore, un ingresso di riferimento di detto comparatore essendo accoppiato a un generatore di tensione di riferimento che fornisce una tensione di riferimento che imposta una o pi? soglie del comparatore, in cui detto circuito elettronico da sottoporre a test comprende un Modulo di Auto-Test Incorporato (?Built In Self Test?) accoppiato a detta Apparecchiatura di Test Automatica e agli ingressi e all?uscita di detto comparatore, detto modulo BIST essendo configurato, alla ricezione di rispettivi comandi dall?Apparecchiatura di Test Automatica, per effettuare il test di un tempo di reazione del comparatore e di un offset del comparatore,

detta Apparecchiatura di Test Automatica comprendendo mezzi per effettuare un rispettivo test del rapporto del divisore a resistori con una prima misurazione di tensione di una tensione tra un ingresso del divisore e l?uscita del divisore e un test della tensione di riferimento fornita dal generatore di soglia di riferimento con una seconda misurazione di tensione della tensione applicata dal generatore di soglia di riferimento nel nodo di ingresso di riferimento del comparatore.

In varianti di forme di attuazione, detto Modulo di Built In Self Test comprende un modulo logico configurato per emettere segnali di comando alla ricezione di detto segnale di abilitazione,

un circuito di scambio comprendente due ingressi e due uscite e una configurazione di switch configurati per scambiare l?accoppiamento tra le sue due uscite e i suoi due ingressi, alle uscite di detto circuito di scambio che sono accoppiati gli ingressi di detto comparatore, agli ingressi di detto circuito di scambio che sono accoppiati alle uscite di detto divisore e di detto generatore di soglia di riferimento,

l?uscita di detto divisore essendo accoppiata attraverso un circuito di selezione, accoppiato a un altro suo ingresso a un generatore di offset accoppiato in serie con il generatore di soglia di riferimento e l?ingresso di riferimento del comparatore, a detto ingresso del circuito di scambio.

In varianti di forme di attuazione, comprende un primo voltmetro collegabile selettivamente tra l?ingresso del divisore e l?uscita del divisore accoppiata all?ingresso di tensione del comparatore e un generatore di tensione collegabile all?ingresso del divisore, e

un secondo voltmetro collegabile selettivamente nel nodo di ingresso di riferimento del comparatore tra l?ingresso di riferimento del comparatore e la massa.

In varianti di forme di attuazione, il modulo BIST comprende un contatore per misurare il tempo di reazione, i cui ingressi di segnale di avvio e di arresto sono accoppiati all?ingresso e all?uscita del comparatore.

In varianti di forme di attuazione, detta Apparecchiatura di Test Automatica comprende anche un generatore di segnale accoppiato a detto Modulo di Built In Self Test per inviare un segnale che abilita detto Modulo di Built In Self Test a effettuare detto test del tempo di reazione e detto test dell?offset del comparatore.

La presente descrizione fornisce anche soluzioni riguardanti un circuito elettronico da sottoporre a test configurato per funzionare nel sistema di una qualsiasi delle forme di attuazione.

La presente descrizione fornisce anche soluzioni riguardanti un procedimento di test di un circuito elettronico da sottoporre a test usando un sistema secondo una qualsiasi delle Rivendicazioni da 1 a 5, comprendente di effettuare un test di un tempo di reazione del comparatore e di un offset del comparatore con il Modulo di Built In Self Test accoppiato a detta Apparecchiatura di Test Automatica e agli ingressi e all?uscita di detto comparatore, detto modulo BIST essendo configurato alla ricezione di rispettivi comandi dall?Apparecchiatura di Test Automatica,

effettuare, con detta Apparecchiatura di Test Automatica, un rispettivo test del rapporto del divisore a resistori con una prima misurazione di tensione di una tensione tra un ingresso del divisore e l?uscita del divisore e un test della tensione di riferimento fornita dal generatore di soglia di riferimento con una seconda misurazione di tensione della tensione applicata dal generatore di soglia di riferimento nel nodo di ingresso di riferimento del comparatore.

In varianti di forme di attuazione, detto test del generatore di soglia di riferimento comprende le fasi seguenti:

a) accoppiare il secondo misuratore di tensione nel nodo di ingresso di riferimento del comparatore;

b) chiudere uno switch di modalit? di test che accoppia la tensione di riferimento a un?uscita di test del circuito elettronico a cui ? accoppiato il secondo misuratore di tensione;

c) leggere, con il secondo misuratore di tensione il valore di tensione di riferimento.

In varianti di forme di attuazione, detto test del divisore a resistori comprende le fasi seguenti:

accoppiare il generatore di tensione all?ingresso del divisore nel primo voltmetro tra l?ingresso del divisore e l?uscita del divisore;

fornire, con il generatore di alimentazione in tensione, una tensione di ingresso all?ingresso del divisore;

chiudere uno switch di modalit? di test per accoppiare il nodo di uscita del divisore al generatore di alimentazione in tensione;

leggere, con il secondo misuratore di tensione, la differenza tra la tensione di ingresso e il valore di tensione sul nodo di uscita del divisore;

calcolare un rapporto del divisore a resistori come il rapporto tra la tensione di ingresso e il valore di tensione sul nodo di uscita del divisore.

In varianti di forme di attuazione, detto test dell?offset del comparatore effettua le fasi seguenti:

accoppiare il generatore di segnale a un ingresso di un modulo logico di modalit? di test del Modulo di Built In Self Test e una uscita un modulo logico del Modulo di Built In Self Test a un?interfaccia di ingresso/uscita;

generare, con il generatore di segnale, un impulso per abilitare l?avvio del test con il Modulo di Built In Self Test;

impostare un segnale di selezione del circuito di selezione, con la logica di modalit? di test, cosicch? una tensione di ingresso di test, somma della tensione di riferimento e della tensione di offset, ? portata all?ingresso di tensione del comparatore 113 e cambiare un segnale di controllo di scambio da un livello logico basso a uno alto, in modo tale che detta tensione di ingresso di test sia accoppiata all?ingresso positivo e che la tensione di riferimento sia accoppiata all?ingresso negativo del comparatore;

verificare se la tensione di uscita ? nello stato alto, in caso affermativo il comparatore di offset essendo valutato come inferiore alla tensione di offset;

dopo un ritardo, cambiare il segnale di controllo di scambio a un livello basso per accoppiare la tensione di ingresso di test all?ingresso negativo e la tensione di riferimento alla tensione di ingresso positiva;

verificare se la tensione di uscita ? nello stato basso, in caso affermativo il comparatore di offset essendo valutato come inferiore alla tensione di offset; determinare il risultato del test come superato se tutte le verifiche sono affermative, altrimenti considerare il test come fallito;

inviare il risultato del test, con il modulo BIST, all?ATE attraverso l?interfaccia di ingresso/uscita.

In varianti di forme di attuazione, detto test del tempo di reazione del comparatore effettua le fasi seguenti:

impostare un segnale di selezione del circuito di selezione, con la logica di modalit? di test, cosicch? una tensione di ingresso di test, somma della tensione di riferimento e della tensione di offset, ? portata all?ingresso di tensione del comparatore 113; e resettare il contatore, che riceve il segnale di controllo come segnale di avvio e la tensione di uscita come segnale di arresto dell?operazione di conteggio; impostare il segnale di controllo di scambio da un livello basso a uno alto, avviando il conteggio nel contatore e determinare che la tensione di uscita cambia il suo stato dopo un tempo di reazione con ritardo di propagazione, arrestando il conteggio del contatore; misurare un tempo di reazione da basso ad alto come il ritardo di propagazione tra il segnale di controllo di scambio che cambia da un livello basso a uno alto e la tensione di uscita che cambia di conseguenza il suo stato di uscita;

salvare il valore misurato del tempo di reazione da basso ad alto nel modulo BIST, resettando il contatore;

impostare il segnale di controllo di scambio da un livello alto a uno basso, avviando il conteggio nel contatore, e determinare che la tensione di uscita cambia il suo stato dopo un tempo di reazione con ritardo di propagazione, arrestando il conteggio del contatore; misurare un tempo di reazione da alto a basso come un ritardo di propagazione tra il segnale di controllo di scambio che cambia da un livello alto a uno basso e la tensione di uscita che cambia di conseguenza il suo stato di uscita;

salvare il valore misurato del tempo di reazione da alto a basso nel modulo BIST;

valutare, nel modulo BIST, detti valori salvati del tempo di reazione rispetto a criteri di successo/insuccesso, producendo un risultato del test che indica un successo o un insuccesso;

inviare il risultato del test attraverso l?interfaccia di ingresso/uscita all?Apparecchiatura di Test Automatica.

La presente descrizione fornisce anche soluzioni riguardanti un prodotto informatico che pu? essere caricato nella memoria di almeno un elaboratore e comprende parti di codice software che sono atte ad eseguire le fasi del procedimento secondo una qualsiasi delle forme di attuazione precedenti quando il prodotto ? eseguito su almeno un elaboratore.

Breve descrizione delle figure

Forme di attuazione della presente descrizione saranno descritte ora con riferimento ai disegni annessi, che sono forniti puramente a titolo di esempio non limitativo, e nei quali:

- le Figure da 1 a 6 sono gi? state descritte in precedenza;

- la Figura 7 rappresenta schematicamente un sistema di test secondo una soluzione qui descritta in una prima configurazione di funzionamento;

- la Figura 8 rappresenta schematicamente il sistema di test della Figura 7 in una seconda configurazione di funzionamento;

- le Figure 9 e 10 rappresentano dettagli di implementazione del sistema della Figura 7 in differenti configurazioni di funzionamento;

- le Figure 11A, 11B, 11C rappresentano uno schema semplificato del sistema della Figura 10 in differenti fasi di una configurazione di funzionamento;

- le Figure 12A, 12B, 12C e 13A, 13B, 13C rappresentano diagrammi temporali delle tensioni del sistema di test in differenti fasi di una configurazione di funzionamento;

- la Figura 14 rappresenta dettagli di implementazione del sistema della Figura 7 in un?ulteriore configurazione di funzionamento;

- le Figure 15A, 15B, 15C e 16A e 16B rappresentano diagrammi temporali delle tensioni del sistema di test in differenti fasi dell?ulteriore configurazione di funzionamento.

Descrizione Dettagliata

Nella descrizione che segue, sono illustrati numerosi dettagli specifici, allo scopo di fornire una comprensione approfondita di forme di attuazione. Le forme di attuazione possono essere attuate senza uno o pi? dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture ben note non sono illustrate o descritte in dettaglio per evitare di rendere poco chiari certi aspetti delle forme di attuazione.

Un riferimento a ?una forma di attuazione? in tutta questa descrizione intende indicare che una particolare configurazione, struttura, o caratteristica descritta con riferimento alla forma di attuazione ? compresa in almeno una forma di attuazione. Cos?, le frasi come ?in una forma di attuazione? o simili che compaiono in vari punti in tutta questa descrizione non fanno necessariamente riferimento tutte alla stessa forma di attuazione. Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o pi? forme di attuazione.

I riferimenti usati qui sono forniti semplicemente per convenienza e non definiscono l?ambito o il significato delle forme di attuazione.

Componenti, elementi o parti delle figure che sono gi? stati descritti con riferimento alle Figure da 1 a 6 sono indicati con gli stessi riferimenti usati precedentemente in tali Figure; la descrizione di tali elementi descritti precedentemente non sar? ripetuta in seguito al fine di non sovraccaricare la presente descrizione dettagliata.

La soluzione qui descritta fornisce il test di un monitor di tensione scomponendo l?architettura nei suoi elementi basilari essenziali, dove ciascun blocco pu? essere sottoposto a test separatamente. Una volta che tutti i blocchi e la relazione (cio?, le connessioni) tra loro sono stati sottoposti a test, allora la funzionalit? del monitor di tensione e i parametri sono sottoposti completamente a test.

Come rappresentato con riferimento alle Figure 3 e 4, i componenti o i blocchi di un monitor di tensione 110 sono il comparatore 113, un generatore di soglia di riferimento 112 e un divisore 111 della tensione di ingresso. Questi blocchi principali sono sottoposti a test indipendentemente, sostanzialmente:

a) sottoporre a test il comparatore 113 significa caratterizzare il suo offset e il suo tempo di reazione;

b) il test del generatore di soglia di riferimento 112 consiste in una misurazione del misuratore di tensione;

c) il test del divisore 111 ? effettuato con una misurazione del misuratore di tensione.

Nella Figura 7 ? rappresentato uno schema semplificato di una architettura 20 per effettuare il test di un circuito elettronico comprendente un monitor di tensione 110.

Nell?architettura 20, il circuito elettronico 11 oltre al monitor di tensione 110, che ? disposto come nella Figura 3 o 4, comprende un Modulo BIST (Built In Self Test, o Auto Test Incorporato) 114 e un primo pin di ingresso di test TMPIN1, un secondo pin di ingresso di test TMPIN2, e un pin di uscita di test TMPIN3. Il primo pin di test TMPIN1 ? accoppiato all?ingresso del comparatore 113 e all?uscita del divisore 111. Il secondo pin di test 112 ? accoppiato al modulo BIST 114, che ? accoppiato a sua volta al comparatore 113, specificamente al suo ingresso e alla sua uscita come rappresentato meglio in seguito. Il pin di uscita di test TMPIN3 ? accoppiato all?altro ingresso del comparatore 113, cio? all?uscita del generatore di riferimento di soglia 112.

L?ATE 12 comprende a sua volta un generatore di alimentazione 126 accoppiato al pin di tensione di ingresso VIN, e quindi un primo misuratore di tensione 128 ? accoppiato tra il pin di tensione di ingresso VIN e il primo pin di ingresso di test TMPIN1. L?ATE 12 comprende poi un generatore di segnale 127, la cui uscita ? accoppiata al secondo pin di test TMPIN2. Quindi, l?ATE 12 comprende inoltre un secondo misuratore di tensione 129, che ? accoppiato tra il pin di uscita di test TMPIN3 e la massa GND.

L?architettura 20 ? configurata per effettuare un test di soglia, in cui ciascun blocco 111, 112, del monitor di tensione 110 ? sottoposto a test separatamente dagli altri.

Il divisore 111 ? sottoposto a test usando il primo misuratore di tensione 128.

Il generatore di soglia di riferimento 112 ? sottoposto a test usando il secondo misuratore di tensione 129.

L?offset del comparatore 113 ? sottoposto a test usando il modulo BIST 114, che ? abilitato attraverso un segnale ricevuto dall?ATE 12 attraverso il secondo ingresso di test TMPIN2, in particolare generato dal generatore di segnale 127.

Nella Figura 8 ? rappresentata una configurazione dell?architettura 20 per effettuare il test del tempo di reazione di un circuito elettronico comprendente un monitor di tensione 110.

In questo caso, soltanto il circuito elettronico 11 corrisponde a quello della Figura 7, mentre soltanto il generatore di segnale 127 ? rappresentato nell?ATE 12. In generale, gli altri moduli 126, 128, 129 possono essere presenti ma inattivi quando ? effettuato il test del tempo di reazione.

L?architettura 20 nella configurazione della Figura 7 ? configurata per effettuare un test del tempo di reazione, in cui ciascun blocco 111, 112, 113 del monitor di tensione 110 ? sottoposto a test separatamente dagli altri.

Il tempo di reazione del comparatore 113 ? misurato con il modulo BIS\T 114, internamente al circuito elettronico 11, che ? abilitato attraverso un segnale ricevuto dall?ATE 12 attraverso il secondo ingresso di test TMPIN2, generato dal generatore di segnale 127.

Nella Figura 9 ? rappresentata un?implementazione pi? dettagliata dell?architettura 20, con soltanto i componenti dell?ATE 12 che effettuano il test di soglia per il divisore 111 e il 112.

Gli switch di modalit? di test sono disposti internamente al circuito integrato e sono controllati dall?ATE attraverso un?interfaccia di comunicazione (non rappresentata nella Figura 9).

? rappresentato un primo switch di modalit? di test TM1 che accoppia selettivamente il secondo ingresso di test TMPIN2 con l?ingresso del comparatore 113. Quindi, ? rappresentato un secondo switch di modalit? di test TM2, che accoppia selettivamente l?uscita di test TMPIN3 con l?ingresso di riferimento del comparatore 113.

Nell?ATE 12 sono rappresentati i moduli che sono usati nel test di soglia, cio? il generatore di alimentazione in tensione 126, il primo misuratore di tensione 128 e il secondo misuratore di tensione 129.

Il generatore di soglia di riferimento 112 genera una tensione di riferimento VREF internamente nel circuito elettronico 11. Per esempio, pu? essere usato un generatore di tensione bandgap o un altro generatore di tensione stabile con la temperatura.

Il divisore 111, come gi? descritto, include due resistori RH, RL, dove il rapporto tra loro ? configurabile.

Il test del generatore di soglia di riferimento 112 e della sua tensione di riferimento VREF segue queste fasi:

a) l?ATE 12 accoppia tutti i moduli rilevanti ai pin corrispondenti del circuito elettronico 11. Per esempio, ? accoppiato almeno il secondo misuratore di tensione 129;

b) il secondo switch di modalit? di test TM2 ? chiuso e la tensione di riferimento VREF ? accoppiata all?uscita di test TMPIN3;

c) il secondo misuratore di tensione 129 legge il valore della tensione di riferimento VREF. Il test del rapporto del divisore a resistori 111 segue queste fasi:

a) l?ATE 12 accoppia tutti i moduli rilevanti ai pin corrispondenti del circuito elettronico 11, per es. almeno i moduli 126, 129;

b) il generatore di alimentazione in tensione 126 fornisce una tensione di ingresso sul pin di VIN;

c) il primo switch di modalit? di test TM1 ? chiuso e un nodo centrale del divisore 111, sul quale c?? una tensione divisa VINratio, ? accoppiato al primo ingresso di test TMPIN1;

d) il primo misuratore di tensione 128 legge la differenza tra la tensione di ingresso VIN e il valore di tensione sul primo ingresso di test TMPIN1;

e) il rapporto del divisore a resistori ? calcolato come dove la tensione di ingresso Vin ? nota poich? ? forzata dal generatore 126 e la tensione divisa VINratio ? misurata dal primo misuratore di tensione 128.

Siccome la misurazione del misuratore di tensione impiega meno di 1 ms, in confronto al generatore di rampa, i due test per il divisore e il generatore di riferimento di soglia appena rappresentati riducono notevolmente la durata del test.

Nella Figura 10 ? rappresentata un?implementazione pi? dettagliata dell?architettura 20, con soltanto i componenti dell?ATE 12 che effettuano il test di soglia per l?offset del comparatore.

In questo caso, il circuito elettronico 11 comprende nel modulo BIST 114 una logica di modalit? di test 114a, che riceve un segnale di abilitazione EN dal generatore di segnale 127 dell?ATE 12. Un insieme di switch di test 114b riceve dalla logica di modalit? di test 114a un segnale di controllo CTRL. La logica di modalit? di test 114a fornisce anche un segnale di selezione SEL a un multiplexer 114c, che riceve come ingresso la tensione divisa VINratio dal nodo di uscita centrale del divisore 111 e una tensione di ingresso di test VINtest, che ? determinata da un generatore di tensione di offset 114d che genera una tensione di offset VOFSMAX, accoppiato tra il nodo di ingresso di riferimento del comparatore 113 e l?ingresso del multiplexer 114d. Cos?, la tensione di test VINtest ? uguale a VREF+VOFSMAX.

L?uscita del multiplexer 114c e il nodo di riferimento sul quale ? formata la tensione di riferimento VREF sono l?ingresso della rete di switch 114b. La rete di switch su ciascun ingresso interpone una coppia di switch pilotati dal segnale di controllo di scambio CTRL e dal suo negato. Uno degli switch, controllato dal segnale di controllo CTRL, accoppia il rispettivo ingresso della rete 114b con un ingresso del comparatore 113, l?altro, controllato dal negato del segnale di controllo CTRL, CTRL, accoppia tale rispettivo ingresso della rete 114b con l?altro ingresso del comparatore 113, che sono indicati come VM (ingresso invertente) e VP (ingresso non invertente). Cos?, se il segnale di controllo di scambio CTRL ? asserito (il segnale di controllo di scambio CTRL ? alto o uguale a un uno logico), l?uscita del multiplexer 114c ? accoppiata all?ingresso non invertente e il nodo di riferimento ? accoppiato all?ingresso invertente, o all?ingresso di riferimento, del comparatore 113. Se il negato del segnale di controllo di scambio CTRL ? asserito (il segnale di controllo di scambio CTRL ? basso o uguale a uno zero logico), l?accoppiamento degli ingressi della rete 114b agli ingressi del comparatore 113 ? scambiato.

La logica di modalit? di test 114a comprende anche una linea di dati che, attraverso un pad o un pin di ingresso/uscita IOPIN, invia i dati a un?interfaccia di ingresso/uscita 130 nell?ATE 12.

La logica di modalit? di test 114a ? anche accoppiata all?uscita del comparatore 113 per misurare la tensione di uscita VOUT, cio? lo stato del comparatore.

Il test dell?offset del comparatore 113 segue queste fasi, che sono effettuate dal modulo BIST 114:

a) l?ATE 12 accoppia tutti i moduli rilevanti ai pin corrispondenti del circuito elettronico 11, in particolare almeno il generatore di segnale 127 e l?interfaccia di ingresso/uscita 30;

b) il generatore di segnale 127 genera un impulso sul secondo ingresso di test TMPIN2 per avviare il test;

c) la logica di modalit? di test 114a controlla lo stato dei segnali SEL, CTRL e legge lo stato VOUT del comparatore 113;

d) la selezione SEL ? impostata, dalla logica di modalit? di test 114a, in modo tale che la tensione di ingresso di test VINtest, uguale a VREF+VOFSMAX e creata internamente nel circuito 11, sia portata all?ingresso invertente VM del comparatore 113 quando il segnale di controllo di scambio CTRL ? basso o uguale a uno zero logico; il segnale di controllo di scambio CTRL ? cambiato da un livello logico basso a uno alto, cosicch? la tensione di ingresso di test VINtest ? accoppiata all?ingresso positivo o non invertente VP e la tensione di riferimento VREF ? accoppiata all?ingresso invertente o negativo VM.

e) il comparatore 113 commuta la sua uscita Vout; f) siccome l?offset del comparatore ? inferiore alla tensione di offset VOFSMAX, la logica di modalit? di test 114a si aspetta di ricevere la tensione di uscita VOUT nello stato perch? VREF=VM<VP=(VREF+VOFSMAX);

g) dopo un ritardo, il segnale di controllo di scambio CTRL commuta a basso, la tensione di ingresso di test VINtest ? accoppiata all?ingresso negativo VM e la tensione di riferimento VREF ? accoppiata all?ingresso positivo VP;

h) siccome l?offset del comparatore 113 ? inferiore a VOFSMAX, la logica di modalit? di test 114a si aspetta ora di ricevere la tensione di uscita VOUT nello stato basso perch? VREF=VP<VM(VREF+VOFSMAX);

i) se la logica di modalit? di test 114a rileva sempre lo stato atteso della tensione di uscita VOUT, allora si considera che il test sia superato, altrimenti si considera fallito; j) il risultato del test ? inviato dal modulo BIST 114 all?ATE 12 attraverso il pin di ingresso/uscita IOPIN e l?interfaccia di ingresso/uscita 130.

Nella Figura 11A ? rappresentata una semplice schematizzazione in cui il generatore VOFS accoppiato all?ingresso invertente VM non ? indicato come una sorgente di tensione reale, ma rappresenta l?offset casuale del comparatore 113.

Il segnale di controllo di scambio CTRL ? uno. la tensione di ingresso di test VINtest ? accoppiata all?ingresso positivo VP ed ? uguale a VREF+VOFSMAX. Per esempio, se l?offset massimo atteso del comparatore 113 ? 3 mV, allora la tensione di ingresso di test VINtest ? scelta pi? alta (cio?, VREF+4mV) al fine di garantire che l?offset del comparatore sia sempre inferiore a 4 mV.

Nella Figura 11B ? rappresentata la schematizzazione della Figura 11A per quanto riguarda quando il segnale di controllo di scambio CTRL cambia da uno a zero, da alto a basso, come nella fase g). L?accoppiamento degli ingressi VM, VP del comparatore 113 a VIntest e Vref ? scambiato per effettuare il test dell?offset da alto a basso HL. L?offset casuale potrebbe essere positivo o negativo, perci? ? importante scambiare gli ingressi del comparatore al fine di verificare che l?offset del comparatore vada sempre tra ?VOFSMAX e VOFSMAX.

Nella Figura 11C ? rappresentata la schematizzazione della Figura 11A per quanto riguarda quando il segnale di controllo di scambio CTRL cambia da zero a uno, da basso ad alto, come nella fase d). L?accoppiamento degli ingressi VM, VP del comparatore 113 alla tensione di ingresso di test VINtest e alla tensione di riferimento VREF ? ripristinato per effettuare il test dell?offset da basso ad alto LH.

Nella Figura 12A ? rappresentato un diagramma temporale di una sequenza di test con un risultato di successo, corrispondente alla fase della Figura 11A, cio? il segnale di controllo di scambio CTRL ? asserito a un uno logico. La tensione di uscita VOUT e la tensione VP e VM sugli ingressi positivo e negativo del comparatore 113 sono rappresentate in funzione del tempo t. I livelli di tensione corrispondenti alla tensione di ingresso di test VINtest e alla tensione di riferimento VREF

A un tempo t1, la tensione di ingresso di test VINtest ? accoppiata all?ingresso positivo VP del comparatore 113. Se ci si aspetta che lo stato del comparatore sia uno, come rappresentato, il risultato del test ? un successo.

Nella Figura 12B ? rappresentato un diagramma temporale di una sequenza di test con un risultato di successo, corrispondente alla fase della Figura 11B, cio? il segnale di controllo di scambio CTRL passa da alto a basso, da uno a zero. A un tempo t2, gli ingressi del comparatore 113 sono scambiati per effettuare il test di un offset da alto a basso HL. Se il comparatore commuta correttamente, come rappresentato, il risultato del test ? un successo.

Nella Figura 12C ? rappresentato un diagramma temporale di una sequenza di test con un risultato di successo, corrispondente alla fase della Figura 11C, cio? il segnale di controllo di scambio CTRL passa da basso ad alto, da zero a uno. A un tempo t2, gli ingressi del comparatore 113 sono ripristinati per effettuare il test dell?offset da basso ad alto LH. Se il comparatore 113 commuta correttamente, come rappresentato, il risultato del test ? un successo.

Nelle Figure 13A, 13B, 13C sono rappresentati diagrammi temporali per le stesse fasi di test dell?offset rispettivamente delle Figure 12A, 12B, 12C, che danno un insuccesso nella seconda fase, per es. Figura 13B.

Nella Figura 13A, a un tempo t1, la tensione di ingresso di test VINtest ? accoppiata all?ingresso positivo del comparatore 113 (tensione VP). Se lo stato Vout del comparatore 113 ? quello atteso, come rappresentato, il risultato del test ? un successo.

Nella Figura 13B, a un tempo t2, gli accoppiamenti degli ingressi del comparatore VM, VP sono scambiati per effettuare il test dell?offset da alto a basso HL. Se l?uscita VOUT del comparatore 113 non commuta, come rappresentato, il risultato del test ? un insuccesso.

Nella Figura 13C, a un tempo t3, l?ingresso ? ripristinato per effettuare il test dell?offset da basso ad alto LH. Se l?uscita del comparatore VOUT commuta correttamente, come rappresentato, il risultato del test ? un successo.

Una volta che il generatore di tensione di riferimento 112, il rapporto del divisore 111 e l?offset massimo del comparatore 113 sono stati misurati, allora ? possibile calcolare le soglie e l?isteresi del comparatore 113.

La soglia ? definita come la tensione di ingresso che obbliga il comparatore 113 a fare commutare la sua uscita perch? la tensione VP sul suo ingresso positivo supera la tensione VM sul suo ingresso negativo pi? l?offset. Con riferimento allo schema dell?architettura 20 nella Figura 7, la soglia ? il valore della tensione divisa VINRATIO quando ? uguale al riferimento VREF pi? l?offset del comparatore VOFS.

Il corrispondente valore della tensione di ingresso VIN dall?alimentazione in tensione 126 ? ottenuto moltiplicando la tensione divisa VINRATIO per il rapporto del divisore ?:

<Siccome: >

<Allora: >

Nella soluzione qui descritta, l?offset del comparatore VOFS non ? un valore misurato ma un valore massimo dell?offset, e perci? le soglie e l?isteresi sono ottenute con le seguenti equazioni:

Nella Figura 14 ? rappresentata una possibile implementazione dell?architettura 20 per effettuare il test di reazione. Il dispositivo corrisponde a quello della Figura 10, con gli stessi componenti; tuttavia, ? aggiunto un ulteriore contatore 115 che riceve come segnale di avvio il segnale di controllo di scambio CTRL e come segnale di arresto la tensione di uscita VOUT, in particolare le loro transizioni logiche in entrambe le direzioni, in particolare i loro fronti di salita o fronti di discesa sono usati come segnali di avvio e di arresto. Il risultato di successo o insuccesso ? inviato come un valore digitale attraverso il pin di ingresso/uscita IOPIN all?interfaccia di ingresso/uscita 130.

Il test del tempo di reazione ? cos? effettuato dal modulo BIST 114, e comprende:

a) l?ATE 12 accoppia tutti i moduli rilevanti ai pin corrispondenti del circuito elettronico 11, in particolare almeno il generatore di segnale 127 e l?interfaccia di ingresso/uscita 130;

b) il generatore di segnale 127 genera un impulso sul secondo ingresso di test TMPIN2 per avviare il test; c) la logica di modalit? di test 114a controlla lo stato dei segnali SEL, CTRL e legge lo stato VOUT del comparatore 113;

d) la selezione SEL ? impostata, dalla logica di modalit? di test 114a, in modo tale che la tensione di ingresso di test VINtest, uguale a VREF+VOFSMAX e creata internamente nel circuito 11 sia portata all?ingresso invertente VM del comparatore 113 quando il segnale di controllo CTRL ? basso;

e) il contatore 115 ? resettato e impostato pronto ad avviarsi, avendo come segnale di avvio il segnale di controllo di scambio CTRL e come segnale di arresto la tensione di uscita VOUT;

f) il segnale di controllo di scambio CTRL va da basso ad alto (avviando il contatore 115) e la tensione di uscita VOUT cambia il suo stato dopo un ritardo (arrestando il contatore 115);

g) il tempo di reazione da basso ad alto DLH ? misurato come il ritardo di propagazione tra la commutazione del segnale di controllo di scambio CTRL da basso ad alto e la commutazione della tensione di uscita VOUT da basso ad alto;

h) il valore misurato del tempo di reazione da basso ad alto DLH ? salvato, nel modulo BIST 114, e il contatore 115 ? resettato e pronto ad avviarsi; i) il segnale di controllo di scambio CTRL va da alto a basso (avviando il contatore 115) e la tensione di uscita VOUT cambia il suo stato dopo un ritardo (arrestando il contatore 115);

j) il tempo di reazione da alto a basso DHL ? misurato come un ritardo di propagazione tra la commutazione del segnale di controllo di scambio CTRL da alto a basso e la commutazione della tensione di uscita VOUT da alto a basso;

k) il valore misurato del tempo di reazione da alto a basso DHL ? salvato, nel modulo BIST 114;

l) il modulo BIST 114 valuta il valore memorizzato del tempo di reazione da basso ad alto DLH e il tempo di reazione da alto a basso DHL con criteri di successo/insuccesso;

m) il risultato del test, per es. successo o insuccesso, ? inviato come un valore digitale attraverso il pin di ingresso/uscita IOPIN all?interfaccia di ingresso/uscita 130.

Nella Figura 15A, 15B, 15C sono rappresentati schemi semplificati del circuito della Figura 14 che rappresentano fasi della sequenza di test del tempo di reazione.

Si sottolinea che l?architettura della Figura 14 ? la stessa della Figura 10 con aggiunto il contatore 115; perci?, pu? anche effettuare il test dell?offset. Siccome, come appena mostrato, il test del tempo di reazione ha la stessa sequenza del test dell?offset, in particolare per quanto riguarda i segnali CTRL, SEL e, di conseguenza, VOUT, perci? con un test ? possibile effettuare la misura sia del tempo di reazione sia dell?offset.

Come rappresentato, le Figure 15A, 15B, 15C corrispondono rispettivamente alle Figure 11A, 11B, 11C, che rappresentano la stessa fase soltanto con l?aggiunta del contatore 115 che ? accoppiato al segnale di controllo di scambio CTRL e alla tensione di uscita VOUT.

Nella Figura 15A, il segnale di controllo di scambio CTRL ? uno o alto, la tensione di ingresso di test VINtest ? accoppiata all?ingresso positivo del comparatore 113. Il contatore 115 ? resettato e pronto ad avviarsi.

Nella Figura 15B, il segnale di controllo di scambio CTRL va basso, l?ingresso del comparatore ? scambiato per effettuare il test del tempo di reazione da alto a basso DHL. Il contatore 115 misura il ritardo tra il fronte di discesa di CTRL e il fronte di discesa di VOUT. Il valore misurato ? memorizzato nella logica di modalit? di test 114a.

Nella Figura 15C il segnale di controllo di scambio CTRL va alto, l?ingresso del comparatore ? ripristinato per effettuare il test del tempo di reazione da basso ad alto DLH. Il contatore 115 misura il ritardo tra il fronte di salita di CTRL e il fronte di salita di VOUT. Il valore misurato ? memorizzato nella logica di modalit? di test 114a.

Nelle Figure 16A e 16B sono rappresentati diagrammi temporali di una sequenza di test con un risultato di successo o insuccesso. Il segnale di controllo CTRL, l?uscita di tensione VOUT, un conteggio C115 del contatore 115 e una soglia TH115 configurata del contatore 115 sono rappresentati in funzione del tempo t.

Nella Figura 16A i tempi di reazione DHL, DLH misurati dal contatore 115 sono inferiori a tale soglia TH115 configurata, ci? significa che il comparatore 113 ? veloce e si considera che il test sia un successo.

Nella Figura 16B i tempi di reazione DHL, DLH misurati dal contatore sono superiori a tale soglia TH115 configurata, ci? significa che il comparatore 113 ? troppo lento e si considera che il test sia un insuccesso.

La soluzione descritta ha cos? vari vantaggi rispetto alle soluzioni di tecnica nota.

Cos?, vantaggiosamente, il procedimento e l?architettura di test qui descritti riducono il costo relativo al tempo di test sostituendo il test a gradino applicativo e il test a doppia rampa di un monitor di tensione con due misurazioni di tensione e un auto-test incorporato basato su interfacce di comunicazione di ingresso/uscita.

La soluzione descritta comporta un risparmio di costo a livello dell?ATE. Le misurazioni di soglia con l?approccio con misuratori di tensione pi? una misura di BIST dell?offset richiedono un tempo minore rispetto a un approccio a doppia rampa delle soluzioni note. Per esempio, valori tipici per la durata del test sono T(voltagemeter)=1ms, T(bist offset)=0,1ms e T(voltageramp)=5 ms. Inoltre, il BIST per il tempo di reazione del comparatore evita una connessione/disconnessione della TMU dell?ATE che richiede tipicamente t(TMU CONN/DISC)=6 ms.

Siccome il circuito elettronico, in particolare un circuito integrato, contiene vari monitor di tensione con soglie configurabili, il risparmio di tempo di test di questa misura ha un enorme impatto sul tempo di test totale del circuito integrato. Il tempo di test pu? essere ridotto, per esempio di un fattore di otto.

Nei termini del problema del programma di test, il vantaggio ? la riduzione dei problemi di impostazione del test e di ripetibilit? del programma di test, siccome sia l?offset sia il tempo di reazione sono misurati all?interno del circuito integrato senza l?impatto dell?apparecchiatura ATE.

Naturalmente, fermi restando i principi di fondo dell?invenzione, i dettagli di costruzione e le forme di attuazione possono variare, anche in modo apprezzabile, rispetto a quanto ? stato descritto e illustrato qui puramente a titolo di esempio, senza uscire con ci? dall?ambito della presente invenzione, come definito dalle rivendicazioni che seguono.

Claims

RIVENDICAZIONI

1. Sistema di test comprendente un circuito elettronico da sottoporre a test (11) e un?apparecchiatura di test automatica (12),

detto circuito elettronico (11) da sottoporre a test comprendendo un circuito di monitoraggio di tensione (110) da sottoporre a test comprendente un divisore resistivo (111) che riceve al suo ingresso di tensione una tensione di ingresso (VIN) da monitorare e accoppiato alla sua uscita a un ingresso di un comparatore (113), un ingresso di riferimento di detto comparatore (113) essendo accoppiato a un generatore di tensione di riferimento (112) che fornisce una tensione di riferimento (VREF) che imposta una o pi? soglie del comparatore (113),

in cui detto circuito elettronico (11) da sottoporre a test comprende un Modulo di Built In Self Test (114) accoppiato a detta Apparecchiatura di Test Automatica (12) e agli ingressi e all?uscita di detto comparatore (113), detto modulo BIST (114) essendo configurato, alla ricezione di rispettivi comandi dall?Apparecchiatura di Test Automatica (12), per effettuare il test di un tempo di reazione (DLH, DHL) del comparatore (113) e di un offset (VOFS) del comparatore (113),

detta Apparecchiatura di Test Automatica (12) comprendendo mezzi (125, 126, 127, 128, 129) per effettuare un rispettivo test del rapporto del divisore a resistori (111) tramite una prima misurazione di tensione (128) di una tensione tra un ingresso del divisore (111) e l?uscita del divisore (111) e un test della tensione di riferimento (VREF) fornita dal generatore di soglia di riferimento (112) tramite una seconda misurazione di tensione (129) della tensione applicata dal generatore di soglia di riferimento (112) nel nodo di ingresso di riferimento del comparatore (113).

2. Sistema secondo la rivendicazione 1, in cui detto Modulo di Built In Self Test (114) comprende un modulo logico (114a) configurato per emettere segnali di comando (CTRL, SEL) alla ricezione di detto segnale di abilitazione,

un circuito di scambio (114b) comprendente due ingressi e due uscite e una configurazione di switch configurati per scambiare l?accoppiamento tra le sue due uscite e i suoi due ingressi, alle uscite di detto circuito di scambio (114b) che sono accoppiate agli ingressi di detto comparatore (113), agli ingressi di detto circuito di scambio (114b) che sono accoppiati alle uscite di detto divisore (111) e di detto generatore di soglia di riferimento (112),

l?uscita di detto divisore (111) essendo accoppiata attraverso un circuito di selezione (114c), accoppiato a un altro suo ingresso a un generatore di offset (114d) accoppiato in serie con il generatore di soglia di riferimento (112) e l?ingresso di riferimento del comparatore (113), a detto ingresso del circuito di scambio (114b).

3. Sistema secondo la rivendicazione 1, in cui l?Apparecchiatura di Test Automatica (12) comprende un primo voltmetro (128) collegabile selettivamente tra l?ingresso del divisore (111) e l?uscita del divisore (111) accoppiata all?ingresso di tensione del comparatore (113) e un generatore di tensione (125) collegabile all?ingresso del divisore (111), e

un secondo voltmetro (129) collegabile selettivamente nel nodo di ingresso di riferimento del comparatore (113) tra l?ingresso di riferimento del comparatore (113) e la massa.

4. Sistema secondo la rivendicazione 1, in cui il modulo BIST (114) comprende un contatore (115) per misurare il tempo di reazione, i cui ingressi di segnale di avvio e di arresto sono accoppiati all?ingresso e all?uscita del comparatore (113).

5. Sistema secondo la rivendicazione 1, in cui detta Apparecchiatura di Test Automatica (12) comprende anche un generatore di segnale (127) accoppiato a detto Modulo di Built In Self Test (114) per inviare un segnale che abilita detto Modulo di Built In Self Test (114) a effettuare detto test del tempo di reazione e detto test dell?offset del comparatore.

6. Circuito elettronico da sottoporre a test configurato per funzionare nel sistema secondo una qualsiasi delle Rivendicazioni da 1 a 5.

7. Procedimento di test di un circuito elettronico da sottoporre a test (11) usando un sistema secondo una qualsiasi delle Rivendicazioni da 1 a 5, comprendente di effettuare un test di un tempo di reazione (DLH, DHL) del comparatore (113) e di un offset (VOFS) del comparatore (113) con il Modulo di Built In Self Test (114) accoppiato a detta Apparecchiatura di Test Automatica (12) e agli ingressi e all?uscita di detto comparatore (113), detto modulo BIST (114) essendo configurato per la ricezione di rispettivi comandi dall?Apparecchiatura di Test Automatica (12),

effettuare, tramite detta Apparecchiatura di Test Automatica (12) un rispettivo test del rapporto del divisore a resistori (111) tramite una prima misurazione di tensione di una tensione tra un ingresso del divisore (111) e l?uscita del divisore (111) e un test della tensione di riferimento (VREF) fornita dal generatore di soglia di riferimento (112) tramite una seconda misurazione di tensione della tensione applicata dal generatore di soglia di riferimento (112) nel nodo di ingresso di riferimento del comparatore (113).

8. Procedimento secondo la rivendicazione 7, in cui detto test del generatore di soglia di riferimento (112) comprende le fasi seguenti:

d) accoppiare il secondo misuratore di tensione (129) al nodo di ingresso di riferimento del comparatore (113);

e) chiudere uno switch di modalit? di test (TM2) che accoppia la tensione di riferimento (VREF) a un?uscita di test (TMPIN3) del circuito elettronico (11) a cui ? accoppiato il secondo misuratore di tensione (129);

f) leggere, con il secondo misuratore di tensione (129), il valore della tensione di riferimento (VREF).

9. Procedimento secondo la rivendicazione 7, in cui detto test del divisore a resistori (111) comprende le fasi seguenti:

accoppiare il generatore di tensione (126) all?ingresso del divisore nel primo voltmetro (128) tra l?ingresso del divisore (111) e l?uscita del divisore (111);

fornire, con il generatore di alimentazione in tensione (126), una tensione di ingresso all?ingresso del divisore (111);

chiudere uno switch di modalit? di test (TM1) per accoppiare il nodo di uscita del divisore (111) al generatore di alimentazione in tensione (126);

leggere, con il secondo misuratore di tensione (129), la differenza tra la tensione di ingresso (VIN) e il valore di tensione sul nodo di uscita del divisore (111);

calcolare un rapporto del divisore a resistori come il rapporto ( ?) tra la tensione di ingresso (VIN) e il valore di tensione sul nodo di uscita del divisore (111).

10. Procedimento secondo la rivendicazione 7, in cui detto test dell?offset del comparatore (113) effettua le fasi seguenti:

accoppiare il generatore di segnale (127) a un ingresso di un modulo logico di modalit? di test (114a) del Modulo di Built In Self Test (114) e una uscita di un modulo logico (114a) del Modulo di Built In Self Test (114) a un?interfaccia di ingresso/uscita (130);

generare, con il generatore di segnale (127), un impulso per abilitare l?avvio del Modulo di Built In Self Test (114);

impostare un segnale di selezione (SEL) del circuito di selezione (114c), con la logica di modalit? di test (114), cosicch? una tensione di ingresso di test (VINtest), somma della tensione di riferimento (VREF) e della tensione di offset (VOFSMAX), ? portata all?ingresso di tensione (VM) del comparatore 113 e cambiare un segnale di controllo di scambio (CTRL) da un livello logico basso a uno alto, in modo tale che detta tensione di ingresso di test (VINtest) sia accoppiata all?ingresso di tensione (VP) e che la tensione di riferimento (VREF) sia accoppiata all?ingresso di riferimento (VM) del comparatore (113);

verificare se la tensione di uscita (VOUT) ? nello stato alto, in caso affermativo il comparatore di offset essendo valutato come inferiore alla tensione di offset (VOFSMAX);

dopo un ritardo, cambiare il segnale di controllo di scambio (CTRL) a un livello basso per accoppiare la tensione di ingresso di test (VINtest) all?ingresso di riferimento (VM) e la tensione di riferimento (VREF) all?ingresso di tensione (VP);

verificare se la tensione di uscita (VOUT) ? nello stato basso, in caso affermativo il comparatore di offset essendo valutato come inferiore alla tensione di offset (VOFSMAX);

determinare il risultato del test come superato se tutte le verifiche sono affermative, altrimenti considerare il test come fallito;

inviare il risultato del test, con il modulo BIST (114), all?ATE (12) attraverso l?interfaccia di ingresso/uscita (130).

11. Procedimento secondo la rivendicazione 7, in cui detto test del tempo di reazione del comparatore (113) effettua le fasi seguenti:

impostare un segnale di selezione (SEL) del circuito di selezione (114c), con la logica di modalit? di test (114), cosicch? una tensione di ingresso di test (VINtest), somma della tensione di riferimento (VREF) e della tensione di offset (VOFSMAX), ? portata all?ingresso di tensione (VM) del comparatore 113; e resettare il contatore (115), che riceve il segnale di controllo (CTRL) come segnale di avvio e la tensione di uscita (VOUT) come segnale di arresto dell?operazione di conteggio;

impostare il segnale di controllo di scambio (CTRL) da un livello basso a uno alto, avviando il conteggio nel contatore (115) e determinare che la tensione di uscita (VOUT) cambia il suo stato dopo un tempo di reazione con ritardo di propagazione, arrestando il conteggio del contatore (115);

misurare un tempo di reazione da basso ad alto (DLH) come un ritardo di propagazione tra il segnale di controllo di scambio (CTRL) che cambia da un livello basso a uno alto e la tensione di uscita (VOUT) che cambia di conseguenza il suo stato di uscita;

salvare il valore misurato del tempo di reazione da basso ad alto (DLH) nel modulo BIST 114, resettando il contatore (115);

impostare il segnale di controllo di scambio (CTRL) da un livello alto a uno basso, avviando il conteggio nel contatore (115) e determinare che la tensione di uscita (VOUT) cambia il suo stato dopo un tempo di reazione con ritardo di propagazione, arrestando il conteggio del contatore (115);

misurare un tempo di reazione da alto a basso (DHL) come un ritardo di propagazione tra il segnale di controllo di scambio (CTRL) che cambia da un livello alto a uno basso e la tensione di uscita (VOUT) che cambia di conseguenza il suo stato di uscita;

salvare il valore misurato del tempo di reazione da alto a basso (DHL) nel modulo BIST (114);

valutare, nel modulo BIST (114), detti valori salvati del tempo di reazione (DLH,DHL) rispetto a criteri di successo/insuccesso, producendo un risultato del test che indica un successo o un insuccesso;

inviare il risultato del test attraverso l?interfaccia di ingresso/uscita (130) all?Apparecchiatura di Test Automatica (12).

12. Prodotto informatico che pu? essere caricato nella memoria di almeno un elaboratore e comprende parti di codice software che sono atte ad eseguire le fasi del procedimento secondo una qualsiasi delle Rivendicazioni da 7 a 11 quando il prodotto ? eseguito su almeno un elaboratore.