HUP0303240A2 - Csomagleíró mezőpozíciók kiosztása hálózati feldolgozóban - Google Patents

Csomagleíró mezőpozíciók kiosztása hálózati feldolgozóban

Info

Publication number
HUP0303240A2
HUP0303240A2 HU0303240A HUP0303240A HUP0303240A2 HU P0303240 A2 HUP0303240 A2 HU P0303240A2 HU 0303240 A HU0303240 A HU 0303240A HU P0303240 A HUP0303240 A HU P0303240A HU P0303240 A2 HUP0303240 A2 HU P0303240A2
Authority
HU
Hungary
Prior art keywords
control block
frame
memory
control
frame buffer
Prior art date
Application number
HU0303240A
Other languages
English (en)
Inventor
Jean Louis Calvignac
Marco Heddes
Joseph Franklin Logan
Fabrice Jean Verplanken
Original Assignee
International Business Machines Corp.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp. filed Critical International Business Machines Corp.
Publication of HUP0303240A2 publication Critical patent/HUP0303240A2/hu
Publication of HUP0303240A3 publication Critical patent/HUP0303240A3/hu

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9047—Buffering arrangements including multiple buffers, e.g. buffer pools
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/50—Queue scheduling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Communication Control (AREA)
  • Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
  • Liquid Developers In Electrophotography (AREA)
  • Glass Compositions (AREA)
  • Computer And Data Communications (AREA)

Abstract

A találmány tárgya rendszer. A találmány szerinti rendszer magábanfoglal adatkeretek feldolgozásához konfigurált feldolgozót (100), ahola feldolgozó magában foglal az adatkeretek fogadásához éstovábbításához konfigurált adatfolyam-egységet (110), ahol azadatkeretek mindegyike rendelkezik hozzátársított keretvezérlőblokkal, ahol a keretvezérlő blokkok mindegyike magában foglal első ésmásodik vezérlőblokkot; az adatfolyam-egységhez csatlakoztatott elsőmemóriát (210), ahol az első memória magában foglal első keretpuffer-vezérlő egységet, ahol az első keretpuffer-vezérlő egységmezőinformációt tárol a keretvezérlő blokk első vezérlőblokkjaszámára; valamint az adatfolyam-egységhez csatlakoztatott ütemezőt(130), ahol az ütemező az adatfolyam-egység által fogadott adatkeretekütemezéséhez van konfigurálva, ahol az ütemező magában foglal másodikmemóriát (224), ahol a második memória magában foglal másodikkeretpuffer vezérlő-egységet, ahol a második keretpuffer-vezérlőegység mezőinformációt tárol a keretvezérlő blokk másodikvezérlőblokkja számára. A találmány tárgya továbbá eljáráskeretvezérlő blokkokban lévő kívánt információ megszerzése céljábólmemóriához való hozzáférések számának csökkentésére, ahol akeretvezérlő blokkok mindegyike magában foglal első vezérlőblokkot ésmásodik vezérlőblokkot, ahol az első vezérlőblokkhoz első memóriát(210) társítunk, ahol a második vezérlőblokkhoz második memóriát (224)társítunk, ahol az első memória magában foglal első keretpuffer-vezérlő egységet, ahol az első keretpuffer-vezérlő egység mezőinformációt tárol a keretvezérlő blokk első vezérlőblokkja számára,ahol a második memória magában foglal második keretpuffer-vezérlőegységet, ahol a második keretpuffer-vezérlő egység mezőinformációttárol a keretvezérlő blokk második vezérlőblokkja számára. A találmányszerinti eljárás során hozzáférünk az első memóriához a keretvezérlőblokkok közül egy vagy több blokk első vezérlőblokkjának mezőiben lévőinformáció olvasása vagy írása céljából; és hozzáférünk a másodikmemóriához a keretvezérlő blokkok közül egy vagy több blokk másodikvezérlőblokkjának mezőiben lévő információ olvasása vagy írásacéljából. Ó
HU0303240A 2001-02-23 2002-02-20 Assigment of packet descriptor field position in a network processor HUP0303240A3 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/792,494 US7072347B2 (en) 2001-02-23 2001-02-23 Assignment of packet descriptor field positions in a network processor
PCT/GB2002/000748 WO2002069563A2 (en) 2001-02-23 2002-02-20 Network adapter

Publications (2)

Publication Number Publication Date
HUP0303240A2 true HUP0303240A2 (hu) 2003-12-29
HUP0303240A3 HUP0303240A3 (en) 2005-05-30

Family

ID=25157073

Family Applications (1)

Application Number Title Priority Date Filing Date
HU0303240A HUP0303240A3 (en) 2001-02-23 2002-02-20 Assigment of packet descriptor field position in a network processor

Country Status (13)

Country Link
US (1) US7072347B2 (hu)
EP (1) EP1362464B1 (hu)
JP (1) JP3880520B2 (hu)
KR (1) KR100560277B1 (hu)
CN (1) CN100479450C (hu)
AT (1) ATE293864T1 (hu)
AU (1) AU2002232002A1 (hu)
CZ (1) CZ20032126A3 (hu)
DE (1) DE60203785T2 (hu)
ES (1) ES2237667T3 (hu)
HU (1) HUP0303240A3 (hu)
PL (1) PL363474A1 (hu)
WO (1) WO2002069563A2 (hu)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7072347B2 (en) 2001-02-23 2006-07-04 International Business Machines Corporation Assignment of packet descriptor field positions in a network processor
US7200696B2 (en) * 2001-04-06 2007-04-03 International Business Machines Corporation System method structure in network processor that indicates last data buffer of frame packet by last flag bit that is either in first or second position
US7099325B1 (en) * 2001-05-10 2006-08-29 Advanced Micro Devices, Inc. Alternately accessed parallel lookup tables for locating information in a packet switched network
US7535845B2 (en) * 2004-10-28 2009-05-19 Alcatel Lucent Intelligent selective flow-based datapath architecture
US7376809B2 (en) * 2005-03-09 2008-05-20 International Business Machines Corporation Systems and methods for multi-frame control blocks
US7466715B2 (en) * 2005-03-28 2008-12-16 International Business Machines Corporation Flexible control block format for frame description and management
US7787463B2 (en) * 2006-01-26 2010-08-31 Broadcom Corporation Content aware apparatus and method
DE102008018670A1 (de) 2008-04-14 2009-10-15 Merck Patent Gmbh Neue Materialien für organische Elektrolumineszenzvorrichtungen
US10225196B2 (en) 2013-02-15 2019-03-05 Nxp Usa, Inc. Apparatus, system and method for controlling packet data flow
CN111654746B (zh) * 2020-05-15 2022-01-21 北京百度网讯科技有限公司 视频的插帧方法、装置、电子设备和存储介质
CN113835891B (zh) * 2021-09-24 2023-05-23 哲库科技(北京)有限公司 资源分配方法、装置、电子设备及计算机可读存储介质

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4817054A (en) 1985-12-04 1989-03-28 Advanced Micro Devices, Inc. High speed RAM based data serializers
US5136582A (en) 1990-05-29 1992-08-04 Advanced Micro Devices, Inc. Memory management system and method for network controller
US5983004A (en) 1991-09-20 1999-11-09 Shaw; Venson M. Computer, memory, telephone, communications, and transportation system and methods
US5604884A (en) 1993-03-22 1997-02-18 Compaq Computer Corporation Burst SRAMS for use with a high speed clock
DE69329709D1 (de) 1993-04-29 2001-01-04 Ibm Verfahren und Gerät für Mehrfachübertragung von Daten in einem Kommunikationssystem
US5699536A (en) * 1995-04-13 1997-12-16 International Business Machines Corporation Computer processing system employing dynamic instruction formatting
JPH08328949A (ja) 1995-06-06 1996-12-13 Mitsubishi Electric Corp 記憶装置
US5898687A (en) * 1996-07-24 1999-04-27 Cisco Systems, Inc. Arbitration mechanism for a multicast logic engine of a switching fabric circuit
JP3788867B2 (ja) 1997-10-28 2006-06-21 株式会社東芝 半導体記憶装置
US6035360A (en) 1997-10-29 2000-03-07 International Business Machines Corporation Multi-port SRAM access control using time division multiplexed arbitration
JP4182180B2 (ja) * 1999-02-24 2008-11-19 株式会社日立製作所 ネットワーク中継装置及びネットワーク中継方法
US6427196B1 (en) * 1999-08-31 2002-07-30 Intel Corporation SRAM controller for parallel processor architecture including address and command queue and arbiter
US6754216B1 (en) * 2000-05-08 2004-06-22 Nortel Networks Limited Method and apparatus for detecting congestion and controlling the transmission of cells across a data packet switch
US6751704B2 (en) * 2000-12-07 2004-06-15 International Business Machines Corporation Dual-L2 processor subsystem architecture for networking system
US7072347B2 (en) 2001-02-23 2006-07-04 International Business Machines Corporation Assignment of packet descriptor field positions in a network processor

Also Published As

Publication number Publication date
EP1362464B1 (en) 2005-04-20
CN100479450C (zh) 2009-04-15
DE60203785T2 (de) 2006-03-09
CZ20032126A3 (cs) 2004-01-14
CN1528078A (zh) 2004-09-08
US20020118690A1 (en) 2002-08-29
JP3880520B2 (ja) 2007-02-14
AU2002232002A1 (en) 2002-09-12
KR20030076679A (ko) 2003-09-26
EP1362464A2 (en) 2003-11-19
DE60203785D1 (de) 2005-05-25
ES2237667T3 (es) 2005-08-01
WO2002069563A3 (en) 2003-04-17
JP2004530323A (ja) 2004-09-30
KR100560277B1 (ko) 2006-03-10
US7072347B2 (en) 2006-07-04
WO2002069563A2 (en) 2002-09-06
ATE293864T1 (de) 2005-05-15
HUP0303240A3 (en) 2005-05-30
PL363474A1 (en) 2004-11-15

Similar Documents

Publication Publication Date Title
WO2006028659A3 (en) Video camera sharing
HUP0303240A2 (hu) Csomagleíró mezőpozíciók kiosztása hálózati feldolgozóban
WO2003003232A3 (en) Data processing apparatus and a method of synchronizing a first and a second processing means in a data processing apparatus
EP1430405A1 (en) Method and apparatus for distributed direct memory access for systems on chip
WO2004068798A3 (en) Method and bridging device for priortizing transfer of data streams
GB2376315A (en) Data bus system including posted reads and writes
KR20080013861A (ko) 정보 처리 장치 및 정보 처리 방법
CN108702370A (zh) 用于网络技术的多流交织
ATE247850T1 (de) Vorrichtung zur kommunikation zwischen informationsverarbeitungseinheiten und mit einem gemeinsamen bus verbundenenen prozessoren
WO2002069601A3 (en) Linking frame data by inserting qualifiers in control blocks
US20050091554A1 (en) Event time-stamping
KR970049695A (ko) 비대칭 버스 중재 프로토콜
TW200613990A (en) Method and related apparatus for internal data accessing of computer system
DE60044695D1 (de) Cachespeicher und System
JP2591502B2 (ja) 情報処理システムおよびそのバス調停方式
KR20020042171A (ko) 메모리 중재 방법 및 시스템
JPH10178626A (ja) 伝送装置及びサーバ装置並びに伝送方法
JPS61217861A (ja) デ−タ処理方式
EP1353510A3 (en) Image processing apparatus and image processing method
US6385670B1 (en) Data compression or decompressions during DMA transfer between a source and a destination by independently controlling the incrementing of a source and a destination address registers
EP0798644A3 (en) Method and apparatus for accessing a chip-selectable device in a data processing system
CN109002568B (zh) 时序估算方法与时序估算装置
US20050117584A1 (en) Multi-channel job scheduling apparatus and method for communication system
JP2000172307A (ja) プロセスデータ収集装置の更新方法
JPH04160661A (ja) データ処理システム

Legal Events

Date Code Title Description
FD9A Lapse of provisional protection due to non-payment of fees