HK167495A - Integrated semiconductor circuit having a memory space - Google Patents

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HK167495A
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HK
Hong Kong
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blh
semiconductor circuit
transistors
integrated semiconductor
bitline
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HK167495A
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German (de)
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Kurt Dr. Prof. Hoffmann
Rainer Dr. Kraus
Oskar Dr. Kowarik
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Siemens Aktiengesellschaft
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Claims (16)

1. Circuit intégré à semiconducteurs comportant une zone de mémoire (MEM)
- qui comporte au moins une zone (MFC) de cellules de mémoire à cellules de mémoire (MC) pouvant être adressées par l'intermédiaire de lignes de transmission de mots (WL) et de lignes de transmission de bits (BL),
- qui comporte un nombre de circuits d'évaluation (AMPL), qui correspond au nombre des lignes de transmission de bits (BL), un circuit d'évaluation (AMPL) étant connecté à une ligne de transmission de bits (BL) de telle sorte qu'il subdivise cette dernière en deux moitiés au moins approximativement identiques (BLH, BLH),
- qui comporte un bloc d'unités logiques (LU),
- dans lequel chaque unité logique (LU) est raccordée à une ligne de transmission de bits (BL), par l'intermédiaire des deux moitiés (BLH, BLH) de cette ligne, et
- dans lequel les unités logiques (LU) servent à réaliser un traitement numérique de données évaluées, lues à partir de la zone de mémoire (MEM), par l'intermédiaire des lignes de transmission de bits (BL),
- dans lequel le bloc d'unités logiques (LU) peut fonctionner selon différents types de fonctionnement (MODk, k = 1...n), qui peuvent être sélectionnés au moyen de signaux de sélection de types de fonctionnement (0j, j = l...m), et
- dans lequel, dans un premier type de fonctionnement (MOD1), tous les signaux (0j) de sélection du type de fonctionnement sont désactivés de sorte que les données lues et évaluées restent inchangées, caractérisé par le fait
- que chaque unité logique (LU) comporte au moins deux transistors (T1,T2), qui servent à inverser des données lues et évaluées, et un condensateur de charge (C),
- que les drains des transistors (T1,T2), qui servent à inverser les données, sont connectés à une première borne du condensateur de charge (C), dont la seconde borne est placée à un potentiel fixe (VSS;VDD),
- que chaque source des transistors (T1,T2) est raccordée à l'une des deux moitiés (BLH;BLH) de la ligne de transmission de bits,
- que les grilles des transistors (T1,T2) reçoivent deux premiers signaux (01,02) de sélection du type de fonctionnement, et
- que l'inversion des données est un second type de fonctionnement (MOD2) (figure 3).
2. Circuit intégré à semiconducteurs suivant la revendication 1, caractérisé par le fait
- que les premières bornes des condensateurs de charge (C) sont connectées par l'intermédiaire d'un troisième transistor (T3), d'une manière commutable, à une ligne commune (L), qui peut être préchargée à l'un des potentiels fixes (VDD;VSS),
- que la ligne commune (L) est raccordée à un circuit discriminateur (DISC) pour l'identification de l'état de charge de la ligne commune (L),
- que les troisièmes transistors (T3) sont commandés par un second signal (03) de sélection du type de fonctionnement, pour l'exécution d'une i-ème comparaison logique des données lues et évaluées, avec i = nombre des unités logiques (LU),
- que la i-ème comparaison logique est un troisième type de fonctionnement (MOD3), et
- que le résultat de la i-ème comparaison logique est délivré à la sortie du circuit discriminateur (DISC) (figure 4).
3. Circuit intégré à semiconducteurs suivant la revendication 2, caractérisé par le fait que la ligne commune (L) est connectée à une capacité d'assistance (CL) qui, pour sa part, est placée à nouveau à l'un des potentiels fixes (VDD;VSS).
4. Circuit intégré à semiconducteurs suivant la revendication 1,2 ou 3, caractérisé par le fait
- que respectivement un premier transistor de transfert (TT1,TT11) et un second transistor de transfert (TT2,TT12) sont disposés, en série l'un derrière l'autre par leurs canaux, entre les drains des deux premiers transistors (T1,T2) et les deux moitiés (BLH,BLH) de la ligne de transmission de bits,
- que les grilles des deux seconds transistors de transfert (TT2,TT12) reçoivent respectivement l'un de deux troisièmes signaux de sélection de type de fonctionnement (04,05),
- que la grille du premier transistor de transfert (TT1) est connectée à l'autre moitié (BLH) de la ligne de transmission de bits et que la grille de l'autre premier transistor de transfert (TT11) est raccordée à une moitié (BLH) de la ligne de transmission de bits (figure 5).
5. Circuit intégré à semiconducteurs selon la revendication 4, caractérisé par le fait
- que les grilles des deux premiers transistors de transfert (TT1,TT11 ) sont connectées, en outre, aux premières électrodes de deux capacités (C1,C11) réalisant une mémorisation intermédiaire, moyennant la formation de deux noeuds de mémoire (S1.S11),
- que les deux électrodes des capacités (C1,C11) réalisant une mémorisation intermédiaire, sont placées au potentiel fixe (VSS;VDD),
- que des transistors de mémorisation (ST1,ST11) sont disposés, par leurs canaux, entre les deux noeuds de mémoire (S1,S11) et les moitiés correspondantes (BLH,BLH) de la ligne de transmission de bits, et
- que les grilles des transistors de mémoire (ST1,ST11) reçoivent un quatrième signal de sélection de type de fonctionnement (06) (figure 6).
6. Circuit intégré à semiconducteurs suivant la revendication 4, caractérisé par le fait
- que les grilles des deux premiers transistors de transfert (TT1,TT11 ) sont connectées, en outre, à la première électrode de deux capacités (C1,C11) qui réalisent une mémorisation intermédiaire, moyennant la formation de deux noeuds de mémoire (S1,S11),
- que les secondes électrodes des capacités (C1,C11) qui réalisent une mémorisation intermédiaire, sont placées au potentiel fixe (VSS;VDD),
- que des transistors de mémoire (ST1,ST11) sont disposés, avec leurs canaux, entre les deux noeuds de mémoire (S1,S11) et les moitiés correspondantes (BLH,BLH) des lignes de transmission de bits, et
- que chaque grille des transistors de mémoire (ST1,ST11) reçoit l'un de deux quatrièmes signaux de sélection de type de fonctionnement (06,07) (figure 7).
7. Circuit intégré à semiconducteurs suivant la revendication 5 ou 6, caractérisé par le fait
- que dans chaque unité logique (LU1), la première borne du condensateur de charge (C) est, en outre, raccordée, par l'intermédiaire du canal d'un transistor de décalage (TS), à l'une des moitiés (BLH,BLH) de la ligne de transmission de bits (BL) qui est la ligne précédente ou suivante dans la série, et
- qu'un signal de décalage (0S) est appliqué à la gille du transistor de transfert (TS) en tant que cinquième signal de sélection de type de fonctionnement (figures 8,9).
8. Circuit intégré à semiconducteurs selon la revendication 7, caractérisé par le fait que dans la première unité logique (LU) de la série, la première borne du condensateur de charge (C) est connectée, par l'intermédiaire du transistor de décalage (TS), à la dernière ligne de transmission de bits (BL) de la série.
9. Circuit intégré à semiconducteurs suivant la revendication 7, caractérisé par le fait que dans la dernière unité logique (LU) de la série, la première borne du condensateur de charge (C) est connectée, par l'intermédiaire du transistor de transfert (TS), à la première ligne de transmission de bits (BL) de la série.
10. Circuit intégré à semiconducteurs suivant l'une des revendications 5 à 9, caractérisé par le fait que les capacités (C1,C11) qui réalisent une mémorisation intermédiaire, sont réalisées sous la forme de capacités parasites des premiers transistors de transfert (TT1,TT11
11. Circuit intégré à semiconducteurs suivant l'une des revendications précédentes, caractérisé par le fait que le condensateur de charge (C) de chaque unité logique (LU) est remplacé par une cellule de mémoire statique.
12. Circuit intégré à semiconducteurs suivant l'une des revendications 1 à 11, caractérisé par le fait que les cellules de mémoire (MC) sont des cellules de mémoire dynamiques à accès direct.
13. Circuit intégré à semiconducteurs suivant l'une des revendications 1 à 11, caractérisé par le fait que les cellules de mémoire (MC) sont des cellules de mémoire statiques à accès direct.
14. Circuit intégré à semiconducteurs suivant l'une des revendications 1 à 11, caractérisé par le fait que les cellules de mémoire (MC) sont des cellules de mémoire du type non volatil.
HK167495A 1988-08-11 1995-10-26 Integrated semiconductor circuit having a memory space HK167495A (en)

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EP88113074A EP0354265B1 (fr) 1988-08-11 1988-08-11 Circuit intégré à semi-conducteurs ayant un champ de mémoire

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HK167495A true HK167495A (en) 1995-11-03

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HK167495A HK167495A (en) 1988-08-11 1995-10-26 Integrated semiconductor circuit having a memory space

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EP (1) EP0354265B1 (fr)
JP (1) JP2947825B2 (fr)
KR (1) KR0141488B1 (fr)
AT (1) ATE99448T1 (fr)
DE (1) DE3886742D1 (fr)
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JPH0298892A (ja) 1990-04-11
KR900003894A (ko) 1990-03-27
EP0354265A1 (fr) 1990-02-14
DE3886742D1 (de) 1994-02-10
KR0141488B1 (ko) 1998-07-15
JP2947825B2 (ja) 1999-09-13
EP0354265B1 (fr) 1993-12-29
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