FR3122284A1 - Circuit intégré comportant au moins un élément capacitif et procédé de fabrication correspondant. - Google Patents

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Abstract

Le circuit intégré comporte au moins un élément capacitif (CPP) comprenant : - une première couche conductrice (P1), délimitée par un contour (P1cntr) ;- une couche diélectrique basse tension (GO) recouvrant la première couche conductrice (P1) ; - une deuxième couche conductrice (P2) comportant : -- une première partie (P2int) située sur une zone centrale de la première couche conductrice (P1), -- une deuxième partie (P2ext) située sur la première couche conductrice (P1) en bordure intérieure de tout le contour de la première couche conductrice (brdr_int), et sur la face avant (FA) en bordure extérieure de tout le contour de la première couche conductrice (brdr_ext), la première partie (P2int) et la deuxième partie (P2ext) de la deuxième couche conductrice étant électriquement séparées, la première couche conductrice (P1) étant électriquement connectée à la deuxième partie de la deuxième couche conductrice (P2ext). Figure pour l’abrégé : Fig 2

Description

Circuit intégré comportant au moins un élément capacitif et procédé de fabrication correspondant.
Des modes de réalisation et de mise en œuvre concernent les circuits intégrés, en particulier les réalisations d’éléments capacitifs, et les procédés de fabrication d’éléments capacitifs dans des circuits intégrés.
Certaines parties des circuits intégrés, tels que des parties analogiques et des chaines de réception radiofréquence « RF », présentent un besoin d’éléments capacitifs linéaires dans une plage de tensions d’alimentation donnée. Les tensions d’alimentation dans ce type de partie de circuit intégré sont typiquement de l’ordre de 6V (volts).
Les éléments capacitifs du type MIM (acronyme de « Métal-Isolant-Métal »), c’est-à-dire les éléments capacitifs présentant deux armature ou électrodes conductrices séparées par une couche diélectrique, présentent typiquement une bonne linéarité.
Cela étant, les éléments capacitifs du type MIM peuvent présenter une valeur capacitive par unité de surface relativement faible, en particulier lorsque ces éléments capacitifs sont fabriqués conjointement avec d’autres éléments du circuit intégré. En effet, les étapes de fabrication conjointes ne sont pas nécessairement dédiées et optimisées pour les réalisations des éléments capacitifs.
En conséquence, les éléments capacitifs du type MIM peuvent occuper jusqu’à 50% de la surface des parties analogiques et de réception RF du circuit intégré.
Ainsi, il est souhaitable de réduire la surface occupée par les éléments capacitifs ayant une bonne linéarité.
Des modes de réalisation et de mise en œuvre dans lesquels l’épaisseur de la couche diélectrique est réduite afin d’augmenter, de l’ordre du double voire du quadruple, la valeur capacitive par unité de surface sont proposés à cet égard.
Cela étant, la réduction de l’épaisseur de la couche diélectrique dans des structures classiques présente des difficultés dans la mesure où les éléments capacitifs qui en résultent peuvent subir des dégradations électriques lors de l’utilisation, des dégradations chimiques lors d’étapes de procédé de fabrication du circuit intégré, ou encore des contraintes topologiques encombrantes.
On se réfère à cet égard à la .
La illustre des vues en coupe 11, 12, 13 de réalisations d’éléments capacitifs du type MIM, pour lesquelles il serait souhaitable d’augmenter la valeur capacitive par unité de surface. Les éléments capacitifs sont réalisés sur une surface d’une région diélectrique STI, et comportent une superposition d’une première couche conductrice 10, d’une couche diélectrique 30 et d’une deuxième couche conductrice 20.
La couche diélectrique 30 peut être composée d’un empilement du type « ONO », c’est-à-dire des couches d’oxyde, de nitrure et d’oxyde de silicium, adapté pour résister à des hautes tensions, qui présente typiquement une épaisseur de l’ordre de 13nm.
Dans la vue en coupe 11, la couche diélectrique 30 et la deuxième couche conductrice 20 englobent les bords, et notamment les arrêtes supérieures, de la première couche conductrice 10.
Or, en réduisant l’épaisseur de la couche diélectrique 30, la tension de claquage de la couche diélectrique 30 réduit également. En conséquence, pour des tensions d’utilisation inférieures à la tension de claquage, des effets de pointe TPEF (« tip effect » en anglais) le long des arrêtes et aux sommets de la première couche conductrice 10 peuvent générer des champs électriques pouvant faire claquer la couche diélectrique 30.
Dans la vue en coupe 12, une portion de la couche diélectrique 30 est découverte sur les bords et notamment les arrêtes de la première couche conductrice 10. La couche diélectrique 30 ne subit pas le risque de claquage par effet de pointe mais est exposée lors de certaines étapes de fabrication.
Or, les étapes de fabrications peuvent comprendre des traitements du type gravure en voie humide, qui peuvent dissoudre « en contre-dépouille » (usuellement, « undercut » en anglais) UDCT la couche diélectrique 30 entre les deux couches conductrices 10, 20, d’autant plus rapidement que la couche diélectrique 30 est fine. Les contre-dépouilles UDCT dans la couche diélectrique 30 peuvent causer des problèmes de fiabilité tels que des claquages prématurés.
Dans la vue en coupe 13, la première couche conductrice 10, la deuxième couche conductrice 20 et la couche diélectrique 30 sont auto-alignées, c’est-à-dire ayant des bords alignés en aplomb, typiquement par une gravure directionnelle commune. Cela permet a priori d’éviter à la fois le problème de claquage par effet de pointe et de contre-dépouille. Cela étant, en pratique ce type de gravure d’une superposition à forte topologie n’est pas prévue dans la partie analogique et dans la partie de réception RF, ces parties ayant typiquement une faible topologie. Cela impose de prévoir une marge vide MRG autour de l’élément capacitif, de l’ordre de quelques micromètres, en raison de contraintes de transitions entre des zones de topologies différentes.
L’espace occupé par la marge vide MRG réduit en pratique la valeur capacitive par unité de surface d’une telle réalisation. Dans des petites réalisations d’éléments capacitifs, cela peut même engendrer une perte par rapport à une réalisation classique, malgré le gain obtenu par la réduction de l’épaisseur de la couche diélectrique 30.
Par conséquent, il existe un besoin d’augmenter la valeur capacitive par unité de surface des éléments capacitifs, notamment les éléments capacitifs linéaires en tension, tout en évitant les risques de dégradations en utilisation et lors de la fabrication du circuit intégré, mentionnés ci-avant. Il est parallèlement souhaitable que la fabrication de l’élément capacitif puisse s’inscrire en cointégration avec d’autres réalisations typiques du circuit intégré.
Selon un aspect, il est proposé à cet égard un circuit intégré comportant au moins un élément capacitif comprenant :
- une première couche conductrice disposée sur une face avant d’un substrat semiconducteur, délimitée par un contour, et formant une première électrode de l’élément capacitif ;
- une couche diélectrique basse tension recouvrant la première couche conductrice ;
- une deuxième couche conductrice comportant :
-- une première partie située sur une zone centrale de la première couche conductrice et formant une deuxième électrode de l’élément capacitif,
-- une deuxième partie située d’une part sur une surface supérieure de la première couche conductrice, sur une bordure intérieure de tout le contour de la première couche conductrice, et d’autre part sur la face avant, sur une bordure extérieure de tout le contour de la première couche conductrice,
la première partie et la deuxième partie de la deuxième couche conductrice étant électriquement séparées,
la première couche conductrice étant adaptée à être électriquement connectée à la deuxième partie de la deuxième couche conductrice.
Par couche diélectrique « basse tension », on entend une couche diélectrique ayant une tension de claquage en limite du domaine des basses tensions du circuit intégré. Le terme basse tension est ainsi défini de manière relative par rapport aux tensions en jeu dans une réalisation donnée de circuit intégré. Généralement, les basses tensions peuvent être des tensions de l’ordre de 1V à 2V, ou plus largement, des tensions inférieures à 5V.
La couche diélectrique basse tension peut permettre de doubler, voire quadrupler, la valeur capacitive par unité de surface, par rapport à une couche diélectrique classique du type « ONO ».
Le terme « haute tension », employé dans la suite, a aussi un sens relatif par rapport aux tensions en jeu dans une réalisation donnée de circuit intégré. Une couche diélectrique haute tension correspond à une couche diélectrique capable de résister au domaine des hautes tensions du circuit intégré. Généralement, les hautes tensions peuvent être des tensions de l’ordre de 12V, ou plus largement des tensions comprises entre 5V et 20V.
D’une part, l’élément capacitif défini selon cet aspect ne présente pas le risque de claquage de la couche diélectrique causé par un effet de pointe, étant donné que les arrêtes et les sommets de la première couche conductrice, situés sur tout son contour, sont recouverts par la deuxième partie de la deuxième couche conductrice, et sans présenter de différence de potentiel avec la première couche conductrice.
D’autre part, la délimitation extérieure de la deuxième couche conductrice, réalisée dans une seule épaisseur de la deuxième couche conductrice reposant sur la face avant n’impose pas de contrainte topologique particulière.
D’autre part encore, la structure ainsi définie de l’élément capacitif peut être réalisée de sorte que la couche diélectrique basse tension est complètement recouverte, et donc protégée, pendant des étapes de gravure en voie humide, jusqu’à former la séparation électrique entre la première et la deuxième partie de la deuxième couche conductrice.
Selon un mode de réalisation, une ouverture annulaire est disposée dans toute l’épaisseur de la deuxième couche conductrice jusqu’à atteindre la première couche conductrice, afin de séparer la première partie de la deuxième couche conductrice à l’intérieur de la forme annulaire de l’ouverture et la deuxième partie de la deuxième couche conductrice à l’extérieur de la forme annulaire de l’ouverture.
Là encore, la formation de l’ouverture annulaire, réalisée dans une seule épaisseur de la deuxième couche conductrice reposant sur la première couche conductrice, n’impose pas de contrainte topologique particulière, ni de gravure en voie humide subséquente.
Selon un mode de réalisation, la première couche conductrice est disposée sur une région d’isolation dans le substrat semiconducteur, du type tranchée d’isolation peu profonde.
Cela correspond à une réalisation d’élément capacitif du type MIM, présentant une valeur capacitive ayant une bonne linéarité en tension. Par « bonne linéarité », on entend une valeur capacitive présentant des variations acceptables pour une application, par exemple en réception radiofréquence ou dans un circuit analogique, dans la plage des tensions d’utilisation de ladite application.
On notera que l’acronyme MIM, bien qu’issu des termes « Métal-Isolant-Métal », désigne plus généralement des structures de matériaux conducteurs autres que le métal, tels que le silicium polycristallin, et se distingue notamment aux éléments capacitifs de type MOS, acronyme des structures « Métal-Oxyde-Semiconducteur » bien connes de l’homme de l’art, généralement moins linéaires.
Selon un mode de réalisation, la couche diélectrique basse tension est une couche d’oxyde de silicium ayant une épaisseur comprise entre 1 nanomètres et 6 nanomètres.
Selon un mode de réalisation, la couche diélectrique basse tension à la même composition et la même épaisseur qu’une couche diélectrique de grille d’un transistor basse tension du circuit intégré destiné à fonctionner à des basses tensions inférieures à 5V.
Ce mode de réalisation traduit une fabrication cointégrée de la couche diélectrique basse tension avec une étape de fabrication d’un transistor basse tension du circuit intégré.
Selon un mode de réalisation, la deuxième couche conductrice a la même composition et la même épaisseur qu’une région conductrice de grille d’un transistor basse tension du circuit intégré destiné à fonctionner à des basses tensions inférieures à 5V.
Ce mode de réalisation traduit une fabrication cointégrée de la deuxième couche conductrice avec une étape de fabrication d’un transistor basse tension du circuit intégré. Par ailleurs, cette cointégration traduit que la couche diélectrique basse tension peut être recouverte par la deuxième couche conductrice pendant toutes les étapes du procédé de fabrication jusqu’à la définition des régions de grille des transistors basse tension.
Selon un mode de réalisation, la première couche conductrice a la même composition et la même épaisseur qu’une région conductrice de grille d’un transistor haute tension du circuit intégré destiné à fonctionner à des hautes tensions supérieures à 5V.
Ce mode de réalisation traduit une fabrication cointégrée de la première couche conductrice avec une étape de fabrication d’un transistor haute tension du circuit intégré.
Selon un autre aspect, il est proposé un procédé de fabrication d’un circuit intégré comportant au moins un élément capacitif, la fabrication de l’élément capacitif comprenant :
- une formation d’une première électrode de l’élément capacitif comprenant un dépôt d’une première couche conductrice sur une face avant d’un substrat semiconducteur, et une gravure définissant un contour de la première couche conductrice ;
- une formation d’une couche diélectrique basse tension recouvrant la première couche conductrice ;
- un dépôt d’une deuxième couche conductrice sur la face avant et sur la première couche conductrice recouverte par la couche diélectrique basse tension, et :
-- une première gravure définissant la deuxième couche conductrice de manière à recouvrir la première couche conductrice et la face avant en bordure de tout le contour de la première couche conductrice,
-- une deuxième gravure séparant électriquement une première partie et une deuxième partie de la deuxième couche conductrice, la première partie de la deuxième couche conductrice étant située sur une zone centrale de la première couche conductrice et formant une deuxième électrode de l’élément capacitif, la deuxième partie de la deuxième couche conductrice étant située d’une part sur une surface supérieure de la première couche conductrice, sur une bordure intérieure de tout le contour de la première couche conductrice, et d’autre part sur la face avant, sur une bordure extérieure de tout le contour de la première couche conductrice ;
- une formation d’une connexion électrique entre la première couche conductrice et la deuxième partie de la deuxième couche conductrice.
Selon un mode de mise en œuvre, la deuxième gravure est positionnée de manière à graver une ouverture annulaire dans toute l’épaisseur de la deuxième couche conductrice jusqu’à atteindre la première couche conductrice, séparant la première partie de la deuxième couche conductrice à l’intérieur de la forme annulaire de l’ouverture et la deuxième partie de la deuxième couche conductrice à l’extérieur de la forme annulaire de l’ouverture.
Selon un mode de mise en œuvre, le procédé comprend préalablement à la formation de la première électrode, une formation d’une région d’isolation dans le substrat semiconducteur, du type tranchée d’isolation peu profonde, la première électrode étant formée sur la région d’isolation.
Selon un mode de mise en œuvre, la couche diélectrique basse tension est formée par une couche d’oxyde de silicium ayant une épaisseur comprise entre 1 nanomètres et 6 nanomètres.
Selon un mode de mise en œuvre, la fabrication du circuit intégré comprend une fabrication d’un transistor basse tension destiné à fonctionner à des basses tensions inférieures à 5V, et la formation de la couche diélectrique basse tension est faite en même temps qu’une formation d’une couche diélectrique de grille du transistor basse tension.
Selon un mode de mise en œuvre, la fabrication du circuit intégré comprend une fabrication d’un transistor basse tension destiné à fonctionner à des basses tensions inférieures à 5V, et dans lequel le dépôt de la deuxième couche conductrice est fait en même temps qu’un dépôt d’une couche conductrice de grille du transistor basse tension, et la deuxième gravure de la deuxième couche conductrice est faite en même temps qu’une gravure de la couche conductrice de grille définissant la région de grille du transistor basse tension.
Selon un mode de mise en œuvre, la fabrication du circuit intégré comprend une fabrication d’un transistor haute tension destiné à fonctionner à des hautes tensions supérieures à 5V, et dans lequel la formation de la première électrode est faite en même temps qu’une formation d’une région de grille du transistor haute tension.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés, sur lesquels :
précédemment décrite, illustre des modes de réalisation ;
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illustrent d’autres modes de réalisation ;
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illustrent des modes de mise en œuvre.
Les figures 2 et 3 illustrent un exemple de réalisation avantageux d’un élément capacitif CPP d’un circuit intégré CI.
L’élément capacitif CPP peut par exemple appartenir à circuit de communication radiofréquence « RF » du circuit intégré CI par exemple dans un circuit de filtrage d’une chaine de réception RF ; ou dans une partie analogique du circuit intégré CI, par exemple dans un circuit de compensation ou en tant que condensateur de découplage.
La illustre une vue en coupe de l’élément capacitif CPP, dans un plan xz d’un repère (xyz), sensiblement à la position II-II de la .
La illustre une vue du dessus de l’élément capacitif CPP, dans un plan xy du repère (xyz), sensiblement à la position III-III de la .
L’élément capacitif CPP comprend une superposition d’une première armature conductrice P1 d’une première électrode E1, d’une interface diélectrique GO, et d’une deuxième armature conductrice P2int d’une deuxième électrode E2.
On considère qu’une électrode comporte l’armature conductrice correspondante et un terminal d’électrode, formé par exemple dans des niveaux de métaux d’une partie d’interconnexion du circuit intégré, prévu pour le couplage de l’élément capacitif avec le circuit auquel il est destiné.
Cette superposition est disposée dans l’ordre donné ci-dessus, commençant sur une face avant FA d’un substrat semiconducteur PSUB du circuit intégré CI. La surface de la face avant FA sur laquelle est disposé l’élément capacitif CPP est entièrement incluse à la surface supérieure, dans le plan de la face avant FA, d’une région d’isolation du type tranchée d’isolation peu profonde STI.
Les tranchées d’isolation peu profonde sont des éléments typiques permettant d’isoler latéralement des caissons ou des régions actives du substrat PSUB. Les tranchées d’isolation peu profonde STI sont formées classiquement par une gravure d’ouvertures appelées tranchées dans le substrat PSUB, un remplissage des tranchées par un matériau diélectrique, typiquement de l’oxyde de silicium, et par un polissage de l’excédent de diélectrique jusqu’à découvrir la face avant FA.
Ainsi, l’élément capacitif CPP est une réalisation de type MIM (pour « Métal-Oxyde-Métal » généralisé par extension aux structures conducteur-isolant-conducteur), présentant ainsi une bonne linéarité de la valeur capacitive par rapport à la tension appliquée. En outre, l’élément capacitif CPP de type MIM ne présente notamment pas de connexion avec le substrat semiconducteur PSUB qui peut diffuser des signaux parasites ou nécessiter des structures semiconductrices d’isolation encombrantes du type triple caisson.
La première armature comporte une première couche conductrice P1 en silicium polycristallin, ainsi disposée sur la région d’isolation STI au niveau de la face avant FA.
La première couche conductrice P1 est délimitée par son contour P1cntr, de forme rectangulaire sur la mais pouvant avoir une autre forme permettant d’occuper une surface disponible dans le circuit intégré, parfois appelé « condensateur de remplissage » (« filing capacitor » en anglais) à cet égard.
Par exemple, la première couche conductrice P1 peut avoir la même composition et la même épaisseur qu’une région conductrice de grille HVG ( ) d’un transistor haute ou moyenne tension MOS HV-MV ( ) du circuit intégré destiné à fonctionner à des hautes ou moyennes tensions supérieures à 5V.
La première couche conductrice P1 peut également avoir la même composition et la même épaisseur qu’une région conductrice de grille flottante d’un transistor à grille flottante d’une cellule mémoire NVMcell ( ) du circuit intégré.
L’interface diélectrique comporte une couche diélectrique basse tension GO recouvrant la première couche conductrice P1.
Par couche diélectrique « basse tension », on entend une couche diélectrique ayant une tension de claquage adapté à un domaine de basses tensions du circuit intégré, mais pas à un domaine de hautes tensions.
Les termes « basse tension » et « haute tension » sont ainsi définis de manière relative par rapport aux tensions en jeu dans le circuit intégré. Par exemple, les basses tensions peuvent être des tensions de l’ordre de 1V à 2V, ou plus largement, des tensions inférieures à 5V avec une marge de tolérance, tandis que les hautes tensions peuvent être des tensions de l’ordre de 12V, ou plus largement des tensions comprises entre 5V et 20V.
Par exemple, la couche diélectrique basse tension GO est une couche d’oxyde de silicium ayant une épaisseur comprise entre 1 nanomètres et 6 nanomètres.
Aussi, la couche diélectrique basse tension GO peut avantageusement avoir la même composition et la même épaisseur qu’une couche diélectrique de grille d’un transistor basse tension MOS LV ( ) du circuit intégré destiné à fonctionner à des basses tensions inférieures à 5V.
En fait, on peut différencier deux types de transistor basse tension, ayant des couches diélectriques de grilles respectives d’épaisseur différentes.
Par exemple une première épaisseur de diélectrique basse tension « GO1 », par exemple de l’ordre de 2nm, correspond notamment à des transistors de circuit logique destinés à fonctionner à des tensions inférieures à 1,5V.
Par exemple, une deuxième épaisseur de diélectrique basse tension « GO2 », par exemple de l’ordre de 5nm, correspond notamment à des transistors de circuit d’interface d’entrée/sortie destinés à fonctionner à de tensions comprises entre 2V et 5V.
Enfin, la deuxième armature comporte une première partie P2int d’une deuxième couche conductrice P2 en silicium polycristallin, disposée sur la couche diélectrique GO, et positionnée dans une zone centrale de la première couche conductrice P1.
Par « zone centrale », on entend une surface située à l’intérieur de la forme délimitée par le contour P1cntr de la première couche conductrice P1. Par exemple, la zone centrale peut être délimitée selon la forme d’une réduction homothétique de la forme du contour P1cntr de la première couche conductrice P1.
Par exemple, la deuxième couche conductrice P2 peut avoir la même composition et la même épaisseur qu’une région conductrice de la grille du transistor basse tension MOS LV ( ) du circuit intégré.
La deuxième couche conductrice P2 peut également avoir la même composition et la même épaisseur qu’une région conductrice de grille de commande d’un transistor à grille flottante d’une cellule mémoire NVMcell ( ) du circuit intégré.
En outre, une deuxième partie P2ext de la même deuxième couche conductrice P2 est disposée sur tout le contour P1cntr de la première couche conductrice P1.
En effet, la deuxième partie P2ext de la deuxième couche conductrice P2 est située d’une part sur la surface supérieure de la première couche conductrice P1, sur la bordure intérieure brdr_int de tout le contour de la première couche conductrice P1cntr ; et d’autre part sur la face avant FA, sur la bordure extérieure brdr_ext de tout le contour de la première couche conductrice P1cntr.
La deuxième partie P2ext de la deuxième couche conductrice P2 encadre ainsi la première couche conductrice P1, sous la forme d’une marche d’escalier, englobant ainsi les arrêtes et les sommets situés sur tout le contour P1cntr de la première couche conductrice P1.
La première couche conductrice P1 et la deuxième partie de la deuxième couche conductrice P2ext sont électriquement connectée, de manière à présenter une différence de potentiel toujours nulle entre elles.
Par exemple, des piliers de contact CT1P1 peuvent relier la première couche conductrice P1 à un terminal de la première électrode E1, et des piliers de contact CT1P2 peuvent relier la deuxième partie P2ext de la deuxième couche conductrice P2 au terminal de la première électrode E1, afin de connecter la première couche conductrice P1 avec la deuxième partie P2ext.
De manière similaire, la première partie P2int de la deuxième couche conductrice P2 peut être connectée électriquement à un terminal de la deuxième électrode E2.
Une ouverture annulaire OUV est formée dans toute l’épaisseur de la deuxième couche conductrice P2 jusqu’à atteindre la première couche conductrice P1, d’une part afin de séparer électriquement la première partie P2int et la deuxième partie P2ext de la deuxième couche conductrice P2.
Ainsi, la première partie de la deuxième couche conductrice P2int est située à l’intérieur de la forme en anneau de l’ouverture OUV et la deuxième partie de la deuxième couche conductrice P2ext est située à l’extérieur de la forme en anneau de l’ouverture OUV.
La forme en anneau de l’ouverture OUV est un anneau rectangulaire dans la représentation de la . Les termes « anneau » et « annulaire » désignent une aire géométrique délimitée par un périmètre intérieur et par un périmètre extérieur parallèles entre eux, et parallèles au contour de la première couche conductrice P1cntr. En d’autres termes, l’ouverture annulaire peut être matérialisée par une bande longeant le contour P1cntr à une distance décalée vers l’intérieur, le décalage correspondant à ladite bordure intérieur brdr_int.
D’autre part, l’ouverture formée dans la deuxième couche conductrice P2 donne un accès à la première couche conductrice P1, en particulier pour y connecter les piliers de contact CT1P1.
Enfin, la structure de l’élément capacitif CPP peut être réalisée de sorte que la couche diélectrique basse tension GO est complètement recouverte jusqu’à la formation de ladite ouverture annulaire OUV. La couche diélectrique basse tension GO est donc protégée pendant des étapes de gravure en voie humide. On se réfère à cet égard aux figues 4A à 4I.
Les figures 4A à 4I illustrent des étapes et des résultats d’étapes d’un exemple de procédé de fabrication de l’élément capacitif CPP (GO) d’un circuit intégré CI, tel que décrit précédemment en relation avec les figures 2 et 3.
En outre de la fabrication de l’élément capacitif CPP (GO), les figures 4A à 4I illustrent des étapes de fabrication d’autres éléments du circuit intégré, qui sont mises en œuvre conjointement avec les étapes de fabrication de l’élément capacitif CPP.
Dans cet exemple les autres éléments du circuit intégré CI incluent des cellules mémoires non-volatiles NVMcell, un élément capacitif haute tension CP1P2 (ONO), des transistors haute et moyenne tension MOS HV-MV et des transistors basse tension MOS LV.
Par concision, on se référera aux transistor haute et moyenne tension par « transistors haute tension ».
La fabrication de l’élément capacitif CPP peut s’inscrire en cointégration avec la fabrication de certains seulement des autres éléments du circuit intégré donnés en exemple ici. En particulier, la présence de l’élément capacitif haute tension CP1P2 (ONO) n’est pas nécessaire pour la cointégration, et par exemple, la présence des cellules mémoires NVMcell et des transistors basse tension MOS LV ainsi que les transistors haute et moyenne tension MOV HV-MV peut suffire pour une cointégration complète de la fabrication de l’élément capacitif CPP (GO).
La illustre le résultat 410 d’une formation de régions d’isolation peu profondes STI, en particulier dans les régions accueillant les éléments capacitifs CPP (GO) et CP1P2 (ONO) pour éviter de former une interface capacitive avec le substrat semiconducteur PSUB, mais également dans les autres régions pour former des régions d’isolation latérales typiques.
En outre, une implantation d’un triple caisson TRPW a été effectuée dans la région de la cellule mémoire NVMcell et une implantation d’un caisson haute tension HVW a été effectué dans la région des transistors haute tension MOS HV-MV.
Des régions de grilles verticales TRCH de transistors d’accès enterrée ont été formées dans des tranchées ouvertes dans le triple caisson TRPW de la région des cellules mémoires NVMcell.
Une couche diélectrique haute tension HVOX a été formée, par exemple par croissance thermique, sur toute la face avant FA du substrat PSUB sauf dans la partie des cellules mémoires NVMcell où l’épaisseur du diélectrique a été réduite à une épaisseur dite tunnel TNOX.
Enfin, une première couche conductrice P1, par exemple en silicium polycristallin, a été déposée sur toutes les régions du circuit intégré.
La première couche conductrice P1 va former des grilles flottantes dans la partie des cellules mémoires NVMcell, des premières armatures des éléments capacitifs CPP (GO), CP1P2 (ONO), et des grilles des transistors haute tension MOS HV-MV.
La illustre une gravure 420 de la première couche conductrice P1, permettant de retirer la première couche conductrice P1 de la région des transistors basse tension MOS LV, et de définir la position et la forme des structures de grilles des transistors haute tension MOS HV-MV, ainsi que d’une première armature de l’élément capacitif haute tension CP1P2 (ONO).
La gravure 420 permet également de définir le contour P1cntr de la première armature de l’élément capacitif CPP (GO).
La gravure 420 utilise un masque photolithographié M20 définissant les zones exposées ou non à une gravure directionnelle, typiquement une gravure sèche de type plasma.
La illustre le résultat d’une implantation d’un caisson basse tension LVW dans la partie des transistors basse tension MOS LV et d’une formation 430 d’une couche diélectrique ONO. La couche diélectrique ONO comporte typiquement une superposition de couches d’oxyde, de nitrure, et d’oxyde de silicium, formée sur toutes les régions du circuit intégré. La formation de la couche diélectrique ONO est isotrope, c’est-à-dire que la croissance de la couche est d’épaisseur sensiblement égale quelle que soit l’orientation de la surface sur laquelle la croissante est faite.
La couche diélectrique ONO permet notamment de former une épaisseur diélectrique ayant une tension de claquage supérieure à des hautes tensions en jeu dans le fonctionnement du circuit intégré CI, en particulier dans la région des cellules mémoires NVMcell et la région de l’élément capacitif haute tension CP1P2 (ONO). En outre, la couche diélectrique ONO permet de constituer une couche d’arrêt pour des gravures de la deuxième couche conductrice P2 (voir ).
La illustre une étape de retrait 440 de la couche diélectrique ONO, en particulier dans la région des transistors basse tension MOS LV et dans la région de l’élément capacitif CPP (GO). L’étape de retrait 440 utilise un masque photolithographié M40, définissant les zones exposées ou non à une gravure directionnelle.
La gravure étant typiquement prévue pour retirer une épaisseur plane de diélectrique ONO, un reliquat d’une surépaisseur verticale (dans la direction de la gravure) peut être présent sur les flancs de la première armature P1 de l’élément capacitif CPP (GO), de façon comparable à des espaceurs de grille (usuellement « spacer » en anglais).
La illustre une formation 450 d’une couche diélectrique basse tension GO sur toutes les régions du circuit intégré.
La formation 450 de la couche diélectrique basse tension GO est également isotrope, et recouvre notamment toute la première armature P1 de l’élément capacitif CPP (GO).
La couche diélectrique basse tension GO est notamment destinée à former des diélectriques de grilles des transistors basse tension MOS LV.
A cet égard, en fonction du type de transistor formé et du domaine de tension auquel ils sont destinés, la couche diélectrique basse tension GO peut avoir une première épaisseur GO1, par exemple comprise entre 1nm et 3nm, pour des tensions inférieures à 1,5V. Une couche supplémentaire de diélectrique GO2 peut être formée par-dessus la couche GO1, pour former une épaisseur cumulée plus grande, par exemple comprise entre 3nm et 6nm, pour des tensions inférieures à 5V.
La illustre une formation 460 d’une deuxième couche conductrice P2, par exemple en silicium polycristallin, déposée sur toutes les régions du circuit intégré.
La deuxième couche conductrice P2 va former des grilles de commande dans la partie des cellules mémoires NVMcell, des deuxièmes armatures des éléments capacitifs CPP (GO), CP1P2 (ONO), et des grilles des transistors basse tension MOS LV.
La illustre une première gravure 470 de la deuxième couche conductrice P2, permettant de retirer la deuxième couche conductrice P2 de la région des transistors haute tension MOS HV-MV, et de définir l’étendue d’une deuxième armature de l’élément capacitif haute tension CP1P2 (ONO).
L’élément capacitif haute tension CP1P2 (ONO) ainsi formé peut correspondre à l’exemple 11 classique de la .
La première gravure 470 de la deuxième couche conductrice P2 permet en outre de définir l’étendue de la deuxième couche conductrice P2 dans la région de l’élément capacitif CPP (GO), de manière à recouvrir complètement la première couche conductrice P1 et à déborder sur la face avant FA en bordure brdr_ext ( ) de tout le contour de la première couche conductrice P1cntr ( ).
La première gravure 470 de la deuxième couche conductrice P2 utilise là encore un masque photolithographié M70 définissant les zones exposées ou non à une gravure directionnelle, typiquement une gravure sèche de type plasma.
En outre, la première gravure 470 de la deuxième couche conductrice P2 est adaptée pour être sélectivement arrêtée par la couche diélectrique ONO, dans la partie des transistors haute tension MOS HV-MV. Lors de la gravure 470, la couche diélectrique ONO est située entre la deuxième couche conductrice P2 et les grilles des transistors haute tension MOS HV-MV définies dans la première couche conductrice P1.
Après la gravure sèche, un reliquat de la couche diélectrique ONO est typiquement présent dans la région des transistor haute tension MOS HV-MV, et le reliquat est retiré par une gravure isotrope en voie humide, typiquement par un bain d’acide de composition adaptée.
Pendant la gravure en voie humide, la couche diélectrique basse tension GO est entièrement recouverte dans la région des transistors basse tension MOS LV et dans la région de l’élément capacitif CPP (GO).
La illustre une étape de gravure 480 adaptée pour des hautes topologies, permettant de définir de manière auto-alignée des empilements de grille flottante et de grille de commande dans la région des cellules mémoires NVMcell. Un masque photolithographié M80 positionne les empilements des régions de grilles.
Les autres régions CP1P2, CPP, MOS HV-MV, MOS LV du circuit intégré, qui ne sont notamment pas adaptées pour une gravure à haute topologie 480, sont entièrement recouvertes par le masque M80.
La illustre une deuxième gravure 490 de la deuxième couche conductrice P2, permettant de définir la position et la forme des structures de grilles des transistors basse tension MOS LV.
En outre, la deuxième gravure 490 de la deuxième couche conductrice P2 permet de former une ouverture dans toute l’épaisseur de la deuxième couche conductrice P2 jusqu’à atteindre la première couche conductrice P1, dans la région de l’élément capacitif CPP (GO).
Là encore, la deuxième gravure 490 utilise un masque photolithographié M90, définissant les zones exposées ou non à une gravure directionnelle.
L’ouverture est formée pour séparer électriquement une première partie P2int et une deuxième partie P2ext de la deuxième couche conductrice P2. La première partie P2int est située sur une zone centrale de la première couche conductrice P1 de manière à former une deuxième armature, ou électrode, de l’élément capacitif CPP. La deuxième partie P2ext est située d’une part sur la première couche conductrice P1 en bordure de tout le contour de la première couche conductrice brdr_int ( ), et d’autre part sur la face avant FA en bordure de tout le contour de la première couche conductrice brdr_ext ( ).
Enfin, une formation classique (non-représentée) de piliers de contact peut être mise en œuvre dans les différentes régions du circuit intégré pour connecter les éléments ainsi obtenus à un réseau d’interconnexions.
En particulier, des premiers contacts métalliques CT1P1 placée dans l’ouverture permettent de connecter la première armature P1 à un premier terminal d’électrode de l’élément capacitif CPP (GO), et des deuxièmes contacts métalliques CT1P2 permettent de connecter la deuxième partie P2ext de la deuxième couche conductrice P2 au premier terminal de l’élément capacitif CPP (GO), de façon à obtenir la structure décrite précédemment en relation avec les figures 2 et 3.

Claims (14)

  1. Circuit intégré comportant au moins un élément capacitif (CPP) comprenant :
    - une première couche conductrice (P1) disposée sur une face avant (FA) d’un substrat semiconducteur (PSUB), délimitée par un contour (P1cntr), et formant une première électrode de l’élément capacitif (E1) ;
    - une couche diélectrique basse tension (GO) recouvrant la première couche conductrice (P1) ;
    - une deuxième couche conductrice (P2) comportant :
    -- une première partie (P2int) située sur une zone centrale de la première couche conductrice (P1) et formant une deuxième électrode de l’élément capacitif (E2),
    -- une deuxième partie (P2ext) située d’une part sur une surface supérieure de la première couche conductrice (P1), sur une bordure intérieure (brdr_int) de tout le contour de la première couche conductrice (P1cntr), et d’autre part sur la face avant (FA), sur une bordure extérieure (brdr_ext) de tout le contour de la première couche conductrice (P1cntr),
    la première partie (P2int) et la deuxième partie (P2ext) de la deuxième couche conductrice étant électriquement séparées,
    la première couche conductrice (P1) étant adaptée à être électriquement connectée à la deuxième partie de la deuxième couche conductrice (P2ext).
  2. Circuit intégré selon la revendication 1, dans lequel une ouverture annulaire (OUV) est disposée dans toute l’épaisseur de la deuxième couche conductrice (P2) jusqu’à atteindre la première couche conductrice (P1), afin de séparer la première partie de la deuxième couche conductrice (P2int) à l’intérieur de la forme annulaire de l’ouverture (OUV) et la deuxième partie de la deuxième couche conductrice (P2ext) à l’extérieur de la forme annulaire de l’ouverture (OUV).
  3. Circuit intégré selon l’une des revendications 1 ou 2, dans lequel la première couche conductrice (P1) est disposée sur une région d’isolation (STI) dans le substrat semiconducteur (SUB), du type tranchée d’isolation peu profonde.
  4. Circuit intégré selon l’une des revendications précédentes, dans lequel la couche diélectrique basse tension (GO) est une couche d’oxyde de silicium ayant une épaisseur comprise entre 1 nanomètre et 6 nanomètres.
  5. Circuit intégré selon l’une des revendications précédentes, dans lequel la couche diélectrique basse tension (GO) à la même composition et la même épaisseur qu’une couche diélectrique de grille (GO) d’un transistor basse tension (MOS LV) du circuit intégré destiné à fonctionner à des basses tensions inférieures à 5V.
  6. Circuit intégré selon l’une des revendications précédentes, dans lequel la deuxième couche conductrice (P2) a la même composition et la même épaisseur qu’une région conductrice de grille (P2) d’un transistor basse tension (MOS LV) du circuit intégré destiné à fonctionner à des basses tensions inférieures à 5V.
  7. Circuit intégré selon l’une des revendications précédentes, dans lequel la première couche conductrice (P1) a la même composition et la même épaisseur qu’une région conductrice de grille (P1) d’un transistor haute tension (MOS HV-MV) du circuit intégré destiné à fonctionner à des hautes tensions supérieures à 5V.
  8. Procédé de fabrication d’un circuit intégré comportant au moins un élément capacitif (CPP), la fabrication de l’élément capacitif (CPP) comprenant :
    - une formation d’une première électrode de l’élément capacitif comprenant un dépôt (410) d’une première couche conductrice (P1) sur une face avant (FA) d’un substrat semiconducteur (PSUB), et une gravure (420) définissant un contour de la première couche conductrice (P1) ;
    - une formation (450) d’une couche diélectrique basse tension (GO) recouvrant la première couche conductrice (P1) ;
    - un dépôt (460) d’une deuxième couche conductrice (P2) sur la face avant (FA) et sur la première couche conductrice (P1) recouverte par la couche diélectrique basse tension (GO), et :
    -- une première gravure (470) définissant la deuxième couche conductrice (P2) de manière à recouvrir la première couche conductrice (P1) et la face avant (FA) en bordure de tout le contour de la première couche conductrice (brdr_ext),
    -- une deuxième gravure (490) séparant électriquement une première partie (P2int) et une deuxième partie (P2ext) de la deuxième couche conductrice (P2), la première partie de la deuxième couche conductrice (P2int) étant située sur une zone centrale de la première couche conductrice (P1) et formant une deuxième électrode de l’élément capacitif (E2), la deuxième partie de la deuxième couche conductrice (P2ext) étant située d’une part sur une surface supérieure de la première couche conductrice (P1), sur une bordure intérieure (brdr_int) de tout le contour de la première couche conductrice (P1cntr), et d’autre part sur la face avant (FA), sur une bordure extérieure (brdr_ext) de tout le contour de la première couche conductrice (P1cntr) ;
    - une formation d’une connexion électrique (CT1P1, CT1P2) entre la première couche conductrice (P1) et la deuxième partie de la deuxième couche conductrice (P2ext).
  9. Procédé selon la revendication 8, dans lequel la deuxième gravure (490) est positionnée de manière à graver une ouverture annulaire (OUV) dans toute l’épaisseur de la deuxième couche conductrice (P2) jusqu’à atteindre la première couche conductrice (P1), séparant la première partie de la deuxième couche conductrice (P2int) à l’intérieur de la forme annulaire de l’ouverture (OUV) et la deuxième partie de la deuxième couche conductrice (P2ext) à l’extérieur de la forme annulaire de l’ouverture (OUV).
  10. Procédé selon l’une des revendications 8 ou 9, comprenant préalablement à la formation de la première électrode (410, 420), une formation d’une région d’isolation (STI) dans le substrat semiconducteur (PSUB), du type tranchée d’isolation peu profonde, la première électrode étant formée sur la région d’isolation (STI).
  11. Procédé selon l’une des revendications 8 à 10, dans lequel la couche diélectrique basse tension (GO) est formée par une couche d’oxyde de silicium ayant une épaisseur comprise entre 1 nanomètre et 6 nanomètres.
  12. Procédé selon l’une des revendications 8 à 11, dans lequel la fabrication du circuit intégré comprend une fabrication d’un transistor basse tension (MOS LV) destiné à fonctionner à des basses tensions inférieures à 5V, et la formation (450) de la couche diélectrique basse tension (GO) est faite en même temps qu’une formation d’une couche diélectrique de grille (GO) du transistor basse tension (MOS LV).
  13. Procédé selon l’une des revendications 8 à 12, dans lequel la fabrication du circuit intégré comprend une fabrication d’un transistor basse tension (MOS LV) destiné à fonctionner à des basses tensions inférieures à 5V, et dans lequel le dépôt (460) de la deuxième couche conductrice (P2) est fait en même temps qu’un dépôt d’une couche conductrice de grille (P2) du transistor basse tension (MOS LV), et la deuxième gravure de la deuxième couche conductrice (490) est faite en même temps qu’une gravure de la couche conductrice de grille (P2) définissant la région de grille du transistor basse tension (MOS LV).
  14. Procédé selon l’une des revendications 8 à 13, dans lequel la fabrication du circuit intégré comprend une fabrication d’un transistor haute tension (MOS HV-MV) destiné à fonctionner à des hautes tensions supérieures à 5V, et dans lequel la formation (410, 420) de la première électrode est faite en même temps qu’une formation d’une région de grille (P1) du transistor haute tension (MOS HV-MV).
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