CN115224195A - 包括至少一个电容元件的集成电路及对应的制造方法 - Google Patents

Abstract

本公开的实施例涉及包括至少一个电容元件的集成电路及对应的制造方法。电容元件包括由轮廓界定的第一导电层和覆盖第一导电层的低压电介质层。第二导电层覆盖低压电介质层并且包括：第一部分，位于第一导电层的中心区域之上，形成第一电容器电极；以及第二部分，位于第一导电层的整个轮廓的内边界处的第一导电层之上，并且位于第一导电层的整个轮廓的外边界处的正面之上。第二导电层的第一部分和第二部分通过延伸穿过第二导电层的环形开口电分离。第一导电层电连接到第二导电层的第二部分以形成第二电容器电极。

Description

包括至少一个电容元件的集成电路及对应的制造方法

优先权要求

本申请要求于2021年04月21日提交的法国专利申请号2104162的优先权，其内容在法律允许的最大范围内通过引用以其整体并入于此。

技术领域

实施例和实施方式涉及集成电路，并且更具体地涉及电容元件和用于在集成电路中制造电容元件的方法。

背景技术

集成电路的一些部分，诸如模拟部分和射频(RF)接收链，在给定的供电电压范围内需要线性电容元件。这种类型的集成电路部分中的供电电压通常在6V(伏特)的范围内。

金属-绝缘体-金属(MIM)类型的电容元件，即具有由电介质层分开的两个模架或导电电极的电容元件，通常具有良好的线性度。

然而，MIM类型的电容元件每单位面积可以具有相对低的电容值，特别是当这些电容元件与集成电路的其他元件结合制造时。实际上，联合制造步骤不一定专用于和优化电容元件的生产。

因此，MIM类型的电容元件可以占据集成电路的模拟和RF接收部分的表面积的多达50％。

因此，期望减小由具有良好线性度的电容元件占据的表面积。

在这方面，提出了减小电介质层的厚度以便在两倍或甚至四倍的范围内增加每单位面积的电容值的实施例和实施方式。

然而，在常规结构中减小电介质层的厚度具有困难，因为所得的电容元件在使用期间经受电降级、在制造集成电路的方法的步骤期间经受化学降级，或者经受庞大的拓扑约束。

在这方面参考图1。

图1图示了MIM类型的电容元件的实施例的截面图11、12、13，对于该电容元件，其中期望增加每单位面积的电容值。电容元件被制作在浅沟槽隔离(STI)类型的电介质区域的表面上，并且包括第一导电层10、电介质层30和第二导电层20的叠加部。

电介质层30可以由适于承受高压的“ONO”类型(即氧化物层、氮化物层和氧化硅层)的堆叠组成，其通常具有在13nm的范围内的厚度。

在截面图11中，电介质层30和第二导电层20包括边缘，并且特别是第一导电层10的上脊。

然而，通过减小电介质层30的厚度，电介质层30的击穿电压也减小。因此，对于低于击穿电压的操作电压，沿着脊和在第一导电层10的顶点处的尖端效应TPEF可以生成可以击穿电介质层30的电场。

在截面图12中，电介质层30的一部分在边缘上，特别是在第一导电层10的脊上未被覆盖。电介质层30不经受因尖端效应而击穿的风险，但在一些制造步骤期间被暴露。

然而，制造步骤可以包括湿法蚀刻类型的处理，其可以溶解“底切”UDCT两个导电层10、20之间的电介质层30，并且在电介质层30较薄时更快地溶解。电介质层30中的底切UDCT可以引起可靠性问题，诸如过早击穿。

在截面图13中，第一导电层10、第二导电层20和电介质层30是自对准的，即具有铅垂对准的边缘，通常通过共同的定向蚀刻。这允许先验地避免由尖端效应和底切造成的击穿问题。然而，在实践中，在模拟部分和RF接收部分中没有提供这种类型的高拓扑叠加部的蚀刻，这些部分通常具有低拓扑。由于不同拓扑的区域之间转换的约束，这需要在电容元件周围提供空余量MRG，范围为几微米。

由空余量MRG占据的空间实际上减小了这种实施例的每单位面积的电容值。在电容元件的小型实施例中，这甚至会产生相对于常规实施例的损耗，即使通过减小电介质层30的厚度获得了增益。

因此，需要增加电容元件，特别是电压线性电容元件的每单位面积的电容值，同时避免上述的集成电路在使用中和制造期间的降级风险。同时，期望电容元件的制造可以与集成电路的其他通常实施例协同集成。

发明内容

根据一个方面，在这方面，提出了一种集成电路，包括至少一个电容元件，该电容元件包括：第一导电层，布置在半导体衬底的正面上，由轮廓界定，并且形成电容元件的第一电极；覆盖第一导电层的低压电介质层；以及第二导电层。该第二导电层包括：第一部分，位于第一导电层的中心区域上并且形成电容元件的第二电极；第二部分，一方面，位于第一导电层的上表面上，位于第一导电层的整个轮廓的内边界上，另一方面，位于第一导电层的整个轮廓的外边界上的正面上；其中第二导电层的第一部分和第二部分电分离，第一导电层适于电连接到第二导电层的第二部分。

术语“低压”电介质层意指在集成电路的低压域的极限处具有击穿电压的电介质层。术语“低压”因此以相对于集成电路的给定实施例中涉及的电压的相对方式来定义。通常，低压可以是1V到2V范围内的电压，或者更广泛地，是低于5V的电压。

相对于“ONO”类型的常规电介质层，低压电介质层可以允许每单位面积的电容值翻倍，甚至翻四倍。

在下文中使用的术语“高压”也具有相对于集成电路的给定实施例中涉及的电压的相对含义。高压电介质层对应于能够承受集成电路的高压域的电介质层。通常，高压可以是12V范围内的电压，或更广泛地在5V和20V之间的电压。

在一方面，根据该方面定义的电容元件不具有由尖端效应引起的电介质层击穿的风险，因为第一导电层的位于其整个轮廓之上的脊和顶点被第二导电层的第二部分覆盖，并且与第一导电层不具有电位差。

在另一方面，第二导电层的外部界定(在位于正面上的单一厚度的第二导电层中制作)不施加任何特定的拓扑约束。

也在另一方面，电容元件的如此定义的结构可以被制造成使得低压电介质层在湿法蚀刻步骤期间被完全覆盖并且因此被保护，直到在第二导电层的第一部分和第二部分之间形成电隔离。

根据一个实施例，环形开口被布置成穿过第二导电层的整个厚度直至到达第一导电层，以便将第二导电层的在环形开口的形状内部的第一部分与第二导电层的在环形开口的形状外部的第二部分分开。

同样，环形开口(在位于第一导电层上的单一厚度的第二导电层中制作)的形成不施加任何特定的拓扑约束，也不施加任何后续的湿法蚀刻。

根据一个实施例，第一导电层被布置在半导体衬底中的浅沟槽隔离类型的隔离区域上。

这对应于MIM类型的电容元件的实施例，其呈现出具有良好电压线性的电容值。术语“良好的线性度”意指在应用(例如在射频接收或模拟电路中)的操作电压范围内，对于应用具有可接受变化的电容值。

应当注意，首字母缩略词MIM虽然源自术语“金属-绝缘体-金属”，但更一般地表示除金属之外的导电材料(诸如多晶硅)的结构，并且特别区别于MOS类型的电容元件(本领域技术人员熟知的“金属-氧化物-半导体”结构的首字母缩写词，其通常较不线性)。

根据一个实施例，低压电介质层是具有在1纳米和6纳米之间的厚度的氧化硅层。

根据一个实施例，低压电介质层与集成电路的旨在以低于5V的低压操作的低压晶体管的栅极电介质层具有相同的成分和相同的厚度。

该实施例反映了低压电介质层与制造集成电路的低压晶体管的步骤的协同制造。

根据一个实施例，第二导电层具有与集成电路的旨在以低于5V的低压操作的低压晶体管的栅极导电区域相同的成分和相同的厚度。

该实施例反映了第二导电层与制造集成电路的低压晶体管的步骤的协同制造。此外，这种协同反映了低压电介质层在制造过程的所有步骤期间可以被第二导电层覆盖，直到限定低压晶体管的栅极区域。

根据一个实施例，第一导电层具有与集成电路的旨在以大于5V的高压操作的高压晶体管的栅极导电区域相同的成分和相同的厚度。

该实施例反映了第一导电层与制造集成电路的高压晶体管的步骤的协同制造。

根据另一方面，提出了一种用于制造包括至少一个电容元件的集成电路的方法，该电容元件的制造包括：形成电容元件的第一电极，包括：在半导体衬底的正面上沉积第一导电层，以及进行蚀刻以限定第一导电层的轮廓；形成覆盖第一导电层的低压电介质层；在正面和被低压电介质层覆盖的第一导电层上沉积第二导电层；进行第一蚀刻，以将第二导电层限定为覆盖第一导电层，并且覆盖第一导电层的整个轮廓的边界上的正面；进行第二蚀刻以将第二导电层的第一部分和第二部分电分离，第二导电层的第一部分位于第一导电层的中心区域并且形成电容元件的第二电极，第二导电层的第二部分一方面位于第一导电层的上表面上、第一导电层的整个轮廓的内边界上，另一方面位于第一导电层的整个轮廓的外边界上的正面上；以及在第一导电层与第二导电层的第二部分之间形成电连接。

根据一个实施方式，第二蚀刻被定位成蚀刻穿过第二导电层的整个厚度直至到达第一导电层的环形开口，环形开口将第二导电层的环形开口的形状内部的第一部分与第二导电层的环形开口的形状外部的第二部分分离。

根据一个实施方式，方法包括：在形成第一电极之前，在半导体衬底中形成浅沟槽隔离类型的隔离区域，第一电极形成在隔离区域上。

根据一个实施方式，低压电介质层由具有在1纳米和6纳米之间的厚度的氧化硅层形成。

根据一个实施方式，集成电路的制造还包括制造旨在以低于5V的低压操作的低压晶体管，并且其中形成低压电介质层与形成低压晶体管的栅极电介质层同时进行。

根据一个实施方式，集成电路的制造还包括制造旨在以低于5V的低压操作的低压晶体管，并且其中沉积第二导电层与沉积低压晶体管的栅极导电层同时进行，并且其中第二导电层的第二蚀刻与蚀刻栅极导电层同时进行，该栅极导电层限定低压晶体管的栅极区域。

根据一个实施方式，集成电路的制造还包括制造旨在以大于5V的高压操作的高压晶体管，并且其中形成第一电极与形成高压晶体管的栅极区域同时进行。

附图说明

本发明的其他优点和特征将在检查实施例和实施方式的详细描述以及附图时出现，这些实施例和实施方式绝不是限制性的，其中：

图1图示了MIM类型的电容元件的实施例的截面图；

图2和图3图示了电容元件的实施例；以及

图4A至图4I图示了用于制造图2和图3中所示的电容元件CPP的方法的步骤和步骤结果。

具体实施方式

图2和图3图示了集成电路CI的电容元件CPP的有利示例性实施例。

电容元件CPP可以例如属于集成电路CI的射频(RF)通信电路，例如在RF接收链的滤波电路中；或在集成电路CI的模拟部分中，例如在补偿电路中或作为去耦电容器。

图2图示了电容元件CPP在参考标记(xyz)的xz平面中的截面图，基本上在图3的位置II-II处。

图3图示了电容元件CPP在参考标记(xyz)的xy平面中的俯视图，基本在图2的位置III-III处。

电容元件CPP包括第一电极E1的第一导电模架P1、电介质交界面GO和第二电极E2的第二导电模架P2int的叠加部。

所考虑的是，电极包括对应的导电模架和电极端子，电极端子例如被形成在集成电路的互连部分的金属层级中，被提供以用于将电容元件与其预期的电路耦合。

该叠加部以上面给出的顺序布置，从集成电路CI的半导体衬底PSUB的正面FA上开始。在正面FA的平面内，正面FA的表面(其上布置电容元件CPP)完全被包括在浅沟槽隔离类型的隔离区域STI的上表面中。

浅沟槽隔离是允许横向隔离衬底PSUB的阱或有源区的通常元件。浅沟槽隔离STI常规地通过以下方式形成：在衬底PSUB中蚀刻被称为沟槽的开口，利用电介质材料(通常为氧化硅)填充沟槽，以及抛光过量的电介质直到露出正面FA为止。

因此，电容元件CPP是MIM类型的实现方式(通过扩展到导体-绝缘体-导体结构概括的“金属-氧化物-金属”)，因此相对于所施加的电压具有良好的电容值线性度。此外，MIM类型的电容元件CPP与半导体衬底PSUB没有特别的连接，连接可能传播干扰信号或需要三阱类型的庞大绝缘半导体结构。

第一模架包括由多晶硅制成的第一导电层P1，因此被布置在正面FA处的隔离区域STI上。

第一导电层P1由其轮廓P1cntr(在图3中为矩形)界定，但可以具有允许占据集成电路中的可用表面的另一种形状，在这方面有时被称为“填充电容器”。

例如，第一导电层P1可以具有与集成电路的高压或中压晶体管MOS HV-MV(图4I)的栅极导电区域HVG(图4I)相同的成分和相同的厚度，该高压或中压晶体管MOS HV-MV旨在以大于5V的高压或中压操作。

第一导电层P1也可以具有与集成电路的存储器单元NVMcell(图4I)的浮栅晶体管的浮栅导电区域相同的成分和相同的厚度。

电介质交界面包括覆盖第一导电层P1的低压电介质层GO。

术语“低压”电介质层意指具有适于集成电路的低压域，但不适于高压域的击穿电压的电介质层。

术语“低压”和“高压”因此以相对于集成电路中涉及的电压的相对方式被定义。例如，低压可以是1V到2V范围内的电压，或者更广泛地，低于5V(具有容差余量)的电压，而高压可以是12V范围内的电压，或者更广泛地，在5V和20V之间的电压。

例如，低压电介质层GO是具有在1纳米和6纳米之间的厚度的氧化硅层。

此外，低压电介质层GO可以有利地具有与集成电路的旨在以低于5V的低压操作的低压晶体管MOS LV(图4I)的栅极电介质层GO相同的成分和相同的厚度。

实际上，可以区分两种类型的低压晶体管，它们具有不同厚度的相应栅极电介质层。

例如，例如在2nm范围内的第一低压电介质厚度“GO1”特别地对应于旨在以低于1.5V的电压操作的逻辑电路晶体管。

例如，例如在5nm范围内的第二低压电介质厚度“GO2”特别地对应于旨在以在2V和5V之间的电压操作的输入/输出接口电路晶体管。

最后，第二模架包括由多晶硅制成的第二导电层P2的第一部分P2int，第一部分P2int被布置在电介质层GO上，并且被定位在第一导电层P1的中心区域中。

术语“中心区域”意指位于由第一导电层P1的轮廓P1cntr界定的形状内部的表面。例如，可以根据第一导电层P1的轮廓P1cntr的形状的相似缩小的形状来界定中心区域。

例如，第二导电层P2可以具有与集成电路的低压晶体管MOS LV(图4I)的栅极的导电区域相同的成分和相同的厚度。

第二导电层P2也可以具有与集成电路的存储器单元NVMcell(图4I)的浮栅晶体管的控制栅导电区域相同的成分和厚度。

此外，相同第二导电层P2的第二部分P2ext被布置在第一导电层P1的整个轮廓P1cntr之上。

实际上，第二导电层P2的第二部分P2ext一方面位于第一导电层P1的上表面上，在第一导电层的整个轮廓P1cntr的内边界brdr_int上，并且另一方面位于第一导电层的整个轮廓P1cntr的外边界brdr_ext上的正面FA上。

第二导电层P2的第二部分P2ext因此以阶梯的形式围绕第一导电层P1，从而包围位于第一导电层P1的整个轮廓P1cntr之上的脊和顶点。

第一导电层P1与第二导电层的第二部分P2ext电连接，以便两者之间具有始终为零的电位差。

例如，接触柱CT1P1可以将第一导电层P1链接到第一电极E1的端子，并且接触柱CT1P2可以将第二导电层P2的第二部分P2ext链接到第一电极E1的端子，以便将第一导电层P1与第二部分P2ext连接。

类似地，第二导电层P2的第一部分P2int可以电连接到第二电极E2的端子。

环形开口OUV被形成为穿过第二导电层P2的整个厚度，直至到达第一导电层P1为止，一方面为了将第二导电层P2的第一部分P2int与第二部分P2ext电分离。

因此，第二导电层的第一部分P2int位于开口OUV的环形状内部，并且第二导电层的第二部分P2ext位于开口OUV的环形状外部。

开口OUV的环形状在图3的表示中是矩形环。术语“环”和“环形”表示一几何区域，该几何区域由相互平行的内周和外周界定，并且平行于第一导电层的轮廓P1cntr。换句话说，环形开口可以由在向内偏移的一定距离处沿着轮廓P1cntr延伸的条来实现，该偏移对应于所述内边界brdr_int。

另一方面，形成在第二导电层P2中的开口给予了到第一导电层P1的通道，特别地用于将接触柱CT1P1连接到第一导电层P1。

最后，电容元件CPP的结构可以被制造成使得低压电介质层GO被完全覆盖，直到形成所述环形开口OUV为止。因此，低压电介质层GO在湿法蚀刻步骤期间被保护。在这方面参考图4A至图4I。

图4A至图4I图示了用于制造集成电路CI的电容元件CPP(GO)的方法的示例的步骤和步骤结果，如先前关于图2和图3所描述的。

除了电容元件CPP(GO)的制造之外，图4A至图4I还图示了制造集成电路的其他元件的步骤，其结合制造电容元件CPP的步骤来实施。

在该示例中，集成电路CI的其他元件包括NVMcell非易失性存储器单元NVMcell、高压电容元件CP1P2(ONO)、高压和中压晶体管MOS HV-MV和低压晶体管MOS LV。

为简洁起见，将高压和中压晶体管称为“高压晶体管”。

电容元件CPP的制造可以与本文例示的其他集成电路元件中的仅一些元件的制造协同集成。特别地，对于协同集成，不需要高压电容元件CP1P2(ONO)的存在，例如，对于电容元件CPP(GO)的制造的完整协同集成，存储器单元NVMcell和低压晶体管MOS LV以及高压和中压晶体管MOV HV-MV的存在可以就足够了。

图4A图示了形成浅隔离区域STI的结果410，特别是在容纳电容元件CPP(GO)和CP1P2(ONO)的区域中形成以避免与半导体衬底PSUB形成电容交界面，但也在其他区域中形成通常的横向隔离区域。

此外，在存储器单元NVMcell的区域中执行了三阱TRPW的注入，并且在高压晶体管MOS HV-MV的区域中执行了高压阱HVW的注入。

在存储器单元NVMcell的区域的三阱TRPW中的开放沟槽中形成了掩埋存取晶体管的垂直栅极区域TRCH。

例如通过热生长，在衬底PSUB的除了存储器单元NVMcell的部分的整个正面FA之上形成了高压电介质层HVOX，在存储器单元NVMcell的该部分中，电介质的厚度已被减少到与存储器单元晶体管的隧道氧化层相关联的被称为隧道TNOX的厚度。

最后，在集成电路的所有区域上沉积了例如由多晶硅制成的第一导电层P1。

第一导电层P1将形成存储器单元NVMcell的部分中的浮栅、电容元件CPP(GO)、CP1P2(ONO)的第一模架和高压晶体管MOS HV-MV的栅极。

图4B图示了第一导电层P1的蚀刻420，这允许从低压晶体管MOS LV的区域去除第一导电层P1，并且限定高压晶体管MOS HV-MV的栅极结构的位置和形状，以及限定高压电容元件CP1P2(ONO)的第一模架。

蚀刻420还允许限定电容元件CPP(GO)的第一框架的轮廓P1cntr。

蚀刻420使用光刻掩模M20来限定暴露或不暴露于定向蚀刻的区域，定向蚀刻通常是等离子体类型的干法蚀刻。

图4C图示了在低压晶体管LV MOS的部分中注入低压阱LVW以及形成430电介质层ONO的结果。电介质层ONO通常包括在集成电路的所有区域上形成的氧化物层、氮化物层和氧化硅层的叠加。电介质层ONO的形成是各向同性的，也就是说，层的生长具有基本相等的厚度，而与在其上进行生长的表面的定向无关。

电介质层ONO特别地允许形成具有大于集成电路CI的操作中涉及的高压的击穿电压的电介质厚度，特别是在存储器单元NVMcell的区域和高压电容元件CP1P2(ONO)的区域中。此外，电介质层ONO允许构成用于第二导电层P2的蚀刻的停止层(参见图4G)。

图4D图示了去除电介质层ONO的步骤440，特别是在低压晶体管MOS LV的区域和电容元件CPP(GO)的区域中。去除步骤440使用光刻掩模M40来限定暴露或不暴露于定向蚀刻的区域。

通常提供蚀刻以去除平坦的电介质厚度ONO，垂直过厚的剩余部分(在蚀刻的方向上)可以在电容元件CPP(GO)的第一模架P1的侧翼上以与网格间隔物相当的方式存在。

图4E图示了在集成电路的所有区域之上形成450低压电介质层GO。

低压电介质层GO的形成450也是各向同性的，并且特别地覆盖电容元件CPP(GO)的整个第一模架P1。

低压电介质层GO特别旨在形成低压晶体管MOS LV的栅极电介质。

在这点上，根据形成的晶体管的类型和它们预期的电压域，低压电介质层GO可以具有第一厚度GO1，例如，对于低于1.5V的电压，第一厚度GO在1nm和3nm之间。可以在层GO1之上形成附加的电介质层GO2，以形成更大的累积厚度，例如，对于低于5V的电压，累积厚度在3nm和6nm之间。

图4F图示了例如由多晶硅制成的第二导电层P2的形成460，第二导电层P2被沉积在集成电路的所有区域上。

第二导电层P2将形成存储器单元NVMcell的部分中的控制栅极、电容元件CPP(GO)、CP1P2(ONO)的第二模架以及低压晶体管MOS LV的栅极。

图4G图示了第二导电层P2的第一蚀刻470，这允许从高压晶体管MOS HV-MV的区域去除第二导电层P2，并且限定高压电容元件CP1P2(ONO)的第二模架的范围。

如此形成的高压电容元件CP1P2(ONO)可以对应于图1的常规示例11。

第二导电层P2的第一蚀刻470还允许定义第二导电层P2在电容元件CPP(GO)的区域中的范围，以便完全覆盖第一导电层P1并且溢出在第一导电层的整个轮廓P1cntr(图3)的边界brdr_ext(图3)的正面FA上。

第二导电层P2的第一蚀刻470再次使用光刻掩模M70来限定暴露或不暴露于定向蚀刻的区域，定向蚀刻通常是等离子体类型的干法蚀刻。

此外，在高压晶体管MOS HV-MV的部分中，第二导电层P2的第一蚀刻470适于被电介质层ONO选择性地停止。在蚀刻470期间，电介质层ONO位于第二导电层P2和高压晶体管MOS HV-MV的栅极之间，该栅极被限定在第一导电层P1中。

在干法蚀刻之后，电介质层ONO的剩余部分通常存在于高压晶体管MOS HV-MV的区域中，并且剩余部分通过各向同性湿法蚀刻去除，通常通过适合复合物的酸浴。

在湿法蚀刻期间，低压电介质层GO完全覆盖在低压晶体管MOS LV的区域和电容元件CPP(GO)的区域中。

图4H图示了适于高拓扑的蚀刻步骤480，这允许以自对准方式在存储器单元NVMcell的区域中限定浮栅和控制栅堆叠。光刻掩模M80定位网格区域的堆叠。

集成电路的特别不适合高拓扑蚀刻480的其他区域CP1P2、CPP、MOS HV-MV、MOS LV完全被掩模M80覆盖。

图4I图示了第二导电层P2的第二蚀刻490，这允许限定低压晶体管MOS LV的栅极结构的位置和形状。

此外，在电容元件CPP(GO)的区域中，第二导电层P2的第二蚀刻490允许在第二导电层P2的整个厚度中形成开口，直至到达第一导电层P1为止。

再次，第二蚀刻490使用光刻掩模M90来限定暴露或不暴露于定向蚀刻的区域。

开口被形成为将第二导电层P2的第一部分P2int与第二部分P2ext电分离。第一部分P2int位于第一导电层P1的中心区域，以形成电容元件CPP的第二模架或电极。第二部分P2ext一方面位于第一导电层的整个轮廓的边界brdr_int(图3)上的第一导电层P1上，另一方面位于第一导电层的整个轮廓的边界brdr_ext(图3)上的正面FA上。

最后，可以在集成电路的不同区域中实现接触柱的常规形成(未表示)，以将由此获得的元件连接到互连网络。

特别地，放置在开口中的第一金属接触CT1P1允许将第一模架P1连接到电容元件CPP(GO)的第一电极端子，并且第二金属接触CT1P2允许将第二导电层P2的第二部分P2ext连接到电容元件CPP(GO)的第一端子，以便获得先前关于图2和图3描述的结构。

Claims (14)

1.一种包括电容元件的集成电路，包括：

第一导电层，布置在衬底的正面，由轮廓界定，并且所述第一导电层形成所述电容元件的第一电极的第一部件；

低压电介质层，覆盖所述第一导电层；

第二导电层，在所述低压电介质层上，并且包括：

第一部分，位于所述第一导电层的中心区域处的所述第一导电层的上表面之上，并且形成所述电容元件的第二电极；

第二部分，包括位于所述第一导电层的所述上表面之上、并且围绕所述第一部分的内边界部分，以及位于所述衬底的所述正面之上、并且围绕所述第一导电层的外边界部分；

所述第二部分形成所述电容元件的所述第一电极的第二部件；

其中所述第二导电层的所述第一部分和所述第二部分被电分离；以及

其中所述第一导电层被电连接到所述第二导电层的所述第二部分。

2.根据权利要求1所述的集成电路，其中环形开口被布置成穿过所述第二导电层的整个厚度直至到达所述第一导电层为止，所述环形开口将所述第二导电层的位于所述环形开口的形状内部的所述第一部分与所述第二导电层的位于所述环形开口的所述形状外部的所述第二部分的所述内边界部分分离。

3.根据权利要求1所述的集成电路，其中所述第一导电层被布置在浅沟槽隔离类型的所述衬底的隔离区域上。

4.根据权利要求1所述的集成电路，其中所述低压电介质层是具有在1纳米至6纳米之间的厚度的氧化硅层。

5.根据权利要求1所述的集成电路，其中所述低压电介质层具有与所述集成电路的旨在以低于5V的低压操作的低压晶体管的栅极电介质层相同的成分和相同的厚度。

6.根据权利要求1所述的集成电路，其中所述第二导电层具有与所述集成电路的旨在以低于5V的低压操作的低压晶体管的栅极导电区域相同的成分和相同的厚度。

7.根据权利要求1所述的集成电路，其中所述第一导电层具有与所述集成电路的旨在以大于5V的高压操作的高压晶体管的栅极导电区域相同的成分和相同的厚度。

8.一种用于制造包括电容元件的集成电路的方法，包括通过以下方式制造所述电容元件：

通过在衬底的正面之上沉积第一导电层并且进行蚀刻以限定所述第一导电层的轮廓来形成所述电容元件的第一电极的第一部分；

形成覆盖所述第一导电层的低压电介质层；

在所述正面之上和由所述低压电介质层覆盖的所述第一导电层之上沉积第二导电层；

第一蚀刻，将所述第二导电层限定为覆盖所述第一导电层并且覆盖所述衬底的所述正面，所述正面围绕所述第一导电层的所述轮廓；

第二蚀刻，将所述第二导电层电分离成第一部分和第二部分，所述第一部分位于所述第一导电层的中心区域上以提供所述电容元件的第二电极，所述第二部分包括位于所述第一导电层的上表面之上并且围绕所述第一部分的内边界部分并且包括位于所述衬底的所述正面之上并且围绕所述第一导电层以提供所述第一电极的第二部分的外边界部分；以及

在所述第一导电层和所述第二导电层的所述第二部分之间形成电连接。

9.根据权利要求8所述的方法，其中第二蚀刻被定位成蚀刻穿过所述第二导电层的整个厚度直至到达所述第一导电层为止的环形开口，所述环形开口将所述第二导电层的所述环形开口的形状内部的所述第一部分与所述第二导电层的所述环形开口的所述形状外部的所述第二部分分离。

10.根据权利要求8所述的方法，还包括：在形成所述第一电极之前，在浅沟槽隔离类型的所述衬底中形成隔离区域，其中所述第一电极形成在所述隔离区域上。

11.根据权利要求8所述的方法，其中所述低压电介质层由具有在1纳米至6纳米之间的厚度的氧化硅层形成。

12.根据权利要求8所述的方法，其中用于制造所述集成电路的所述方法还包括制造由所述衬底支撑的低压晶体管，所述低压晶体管旨在以低于5V的低压操作，并且其中形成所述低压电介质层与形成所述低压晶体管的栅极电介质层同时进行。

13.根据权利要求8所述的方法，其中用于制造所述集成电路的所述方法还包括制造由所述衬底支撑的低压晶体管，所述低压晶体管旨在以低于5V的低压操作，并且其中沉积所述第二导电层与沉积所述低压晶体管的栅极导电层同时进行，并且其中所述第二导电层的第二蚀刻与蚀刻栅极导电层同时进行，所述栅极导电层限定所述低压晶体管的栅极区域。

14.根据权利要求8所述的方法，其中用于制造所述集成电路的所述方法还包括制造由所述衬底支撑的高压晶体管，所述高压晶体管旨在以大于5V的高压操作，并且其中形成所述第一电极与形成所述高压晶体管的栅极区域同时进行。

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