FR3050865A1 - Procede de realisation d'interconnexions conductrices sur un substrat et interconnexions ainsi obtenues - Google Patents

Procede de realisation d'interconnexions conductrices sur un substrat et interconnexions ainsi obtenues Download PDF

Info

Publication number
FR3050865A1
FR3050865A1 FR1653947A FR1653947A FR3050865A1 FR 3050865 A1 FR3050865 A1 FR 3050865A1 FR 1653947 A FR1653947 A FR 1653947A FR 1653947 A FR1653947 A FR 1653947A FR 3050865 A1 FR3050865 A1 FR 3050865A1
Authority
FR
France
Prior art keywords
conductive
pillar
conductive material
layer
alloy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1653947A
Other languages
English (en)
Other versions
FR3050865B1 (fr
Inventor
Franck Bana
Laurence Gabette
Roselyne Segaud
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR1653947A priority Critical patent/FR3050865B1/fr
Publication of FR3050865A1 publication Critical patent/FR3050865A1/fr
Application granted granted Critical
Publication of FR3050865B1 publication Critical patent/FR3050865B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/0215—Material of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/03019—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for protecting parts during the process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05563—Only on parts of the surface of the internal layer
    • H01L2224/05564—Only on the bonding interface of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/05578—Plural external layers being disposed next to each other, e.g. side-to-side arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
    • H01L2224/13565—Only outside the bonding interface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Fuses (AREA)

Abstract

Procédé de réalisation d'une structure de connexion, comprenant des étapes consistant à : a) former au moins un pilier conducteur sur une couche conductrice d'accroche disposée sur un support, la couche conductrice d'accroche étant à base d'au moins un premier matériau conducteur, b) déposer un deuxième matériau conducteur sur le pilier conducteur, le deuxième matériau conducteur étant fusible, c) effectuer au moins un traitement thermique de sorte à faire fondre le deuxième matériau conducteur pour qu'une portion du deuxième matériau conducteur coule contre le pilier conducteur et réagisse avec la couche conductrice en formant une zone (45) à base d'un alliage située autour et contre une base du pilier conducteur, d) graver sélectivement la couche conductrice d'accroche autour du pilier conducteur par rapport à ladite zone (45) d'alliage, la zone (45) d'alliage formant une protection à la gravure de la couche conductrice d'accroche située en regard du pilier conducteur (figure 1F).

Description

PROCEDE DE REALISATION D'INTERCONNEXIONS CONDUCTRICES SUR UN SUBSTRAT ET
INTERCONNEXIONS AINSI OBTENUES
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR
La présente demande se rapporte au domaine des dispositifs microélectroniques de type dit « 3D » formés d'un assemblage de différents niveaux superposés de supports tels que des plaques (« wafers » selon la terminologie anglo-saxonne), des cartes, des substrats, des ensembles de puces, et concerne plus précisément la fabrication d'une structure pour réaliser une connexion entre différents niveaux de supports microélectroniques.
Elle concerne en particulier une structure de connexion comportant des piliers conducteurs ayant une tenue mécanique améliorée sur le support sur lequel ils sont formés.
Afin d'obtenir une densité d'intégration de composants plus importante, il est connu de fabriquer des dispositifs 3D en assemblant par thermocompression plusieurs supports (substrats, plaques, cartes) superposés, dotés chacun d'un ou plusieurs composants électroniques et/ou électromécaniques et/ou optoélectroniques.
Le document « Electrical and Morphological Assessment of Via Middle and Backside Process Technology for 3D Intégration » IEEE 2012, présente la réalisation d'un tel dispositif 3D. La connexion et l'assemblage sont réalisés à l'aide d'une structure dotée de piliers conducteurs comportant un matériau conducteur fusible sur leur partie supérieure.
Ces piliers conducteurs sont typiquement formés par électrolyse sur une couche conductrice continue appelée couche « d'accroche ». Une fois les piliers conducteurs réalisés, on cherche généralement à retirer la couche conductrice d'accroche autour de ces derniers, afin d'isoler électriquement les piliers conducteurs entre eux.
Cette étape de retrait de la couche d'accroche est critique. Les procédés de gravure sèche anisotrope ont tendance à entraîner un retrait trop important de matériau conducteur fusible présent sur la partie supérieure des piliers conducteurs et utile à l'étape ultérieure d'assemblage par thermocompression.
Certains procédés de gravure par voie humide permettent un retrait dit isotrope et sélectif sans endommager le matériau conducteur fusible mais ont tendance à provoquer une sur-gravure de la couche d'accroche. Une telle sur-gravure engendre des piliers conducteurs ayant une faible tenue mécanique ainsi qu'une section électrique réduite. Dans les cas les plus critiques, cette sur-gravure peut conduire au décollement complet des piliers conducteurs de leur substrat. Tout ceci s'avère d'autant plus préjudiciable que la taille des piliers conducteurs est faible.
Il se pose le problème de trouver un nouveau procédé de réalisation d'une structure de connexion à piliers conducteurs amélioré vis-à-vis d'inconvénients évoqués ci-dessus.
EXPOSÉ DE L'INVENTION
Un mode de réalisation de la présente invention concerne un procédé de réalisation d'une structure de connexion, comprenant des étapes consistant à : a) former au moins un pilier conducteur sur une couche conductrice disposée sur un support, la couche conductrice étant à base d'au moins un premier matériau conducteur, b) déposer au moins un deuxième matériau conducteur sur le pilier conducteur, le deuxième matériau conducteur étant fusible, c) effectuer au moins un traitement thermique de sorte à faire fondre le deuxième matériau conducteur pour qu'une portion du deuxième matériau conducteur coule contre le pilier conducteur et réagisse avec le premier matériau conducteur de la couche conductrice en formant une zone à base d'un alliage située autour et contre une base du pilier conducteur, d) graver sélectivement la couche conductrice autour du pilier conducteur par rapport à ladite zone d'alliage, la zone d'alliage formant une protection à la gravure de la couche conductrice située en regard du pilier conducteur.
La zone d'alliage forme à l'étape d) une protection à la gravure d'une région de la couche conductrice d'accroche située en regard du pilier conducteur.
On évite ainsi un phénomène de sur-gravure ce qui permet d'obtenir de cette manière des piliers conducteurs ayant une meilleure tenue mécanique sur le support et une section électrique plus importante.
Le deuxième matériau conducteur est ainsi choisi de sorte à pouvoir réagir au moins avec le premier matériau afin de former un alliage, typiquement un matériau intermétallique, apte à résister à une gravure de la couche d'accroche. A l'étape b), on dépose une quantité de deuxième matériau conducteur au sommet du pilier conducteur prévue de sorte qu'à l'étape c), ladite portion du deuxième matériau conducteur coulant contre ledit pilier conducteur forme une gaine de protection autour du pilier conducteur, tout en conservant une autre portion au sommet du pilier qui servira pour l'assemblage. Cette gaine de protection peut être soit une coulure du dernier matériau conducteur sur les flancs du pilier conducteur soit un alliage résultant de la réaction entre la coulure de ce matériau fusible et les flancs du pilier conducteur. Une telle gaine de protection sert à protéger le pilier conducteur lors de l'étape d) de retrait de la couche d'accroche conductrice.
Selon une possibilité de mise en oeuvre, le pilier conducteur peut être formé à l'étape a) de plusieurs matériaux conducteurs superposés.
Dans ce cas, au moins un desdits matériaux conducteurs superposés du pilier peut être apte à former un alliage avec ledit au moins deuxième matériau conducteur à l'étape c).
Le pilier conducteur est avantageusement formé à l'étape a) par croissance électrolytique en regard d'un plot conducteur agencé sur le support.
Le deuxième matériau conducteur peut être également déposé à l'étape b) par croissance électrolytique sur le pilier conducteur.
Avantageusement, le pilier conducteur est formé dans une ouverture d'un masque, par dépôt d'au moins un matériau conducteur donné.
Avantageusement le masque est en matériau polymère ou en résine et le procédé comprend en outre, préalablement à l'étape a) un traitement plasma du masque, de sorte à augmenter la mouillabilité du masque.
Un tel traitement permet d'améliorer la mouillabilité de la résine ou du polymère ; ce qui favorisera un dépôt électrolytique efficient des matériaux conducteurs formant le pilier conducteur lors de son dépôt dans les ouvertures du masque.
Un procédé tel que défini plus haut permet de fabriquer une structure de connexion.
Après l'étape d), le procédé peut comprendre une étape d'assemblage dudit support avec un autre support, par thermocompression en appliquant lesdits piliers conducteurs sur ledit autre support.
Selon un autre aspect, un mode de réalisation de la présente invention concerne une structure de connexion comportant : au moins un pilier conducteur ayant une base disposée sur une couche conductrice, la couche conductrice étant à base d'au moins un premier matériau conducteur et reposant sur un support, ledit pilier conducteur comportant sur son sommet au moins un deuxième matériau conducteur ayant une température de fusion plus basse que la plus basse température de fusion du pilier conducteur, la base du pilier conducteur étant entourée d'au moins une zone de matériau intermétallique formée à partir du premier matériau conducteur de la couche conductrice et du deuxième matériau conducteur.
Le pilier conducteur peut comprendre plusieurs matériaux conducteurs superposés.
Avantageusement, le pilier conducteur comporte une face latérale qui s'étend entre sa base et son sommet, la face latérale étant entourée d'une gaine formée à partir d'au moins le deuxième matériau conducteur.
La gaine peut être formée par un matériau intermétallique résultant de la formation d'un alliage entre au moins le deuxième matériau conducteur et au moins un desdits matériaux conducteurs donnés.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1F illustrent, par le biais de vues en coupes transversales un exemple de procédé de réalisation d'une structure dotée de piliers conducteurs contre lesquels on forme au cours du procédé une zone de protection permettant d'éviter une sur-gravure de la base du pilier conducteur ainsi formé ; - la figure 2 illustre un assemblage par thermocompression d'un support avec un autre support ;
Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
En outre, dans la description ci-après, des termes qui dépendent de l'orientation, telle que « avant », « arrière », « supérieure », « inférieure » etc. d'une structure s'appliquent en considérant que la structure est orientée de la façon illustrée sur les figures.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
Un exemple de procédé de fabrication d'une structure d'interconnexion munie d'un ou plusieurs piliers conducteurs va à présent être donné en liaison avec les figures IA à 1F.
Le matériau de départ du procédé est un support 1, qui peut être par exemple sous forme d'un circuit intégré, d'une puce, d'un substrat d'interconnexion, d'une plaque (wafer), et peut être doté d'un ou plusieurs composant(s) électronique(s) et/ou électromécanique(s) et/ou optoélectronique(s).
On forme tout d'abord une couche électriquement conductrice continue que l'on qualifiera de couche d'accroche 10 sur une face du support 1 sur laquelle affleurent des plots conducteurs 4. La couche d'accroche 10 est réalisée par exemple par PVD (pour « Physical Vapor Déposition ») et peut être formée d'un ou plusieurs matériaux conducteurs empilés.
Dans l'exemple de réalisation de la figure IA, la couche d'accroche 10 comprend une première sous-couche 8, par exemple un matériau métallique à base de titane et d'une deuxième sous-couche 9, qui peut être par exemple à base de cuivre. La première sous-couche 8 peut avoir une fonction de barrière de diffusion.
On réalise ensuite un masquage 20, par exemple en résine photosensible sur la couche d'accroche 10. Ce masquage 20 comporte une ou plusieurs ouvertures 21 et est formé typiquement par photolithographie. Les ouvertures sont disposées en regard des plots conducteurs 4 et dévoilent la couche d'accroche 10.
Ensuite (figure IB), une étape de traitement de surface du masquage 20 peut être réalisée à l'aide d'un plasma spécifique de type communément appelé descum.
Un tel traitement vise à améliorer la mouillabilité de la résine en vue d'une étape ultérieure de remplissage des ouvertures 21. Un tel traitement plasma d'C>2 peut être généré à l'aide d'une excitation par micro-ondes. Le traitement plasma est de préférence réalisé à basse température, par exemple entre 150°C et 200°C afin d'éviter de dégrader la résine ou l'empreinte des ouvertures 21 du masque 20.
On réalise ensuite des piliers conducteurs 30 dans les ouvertures 21 du masquage 20 par dépôt d'un ou plusieurs matériaux conducteurs 31. Les piliers conducteurs 30 sont typiquement formés par dépôt électrolytique par exemple à base de cuivre.
On forme également sur les piliers conducteurs 30 un matériau conducteur 41 fusible ayant une température de fusion faible et inférieure à celles des matériaux conducteurs précédemment déposés et formant des piliers conducteurs 30. Le matériau conducteur41fusible est prévu notamment pour permettre de faciliter une étape ultérieure d'assemblage par thermocompression des piliers conducteurs 30 sur un autre support. Ce matériau conducteur 41 fusible peut être à base d'un alliage tels que par exemple du SnAg, SnAgCu, ou SnPb.
Le matériau conducteur 41 fusible est choisi de sorte à pouvoir réagir avec le ou les matériaux de la couche d'accroche 10, de sorte à pouvoir former un alliage, en particulier un intermétallique, avec le ou les matériaux de la couche d'accroche 10 cet alliage ou intermétallique étant sélectif à la gravure de(s) matériau(x) de la couche d'accroche 10, et en particulier par rapport au matériau de la sous-couche 9.
La quantité de matériau conducteur 41 fusible déposée est prévue de sorte que lors d'un recuit ou traitement thermique ultérieur, une portion de ce matériau 41 puisse couler le long des flancs latéraux ou d'une surface latérale des piliers tandis qu'une autre portion soit conservée au sommet des piliers 30 conducteurs en vue d'un assemblage ultérieur.
Dans un cas où l'on considère des piliers conducteurs 30 de dimension critique encore appelée diamètre D, on dépose avantageusement une quantité Qfusibie de matériau fusible 41 telle que Qfusibies 2/3 D. La dimension critique ou diamètre D des piliers conducteurs 30 est mesurée parallèlement au plan [O ; x ; y] du repère orthogonal [O ; x ; y ; z] et correspond à la plus petite dimension de ces piliers 30 hormis leur hauteur.
On effectue ensuite un retrait du masquage 20, par exemple à l'aide d'un procédé de décapage (communément appelé « stripping » selon la terminologie anglo-saxonne).
Puis, on réalise une ou plusieurs étapes de traitement thermique à une température adaptée pour permettre de faire fondre le matériau conducteur fusible 41 afin de faciliter sa mise en forme. Le traitement thermique peut être réalisé à basse température, par exemple comprise entre 250°C et 275°C et sous une atmosphère inerte lorsque le matériau fusible 41 est du SnAg.
La quantité du dernier matériau fusible et la durée du traitement thermique sont prévues de sorte que le matériau 41 puisse couler le long des flancs latéraux ou d'une surface latérale des piliers conducteurs 30 et atteindre la couche d'accroche 10 située au pied des piliers conducteurs 30 ; tout en conservant avantageusement une forme en dôme au sommet du pilier conducteur qui facilite l'assemblage.
Sur la figure 1D, les piliers conducteurs 30 sont représentés à l'issue de l'étape de traitement thermique permettant de faire fondre le matériau conducteur 41 fusible. Les piliers conducteurs 30 sont alors entourés d'une gaine 43 en matériau conducteur 41 qui s'étend le long des flancs latéraux ou de la surface latérale des piliers conducteurs 30.
Une portion 44 de matériau conducteur 41 fusible forme une protubérance, par exemple de forme arrondie et recouvre également le sommet des piliers conducteurs 30. Contre les pieds des piliers conducteurs 30, des zones 45 composées d'au moins un matériau intermétallique sont formées et réalisent un pourtour ou un contour autour d'une région 10a de la couche d'accroche située sous les piliers conducteurs 30. Ces zones 45 résultent d'une réaction entre le matériau conducteur fusible 41 et le ou les matériau(x) de la couche d'accroche 10 ou d'une sous-couche de la couche d'accroche 10.
Par exemple, dans le cas où le matériau conducteur fusible 41 est du SnAg et le matériau de la sous-couche d'accroche 9 est du Cuivre, des zones 45 d'intermétalliques de type CuxSns et CusSn4 peuvent être formées.
Ces zones 45 sont aptes à réaliser une protection de régions 10a de la couche d'accroche 10 situées sous les piliers conducteurs 30 lors d'une étape ultérieure de gravure partielle de cette couche d'accroche 10.
Sur la figure 1E, les piliers conducteurs 30 sont également recouverts sur le dessus et sur leurs flancs ou face latérale respectivement de zones 46, 47 d'alliage ou de matériau intermétallique, formant une gaine de protection. Ces autres zones 46, 47 résultent d'une réaction possible entre d'une part le ou les matériaux constitutifs des piliers et d'autre part le matériau fusible 41 déposé sur les piliers conducteurs et que l'on a fait fondre et couler le long des piliers 30 lors du traitement thermique. Par exemple, dans le cas où le matériau conducteur fusible 41 est du SnAg et le matériau des piliers conducteurs est du cuivre, des zones 46, 47 CueSns et Cu3Sn4 peuvent être formées. Lorsque les piliers conducteurs 30 et la couche d'accroche 9 sont à base d'un même matériau, par exemple du cuivre, les zones 45, 46, 47 sont formées des mêmes intermétalliques. On peut en variante prévoir plusieurs traitements thermiques successifs pour former les zones de protection 45, 46, 47.
On effectue ensuite une gravure, en particulier humide et isotrope de la couche d'accroche 10 dans une zone située autour des piliers conducteurs 30. La gravure réalisée est sélective vis-à-vis des zones 45 de protection formées en contact et autour des pieds des piliers conducteurs 30. Les zones 45 permettent de protéger les régions de la couche d'accroche situées sous les piliers conducteurs 30 d'une sur-gravure. Dans le cas où d'autres zones de protection 46, 47 sont formées contre les flancs latéraux et le sommet des piliers conducteurs 30, ceux-ci sont également protégés et l'on évite une sur-gravure des piliers conducteurs 30.
Une gravure par exemple à l'aide d'un mélange dilué de H3PO4 et H2O2, peut être effectuée lorsque la couche d'accroche 9 est à base de Cuivre et que les zones de protection sont à base d'intermétalliques CueSns et Cu3Sn4. Si par exemple la sous-couche 8 est du titane, une solution diluée de HF permet de la graver.
Après élimination de la couche d'accroche 10 autour des piliers conducteurs 30, ces piliers conducteurs sont isolés électriquement entre eux, et peuvent alors former des interconnexions conductrices (figure 1F).
Les piliers conducteurs 30 reposent sur une région 10a de la couche d'accroche de surface plus importante qu'à l'issue des procédés suivant l'art antérieur.
Ainsi, par rapport à de tels procédés, on améliore à la fois le contact électrique des piliers conducteurs 30 avec les plots 4 ainsi que la tenue mécanique de l'ensemble.
Ensuite, on peut réaliser un assemblage du support 1 avec un autre support 50, par exemple sous forme de puce ou de substrat ou de plaque. L'assemblage peut être effectué par thermocompression en appliquant le matériau fusible 41 présent sur le sommet des piliers conducteurs 30 contre cet autre support 50 (figure 2).

Claims (13)

  1. REVENDICATIONS
    1. Procédé de réalisation d'une structure de connexion, comprenant des étapes consistant à : a) former au moins un pilier conducteur (30) sur une couche conductrice (10) disposée sur un support (1), la couche conductrice étant à base d'au moins un premier matériau conducteur, b) déposer au moins un deuxième matériau conducteur (41) sur le pilier conducteur (30), le deuxième matériau conducteur étant fusible, c) effectuer au moins un traitement thermique de sorte à faire fondre le deuxième matériau conducteur pour qu'une portion du deuxième matériau conducteur coule contre le pilier conducteur (30) et réagisse avec le premier matériau conducteur de la couche conductrice en formant une zone (45) à base d'un alliage située autour et contre une base du pilier conducteur, d) graver sélectivement la couche conductrice autour du pilier conducteur par rapport à ladite zone (45) d'alliage, la zone (45) d'alliage formant une protection à la gravure de la couche conductrice située en regard du pilier conducteur.
  2. 2. Procédé selon la revendication 1, dans lequel le deuxième matériau conducteur (41) est déposé au sommet du pilier conducteur (30) selon une quantité prévue de sorte qu'à l'étape c) ladite portion du deuxième matériau conducteur coulant contre ledit pilier conducteur (30) forme une gaine de protection (46) à base du deuxième matériau conducteur autour du pilier conducteur.
  3. 3. Procédé selon l'une des revendications 1 ou 2 dans lequel le pilier conducteur (30) est formé à l'étape a) de plusieurs matériaux conducteurs superposés.
  4. 4. Procédé selon la revendication 3, au moins un desdits matériaux conducteurs superposés du pilier étant apte à former un alliage avec ledit au moins deuxième matériau conducteur à l'étape c).
  5. 5. Procédé selon l'une des revendications 1 à 4, dans lequel le pilier conducteur (30) est formé à l'étape a) par croissance électrolytique en regard d'un plot conducteur (4) agencé sur le support (1) et recouvert par la couche conductrice.
  6. 6. Procédé selon l'une des revendications 1 à 5, dans lequel le deuxième matériau conducteur (41) est formé à l'étape b) par croissance électrolytique sur le pilier conducteur (30).
  7. 7. Procédé selon l'une des revendications 1 à 6, dans lequel le pilier conducteur (30) est formé dans une ouverture (21) d'un masque (20), par dépôt d'au moins un matériau conducteur donné.
  8. 8. Procédé selon la revendication 7, dans lequel le masque étant en matériau polymère, le procédé comprend en outre, préalablement à l'étape a) un traitement plasma du masque, de sorte à augmenter la mouillabilité du masque (20).
  9. 9. Procédé selon l'une des revendications 1 à 8, comprenant une étape d'assemblage dudit support (1) avec un autre support, par thermocompression, lesdits piliers conducteurs (30) étant en contact avec ledit autre support (1).
  10. 10. Structure de connexion comportant : au moins un pilier conducteur (30) ayant une base disposée sur une couche conductrice (10), la couche conductrice étant à base d'au moins un premier matériau conducteur et reposant sur un support, ledit pilier conducteur comportant sur son sommet au moins un deuxième matériau conducteur (41) ayant une température de fusion plus basse que la plus basse température de fusion du pilier conducteur, la base du pilier conducteur étant entourée d'au moins une zone de matériau intermétallique formée à partir du premier matériau conducteur de la couche conductrice et du deuxième matériau conducteur.
  11. 11. Structure de connexion selon la revendication 10, dans lequel le pilier conducteur comprend plusieurs matériaux conducteurs superposés.
  12. 12. Structure de connexion selon l'une des revendications 10 ou 11, dans lequel le pilier conducteur comporte une face latérale qui s'étend entre sa base et son sommet, la face latérale étant entourée d'une gaine (43) formée à partir d'au moins le deuxième matériau conducteur.
  13. 13. Structure de connexion selon la revendication 12, dans lequel la gaine (46) est tout ou partie formée par un matériau intermétallique résultant de la formation d'un alliage entre ledit moins le deuxième matériau conducteur et au moins un desdits matériaux conducteurs donnés.
FR1653947A 2016-05-02 2016-05-02 Procede de realisation d'interconnexions conductrices sur un substrat et interconnexions ainsi obtenues Active FR3050865B1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR1653947A FR3050865B1 (fr) 2016-05-02 2016-05-02 Procede de realisation d'interconnexions conductrices sur un substrat et interconnexions ainsi obtenues

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1653947A FR3050865B1 (fr) 2016-05-02 2016-05-02 Procede de realisation d'interconnexions conductrices sur un substrat et interconnexions ainsi obtenues
FR1653947 2016-05-02

Publications (2)

Publication Number Publication Date
FR3050865A1 true FR3050865A1 (fr) 2017-11-03
FR3050865B1 FR3050865B1 (fr) 2018-10-12

Family

ID=56322165

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1653947A Active FR3050865B1 (fr) 2016-05-02 2016-05-02 Procede de realisation d'interconnexions conductrices sur un substrat et interconnexions ainsi obtenues

Country Status (1)

Country Link
FR (1) FR3050865B1 (fr)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162257A (en) * 1991-09-13 1992-11-10 Mcnc Solder bump fabrication method
JPH05102160A (ja) * 1991-10-09 1993-04-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5767010A (en) * 1995-03-20 1998-06-16 Mcnc Solder bump fabrication methods and structure including a titanium barrier layer
US6417089B1 (en) * 2000-01-03 2002-07-09 Samsung Electronics, Co., Ltd. Method of forming solder bumps with reduced undercutting of under bump metallurgy (UBM)
KR20020060307A (ko) * 2001-01-10 2002-07-18 윤종용 솔더 범프의 형성 방법
US20110062580A1 (en) * 2009-09-14 2011-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for preventing ubm layer from chemical attack and oxidation
US20120295434A1 (en) * 2011-05-18 2012-11-22 Samsung Electronics Co., Ltd Solder collapse free bumping process of semiconductor device
FR2980952A1 (fr) * 2011-10-03 2013-04-05 St Microelectronics Grenoble 2 Procede d'assemblage de deux dispositifs electroniques et structure comprenant ces dispositifs
US20150311170A1 (en) * 2014-04-24 2015-10-29 International Business Machines Corporation Contact and solder ball interconnect
US20160079193A1 (en) * 2014-09-12 2016-03-17 International Business Machines Corporation Use of electrolytic plating to control solder wetting

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162257A (en) * 1991-09-13 1992-11-10 Mcnc Solder bump fabrication method
JPH05102160A (ja) * 1991-10-09 1993-04-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5767010A (en) * 1995-03-20 1998-06-16 Mcnc Solder bump fabrication methods and structure including a titanium barrier layer
US6417089B1 (en) * 2000-01-03 2002-07-09 Samsung Electronics, Co., Ltd. Method of forming solder bumps with reduced undercutting of under bump metallurgy (UBM)
KR20020060307A (ko) * 2001-01-10 2002-07-18 윤종용 솔더 범프의 형성 방법
US20110062580A1 (en) * 2009-09-14 2011-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for preventing ubm layer from chemical attack and oxidation
US20120295434A1 (en) * 2011-05-18 2012-11-22 Samsung Electronics Co., Ltd Solder collapse free bumping process of semiconductor device
FR2980952A1 (fr) * 2011-10-03 2013-04-05 St Microelectronics Grenoble 2 Procede d'assemblage de deux dispositifs electroniques et structure comprenant ces dispositifs
US20150311170A1 (en) * 2014-04-24 2015-10-29 International Business Machines Corporation Contact and solder ball interconnect
US20160079193A1 (en) * 2014-09-12 2016-03-17 International Business Machines Corporation Use of electrolytic plating to control solder wetting

Also Published As

Publication number Publication date
FR3050865B1 (fr) 2018-10-12

Similar Documents

Publication Publication Date Title
EP2192612B1 (fr) Procédé pour empiler et interconnecter des circuits intégrés
EP2727144B1 (fr) Procédé d'hybridation d'un composant muni d'inserts creux
FR2992473A1 (fr) Procede de fabrication de structures de led ou de cellules solaires
WO2021099713A1 (fr) Procede de fabrication d'une puce fonctionnelle adaptee pour etre assemblee a des elements filaires
FR2992467A1 (fr) Procede de realisation d'un composant a contact electrique traversant et composant obtenu
EP3261116B1 (fr) Procede de fabrication collective de modules electroniques 3d
EP2441088B1 (fr) Procédé de positionnement des puces lors de la fabrication d'une plaque reconstituée
WO2004012226A2 (fr) Procede de fabrication de film polymere conducteur anisotrope sur tranche de semi-conducteur
EP2738796A2 (fr) Procédé de réalisation d'une structure pour l'assemblage de dispositifs microélectroniques en puce retournée comprenant un bloc isolant de guidage d'un élément de connexion et dispositif correspondant
EP2365741B1 (fr) Procede de metallisation de vias borgnes
FR2973938A1 (fr) Procédés de formation de structures semi-conductrices collées, et structures semi-conductrices formées par ces procédés
EP1719173A1 (fr) Dispositif microelectronique d'interconnexion a tiges conductrices localisees
FR2990297A1 (fr) Empilement de structures semi-conductrices et procede de fabrication correspondant
EP2705531B1 (fr) Procede de fabrication de plaques reconstituees avec maintien des puces pendant leur encapsulation
FR2502399A1 (fr) Dispositif a semi-conducteurs comportant un contact rapporte a faible resistance
FR3104315A1 (fr) Procédé de fabrication de puces électroniques
FR3104316A1 (fr) Procédé de fabrication de puces électroniques
FR2969376A1 (fr) Procédé de fabrication de puces de circuits intégrés
FR3050865A1 (fr) Procede de realisation d'interconnexions conductrices sur un substrat et interconnexions ainsi obtenues
EP1675168A2 (fr) Procédé et dispositif de positionnement de billes de connexion pour circuits intégrés
WO2005010926A2 (fr) Procede de fabrication de film conducteur anisotrope
FR2958076A1 (fr) Procede de formation de vias electriques
FR3044165A1 (fr) Realisation d'interconnexions par recourbement d'elements conducteurs sous un dispositif microelectronique tel qu'une puce
FR2978296A1 (fr) Puce electronique comportant des piliers de connexion, et procede de fabrication
EP4202981A1 (fr) Procede d'assemblage par collage direct de composants electroniques

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20171103

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

PLFP Fee payment

Year of fee payment: 6

PLFP Fee payment

Year of fee payment: 7

PLFP Fee payment

Year of fee payment: 8