FR2935208A1

FR2935208A1 - Circuit translateur de niveau

Info

Publication number: FR2935208A1
Application number: FR0855615A
Authority: FR
Inventors: Sylvain Majcherczak
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2008-08-19
Filing date: 2008-08-19
Publication date: 2010-02-26
Anticipated expiration: 2028-08-19
Also published as: US20100045342A1; US7888967B2; FR2935208B1

Abstract

L'invention concerne un circuit translateur de niveau de tension comprenant deux couples de branches en parallèle, chaque couple comprenant une branche à basse impédance, les branches à basse impédance pouvant être activées ou désactivées. Une application possible est le changement de niveau de tension de données issues d'un circuit intégré.

Description

B8718 - 07-GR1-281 1 CIRCUIT TRANSLATEUR DE NIVEAU

Domaine de l'invention La présente invention concerne un circuit pour changer un niveau de tension. Un tel circuit peut être utilisé dans les interfaces entrée/sortie d'un circuit intégré. En effet, dans les circuits intégrés, les données ont des niveaux de tension très faibles, qu'il faut augmenter en vue du traitement par les circuits extérieurs aux circuits intégrés, qui fonctionnent sous des tensions plus élevées. Exposé de l'art antérieur La figure 1 représente un circuit translateur de niveau de tension classique 1. Le circuit 1 comprend une entrée data-IN recevant des données d'entrée data issues d'un circuit intégré. Les données data sont des données numériques, dont les deux états correspon- dent respectivement à une tension nulle (masse GND) et à une tension positive VDD. L'entrée data-IN est reliée à la grille d'un transistor NMOS M0. La source du transistor M0 est reliée à un noeud M relié à la masse GND. Le drain du transistor M0 est relié à un noeud A.

Le circuit 1 comprend aussi un transistor PMOS M'0 dont le drain est relié au noeud A. La source du transistor M' o est reliée à un noeud N relié à une borne d'alimentation présen- B8718 - 07-GR1-281

2 tant une tension V+ plus élevée que la tension VDD. La grille du transistor M'0 est reliée à un noeud B. Le circuit 1 comprend aussi une entrée data-IN qui reçoit l'inverse data des données d'entrée data. L'entrée data-IN attaque la grille d'un transistor NMOS MI. La source du transistor MI est reliée au noeud M. Le drain du transistor MI est relié au noeud B. Le circuit 1 comprend aussi un transistor PMOS M'I dont le drain est relié au noeud B. La source du transistor M'I est reliée au noeud N. La grille du transistor M'I est reliée à un noeud A. Le noeud B est relié à une sortie DATA-OUT qui fournit des données DATA correspondant aux données data. Les données de sortie DATA ont un niveau haut, noté aussi état haut ou état ou niveau 1, correspondant à la tension V+ et un niveau bas, noté aussi état bas ou état ou niveau 0, correspondant à zéro. Le noeud A est relié à une sortie DATA -OUT qui fournit l'inverse des données DATA. Le fonctionnement du circuit de la figure 1 va être expliqué en relation avec les figures 2a à 2f, qui illustrent schématiquement divers chronogrammes de variables intervenant dans le circuit 1. Au temps t = 0, les données data (figure 2a) pré-sentent un état bas et la tension à l'entrée data-IN est égale à zéro. Le transistor M0 est bloqué et, à un courant de fuite près, le courant drain source IDS(M0) traversant le transistor M0 (figure 2d) est nul. Au temps t0, les données data (figure 2b) présentent un état haut et la tension à l'entrée data-IN est égale à la tension VDD. Le transistor MI est alors passant et la tension VB au noeud B est (sensiblement) nulle (figure 2e). La tension au noeud B étant nulle, le transistor M'0 est passant et la tension VA au noeud A (figure 2c) est égale à V+. La grille du transistor M'I étant à la tension V+, le transistor M'I est bloqué et le courant drain source IDS(MI) traversant le tran- sistor MI (figure 2f) est nul (à son courant de fuite près).

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3 Au temps t = tl, les données data passent de l'état bas à l'état haut et les données data passent de l'état haut à l'état bas. Le transistor M0 devient passant et la tension au noeud A va décroître. Cette décroissance n'est pas instantanée et la tension au noeud A atteint 0 au temps t'l. La différence t'ltl correspond au temps de commutation et, entre les temps tl et t'l, le courant IDS(M0) croît, passe par un pic puis redécroît pour retrouver la valeur 0 au temps t'l. En ce qui concerne le noeud B, le transistor MI se bloque au temps tl et la tension au noeud B va monter à partir du moment où le transistor M'I va se mettre à conduire. A la fin de la transition, au temps t'l, le noeud A est à 0, le noeud B est à V+, les transistors M0 et M' l sont passants, et les transistors MI et M'0 sont bloqués. Au temps t2, les données data passent de l'état 1 à l'état 0 et les données data passent de l'état 0 à l'état 1. Le transistor M0 se bloque et le transistor MI devient passant. La tension au noeud A augmente pour atteindre la valeur V+ au temps t'2 et la tension au noeud B diminue pour atteindre la valeur 0 au temps t'2. Pendant la transition, le courant dans les tran- sistors MI et M'I croît puis décroît, pendant que la tension au noeud B diminue et que la tension au noeud A augmente. Après le temps t'2, les transistors MI et M'0 sont passants, et les transistors M0 et M'I sont bloqués. Le circuit de la figure 1 présente des inconvénients.

La tendance technologique actuelle est d'avoir des tensions VDD de plus en plus faibles ce qui a pour effet d'augmenter les temps de commutation. Ainsi, lorsque la tension VDD se rapproche du seuil des transistors M0 et MI, ceux-ci opèrent avec une faible tension grille/source, ce qui limite leur courant de saturation et l'état des noeuds A et B ne peut changer rapidement. Une solution pour diminuer les temps de commutation serait d'augmenter le courant de saturation des transistors M0 et MI en accroissant la taille des transistors M0 et MI. Cependant, dans ce cas, la surface de silicium requise risque d'être incompatible avec l'application souhaitée. Par ailleurs, cette B8718 - 07-GR1-281

4 solution augmenterait la capacité parasite et le courant de fuite des transistors M0 et M1. La présente invention se propose de prévoir un circuit évitant tout inconvénient de l'art antérieur. Notamment la pré- sente invention prévoit un circuit translateur de niveau utilisant une faible surface de silicium, un circuit permettant des temps de commutation faibles, un circuit à faible capacité para-site, un circuit ne nécessitant pas de polarisation externe, un circuit dont les transistors peuvent présenter des faibles cou- rapts de fuite, un circuit permettant de travailler à faible tension VDD, un circuit permettant de travailler avec de grosses différences entre VDD et V+, etc.

Résumé de l'invention Ainsi, un mode de réalisation de la présente invention prévoit un circuit translateur de niveau de tension comprenant : - au moins un premier transistor MOS, d'un premier type, dont la grille est propre à recevoir des données d'entrée susceptibles de varier entre un premier niveau de tension et un deuxième niveau de tension, inférieur au premier niveau de tension, dont la source est couplée à un premier noeud et dont le drain est couplé à un deuxième noeud ; - au moins un deuxième transistor MOS, du premier type, dont la grille est propre à recevoir l'inverse des données d'entrée, dont la source est couplée au premier noeud et dont le drain est couplé à un troisième noeud ; - au moins un troisième transistor MOS, d'un deuxième type, dont la grille est couplée au troisième noeud, dont la source est couplée à un quatrième noeud et dont le drain est couplé au deuxième noeud ; - au moins un quatrième transistor MOS, du deuxième type, dont la grille est couplée au deuxième noeud, dont la source est couplée au quatrième noeud et dont le drain est couplé au troisième noeud, B8718 - 07-GR1-281

le troisième noeud étant propre à fournir des données de sortie correspondant aux données d'entrée et le deuxième noeud à fournir l'inverse des données de sortie, les données de sortie étant susceptibles de varier entre un troisième niveau de 5 tension et le deuxième niveau de tension, le troisième niveau de tension étant supérieur au premier niveau de tension ; dans lequel le circuit comprend : au moins une première et une deuxième branches entre le deuxième noeud et le quatrième noeud, la deuxième branche présentant une impédance plus faible que la première branche ; au moins une troisième et une quatrième branches entre le troisième noeud et le quatrième noeud, la quatrième branche présentant une impédance plus faible que la troisième branche ; et un module de sélection propre à activer la deuxième branche et à désactiver la quatrième branche avant que le deuxième noeud ne passe du deuxième niveau de tension au troisième niveau de tension et propre à désactiver la deuxième branche et à activer la quatrième branche avant que le deuxième noeud ne passe du troisième niveau de tension au deuxième niveau de tension. Dans un mode de réalisation de la présente invention, le premier type de transistor MOS correspond à des transistors NMOS et le deuxième type de transistor correspond à des tran- sistors PMOS, et le premier noeud est couplé à la masse et le quatrième noeud est couplé à une tension d'alimentation positive. Dans un mode de réalisation de la présente invention, le module de sélection est couplé au deuxième noeud et/ou au 30 troisième noeud. Dans un mode de réalisation de la présente invention, la deuxième ou la quatrième branche comprend un transistor PMOS à courant de saturation élevé.

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6 Dans un mode de réalisation de la présente invention, la première ou la troisième branche comprend un transistor PMOS à faible courant de saturation. Dans un mode de réalisation de la présente invention, la première ou la troisième branche comprend une résistance. Dans un mode de réalisation de la présente invention, le circuit comprend : une première et une deuxième voies connectées en parallèle entre le deuxième et le quatrième noeud, la première voie comprenant un premier transistor PMOS connecté en série avec un élément à haute impédance et la deuxième voie comprenant un deuxième transistor PMOS connecté en série avec un élément à basse impédance ; une troisième et une quatrième voies connectées en parallèle entre le troisième et le quatrième noeud, la troisième voie comprenant un troisième transistor PMOS connecté en série avec un élément à haute impédance et la quatrième voie comprenant un quatrième transistor PMOS connecté en série avec un élément à basse impédance.

Dans un mode de réalisation de la présente invention, le circuit de sélection comprend une ou plusieurs portes logiques et des inverseurs. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente une structure classique d'un circuit translateur de niveau de tension ; la figure 2, précédemment décrite, représente des chronogrammes 2a à 2f pour expliquer le fonctionnement de la figure 1 ; la figure 3 représente un mode de réalisation de la 35 présente invention ; B8718 - 07-GR1-281

7 les figures 4 à 6 représentent d'autres modes de réalisation de la présente invention ; et la figure 7 représente schématiquement un module de la figure 3.

Description détaillée La figure 3 représente un circuit 10 illustrant un mode de réalisation de la présente invention. En figure 3, le circuit 10 comporte un transistor NMOS M0, un transistor NMOS MI de même disposition et de même fonc- tion que dans le circuit de la figure 1. Le circuit 10 comporte aussi comme en figure 1 des noeuds A, B, M, N. De façon générale, toute référence commune aux figures 1 et 3 correspond à des éléments de même type et de même fonction, qui ne seront pas spécialement décrits à nouveau.

En figure 3, le circuit 10 comprend en outre un transistor PMOS M"0, dont la source est reliée au noeud N et dont le drain est relié à un noeud C. La grille du transistor M"0 est reliée au noeud B. Le circuit 10 comprend aussi un transistor PMOS M2 dont la source est reliée au noeud C et le drain au noeud A. La grille du transistor M2 est reliée à l'entrée des données data-IN. Le circuit 10 comprend aussi un transistor PMOS M3 dont la source est reliée au noeud C et le drain au noeud A. La grille du transistor M3 est reliée à un module de sélection 20. Comme on le verra par la suite, le transistor M2 correspond à une branche à haute impédance et le transistor M3 à une branche à faible impédance, le transistor M2 présentant un faible courant de saturation et le transistor M3 un fort courant de saturation. En figure 3, le circuit 10 comprend aussi un transistor PMOS M"I, dont la source est reliée au noeud N et dont le drain est relié à un noeud D. La grille du transistor M"I est reliée au noeud A. Le circuit 10 comprend aussi un transistor PMOS M4 dont la source est reliée au noeud D et le drain au noeud B. La grille du transistor M4 est reliée à l'entrée inverse des données dataûIN. Le circuit 10 comprend aussi un transistor PMOS M5 dont la source est reliée au noeud D et le B8718 - 07-GR1-281

8 drain au noeud B. La grille du transistor M5 est reliée au module de sélection 20. Comme on le verra par la suite, le transistor M4 correspond à une branche à haute impédance et le transistor M5 à une branche à faible impédance, le transistor M4 présentant un faible courant de saturation et le transistor M5 un fort courant de saturation. Dans le mode de réalisation de la figure 3, le module de sélection 20 est couplé d'une part à la sortie de données DATA-OUT et à la sortie inverse des données DATA û OUT. Comme on le verra par la suite, le module de sélection 20 pourrait être relié à une seule de ces sorties. Le module de sélection 20 pourrait aussi être relié à l'entrée de données data-IN ou à l'entrée inverse des données dataûIN, ou à ces deux entrées simultanément.

Une fonction du module de sélection 20 est de coituttander les transistors M3 et M5. Le module 20 est prévu pour rendre le transistor M3 passant et pour bloquer le transistor M5 lorsque le noeud A doit passer du niveau 0 au niveau 1 et, par voie de conséquence, lorsque le noeud B doit passer du niveau 1 au niveau O. Le module 20 est aussi prévu pour bloquer le transistor M3 et rendre passant le transistor M5 lorsque le noeud A doit passer du niveau 1 au niveau 0 (et que le noeud B doit passer de 0 à 1) . La réalisation pratique du module de sélection 20 est à la portée de l'homme de l'art à partir de la fonction à réaliser. Par exemple, le module 20 sera connecté à au moins une des bornes data-IN, DATA-OUT, data û IN ou DATAùOUT, ou bien à un autre endroit du circuit, dont la tension est en relation avec une des bornes ci-dessus. Le module de sélection 20 comprendra une ou plusieurs portes logiques associées à de la logique combinatoire. Par exemple, le module 20 comprendra des détecteurs de niveau des signaux DATA et DATA, ainsi que des éléments de retard pour que le circuit translateur de niveau ait le temps de se stabiliser entièrement entre deux changements d'état. Les signaux issus des détecteurs de niveau de DATA et DATA peuvent B8718 - 07-GR1-281

9 être combinés logiquement pour générer les signaux de sortie du module de sélection 20 afin qu'ils rendent passants ou bloqués les transistors M3 ou M5. Les détecteurs de niveau et les éléments de retard pourront être réalisés à l'aide d'inverseurs. Un schéma possible du module de sélection 20 sera décrit en relation avec la figure 7. On va maintenant expliquer le fonctionnement du circuit de la figure 3. Supposons que l'entrée data-IN soit au niveau O. Le transistor M0 est bloqué. Le transistor M"0 est passant. Le transistor M2 est passant et le noeud A est au niveau 1. Le transistor M3 est indifféremment passant ou bloqué, le module de sélection 20 ne devant faire en sorte que le transistor M3 soit bloqué qu'au moment où les données d'entrée passent au niveau 1.

Lorsque l'entrée data-IN est au niveau 0, le transistor MI est passant. Le transistor Mu' est bloqué et le noeud B est au niveau O. Le transistor M5 est indifféremment passant ou bloqué, le module de sélection 20 ne devant rendre passant le transistor M5 qu'au moment où les données d'entrée passent au niveau 1. Le transistor M4 est proche du blocage, mais pas tout à fait bloqué car sa grille est à une tension faible (VDD). Au moment où les données d'entrée data passent du niveau 0 au niveau 1 (de la tension 0 à la tension VDD), le transistor M0 devient passant. Comme la tension (VDD) entre la grille et la source du transistor M0 est faible et proche du seuil du transistor M0, le courant traversant le transistor M0 est faible. Le transistor M"0 est encore passant. Le transistor M"0 est susceptible de fournir un courant important car il opère avec une tension grille-source élevée, proche de V+.

La tension grille-source du transistor M2, qui reste passant, est diminuée de la tension VDD, ce qui diminue son courant de saturation. Comme le transistor M2 a été réalisé pour fournir un faible courant, car la branche constituée par le transistor M2 est prévue pour présenter une forte impédance, le courant parcourant le transistor M2 est faible. Le transistor M3 B8718 - 07-GR1-281

10 est bloqué car il a été bloqué avant que les données d'entrée passent au niveau 1 par le module de sélection 20. Comme le transistor M3 est bloqué, le transistor M2 a pour effet de limiter le courant fourni par le transistor M"0.

Ainsi, le courant circulant du noeud N au noeud A est plus faible que ce qu'il aurait été sans la présence des transistors M2 et M3 et le potentiel du noeud A atteint le niveau 0 plus rapidement qu'en l'absence du transistor M2. Dans un mode de réalisation, le transistor M2 est dimensionné pour que le cou- rapt qui le traverse soit le plus faible possible, tout en restant supérieur au courant de fuite du transistor M0. En ce qui concerne le comportement du circuit au noeud B lorsque les données d'entrée data passent du niveau 0 au niveau 1, le transistor M1 se bloque. Le transistor M"1 va devenir rapidement passant car la tension au noeud A s'abaisse rapidement. Le transistor M5 est passant car il a été rendu passant par le module de sélection 20 avant que les données ne passent au niveau 1. Les transistors M"1 et M5 étant susceptibles de fournir un courant important, la tension au noeud B va augmenter rapidement et atteindre le niveau 1 rapidement. Le transistor M4 devient passant, mais ce transistor influe peu car il présente un petit courant de saturation. En conclusion, la présence du transistor M2, c'est-à-dire d'une branche à haute impédance entre les noeuds A et C, a permis au niveau du noeud A de décroître rapidement et la présence du transistor M5, c'est-à-dire d'une branche à basse impédance entre les noeuds B et D, a permis au noeud B de croître rapidement. Ainsi, le circuit de la figure 3 permet une transition rapide lorsque les données passent du niveau 0 au niveau 1. Lorsque les données d'entrée data passent du niveau 1 au niveau 0, le comportement du circuit se déduit du compor- tement lors du passage des données du niveau 0 au niveau 1. Ainsi, lors du passage des données d'entrée du niveau 1 au niveau 0, le transistor M0 se bloque et le transistor M1 devient B8718 - 07-GR1-281

11 passant. Le transistor M"0 reste bloqué et le transistor M"1 reste passant. Le transistor M4 est faiblement passant car sa tension grille-source est diminuée de la tension VDD et le transistor M5 est bloqué car il a été bloqué avant que les données ne passent au niveau 0 par le module de sélection 20. Le courant parcourant la branche NB est limité par le blocage du transistor M5 et la tension au noeud B décroît rapidement, ce qui entraîne un déblocage rapide du transistor M"0. Le transistor M3 ayant été rendu passant par le module de sélection 20 avant le passage des données à 0, les transistors M"0 et M3 fournissent un fort courant qui va permettre au noeud A d'atteindre rapidement son niveau haut (V+). Ici encore, la présence des voies à haute et basse impédance en parallèle a permis une commutation plus rapide que dans l'art antérieur.

Dans un mode de réalisation, le transistor M4 est dimensionné pour que le courant qui le traverse soit le plus faible possible, tout en restant supérieur au courant de fuite du transistor MI. En conclusion, la présence des branches à haute impé- dance entre les noeuds A et C d'une part et entre les noeuds B et D d'autre part est associée à des branches à basse impédance pouvant être activées ou désactivées a permis de diminuer les temps de commutation. On notera que les branches à haute impédance, outre la limitation du courant de saturation des tran- sistors M"0 et M"I, peuvent servir aussi à compenser le courant de fuite des transistors M0 et MI lorsque ces transistors sont bloqués. Les branches à faible impédance, quant à elles, permettent le passage du courant de saturation des transistors 30 M"0 et Mu' lorsqu'elles sont activées. Le module de sélection 20 peut opérer de diverses façons. Il suffit qu'il ait activé ou désactivé de façon adéquate les branches à faible impédance entre la fin d'une transition et le début de la transition suivante.

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12 Dans un mode de réalisation, le module de sélection 20 agit sur les branches à faible impédance juste après chaque transition. Dans ce cas, lorsque par exemple le noeud A vient de passer au niveau 0 et le noeud B au niveau 1, le module de sélection 20 opère pour rendre le transistor M3 passant et pour bloquer le transistor M5, qui seront opérationnels pour la transition suivante. On pourra prévoir des retards pour s'assurer que les niveaux des noeuds A et B sont bien stabilisés. On peut aussi, connaissant la fréquence des données, faire en sorte que le module de sélection 20 opère juste avant chaque transition. On notera que les transistors M3 et M"0 (respectivement M5 et M"1) ne sont pas nécessairement identiques. En effet, leur tension grille-source n'est pas la même et l'on pourra réaliser les transistors M3 et M"0 (respectivement M5 et M"1) pour qu'ils aient le même courant de saturation. On notera que les transistors M2 et M4 peuvent avoir des courants de saturation très faibles, pouvant être de l'ordre des courants de fuite des transistors M0 et MI. Concernant les tensions, on sait que, selon la tendance actuelle, les tensions à l'intérieur des circuits intégrés ne cessent de décroître (par exemple elles peuvent actuellement être de 0,9 volt) alors que le circuit extérieur est prévu pour des tensions plus élevées (par exemple de 1,8 volt à 5 volts). Il va de soi que les transistors du circuit de la figure 3 supportent tous les tensions maximales auxquelles ils peuvent être soumis. Un circuit selon la présente invention peut être utilisable dans une grande plage de fréquence. Par exemple, on peut l'utiliser pour des fréquences de données allant de moins de 10 MHz à plus de 500 MHz. L'homme du métier pourra modifier le circuit de la figure 3 sans sortir du cadre de la présente invention. Ainsi, les figures 4 à 6 illustrent des exemples de modification de la figure 3 faisant partie de la présente invention. La figure 4 représente la partie du circuit 20 de la 35 figure 3 située entre les noeuds N et A d'une part, N et B B8718 - 07-GR1-281

13 d'autre part. En figure 4, une résistance R1 située entre les noeuds C et A remplace le transistor M2 de la figure 3. La résistance R1 joue le même rôle que le transistor M2 de la figure 3 (maintien du noeud A à 1 (V+) en compensant le courant de fuite de M0 ; passage rapide du noeud A à zéro). Comme la résistance R1 fait partie de la voie à haute impédance, sa valeur ohmique sera de préférence de forte valeur. De même, en figure 4, une résistance R2, de préférence de forte valeur, est située entre les noeuds D et B. La résistance R2 remplace le transistor M4 de la figure 3 et joue le même rôle. En figure 4, les transistors M3 et M5 sont bien entendu commandés de la même façon qu'en figure 3. La figure 5 représente un mode de réalisation de la présente invention dans lequel les deux voies en parallèle à haute et basse impédance sont situées entre le noeud N et un noeud E. Le transistor M"0 est situé entre le noeud E et le noeud A. De façon similaire, deux branches, une à faible impédance et l'autre à haute impédance sont situées entre le noeud N et un noeud F. Le transistor M"1 est situé entre le noeud F et le noeud B. Bien entendu, en figure 5, les résistances R1 et R2 peuvent être remplacées par les transistors M2 et M4 de la figure 3. Le fonctionnement du circuit de la figure 5 est semblable à celui de la figure 3 et ne sera pas décrit davantage. En figure 6, les voies à haute et basse impédance relient les noeuds N et A d'une part, et les noeuds N et B d'autre part. Le transistor M"0 est dupliqué en un transistor M"0_1, en série avec le transistor M2 et un transistor M"0_2, en série avec le transistor M3. Les transistors M"0_1 et M"0_2 ont tous deux leur grille connectée au noeud B. De façon symétrique, le noeud N est relié au noeud B par deux voies en parallèle, une contenant un transistor M"1_2 en série avec le transistor M5 et une comprenant un transistor M"1_1 en série avec le transistor M4. Les transistors M"0_1 et M"0-2 n'ont pas besoin d'être 35 identiques. Le transistor M"0-1 en série avec le transistor M2 B8718 - 07-GR1-281

14 peut être un transistor résistif (petite valeur du rapport W/L) tandis que le transistor M"0_2 en série avec le transistor M3 est un transistor peu résistif. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, selon la mise en oeuvre de la présente invention, un ou plusieurs des transistors des circuits décrits pourront être dupliqués. Aussi, le niveau bas de tension peut ne pas être relié à la masse, le noeud M étant alors relié à une tension V- différente de zéro. Comme cela a été déjà indiqué, le module de sélection 20 peut être réalisé de façons très diverses. La figure 7 fournit un exemple de réalisation du module 20, qui va être décrit ci-après sommairement. En figure 7, le module de sélection 20 a une entrée 22 reliée à la borne DATA-OUT de la figure 3, et une entrée 24 reliée à la borne DATA û OUT. L'entrée 22 est reliée à une entrée d'une porte NAND 26 à deux entrées. L'entrée 24 est reliée à la deuxième entrée de la porte 26 par l'intermédiaire d'un inverseur I1. La sortie de la porte 26 attaque trois inverseurs en série I2, I3 et I4. La sortie de l'inverseur I4 est reliée à une borne 28, qui commande la grille du transistor M5. La sortie de l'inverseur I4 est aussi reliée à l'entrée d'un inverseur I5, dont la sortie est reliée à une borne 30 qui commande la grille du transistor M3. Pour un bon fonctionnement du circuit de la figure 7, le délai de propagation dans la porte NAND 26 et les inverseurs I2, I3 et I4 doit être supérieur au temps de commutation du circuit translateur de niveau.

Claims

REVENDICATIONS1. Circuit translateur de niveau de tension compre-nant : - au moins un premier transistor MOS (M0), d'un premier type, dont la grille est propre à recevoir des données d'entrée (data) susceptibles de varier entre un premier niveau de tension (VDD) et un deuxième niveau de tension (GND, V-) inférieur au premier niveau de tension, dont la source est couplée à un premier noeud (M) et dont le drain est couplé à un deuxième noeud (A) ; - au moins un deuxième transistor MOS (M1), du premier type, dont la grille est propre à recevoir l'inverse des données d'entrée (data), dont la source est couplée au premier noeud (M) et dont le drain est couplé à un troisième noeud (B) ; - au moins un troisième transistor MOS (M"0, M"0-1, M"0_2), d'un deuxième type, dont la grille est couplée au troisième noeud (B), dont la source est couplée à un quatrième noeud (N) et dont le drain est couplé au deuxième noeud (A) ; - au moins un quatrième transistor MOS (M"1, M"1-1, M"1_2), du deuxième type, dont la grille est couplée au deuxième noeud (A), dont la source est couplée au quatrième noeud (N) et dont le drain est couplé au troisième noeud (B), dans lequel le troisième noeud (B) est propre à fournir des données de sortie (DATA) correspondant aux données d'entrée et le deuxième noeud (A) est propre à fournir l'inverse des données de sortie (DATA), les données de sortie étant susceptibles de varier entre un troisième niveau de tension (V+) et le deuxième niveau de tension (GND, V-), le troisième niveau de tension étant supérieur au premier niveau de tension (VDD)°; caractérisé en ce qu'il comprend : - au moins une première (M2, R1) et une deuxième (M3) branches entre le deuxième noeud (A) et le quatrième noeud (N), la deuxième branche présentant une impédance plus faible que la première branche ;B8718 - 07-GR1-281 16 au moins une troisième (M4, R2) et une quatrième (M5) branches entre le troisième noeud (B) et le quatrième noeud (N), la quatrième branche présentant une impédance plus faible que la troisième branche ; et un module de sélection (20) propre à activer la deuxième branche (M3) et à désactiver la quatrième branche (M5) avant que le deuxième noeud (A) ne passe du deuxième niveau de tension (GND, V-) au troisième niveau de tension (V+) et propre à désactiver la deuxième branche (M3) et à activer la quatrième branche (M5) avant que le deuxième noeud (A) ne passe du troisième niveau de tension au deuxième niveau de tension.
2. Circuit selon la revendication 1, dans lequel le premier type de transistor MOS correspond à des transistors NMOS et le deuxième type de transistor correspond à des transistors PMOS, et dans lequel le premier noeud est couplé à la masse (GND) et le quatrième noeud est couplé à une tension d'alimentation positive (V+).
3. Circuit selon l'une quelconque des revendications précédentes, dans lequel le module de sélection (20) est couplé 20 au deuxième noeud (A) et/ou au troisième noeud (B).
4. Circuit selon l'une quelconque des revendications précédentes, dans lequel la deuxième ou la quatrième branche comprend un transistor PMOS (M3, M5) à courant de saturation élevé. 25
5. Circuit selon l'une quelconque des revendications précédentes, dans lequel la première ou la troisième branche comprend un transistor PMOS (M2, M5) à faible courant de saturation.
6. Circuit selon l'une quelconque des revendications 1 30 à 4, dans lequel la première ou la troisième branche comprend une résistance (R1, R2).
7. Circuit selon l'une quelconque des revendications précédentes, comprenant : une première et une deuxième voies connectées en 35 parallèle entre le deuxième (A) et le quatrième (N) noeud, laB8718 - 07-GR1-281 17 première voie comprenant un premier transistor PMOS (M"0-1) connecté en série avec un élément à haute impédance (M2, R1) et la deuxième voie comprenant un deuxième transistor PMOS (M"0-2) connecté en série avec un élément à basse impédance (M3) ; une troisième et une quatrième voies connectées en parallèle entre le troisième (B) et le quatrième (N) noeuds, la troisième voie comprenant un troisième transistor PMOS (M"1-1) connecté en série avec un élément à haute impédance (M4, R2) et la quatrième voie comprenant un quatrième transistor PMOS (M"1_ 2) connecté en série avec un élément à basse impédance (M5).
8. Circuit selon l'une quelconque des revendications précédentes, dans lequel le circuit de sélection (20) comprend une ou plusieurs portes logiques (26) et des inverseurs (I1-I5).