FR2885260A1 - Procede de fabrication d'un dispositf electronique multicouches depourvu de resistances d'interface parasites - Google Patents
Procede de fabrication d'un dispositf electronique multicouches depourvu de resistances d'interface parasites Download PDFInfo
- Publication number
- FR2885260A1 FR2885260A1 FR0504313A FR0504313A FR2885260A1 FR 2885260 A1 FR2885260 A1 FR 2885260A1 FR 0504313 A FR0504313 A FR 0504313A FR 0504313 A FR0504313 A FR 0504313A FR 2885260 A1 FR2885260 A1 FR 2885260A1
- Authority
- FR
- France
- Prior art keywords
- layers
- layer
- electronic device
- manufacturing
- deposition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
La présente invention concerne un procédé de fabrication d'un dispositif électronique ED incluant au moins une première et une deuxième couche C1 et C2 superposées respectivement réalisées en un premier et un deuxième matériau semiconducteur.Selon l'invention, lesdites première et deuxième couches C1 et C2 sont déposées sans discontinuité l'une sur l'autre au cours d'une même étape de dépôt VDS.L'invention permet, en prévoyant une continuité entre les dépôts des première et deuxième couches C1 et C2, de prévenir la formation d'une frontière physique entre lesdites couches, de sorte qu'aucune résistance d'interface parasite n'existera entre ces couches.
Description
La présente invention concerne un procédé de fabrication d'un dispositif
électronique incluant au moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semi-conducteur.
De tels procédés sont couramment utilisés pour fabriquer des transistors à effet de champ formant usuellement partie de circuits électroniques intégrés. L'invention peut toutefois être mise en oeuvre pour fabriquer tout autre type de dispositif électronique comportant au moins deux couches superposées présentant des compositions différentes, comme par exemple une cellule solaire photovoltaïque.
Parmi de multiples applications possibles, l'invention pourra avantageusement être utilisée pour fabriquer des matrices de transistors en couches minces destinés à contrôler un affichage lumineux sur une zone particulière d'un écran plat affectée au transistor considéré. En effet, dans une telle application, les couches semi-conductrices formant les transistors seront déposées sur un substrat formé par du verre ou par une matière synthétique tolérant mal des expositions à des températures élevées, de sorte que les dépôts des couches semi-conductrices doivent être exécutés à des températures relativement basses, n'excédant par exemple pas 200 C dans une situation ou le substrat est en matière plastique. Cependant, il a été constaté que la température à laquelle les couches semi-conductrices sont déposées, ainsi que d'éventuels traitements postérieurs au dépôt, exercent une influence sur les caractéristiques électriques de chaque transistor formé par lesdites couches, ainsi que sur un degré de stabilité et d'homogénéité de ces caractéristiques d'un transistor à l'autre, ce qui peut être rédhibitoire dans une application où tous les transistors d'une même matrice de contrôle d'un écran plat doivent opérer de manière aussi uniforme que possible pour garantir une cohérence de l'image affichée sur ledit écran. Par conséquent, un procédé de dépôt à relativement basse température produit dans l'état actuel de la technique des transistors dont les caractéristiques électriques sont insuffisantes pour que ces transistors soient compatibles avec certains usages qui pourraient pourtant être avantageux. En particulier, de tels transistors présentent une faible mobilité de porteurs de charge, la mobilité de trous entre deux électrodes dopées P étant même en pratique insuffisante pour autoriser une utilisation réaliste d'un transistor de type PMOS (acronyme de l'expression anglaise "P-type Metal Oxide Semiconductor" bien connue de l'homme du métier) fabriqué à basse température au moyen d'un procédé connu, excluant ainsi toute possibilité de construire des structures de type CMOS (acronyme de l'expression anglaise "Complementary Metal Oxyde Semiconductor" bien connue de l'homme du métier) incluant de tels transistors, ce qui est regrettable au regard des indéniables avantages en termes de consommation d'énergie qu'offrent ces structures.
Il a été constaté que le problème décrit ci-dessus a pour origine principale une zone d'interface qui apparaît spontanément entre deux couches successives, du fait d'une interruption du processus de fabrication, par exemple due à un changement d'appareil ou d'environnement usuellement requis pour exécuter le dépôt de la deuxième couche au-dessus de la première. Une telle zone d'interface est essentiellement constituée par une région de structure désordonnée qui présente une résistance électrique ayant une valeur exacte aléatoire, quoique intrinsèquement élevée, qui aura pour effet de réduire en valeur tout courant destiné à y circuler. De plus, une telle dégradation de qualité du matériau dans la zone d'interface aura immanquablement pour effet de réduire la mobilité des porteurs de charge dans le canal d'un transistor à effet de champ dont une source et un drain auront été formées dans la deuxième couche superposée à la première couche abritant ledit canal.
Diverses techniques pour réduire l'influence néfaste de ces zones d'interface ont été proposées dans le passé, parmi lesquelles des tentatives d'amélioration d'une qualité cristalline du matériau constituant le canal ou par utilisation de silicium microcristallin dopé pour réaliser la source et le drain afin d'en réduire la résistance par rapport à celle présentée par du silicium amorphe, mais ces techniques n'ont pas donné entière satisfaction, de sorte que le problème posé par l'existence, a priori inévitable selon l'état de la technique, d'une zone d'interface est demeuré à ce jour sans véritable solution.
L'un des buts de l'invention est de proposer un procédé permettant de fabriquer des dispositifs électroniques multicouches présentant des performances aussi peu affectées que possible par une différence de matériau existant entre deux couches successives.
En effet, un procédé de fabrication conforme au paragraphe introductif est caractérisé selon un aspect de l'invention en ce que lesdites première et deuxième 5 couches sont déposées sans discontinuité l'une sur l'autre au cours d'une même étape de dépôt.
L'invention permet, en prévoyant une continuité entre les dépôts des première et deuxième couches, de prévenir la formation d'une frontière physique entre lesdites couches, de sorte qu'aucune zone d'interface n'existera entre ces couches, contrairement à ce qui était considéré comme inévitable dans l'état de la technique. Pour reprendre l'exemple du transistor à effet de champ évoqué plus haut, nulle résistance parasite ne viendra alors limiter de façon significative, quoique aléatoire, un courant circulant au travers de la première couche entre un drain et une source aménagées dans la deuxième couche, de sorte que les performances d'un tel transistor seront, d'une part, améliorées, et, d'autre part, plus aisément reproductibles d'un transistor à un autre.
S'il ressort des explications précédentes que l'invention est particulièrement bien adaptée à la fabrication de transistors à effet de champ, il doit cependant être bien compris que cette invention présente un intérêt pour la fabrication de tout type de dispositif électronique multicouches, puisqu'il permet d'empêcher une formation, entre chaque paire de couches successives, d'une zone d'interface susceptible de produire des effets nuisibles sur des échanges électriques devant se produire entre lesdites couches.
Dans l'une de ses nombreuses applications possibles, l'invention concerne également un procédé tel que décrit ci-dessus dans lequel, la première couche étant formée au cours de l'étape de dépôt par projection de particules d'un premier matériau sur un substrat placé dans une atmosphère contrôlée, la deuxième couche est obtenue par modification d'une composition chimique de ladite atmosphère sans interruption de projection au cours de ladite étape de dépôt.
Une telle application est relativement aisée à mettre en oeuvre, en prévoyant une multiplicité de réservoirs contenant sous forme gazeuse divers éléments chimiques susceptibles d'intervenir dans la composition des première et deuxième couches, lesdits réservoirs étant munis de sorties obturables chacune par une électrovanne et reliées ensemble à un mélangeur destiné à délivrer un gaz résultant à un projecteur de vapeur destiné à opérer en une seule étape le dépôt des première et deuxième couches, lequel projecteur pouvant être par exemple de type PEVCD ou HWCVD (acronymes respectifs des expressions anglaises "Plasma Enhanced Chemical Vapor Deposition" "Hot-Wire Chemical Vapor Deposition" bien connues de l'homme du métier), seul le réglage de signaux de contrôle des électrovannes étant destiné à être modifié au cours de ladite étape de dépôt.
L'invention concerne également, selon un premier de ses aspects matériels, un système de fabrication d'un dispositif électronique incluant au moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semi-conducteur, système incluant des moyens de dépôt aptes à réaliser sans discontinuité un dépôt l'une sur l'autre desdites première et deuxième couches.
Selon un mode de réalisation particulièrement avantageux de ce premier aspect matériel, dans lequel les moyens de dépôt sont aptes à projeter des particules du premier matériau sur un substrat placé dans une atmosphère contrôlée en vue de former la première couche, un système de fabrication tel que décrit ci-dessus inclut des moyens de réglage aptes à modifier une composition chimique de ladite atmosphère sans interruption de projection en vue de la formation de la deuxième couche.
En tant que produit obtenu directement par le procédé décrit plus haut, l'invention concerne également, selon un deuxième de ses aspects matériels, un dispositif électronique incluant au moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semi-conducteur, dispositif caractérisé en ce qu'il est dépourvu de toute discontinuité structurelle entre lesdites première et deuxième couches.
Les caractéristiques de l'invention mentionnées ci-dessus, ainsi que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels: La Fig.l est un schéma fonctionnel décrivant un système de fabrication d'un dispositif électronique conforme à un mode de mise en oeuvre avantageux de l'invention, et La Fig.2, est un chronogramme qui illustre le déroulement d'un procédé de fabrication conforme à l'invention.
La Fig.l représente schématiquement un système de fabrication MNFS d'un dispositif électronique ED incluant au moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semi-conducteur, en l'occurrence un transistor à effet de champ.
Le système de fabrication MNFS inclut des moyens de dépôt (VPU, GMX) aptes à réaliser un dépôt desdites première et deuxième couches sont déposées sans discontinuité l'une sur l'autre, lesquels moyens de dépôt (VPU, GMX) sont ici aptes à projeter un flux HCV contenant des particules du premier matériau sur un substrat placé dans une atmosphère contrôlée au sein d'un réacteur REACT, en vue de former la première couche. Dans ce mode de mise en oeuvre avantageux de l'invention, le système de fabrication MNFS inclut des moyens de réglage CNTU aptes à modifier une composition chimique de ladite atmosphère sans interruption de projection, en vue de la formation de la deuxième couche. Ces moyens de réglage CNTU seront de préférence munis d'une mémoire MEM dans laquelle aura préalablement été stockée au moins une séquence d'instructions de fabrication et d'une unité de traitement CPU destinée à exécuter lesdites instructions, de sorte que les moyens de réglage CNTU sont ainsi aptes à générer, d'une part, un signal de contrôle Cvp d'un projecteur de particules VPU, par exemple de type PEVCD ou HWCVD, et, d'autre part, des signaux de contrôle Cnti (pour i=l à N) destinés à piloter le fonctionnement d'électrovannes EVi aptes chacune à obturer une sortie d'un réservoir TNKi contenant un gaz Gi.
Ces réservoirs TNKi (pour i=1 à N) sont reliés, via leurs électrovannes EVi, à un mélangeur GMX destiné à délivrer un gaz résultant MG au projecteur de particules VPU qui pourra ainsi opérer en une seule étape le dépôt des première et deuxième couches, puisque ce projecteur VPU pourra délivrer un flux continu HCV dont le contenu pourra être modifié au cours de ladite étape de dépôt par simple réglage des signaux de contrôle Cnti (pour i=l à N) des électrovannes EVi.
Un système destiné à la seule fabrication d'un transistor à effet de champ en silicium microcristallin pourra par exemple ne contenir qu'un seul réservoir TNK1 contenant un gaz porteur d'un élément dopant, le silicium microcristallin étant alors quant à lui destiné à être déposé sur le substrat par un dispositif de projection par pulvérisation radiofréquence selon une technique bien connue de l'homme du métier sous l'appellation anglaise "RF Sputtering". Il est cependant tout à fait envisageable de prévoir un réservoir spécifique pour le silicium microcristallin lui-même, qui sera alors déposé comme tous les autres éléments contenus dans les autres réservoirs.
Dans d'autres applications, on pourra utiliser de multiples réservoirs pour contenir divers matériaux, par exemple du silicium, du germanium ou encore du carbone, que les moyens de réglage CNTU pourront sélectionner alternativement en vue de former des alliages, par exemple afin de réaliser une deuxième couche en silicium-germanium ou en silicium-carbone.
En outre, le mélangeur GMX pourra être mis en oeuvre sur commande des moyens de réglage CNTU, par le biais des signaux de contrôle Cnti des électrovannes EVi, pour réaliser des mélanges de gaz provenant de divers réservoirs afin d'autoriser l'obtention d'alliages encore plus complexes que ceux évoqués ci-dessus.
S'ils sont ici représentés en tant qu'éléments séparés les uns des autres, le mélangeur GMX, le projecteur VPU et le réacteur REACT pourront bien sûr être rassemblés au sein d'un même appareil dans d'autres modes de réalisation de l'invention.
La Fig.2 illustre plus en détails comment un procédé de fabrication peut être mis en oeuvre pour fabriquer un dispositif électronique ED constitué par un transistor à 30 effet de champ muni d'un drain D, d'une grille G et d'une source S. Au cours d'une même étape de dépôt VDS, une couche de silicium microcristallin va se former sur un substrat SUB réalisé par exemple en verre. Cette couche présente une épaisseur e destinée à croître jusqu'à atteindre une épaisseur El préalablement choisie en tant qu'épaisseur nominale de la première couche Cl, après quoi une électrovanne d'un réservoir contenant un élément dopant sera ouverte, de sorte que des particules dudit gaz seront alors mélangés aux particules de silicium microcristallin qui continueront à être projetées au-dessus de la première couche et entretiendront la croissance de l'épaisseur du matériau déposé sur le substrat. Le mélange de ces particules forme ainsi tout naturellement et sans discontinuité le matériau constitutif de la deuxième couche C2, qui sera réputée achevée lorsqu'elle aura atteint une épaisseur nominale E2 prédéterminée.
On constate à l'issue de l'étape de dépôt VDS qu'il n'existe aucune discontinuité physique entre les première et deuxième couches C 1 et C2, ce qui est rendu apparent sur la Figure par une absence de trait noir entre des zones blanches et grises représentant respectivement lesdites première et deuxième couches C 1 et C2. Ceci signifie qu'aucune zone d'interface n'a été créée entre ces couches au cours de l'étape de dépôt VDS, ce qui implique qu'il n'existera aucune résistance parasite significative entre lesdites couches dans le dispositif électronique ED réalisé conformément à l'invention.
Dans le procédé de fabrication décrit ici, l'étape de dépôt VDS est suivie d'une étape de gravure ETS de la deuxième couche C2, destinée à former dans ladite couche une cavité ayant une profondeur au moins égale à celle de la deuxième couche C2 et rendue ainsi apte à recevoir une électrode de grille. A cet effet, une zone de la deuxième couche préalablement délimitée par photolithographie est soumise au cours de cette étape de gravure ETS à une attaque ATT, qui pourra être une attaque en solution ou une attaque par bombardement ionique ou encore par bombardement plasma.
Dans le procédé de fabrication décrit ici, l'étape de gravure ETS de la deuxième couche C2 est suivie d'une étape de dépôt ODES, par pulvérisation radiofréquence ou par tout autre moyen adéquat, d'une couche isolante Ox réalisée par exemple en un oxyde de silicium, certaines zones de ladite couche isolante Ox faisant ensuite l'objet d'une gravure par photolithographie semblable à celle décrite plus haut afin d'aménager des zones de contact avec les parties subsistantes de la deuxième couche C2.
Ces zones de contact, ainsi que la cavité aménagée entre elles au cours de l'étape de gravure ETS sont destinées à être remplies par un matériau conducteur tel l'aluminium afin de réaliser des électrodes constituant le drain D, la grille G et la source S du transistor à effet de champ obtenu à l'issue du déroulement de ce procédé de fabrication.
Il ressort ainsi de la description qui précède que le procédé conforme à l'invention est également remarquable en ce que chacun des premier et deuxième matériaux, formant respectivement dans cet exemple le canal du transistor à effet de champ et les drain et source de ce transistor, est dans l'état qui était le sien au moment du dépôt, ces matériaux ne nécessitant donc pour leur constitution définitive aucune étape de traitement supplémentaire.
Les inventeurs ont observé que, pour un transistor de type N ainsi réalisé, ayant une première couche Cl et une deuxième couche C2 d'épaisseurs sensiblement égales toutes deux à 200 nanomètres (nm), une couche d'isolant de grille d'épaisseur sensiblement égale à 67 nm, et présentant une longueur et une largeur de canal sensiblement égales respectivement à 20 micromètres ( m) et 80 m, des mesures de mobilité d'effet de champ donnent des valeurs qui sont de 40 et 47 cm2/V.s pour des projections selon les techniques PEVCD et HWCVD, respectivement, tandis que des transistors semblables obtenus par mise en oeuvre de procédés connus présentent des mobilité d'effet de champ de 1,05 et 1,5 cm2/V.s, respectivement. Il apparaît ainsi que c'est bien la continuité entre les première et deuxième couches obtenue grâce à l'invention qui produit cette considérable augmentation de la mobilité des porteurs de charge, puisque cette amélioration est obtenue aussi bien avec du silicium microcristallin PEVCD qu'avec du silicium microcristallin HWVCD.
Par ailleurs, les inventeurs ont pu construire, grâce à un procédé de fabrication 30 semblable à celui décrit ci-dessus, un transistor de type P incluant une première couche en silicium microcristallin d'une épaisseur sensiblement égale à 200nm, une deuxième couche dopée en bore d'une épaisseur de 150 nm déposée par une technique de type HWCD et une couche isolante en oxyde de silicium d'une épaisseur de 120nm déposée par pulvérisation radiofréquence. Dans un tel transistor de type P présentant une longueur et une largeur de canal sensiblement égales respectivement à 20 m et 60 m, les inventeurs ont mesuré une mobilité d'effet de champ de 1,1 cm2/V.s, ce qui est suffisamment élevé pour autoriser une utilisation réaliste d'un tel transistor dans des applications industrielles, et particulièrement au sein de structures de type CMOS, ouvrant ainsi la voie à de considérables réductions de consommation énergétique dans des dispositifs électroniques en couches minces réalisés à des températures relativement basses, en particulier inférieures à 200 C.
Claims (5)
1) Procédé de fabrication d'un dispositif électronique incluant au moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semi-conducteur, procédé selon lequel lesdites première et deuxième couches sont déposées sans discontinuité l'une sur l'autre au cours d'une même étape de dépôt.
2) Procédé selon la revendication 1, caractérisé en ce que, la première couche étant formée au cours de l'étape de dépôt par projection de particules d'un premier matériau sur un substrat placé dans une atmosphère contrôlée, la deuxième couche est obtenue par modification d'une composition chimique de ladite atmosphère sans interruption de projection au cours de ladite étape de dépôt.
3) Système de fabrication d'un dispositif électronique incluant au moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semi-conducteur, système incluant des moyens de dépôt aptes à réaliser sans discontinuité un dépôt l'une sur l'autre desdites première et deuxième couches.
4) Système selon la revendication 3, caractérisé en ce que, les moyens de dépôt étant aptes à projeter des particules du premier matériau sur un substrat placé dans une atmosphère contrôlée en vue de former la première couche, ledit système inclut des moyens de réglage aptes à modifier une composition chimique de ladite atmosphère sans interruption de projection en vue de la formation de la deuxième couche.
5) Dispositif électronique incluant au moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semi-conducteur, dispositif caractérisé en ce qu'il est dépourvu de toute discontinuité structurelle entre lesdites première et deuxième couches.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0504313A FR2885260B1 (fr) | 2005-04-28 | 2005-04-28 | Procede de fabrication d'un dispositf electronique multicouches depourvu de resistances d'interface parasites |
| PCT/FR2006/000987 WO2006114535A1 (fr) | 2005-04-28 | 2006-04-28 | Procédé de fabrication d'un dispositif électronique multicouches dépourvu de résistances d'interface parasites |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0504313A FR2885260B1 (fr) | 2005-04-28 | 2005-04-28 | Procede de fabrication d'un dispositf electronique multicouches depourvu de resistances d'interface parasites |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2885260A1 true FR2885260A1 (fr) | 2006-11-03 |
| FR2885260B1 FR2885260B1 (fr) | 2007-08-24 |
Family
ID=35429203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0504313A Expired - Fee Related FR2885260B1 (fr) | 2005-04-28 | 2005-04-28 | Procede de fabrication d'un dispositf electronique multicouches depourvu de resistances d'interface parasites |
Country Status (2)
| Country | Link |
|---|---|
| FR (1) | FR2885260B1 (fr) |
| WO (1) | WO2006114535A1 (fr) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3512056A (en) * | 1967-04-25 | 1970-05-12 | Westinghouse Electric Corp | Double epitaxial layer high power,high speed transistor |
| JPS60143627A (ja) * | 1983-12-29 | 1985-07-29 | Matsushita Electric Ind Co Ltd | 光電変換膜の製造方法 |
| US4735822A (en) * | 1985-12-28 | 1988-04-05 | Canon Kabushiki Kaisha | Method for producing an electronic device having a multi-layer structure |
| JPS63236309A (ja) * | 1987-03-25 | 1988-10-03 | Nippon Soken Inc | 半導体素子及びその製造方法 |
| US4868014A (en) * | 1986-01-14 | 1989-09-19 | Canon Kabushiki Kaisha | Method for forming thin film multi-layer structure member |
-
2005
- 2005-04-28 FR FR0504313A patent/FR2885260B1/fr not_active Expired - Fee Related
-
2006
- 2006-04-28 WO PCT/FR2006/000987 patent/WO2006114535A1/fr active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3512056A (en) * | 1967-04-25 | 1970-05-12 | Westinghouse Electric Corp | Double epitaxial layer high power,high speed transistor |
| JPS60143627A (ja) * | 1983-12-29 | 1985-07-29 | Matsushita Electric Ind Co Ltd | 光電変換膜の製造方法 |
| US4735822A (en) * | 1985-12-28 | 1988-04-05 | Canon Kabushiki Kaisha | Method for producing an electronic device having a multi-layer structure |
| US4868014A (en) * | 1986-01-14 | 1989-09-19 | Canon Kabushiki Kaisha | Method for forming thin film multi-layer structure member |
| JPS63236309A (ja) * | 1987-03-25 | 1988-10-03 | Nippon Soken Inc | 半導体素子及びその製造方法 |
Non-Patent Citations (3)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 009, no. 305 (E - 363) 3 December 1985 (1985-12-03) * |
| PATENT ABSTRACTS OF JAPAN vol. 013, no. 038 (E - 709) 27 January 1989 (1989-01-27) * |
| SAWADA K ET AL: "FORMATION OF POLYSILICON ELECTRODES IN DEEP TRENCHES WITH TWO-STEP CONTINUOUS DEPOSITION OF IN-SITU DOPED AND UNDOPED POLYSILICON FILMS", SYMPOSIUM ON VLSI TECHNOLOGY. KYOTO, MAY 22 - 25, 1989, NEW YORK, IEEE, US, vol. SYMP. 9, 22 May 1989 (1989-05-22), pages 41 - 42, XP000091361 * |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2006114535A8 (fr) | 2007-01-25 |
| WO2006114535A1 (fr) | 2006-11-02 |
| FR2885260B1 (fr) | 2007-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2536194A1 (fr) | Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor | |
| EP3167497B1 (fr) | Encapsulation d'un composant optoélectronique organique | |
| FR2968125A1 (fr) | Procédé de fabrication d'un dispositif de transistor a effet de champ implémenté sur un réseau de nanofils verticaux, dispositif de transistor résultant, dispositif électronique comprenant de tels dispositifs de transistors, et processeur comprenant au moins un tel dispositif électronique | |
| FR2585863A1 (fr) | Procede et structure pour dispositifs de visualisation a cristaux liquides adresses par matrice et transistors a couche mince. | |
| FR2524709A1 (fr) | Dispositif a semi-conducteur et procede pour sa fabrication | |
| FR2585879A1 (fr) | Depot et durcissement du titane de l'electrode de grille pour emploi dans des transistors inverses a effet de champ a couche mince | |
| EP3796390B1 (fr) | Dispositif de microélectronique intégrant une fonction physique non-clonable fournie par des mémoires résistives et son procédé de fabrication | |
| FR2537316A1 (fr) | Dispositif d'affichage a matrice | |
| FR2794897A1 (fr) | Plaquette a semi-conducteur et dispositif a semi-conducteur fabrique a partir d'une telle plaquette | |
| EP0166647A1 (fr) | Procédé de fabrication d'au moins un transistor à effet de champ en couche mince, et transistor obtenu par ce procédé | |
| EP2500945B1 (fr) | Cellule mémoire | |
| EP0001374A1 (fr) | Transistor à films minces semi-conducteurs amorphes et à base métallique | |
| FR2913527A1 (fr) | Procede de fabrication d'un substrat mixte et utilisation du substrat pour la realisation de circuits cmos | |
| FR2885260A1 (fr) | Procede de fabrication d'un dispositf electronique multicouches depourvu de resistances d'interface parasites | |
| EP2472624B1 (fr) | Procédé de gravure d'un dispositif microélectronique à mémoire programmable | |
| EP3900043B1 (fr) | Procede de fabrication d'un dispositif spintronique comportant une couche magnetique active epaisse | |
| FR2518788A1 (fr) | Dispositif a resistance dependant de la tension, son procede de fabrication et sa mise en oeuvre dans un ecran de visualisation a commande electrique | |
| EP0011694A1 (fr) | Procédé et dispositif d'ajustement réversible des paramètres électriques d'un circuit électrique | |
| FR2996679A1 (fr) | Procede de depot d'une couche de tialn peu diffusive et grille isolee comprenant une telle couche | |
| EP2764550A1 (fr) | Point mémoire ram a un transistor | |
| FR2566583A1 (fr) | Procede de fabrication d'au moins un transistor a effet de champ en couche mince, et transistor obtenu par ce procede | |
| FR2979482A1 (fr) | Procede de realisation d'un dispositif a transistors contraints a l'aide d'une couche externe | |
| FR2989223A1 (fr) | Procede pour realiser un module photovoltaique avec une etape de gravure p3 et une eventuelle etape p1. | |
| WO1995030241A1 (fr) | Procede de passivation des flancs d'un composant semiconducteur a couches minces | |
| FR2794898A1 (fr) | Dispositif semi-conducteur a tension de seuil compensee et procede de fabrication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PLFP | Fee payment |
Year of fee payment: 12 |
|
| PLFP | Fee payment |
Year of fee payment: 13 |
|
| PLFP | Fee payment |
Year of fee payment: 14 |
|
| PLFP | Fee payment |
Year of fee payment: 15 |
|
| ST | Notification of lapse |
Effective date: 20201205 |