WO2006114535A1 - Procédé de fabrication d'un dispositif électronique multicouches dépourvu de résistances d'interface parasites - Google Patents

Procédé de fabrication d'un dispositif électronique multicouches dépourvu de résistances d'interface parasites Download PDF

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Tayeb Mohammed-Brahim
Oliver Bonnaud
Claude Simon
Nathalie Coulon
Amar Saboundji
Khalid Kandoussi
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    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Definitions

  • the present invention relates to a method of manufacturing an electronic device including at least a first and a second superimposed layer respectively made of a first and a second semiconductor material.
  • Such methods are commonly used to make field effect transistors usually forming part of integrated electronic circuits.
  • the invention may however be implemented to manufacture any other type of electronic device comprising at least two superposed layers having different compositions, such as for example a photovoltaic solar cell.
  • the invention can advantageously be used to fabricate thin film transistor matrices for controlling a light display on a particular area of a flat screen assigned to the transistor in question.
  • the semiconductor layers forming the transistors will be deposited on a substrate formed by glass or by a synthetic material which is poorly tolerant of exposure to temperatures high, so that the deposits of the semiconductor layers must be performed at relatively low temperatures, for example not exceeding 200 ° C in a situation where the substrate is plastic.
  • Such transistors have a low mobility of charge carriers, the mobility of holes between two P-doped electrodes being even in practice insufficient to allow a realistic use of a PMOS type transistor (acronym for "P -Type Metal Oxide Semiconductor "well known to those skilled in the art) manufactured at low temperature by means of a known method, thus excluding any possibility of building structures of the CMOS type (acronym for the English expression” Complementary Metal Oxide Semiconductor "Well known to those skilled in the art) including such transistors, which is unfortunate given the undeniable benefits in terms of energy consumption offered by these structures.
  • an interface zone which appears spontaneously between two successive layers, due to an interruption of the manufacturing process, for example due to a change of apparatus or environment usually required to perform the deposition of the second layer above the first.
  • Such an interface zone is essentially constituted by a disordered structure region which has an electrical resistance having a random exact value, although intrinsically high, which will have the effect of reducing in value any current intended to circulate there.
  • degradation of the quality of the material in the interface zone will inevitably have the effect of reducing the mobility of the charge carriers in the channel of a field effect transistor of which a source and a drain have been formed in the second layer superimposed on the first layer housing said channel.
  • One of the aims of the invention is to propose a method making it possible to manufacture multilayer electronic devices having performances as little affected as possible by a difference in material existing between two successive layers.
  • a manufacturing method according to the introductory paragraph is characterized according to one aspect of the invention in that said first and second layers are deposited without discontinuity on one another during a same deposition step.
  • the invention makes it possible, by providing a continuity between the deposits of the first and second layers, to prevent the formation of a physical boundary between said layers, so that no interface zone will exist between these layers, contrary to this which was considered inevitable in the state of the art.
  • no parasitic resistance will then significantly, although randomly, limit a current flowing through the first layer between a drain and a source arranged in the second layer, so the performance of such a transistor will be, on the one hand, improved, and, on the other hand, more easily reproducible from one transistor to another.
  • the invention also relates to a method as described above in which, the first layer being formed during the step of depositing particles of a first material onto a surface. substrate placed in a controlled atmosphere, the second layer is obtained by modifying a chemical composition of said atmosphere without interruption of projection during said deposition step.
  • Such an application is relatively easy to implement, by providing a plurality of reservoirs containing in gaseous form various chemical elements that may be involved in the composition of the first and second layers, said reservoirs being provided with respective closures closed by a solenoid valve and connected together with a mixer for delivering a resulting gas to a steam projector for operating in a single step the deposition of the first and second layers, which projector can be for example PEVCD type or HWCVD (acronyms respective English expressions "Plasma Enhanced Chemical Vapor Deposition "" Hot-Wire Chemical Vapor Deposition "well known to those skilled in the art), only the control signal setting of the solenoid valves being intended to be modified during said deposition step.
  • PEVCD type or HWCVD acronyms respective English expressions "Plasma Enhanced Chemical Vapor Deposition "" Hot-Wire Chemical Vapor Deposition "well known to those skilled in the art
  • the invention also relates, according to a first of its material aspects, to a system for manufacturing an electronic device including at least a first and a second superimposed layer respectively made of a first and a second semiconductor material, a system including means deposit able to performing without deposit a deposit on one another of said first and second layers.
  • a manufacturing system such as described above includes adjustment means adapted to modify a chemical composition of said atmosphere without interruption of projection for the formation of the second layer.
  • the invention also relates, according to a second of its material aspects, to an electronic device including at least a first and a second superimposed layer respectively made of a first and a second material. semiconductor device characterized in that it is devoid of any structural discontinuity between said first and second layers.
  • FIG. 1 is a block diagram describing a system for manufacturing an electronic device according to an advantageous embodiment of the invention.
  • FIG. 1 diagrammatically represents a manufacturing system MNFS of an electronic device ED including at least a first and a second superimposed layer respectively made of a first and a second semiconductor material, in this case a field effect transistor.
  • the manufacturing system MNFS includes depositing means (VPU, GMX) capable of depositing said first and second layers are deposited without discontinuity one on the other, which deposition means (VPU, GMX) are here able to project an HCV flux containing particles of the first material on a substrate placed in a controlled atmosphere in a RE ⁇ CT reactor, in order to form the first layer.
  • the MNFS manufacturing system includes CNTU adjustment means able to modify a chemical composition of said atmosphere without interruption of projection, for the purpose of forming the second layer.
  • a VPU particle projector for example of the PEVCD or HWCVD type
  • Cnti control signals for controlling the operation of solenoid valves EVi each able to close an outlet of a tank TNKi containing a gas Gi.
  • a system intended solely for the manufacture of a microcrystalline silicon field effect transistor may for example contain only one TNK1 tank containing a carrier gas for a doping element, the microcrystalline silicon then being intended to be deposited on the substrate by a radiofrequency spraying device according to a technique well as those skilled in the art under the name "RF Sputtering", it is however quite possible to provide a specific reservoir for the microcrystalline silicon him same, which will then be deposited like all the other elements contained in the other tanks. In other applications, it will be possible to use multiple reservoirs to contain various materials, for example silicon, germanium or carbon, that the CNTU adjustment means may alternatively select to form alloys, for example in order to achieve a second silicon-germanium or silicon-carbon layer.
  • the mixer GMX can be implemented on command control means CNTU, through the control signals Cnti solenoid valves EVi, to make gas mixtures from various tanks to allow the obtaining of alloys even more complex than those mentioned above. If they are represented here as separate elements from one another, the GMX mixer, the VPU projector and the REACT reactor can of course be brought together in the same apparatus in other embodiments of the invention. 'invention.
  • FIG. 2 illustrates in more detail how a manufacturing method can be implemented to manufacture an electronic device ED constituted by a field effect transistor provided with a drain D, a gate G and a source S .
  • a microcrystalline silicon layer will be formed on a SUB substrate made for example of glass.
  • This layer has a thickness e intended to grow to reach a thickness El previously chosen as the nominal thickness of the first layer C1, after which a solenoid valve of a reservoir containing a doping element will be open, so that particles said gas will then be mixed with the microcrystalline silicon particles which will continue to be projected above the first layer and maintain the growth of the thickness of the material deposited on the substrate.
  • the mixture of these particles thus forms naturally and without discontinuity the material constituting the second layer C2, which will be deemed complete when it reaches a predetermined nominal thickness E2.
  • the VDS deposition step is followed by an etching step ETS of the second layer C2, intended to form in said layer a cavity having a depth at least equal to that of the second layer C2 and thus made capable of receiving a gate electrode.
  • ETS etching step
  • an area of the second layer previously delimited by photolithography is subjected during this ETS etching step to an ATT attack, which may be an attack in solution or an attack by ion bombardment or by plasma bombardment.
  • the ETS etching step of the second layer C2 is followed by an ODES deposition step, by radiofrequency sputtering or by any other suitable means, of an insulating layer Ox produced for example in one silicon oxide, certain areas of said insulating layer Ox then being etched by photolithography similar to that described above in order to arrange areas of contact with the remaining portions of the second layer C2.
  • These contact zones, as well as the cavity arranged between them during the etching step ETS are intended to be filled by a conductive material such as aluminum in order to produce the electrodes constituting the drain D, the gate G and the source S field effect transistor obtained after the completion of this manufacturing process.
  • each of the first and second materials respectively forming in this example the channel of the field effect transistor and the drain and source of this transistor. is in the state that was his at the moment deposit, these materials therefore requiring for their final constitution no additional processing step.
  • the inventors have been able to construct, by a manufacturing method similar to that described above, a P-type transistor including a first layer of microcrystalline silicon with a thickness substantially equal to 200 nm, a second layer doped with boron. of a thickness of 150 nm deposited by a technique of HWCD type and a silicon oxide insulating layer of a thickness of 120 nm deposited by radio frequency sputtering, in such a P type transistor having a substantially equal length and channel width at 20 ⁇ m and 60 ⁇ m respectively, the inventors have measured a field effect mobility of 1.1 cnrVV.s, which is sufficiently high to allow realistic use of such a transistor in industrial applications, and particularly within CMOS-type structures, thus opening the way for considerable reductions in energy consumption in thin films made at relatively low temperatures, in particular below 200 ° C.

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Abstract

La présente invention concerne un procédé de fabrication d'un dispositif électronique ED incluant au moins une première et une deuxième couche Cl et C2 superposées respectivement réalisées en un premier et un deuxième matériau semiconducteur. Selon l'invention, lesdites première et deuxième couches Cl et C2 sont déposées sans discontinuité l'une sur l'autre au cours d'une même étape de dépôt VDS. L'invention permet, en prévoyant une continuité entre les dépôts des première et deuxième couches Cl et C2, de prévenir la formation d'une frontière physique entre lesdites couches, de sorte qu'aucune résistance d'interface parasite n'existera entre ces couches.

Description

Procédé de fabrication d'un dispositif électronique multicouches dépourvu de résistances d'interface parasites
La présente invention concerne un procédé de fabrication d'un dispositif électronique incluant au moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semi-conducteur.
De tels procédés sont couramment utilisés pour fabriquer des transistors à effet de champ formant usuellement partie de circuits électroniques intégrés. L'invention peut toutefois être mise en œuvre pour fabriquer tout autre type de dispositif électronique comportant au moins deux couches superposées présentant des compositions différentes, comme par exemple une cellule solaire photovoltaïque.
Paπni de multiples applications possibles, l'invention pourra avantageusement être utilisée pour fabriquer des matrices de transistors en couches minces destinés à contrôler un affichage lumineux sur une zone particulière d'un écran plat affectée au transistor considéré. En effet, dans une telle application, les couches semi- conductrices formant les transistors seront déposées sur un substrat formé par du verre ou par une matière synthétique tolérant mal des expositions à des températures élevées, de sorte que les dépôts des couches semi-conductrices doivent être exécutés à des températures relativement basses, n'excédant par exemple pas 200°C dans une situation ou le substrat est en matière plastique. Cependant, il a été constate que la température à laquelle les couches semi-conductrices sont déposées, ainsi que d'éventuels traitements postérieurs au dépôt, exercent une influence sur les caractéristiques électriques de chaque transistor formé par lesdites couches, ainsi que sur un degré de stabilité et d'homogénéité de ces caractéristiques d'un transistor à l'autre, ce qui peut être rédhibitoire dans une application où tous les transistors d'une même matrice de contrôle d'un écran plat doivent opérer de manière aussi uniforme que possible pour garantir une cohérence de l'image affichée sur ledit écran. Par conséquent, un procédé de dépôt à relativement basse température produit dans l'état actuel de la technique des transistors dont les caractéristiques électriques sont insuffisantes pour que ces transistors soient compatibles avec certains usages qui pourraient pourtant être avantageux. En particulier, de tels transistors présentent une faible mobilité de porteurs de charge, la mobilité de trous entre deux électrodes dopées P étant même en pratique insuffisante pour autoriser une utilisation réaliste d'un transistor de type PMOS (acronyme de l'expression anglaise "P -type Métal Oxide Semiconductor" bien connue de l'homme du métier) fabriqué à basse température au moyen d'un procédé connu, excluant ainsi toute possibilité de construire des structures de type CMOS (acronyme de l'expression anglaise "Complementary Métal Oxyde Semiconductor" bien connue de l'homme du métier) incluant de tels transistors, ce qui est regrettable au regard des indéniables avantages en termes de consommation d'énergie qu'offrent ces structures.
Il a été constaté que le problème décrit ci-dessus a pour origine principale une zone d'interface qui apparaît spontanément entre deux couches successives, du fait d'une interruption du processus de fabrication, par exemple due à un changement d'appareil ou d'environnement usuellement requis pour exécuter le dépôt de la deuxième couche au-dessus de la première. Une telle zone d'interface est essentiellement constituée par une région de structure désordonnée qui présente une résistance électrique ayant une valeur exacte aléatoire, quoique intrinsèquement élevée, qui aura pour effet de réduire en valeur tout courant destiné à y circuler. De plus, une telle dégradation de qualité du matériau dans la zone d'interface aura immanquablement pour effet de réduire la mobilité des porteurs de charge dans le canal d'un transistor à effet de champ dont une source et un drain auront été formées dans la deuxième couche superposée à la première couche abritant ledit canal.
Diverses techniques pour réduire l'influence néfaste de ces zones d'interface ont été proposées dans le passé, parmi lesquelles des tentatives d'amélioration d'une qualité cristalline du matériau constituant le canal ou par utilisation de silicium microcristallin dopé pour réaliser la source et le drain afin d'en réduire la résistance par rapport à celle présentée par du silicium amorphe, mais ces techniques n'ont pas donné entière satisfaction, de sorte que le problème posé par l'existence, a priori inévitable selon l'état de la technique, d'une zone d'interface est demeuré à ce jour sans véritable solution.
L'un des buts de l'invention est de proposer un procédé permettant de fabriquer des dispositifs électroniques multicouches présentant des performances aussi peu affectées que possible par une différence de matériau existant entre deux couches successives.
En effet, un procédé de fabrication conforme au paragraphe introductif est caractérisé selon un aspect de l'invention en ce que lesdites première et deuxième couches sont déposées sans discontinuité l'une sur l'autre au cours d'une même étape de dépôt.
L'invention permet, en prévoyant une continuité entre les dépôts des première et deuxième couches, de prévenir la formation d'une frontière physique entre lesdites couches, de sorte qu'aucune zone d'interface n'existera entre ces couches, contrairement à ce qui était considéré comme inévitable dans l'état de la technique. Pour reprendre l'exemple du transistor à effet de champ évoqué plus haut, nulle résistance parasite ne viendra alors limiter de façon significative, quoique aléatoire, un courant circulant au travers de la première couche entre un drain et une source aménagées dans la deuxième couche, de sorte que les performances d'un tel transistor seront, d'une part, améliorées, et, d'autre part, plus aisément reproductibles d'un transistor à un autre.
S'il ressort des explications précédentes que l'invention est particulièrement bien adaptée à la fabrication de transistors à effet de champ, il doit cependant être bien compris que cette invention présente un intérêt pour la fabrication de tout type de dispositif électronique multicouches, puisqu'il permet d'empêcher une formation, entre chaque paire de couches successives, d'une zone d'interface susceptible de produire des effets nuisibles sur des échanges électriques devant se produire entre lesdites couches. Dans l'une de yes nombreuses applications possibles, l'invention concerne également un procédé tel que décrit ci-dessus dans lequel, la première couche étant formée au cours de l'étape de dépôt par projection de particules d'un premier matériau sur un substrat placé dans une atmosphère contrôlée, la deuxième couche est obtenue par modification d'une composition chimique de ladite atmosphère sans interruption de projection au cours de ladite étape de dépôt.
Une telle application est relativement aisée à mettre en œuvre, en prévoyant une multiplicité de réservoirs contenant sous forme gazeuse divers éléments chimiques susceptibles d'intervenir dans la composition des première et deuxième couches, lesdits réservoirs étant munis de sorties obturables chacune par une électrovanne et reliées ensemble à un mélangeur destiné à délivrer un gaz résultant à un projecteur de vapeur destiné à opérer en une seule étape le dépôt des première et deuxième couches, lequel projecteur pouvant être par exemple de type PEVCD ou HWCVD (acronymes respectifs des expressions anglaises "Plasma Enhanced Chemical Vapor Déposition" "Hot-Wire Chemical Vapor Déposition" bien connues de l'homme du métier), seul le réglage de signaux de contrôle des électrovannes étant destiné à être modifié au cours de ladite étape de dépôt.
L'invention concerne également, selon un premier de ses aspects matériels, un système de fabrication d'un dispositif électronique incluant au moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semi-conducteur, système incluant des moyens de dépôt aptes à réaliser sans discontinuité un dépôt l'une sur l'autre desdites première et deuxième couches.
Selon un mode de réalisation particulièrement avantageux de ce premier aspect matériel, dans lequel les moyens de dépôt sont aptes à projeter des particules du premier matériau sur un substrat placé dans une atmosphère contrôlée en vue de former la première couche, un système de fabrication tel que décrit ci-dessus inclut des moyens de réglage aptes à modifier une composition chimique de ladite atmosphère sans interruption de projection en vue de la formation de la deuxième couche. En tant que produit obtenu directement par le procédé décrit plus haut, l'invention concerne également, selon un deuxième de ses aspects -matériels, un dispositif électronique incluant au moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semiconducteur, dispositif caractérisé en ce qu'il est dépourvu de toute discontinuité structurelle entre lesdites première et deuxième couches.
Les caractéristiques de l'invention mentionnées ci-dessus} ainsi que d'autres, apparaîtront plus clairement à la lecture de la description suivante d'un exemple de réalisation, ladite description étant faite en relation avec les dessins joints, parmi lesquels : T, a Fig.l est un schéma fonctionnel décrivant un système de fabrication d'un dispositif électronique conforme à un mode de mise en œuvre avantageux de l'invention, et
La Fig.2, est un chronogramme qui illustre le déroulement d'un procédé de fabrication conforme à l'invention. La Fig.l représente schématiquement un système de fabrication MNFS d'un dispositif électronique ED incluant au moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semiconducteur, en l'occurrence un transistor à effet de champ.
Le système de fabrication MNFS inclut des moyens de dépôt (VPU, GMX) aptes à réaliser un dépôt desdites première et deuxième couches sont déposées sans discontinuité l'une sur l'autre, lesquels moyens de dépôt (VPU, GMX) sont ici aptes à projeter un flux HCV contenant des particules du premier matériau sur un substrat placé dans une atmosphère contrôlée au sein d'un réacteur REΛCT, en vue de former la première couche. Dans ce mode de mise en œuvre avantageux de l'invention, le système de fabrication MNFS inclut des moyens de réglage CNTU aptes à modifier une composition chimique de ladite atmosphère sans interruption de projection, en vue de la formation de la deuxième couche. Ces moyens de réglage CNTU seront de préférence munis d'une mémoire MEM dans laquelle aura préalablement été stockée au moins une séquence d'instructions de fabrication et d'une unité de traitement CPU destinée à exécuter lesdites instructions, de sorte que les moyens de réglage CNTU sont ainsi aptes à générer, d'une part, un signal de contrôle Cvp d'un, projecteur de particules VPU, par exemple de type PEVCD ou HWCVD, et, d'autre part, des signaux de contrôle Cnti (pour i=l à N) destinés à piloter le fonctionnement d' électrovannes EVi aptes chacune à obturer une sortie d'un réservoir TNKi contenant un gaz Gi.
Ces réservoirs TNKi (pour i=l à N) sont reliés, via leurs électrovannes EVi, à un mélangeur GMX destiné à délivrer un gaz résultant MG au projecteur de particules VPU qui pourra ainsi opérer en une seule étape Ie dépôt des première et deuxième couches, puisque ce projecteur VPU pourra délivrer un flux continu HCV dont le contenu pourra être modifié au cours de ladite étape de dépôt par simple réglage des signaux de contrôle Cnti (pour i=l à N) des électrovannes EVi.
Un système destiné à la seule fabrication d'un transistor à effet de champ en silicium microcristallin pourra par exemple ne contenir qu'un seul réservoir TNKl contenant un gaz porteur d'un élément dopant, le silicium microcristallin étant alors quant à lui destiné à être déposé sur le substrat par un dispositif de projection par pulvérisation radiofréquence selon une technique bien comme de l'homme du métier sous l'appellation anglaise "RF Sputtering", II est cependant tout à fait envisageable de prévoir un réservoir spécifique pour le silicium microcristallin lui-même, qui sera alors déposé comme tous les autres éléments contenus dans les autres réservoirs. Dans d'autres applications, on pourra utiliser de multiples réservoirs pour contenir divers matériaux, par exemple du silicium, du germanium ou encore du carbone, que les moyens de réglage CNTU pourront sélectionner alternativement en vue de former des alliages, par exemple afin de réaliser une deuxième couche en silicium-germanium ou en silicium-carbone.
En outre, le mélangeur GMX pourra être mis en œuvre sur commande des moyens de réglage CNTU, par le biais des signaux de contrôle Cnti des électrovannes EVi, pour réaliser des mélanges de gaz provenant de divers réservoirs afin d'autoriser l'obtention d'alliages encore plus complexes que ceux évoqués ci-dessus. S'ils sont ici représentés en tant qu'éléments séparés les uns des autres, le mélangeur GMX, le projecteur VPU et le réacteur REACT pourront- bien sûr être rassemblés au sein d'un même appareil dans d'autres modes de réalisation de l'invention.
La Fig.2 illustre plus en détails comment un procédé de fabrication peut être mis en œuvre pour fabriquer un dispositif électronique ED constitué par un transistor à effet de champ muni d'un drain D, d'une grille G et d'une source S.
Au cours d'une même étape de dépôt VDS, une couche de silicium microcristallin va se former sur un substrat SUB réalisé par exemple en verre. Cette couche présente une épaisseur e destinée à croître jusqu'à atteindre une épaisseur El préalablement choisie en tant qu'épaisseur nominale de la première couche Cl, après quoi une électrovanne d'un réservoir contenant un élément dopant sera ouverte, de sorte que des particules dudit gaz seront alors mélangés aux particules de silicium microcristallin qui continueront à être projetées au-dessus de la première couche et entretiendront la croissance de l'épaisseur du matériau déposé sur le substrat. Le mélange de ces particules forme ainsi tout naturellement et sans discontinuité le matériau constitutif de la deuxième couche C2, qui sera réputée achevée lorsqu'elle aura atteint une épaisseur nominale E2 prédéterminée.
On constate à l'issue de l'étape de dépôt VDS qu'il n'existe aucune discontinuité physique entre les première et deuxième couches Cl et C2, ce qui est rendu apparent sur la Figure par une absence de trait noir entre des zones blanches et grises représentant respectivement lesdites première et deuxième couches Cl et C2. Ceci signifie qu'aucune zone d'interface n'a été créée entre ces couches au cours de l'étape de dépôt VDS, ce qui implique qu'il n'existera aucune résistance parasite significative entre lesdites couches dans le dispositif électronique ED réalisé conformément à l'invention.
Dans le procédé de fabrication décrit ici, l'étape de dépôt VDS est suivie d'une étape de gravure ETS de la deuxième couche C2, destinée à former dans ladite couche une cavité ayant une profondeur au moins égale à celle de la deuxième couche C2 et rendue ainsi apte à recevoir une électrode de grille. A cet effet, une zone de la deuxième couche préalablement délimitée par photolithographie est soumise au cours de cette étape de gravure ETS à une attaque ATT, qui pourra être une attaque en solution ou une attaque par bombardement ionique ou encore par bombardement plasma.
Dans le procédé de fabrication décrit ici, l'étape de gravure ETS de la deuxième couche C2 est suivie d'une étape de dépôt ODES, par pulvérisation radiofréquence ou par tout autre moyen adéquat, d'une couche isolante Ox réalisée par exemple en un oxyde de silicium, certaines zones de ladite couche isolante Ox faisant ensuite l'objet d'une gravure par photolithographie semblable à celle décrite plus haut afin d'aménager des zones de contact avec les parties subsistantes de la deuxième couche C2.
Ces zones de contact, ainsi que la cavité aménagée entre elles au cours de l'étape de gravure ETS sont destinées à être remplies par un matériau conducteur tel l'aluminium afin de réaliser des électrodes constituant le drain D, la grille G et la source S du transistor à effet de champ obtenu à l'issue du déroulement de ce procédé de fabrication.
Il ressort ainsi de la description qui précède que le procédé conforme à l'invention est également remarquable en ce que chacun des premier et deuxième matériaux, formant respectivement dans cet exemple le canal du transistor à effet de champ et les drain et source de ce transistor, est dans l'état qui était le sien au moment du dépôt, ces matériaux ne nécessitant donc pour leur constitution définitive aucune étape de traitement supplémentaire.
Les inventeurs ont observé que, pour un transistor de type N ainsi réalisé, ayant une première couche Cl et une deuxième couche C2 d'épaisseurs sensiblement égales toutes deux à 200 nanomètres (nm), une couche d'isolant de grille d'épaisseur sensiblement égale à 67 nm, et présentant une longueur et une largeur de canal sensiblement égales respectivement à 20 micromètres (μm) et 80μm, des mesures de mobilité d'effet de champ donnent des valeurs qui sont de 40 et 47 cmW.s pour des projections selon les techniques PEVCD et HWCVD, respectivement, tandis que des transistors semblables obtenus par mise en œuvre de procédés connus présentent des mobilité d'effet de champ de 1,05 et 1,5 cπrW.s, respectivement. Il apparaît ainsi que c'est bien la continuité entre les première et deuxième couches obtenue grâce à l'invention qui produit cette considérable augmentation de la mobilité des porteurs de charge, puisque cette amélioration est obtenue aussi bien avec du silicium microcristallin PEVCD qu'avec du silicium microcristallin HWVCD.
Par ailleurs, les inventeurs ont pu construire, grâce à un procédé de fabrication semblable à celui décrit ci-dessus, un transistor de type P incluant une première couche en silicium microcristallin d'une épaisseur sensiblement égale à 200nm, une deuxième couche dopée en bore d'une épaisseur de 150 nm déposée par une technique de type HWCD et une couche isolante en oxyde de silicium d'une épaisseur de 120nm déposée par pulvérisation radiofréquence, Dans un tel transistor de type P présentant une longueur et une largeur de canal sensiblement égales respectivement à 20μm et 60μm, les inventeurs ont mesuré une mobilité d'effet de champ de 1,1 cnrVV.s, ce qui est suffisamment élevé pour autoriser une utilisation réaliste d'un tel transistor dans des applications industrielles, et particulièrement au sein de structures de type CMOS, ouvrant ainsi la voie à de considérables réductions de consommation énergétique dans des dispositifs électroniques en couches minces réalisés à des températures relativement basses, en particulier inférieures à 2000C.

Claims

REVENDICATIONS
1) Procédé de fabrication d'un dispositif électronique incluant au moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semi-conducteur, procédé selon lequel lesdites première et deuxième couches sont déposées sans discontinuité l'une sur l'autre au cours d'une même étape de dépôt.
2) Procédé selon la revendication 1, caractérisé en ce que, la première couche étant formée au cours de l'étape de dépôt par projection de particules d'un premier matériau sur un substrat placé dans une atmosphère contrôlée, la deuxième couche est obtenue par modification d'une composition chimique de ladite atmosphère sans interruption de projection au cours de ladite étape de dépôt.
3) Système de fabrication d'un dispositif électronique incluant au "moins une première et une deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semi-conducteur, système incluant des moyens de dépôt aptes à réaliser sans discontinuité un dépôt l'une sur l'autre desdites première et deuxième couches .
4) Système selon la revendication 3, caractérisé en ce que, les moyens de dépôt étant aptes à projeter des particules du premier matériau sur un substrat placé dans une atmosphère contrôlée en vue de former la première couche, ledit- système inclut des moyens de réglage aptes à modifier une composition chimique de ladite atmosphère sans interruption de projection en vue de la formation de la deuxième couche.
5) Dispositif électronique incluant au moins une première et une. deuxième couche superposées respectivement réalisées en un premier et un deuxième matériau semi-conducteur, dispositif caractérisé en ce qu'il est dépourvu de toute discontinuité structurelle entre lesdites première et deuxième couches.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3512056A (en) * 1967-04-25 1970-05-12 Westinghouse Electric Corp Double epitaxial layer high power,high speed transistor
JPS60143627A (ja) * 1983-12-29 1985-07-29 Matsushita Electric Ind Co Ltd 光電変換膜の製造方法
US4735822A (en) * 1985-12-28 1988-04-05 Canon Kabushiki Kaisha Method for producing an electronic device having a multi-layer structure
JPS63236309A (ja) * 1987-03-25 1988-10-03 Nippon Soken Inc 半導体素子及びその製造方法
US4868014A (en) * 1986-01-14 1989-09-19 Canon Kabushiki Kaisha Method for forming thin film multi-layer structure member

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3512056A (en) * 1967-04-25 1970-05-12 Westinghouse Electric Corp Double epitaxial layer high power,high speed transistor
JPS60143627A (ja) * 1983-12-29 1985-07-29 Matsushita Electric Ind Co Ltd 光電変換膜の製造方法
US4735822A (en) * 1985-12-28 1988-04-05 Canon Kabushiki Kaisha Method for producing an electronic device having a multi-layer structure
US4868014A (en) * 1986-01-14 1989-09-19 Canon Kabushiki Kaisha Method for forming thin film multi-layer structure member
JPS63236309A (ja) * 1987-03-25 1988-10-03 Nippon Soken Inc 半導体素子及びその製造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 009, no. 305 (E - 363) 3 December 1985 (1985-12-03) *
PATENT ABSTRACTS OF JAPAN vol. 013, no. 038 (E - 709) 27 January 1989 (1989-01-27) *
SAWADA K ET AL: "FORMATION OF POLYSILICON ELECTRODES IN DEEP TRENCHES WITH TWO-STEP CONTINUOUS DEPOSITION OF IN-SITU DOPED AND UNDOPED POLYSILICON FILMS", SYMPOSIUM ON VLSI TECHNOLOGY. KYOTO, MAY 22 - 25, 1989, NEW YORK, IEEE, US, vol. SYMP. 9, 22 May 1989 (1989-05-22), pages 41 - 42, XP000091361 *

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