FR2872343A1 - Substrat semi-conducteur et son procede de preparation - Google Patents
Substrat semi-conducteur et son procede de preparation Download PDFInfo
- Publication number
- FR2872343A1 FR2872343A1 FR0506261A FR0506261A FR2872343A1 FR 2872343 A1 FR2872343 A1 FR 2872343A1 FR 0506261 A FR0506261 A FR 0506261A FR 0506261 A FR0506261 A FR 0506261A FR 2872343 A1 FR2872343 A1 FR 2872343A1
- Authority
- FR
- France
- Prior art keywords
- layer
- wafer
- substrate
- silicon
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 81
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title description 2
- 239000000463 material Substances 0.000 claims abstract description 38
- 238000010438 heat treatment Methods 0.000 claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 36
- 229910052710 silicon Inorganic materials 0.000 claims description 36
- 239000010703 silicon Substances 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 34
- 230000008569 process Effects 0.000 claims description 21
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 14
- 230000007547 defect Effects 0.000 claims description 10
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 9
- 238000003776 cleavage reaction Methods 0.000 claims description 5
- 230000007017 scission Effects 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 4
- 239000000470 constituent Substances 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims 1
- 238000002360 preparation method Methods 0.000 abstract description 9
- 235000012431 wafers Nutrition 0.000 description 102
- 238000012546 transfer Methods 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 238000001459 lithography Methods 0.000 description 7
- 239000012212 insulator Substances 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012777 electrically insulating material Substances 0.000 description 2
- 239000013067 intermediate product Substances 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- E—FIXED CONSTRUCTIONS
- E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
- E01D—CONSTRUCTION OF BRIDGES, ELEVATED ROADWAYS OR VIADUCTS; ASSEMBLY OF BRIDGES
- E01D19/00—Structural or constructional details of bridges
- E01D19/04—Bearings; Hinges
- E01D19/041—Elastomeric bearings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Architecture (AREA)
- Civil Engineering (AREA)
- Structural Engineering (AREA)
- Mechanical Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Abstract
Pour la préparation d'un substrat semiconducteur comprenant une tranche substrat (2) portant une couche de matière semi-conductrice monocristalline,a) on prépare une couche à creux (3) sur la surface d'une tranche donatrice (1) en la matière semi-conductrice monocristalline,b) on fixe la couche à creux (3) à la tranche substrat (2),c) on effectue un traitement thermique de fermeture des creux (3) pour qu'il se forme une couche d'espaces vides, etd) on clive la tranche donatrice (1) le long de la couche de creux.
Description
L'objet de l'invention est un substrat semi-conducteur comprenant une
tranche substrat et une couche constituée par une matière semi-conductrice
monocristalline, ainsi qu'un procédé pour la préparation du substrat semiconducteur et, en cours de formation, un produit intermédiaire.
On connaît, dans l'état de la technique, des tranches en tant que précurseurs pour la préparation de composants électroniques, qui présentent une mince couche de matière semi-conductrice sur un substrat isolant électriquement. En variante, la mince couche semi-conductrice peut être séparée par une couche isolante électriquement d'un substrat constitué également par une matière semi-conductrice. Si la matière semiconductrice de la couche mince est le silicium, on parle alors de tranches SOI ("silicon on insulator", pour "Silicium sur Isolant").
On connaît aussi plusieurs procédés pour la préparation de telles tranches. Dans la plupart des procédés connus, on produit directement, sous la surface d'une tranche semi-conductrice (de la tranche dite donatrice), une couche de séparation, par exemple une couche renfermant des espaces vides. La tranche donatrice ainsi préparée est reliée à une seconde tranche, la tranche substrat. Ensuite, on clive la tranche donatrice le long de la couche de séparation. De cette façon, on transfère une couche de la tranche donatrice à la tranche substrat.
Le fascicule de brevet WO03/003430A2 décrit un procédé dans lequel on transfère une couche mince de matière semi-conductrice d'une tranche donatrice à une tranche substrat. Sur le côté de la tranche donatrice prévu pour le transfert, on prépare d'abord des structures de creux de géométrie prédéterminée, qui se répètent périodiquement. Ensuite, par un traitement thermique, ces creux sont fermés superficiellement, de sorte qu'il se forme une couche comprenant des espaces vides à répétition périodique sous une couche fermée à la surface de la matière. La tranche donatrice ainsi préparée est fixée à une tranche substrat. Ensuite, par exemple par un traitement thermique ultérieur, on clive la tranche donatrice le long de la couche qui renferme les espaces vides.
Le procédé décrit comprend un grand nombre d'étapes et il est donc relativement coûteux. Par ailleurs, le procédé ne permet pas, selon l'état de la technique, de transférer des couches minces d'une épaisseur quelconque, car l'épaisseur de la couche est limitée par la lithographie employée pour la formation des creux. Afin d'obtenir des couches très minces d'une épaisseur, par exemple, inférieure à 10 nm, il est nécessaire de transférer une couche plus épaisse, par exemple une couche épaisse de 50 nm, à la tranche substrat, et ensuite de réduire l'épaisseur de couche au moyen de mesures appropriées, comme décrit par le fascicule de brevet WO03/003430 A2. Par exemple, on peut transférer une couche d'une épaisseur de couche moyenne de 100 nm et avec un écart type de 5 % par rapport à l'épaisseur de couche moyenne. Cela signifie que jusqu'à 32 % de la superficie présente un écart de 5 % (c'est-à-dire de 5 nm) ou plus, et 0,3 % de la superficie présentent même un écart de 15 % (c'est-à-dire de 15 nm) ou plus, par rapport à l'épaisseur moyenne de la couche. Si finalement on réduit à 15 nm l'épaisseur de la couche transférée, l'écart type de 5 % présent après le transfert et la séparation conduit au fait que, statistiquement, la couche de matière semi-conductrice transférée est complètement éliminée sur environ 0,15 % de la superficie. Pour une tranche de 300 mm de diamètre et 707 cm2 de superficie, la couche de matière semi- conductrice est ainsi complètement éliminée sur une superficie d'environ 1 cm2. Ces domaines sont décelables en tant que défauts HF. Si l'on effectuer selon l'art et le mode décrits, une forte réduction de l'épaisseur d'une couche semi-conductrice transférée, l'homogénéité de l'épaisseur de couche présente après le transfert et la séparation se reflète directement sur la densité des défauts HF après la réduction de l'épaisseur. De plus, la réduction de l'épaisseur à l'aide de procédés classiques provoque plutôt une tendance à la dégradation de l'homogénéité absolue de l'épaisseur de couche, de sorte que, pour les épaisseurs finales très faibles, la densité des défauts HF augmente une fois de plus.
Par conséquent, le problème à la base de l'invention peut s'énoncer en termes de fourniture d'une structure stratifiée présentant une couche semi-conductrice ultra-mince et, en même temps, une très faible densité de défauts HF.
Le problème est résolu à l'aide d'un procédé de préparation d'un substrat semi-conducteur comprenant une tranche substrat et une couche de matière semi-conductrice monocristalline sur un côté de la tranche substrat, le procédé comprenant les étapes suivantes dans l'ordre indiqué : a) préparation d'une couche renfermant des creux sur la surface d'une tranche donatrice constituée par la matière semi-conductrice monocristalline, b) fixation de la couche renfermant les creux de la tranche donatrice à la tranche substrat, c) traitement thermique pour la fermeture des creux sur une interface entre la tranche substrat et la tranche donatrice, de sorte qu'il se forme une couche d'espaces vides dans la tranche donatrice, et d) clivage de la tranche donatrice le long de la couche d'espaces vides, de sorte qu'on obtienne une couche constituée par la matière semi-conductrice sur la tranche substrat.
L'invention est expliquée en détail ci-après à 5 l'aide du dessin annexé, sur lequel: - les figures 1, 2, 3, 4 et 5 montrent schématiquement le transfert conforme à l'invention d'une couche mince d'une matière semi-conductrice d'une tranche donatrice à une tranche substrat, et - les figures 6, 7, 8, 9 et 10 montrent schématiquement le transfert conforme à l'invention d'une couche mince d'une matière semi-conductrice d'une tranche donatrice à une tranche substrat, de plus la tranche substrat porte sur une face, une couche supplémentaire qui est fixée à la couche renfermant les creux de la tranche donatrice.
Conformément à l'invention, on prépare d'abord à l'étape a) (figures 1 + 6) la tranche donatrice 1 constituée par la matière semi-conductrice voulue, en préparant, sur une de ses faces, une couche renfermant des creux 3. Les creux 3 peuvent être formés de manière régulière ou irrégulière. On peut les préparer, par exemple, par lithographie et gravure de tranches (voir par exemple WO03/003430 A2) ou par gravure anodique (voir par exemple EP 553852 El).
Ensuite la tranche donatrice 1 est fixée à l'étape b) (figures 2 + 7) à une tranche substrat 2 de façon telle que la couche comprenant les creux 3 soit située entre les deux tranches reliées. De cette façon, dans le procédé conforme à l'invention, contrairement à l'état de la technique, une couche renfermant des creux 3 est fixée directement à une tranche substrat 2. Dans le cas où la tranche substrat 2, comme le représentent les figures 6 à 10, porte une couche supplémentaire 9, la tranche donatrice 1 est fixée à la couche supplémentaire 9.
Lorsque la tranche substrat 2 est une tranche semi-conductrice, la couche supplémentaire 9 peut être, par exemple, une couche isolante, par exemple un oxyde de la matière semi-conductrice. Dans ce cas, on peut préparer, à l'aide du procédé conforme à l'invention, une tranche SOI, lorsqu'on utilise une tranche de silicium en tant que tranche donatrice 1.
A l'étape c) (figures 3, 4 et 8, 9), les tranches reliées sont soumises à un traitement thermique à une température appropriée. La température dépend de la matière qui constitue la tranche donatrice 1. La température doit être suffisamment élevée pour qu'une mobilité suffisante des atomes de la tranche donatrice 1 à l'interface 4 soit garantie. Si la tranche donatrice 1 est en silicium, le traitement thermique est mis en uvre de préférence à une température dans le domaine compris entre 500 C et le point de fusion du silicium. De manière particulièrement préférée, le traitement thermique est mis en uvre à une température comprise entre 900 C et 1100 C. Le traitement thermique peut être mis en oeuvre, par exemple, sous une atmosphère hydrogénée. Par le traitement thermique, on augmente, si nécessaire, la résistance de la liaison à l'interface 4 des tranches reliées. Mais, en premier lieu, les creux 3, à l'interface 4 entre la tranche donatrice 1 et la tranche substrat 2, sont fermés par diffusion superficielle des atomes de la matière semi-conductrice, de sorte qu'il se forme des espaces vides fermés 6, qui se trouvent complètement à l'intérieur de la tranche donatrice 1 et ne sont plus directement limitrophes de la tranche substrat 2 ou de la couche supplémentaire 9 de la tranche substrat 2. Suite à la diffusion superficielle excitée par le traitement thermique, les creux 3 commencent à se rétrécir dans la région de l'interface 4 pour, finalement, se fermer complètement en formant des espaces vides 6. Ce faisant, la forme des creux 3 ou des espaces vides 6 demeure pratiquement identique. Il se forme, au cours du traitement thermique à l'interface 4, une couche continue 7 constituée par la matière semi-conductrice de la couche donatrice 1.
Après le traitement thermique, les tranches reliées présentent la structure suivante: à la tranche substrat 2 (ou la couche supplémentaire 9) est associée une mince couche continue monocristalline 7 de la matière semi-conductrice, suivie de la couche obtenue renfermant des espaces vides 6 et à celle-ci, de nouveau, le reste 5 de la tranche donatrice.
Ensuite on clive cette structure à l'étape d) (figures 5 + 10) le long de la couche obtenue renfermant les espaces vides 6, de sorte qu'on n'obtienne qu'une couche mince 8 de la matière semi-conductrice sur la tranche substrat 2. Le clivage peut être réalisé sous l'action d'une force mécanique, par exemple en utilisant un jet de gaz, un jet liquide, un coin, par sollicitations sous pliage ou autres mesures appropriées, qui peuvent également être combinées.
De préférence, on obtient le clivage par un traitement thermique ultérieur. Directement après la fermeture de la surface à l'étape c), c'est-à-dire dès qu'il se forme une couche continue, mince, épaisse de quelques couches atomiques 7, les espaces vides 6 commencent par réduire leur surface interne suite à des efforts de minimisation de l'énergie et, par conséquent, tendent à adopter une forme sphérique. Par élargissement, les espaces vides 6 se relient entre eux et finalement séparent la couche monocristalline mince 7, 8 du reste 5 de la tranche donatrice. Les conditions de ce traitement thermique ultérieur correspondent de préférence à celles de l'étape c), car ce sont les mêmes mécanismes de diffusion superficielle qui sont utilisés. Les étapes c) et d) sont effectuées ensemble en tant que traitement thermique continu.
L'invention concerne aussi un substrat semi- conducteur comprenant une tranche substrat 2 et une tranche donatrice 1 en une matière semi-conductrice monocristalline, caractérisé en ce que la tranche donatrice 1 est reliée à la tranche substrat 2 par l'intermédiaire d'une couche renfermant des creux 3 sur sa surface. Ce substrat semi-conducteur se forme en tant que produit intermédiaire à l'étape b) du procédé conforme à l'invention, c'est-à-dire lors de la fixation de la couche comprenant les creux 3 de la tranche donatrice 1 à la tranche substrat 2. Il est constitué par une succession de plusieurs couches et est caractérisé par une interface interne 4, de préférence plane, le long de laquelle existe une couche présentant des espaces vides fermés. Ces espaces vides sont disposés de façon telle qu'ils touchent, sur un côté, l'interface interne 4 et, de ce fait, les parois des espaces vides sont constituées par les deux matières, qui sont séparées par l'interface 4.
L'invention concerne aussi un substrat semi- conducteur comprenant une tranche substrat 2 et une couche 8 constituée par une matière semi-conductrice monocristalline, caractérisé en ce que la couche 8 présente une épaisseur de 100 nm ou moins, une homogénéité de l'épaisseur de couche de 5 % ou moins et une densité de défauts HF de 0, 02/cm2 ou moins.
En particulier, l'invention concerne un tel substrat semi-conducteur qui présente une couche 8 constituée par une matière semi-conductrice monocristalline d'une épaisseur plus faible, plus précisément de 80 nm ou moins, de préférence de 50 nm ou moins, et de manière particulièrement préférée de 20 nm ou moins, ainsi que les propriétés indiquées dans le paragraphe précédent.
Dans ce contexte, l'expression "uniformité de l'épaisseur de couche" est équivalente à la valeur 6a, c'est-à-dire au sextuple de l'écart type.
Le substrat semi-conducteur conforme à l'invention, que l'on peut préparer à l'aide du procédé conforme à l'invention, est caractérisé par une couche de matière semi-conductrice très mince 8 avec une bonne homogénéité de l'épaisseur de couche et une très faible densité de défauts HF. La densité maximale de défauts HF du substrat semi-conducteur conforme à l'invention ne s'élève qu'à 20 % de la valeur de 0,l/cm2 atteinte dans le fascicule de brevet WO03/003430 A2. La très faible densité de défauts conduit à un rendement très élevé dans la préparation de composants, la bonne homogénéité de l'épaisseur de couche provoque de bonnes propriétés homogènes de transistor, comme par exemple une tension de coupure. Par conséquent, le substrat semi-conducteur est parfaitement approprié pour la préparation de composants électroniques exigeants.
La liaison d'une surface renfermant des creux à une tranche substrat, combinée avec la mise à profit de la diffusion superficielle et de l'effort tendant à minimiser l'énergie superficielle, et de ce fait minimiser la surface elle-même, est une approche entièrement nouvelle. Dans cette technologie, contrairement aux procédés connus pour la préparation de tranches SOI, aucune couche monocristalline avec une épaisseur constante, prédéfinie, n'est fixée à une tranche substrat. Dans le procédé conforme à l'invention, une couche fermée n'est formée qu'après la fixation à la tranche substrat.
La présente invention fournit un procédé relativement simple qui comprend, par rapport au fascicule de brevet WO03/003430 A2, un nombre réduit d'étapes de procédé. Etant donné que le déroulement de procédé est plus simple, ce procédé est plus économique et plus facile à maîtriser et, par conséquent, le nombre de sources de défauts est réduit.
Le procédé décrit par le fascicule de brevet WO03/003430 A2 permet de transférer une couche d'une épaisseur qui n'est pas essentiellement inférieure à 50 nm, car l'épaisseur de la couche transférée est limitée par la lithographie. On peut transférer, à l'aide du procédé conforme à l'invention, des couches nettement plus minces, car les atomes dans la région de la surface pourvue de creux, qui seront directement liés à la tranche substrat, sont fixés, par la liaison à la tranche substrat, à leurs positions respectives et ne sont pas disponibles pour la diffusion superficielle. En revanche, les atomes peuvent diffuser, depuis les parois latérales et le fond des creux, le long de la surface des creux dans le sens de la tranche substrat. Par conséquent, les anciennes ouvertures des creux se ferment directement à l'interface en tranche substrat. Dans le traitement thermique ultérieur, les espaces vides oblongs nouvellement formés s'efforcent d'atteindre un état énergétique minimal, c'est-à-dire la forme sphérique. Ils croissent dans le sens de la largeur et se rétrécissent en profondeur. Par arrangement et par la taille des creux oblongs, on peut directement ajuster l'épaisseur de la couche après la séparation - de quelques nanomètres jusqu'à plusieurs micromètres. Les faibles diamètres et les faibles distances des creux conduisent à une faible épaisseur de la couche transférée, alors que les grandes dimensions et les distances plus grandes conduisent à des épaisseurs de couche plus importantes.
En revanche, dans le procédé décrit par le fascicule de brevet WO03/003430 A2, même les atomes dans les domaines entre les ouvertures des creux, c'est-à-dire à la surface, qui est directement liée selon la présente invention à la tranche substrat, sont librement mobiles et sont donc disponibles pour la diffusion superficielle. Par conséquent, dans le fascicule de brevet WO03/003430 A2 également l'arête entre les creux et la surface s'arrondit, ce qui a pour conséquence, à son tour, que les creux ne se ferment pas exactement à la surface, mais à une certaine profondeur. Par conséquent, lors de la fermeture des creux, il se forme par dessus des espaces vides formés de "dépressions" peu profondes qui sont à nouveau remplies de matière au cours ultérieur du processus, ce qui conduit à une augmentation de l'épaisseur de couche.
Etant donné que le procédé conforme à l'invention permet de transférer des couches très minces, on peut renoncer en partie ou entièrement aux étapes de traitement ultérieur, qui servent à la réduction de l'épaisseur de couche. Par conséquent, l'uniformité de l'épaisseur de couche (c'est-àdire, le sextuple de l'écart type de l'épaisseur de couche) ne dépend essentiellement que de l'homogénéité des diamètres des creux et pour cette raison se trouve dans le domaine de 5 % ou moins.
La densité de défauts HF est très fortement influencée, notamment dans le cas de couches très minces, par exemple d'une épaisseur de 10 nm ou moins, par l'homogénéité de l'épaisseur de couche.
C'est notamment le cas, comme déjà décrit ci-dessus, lorsqu'on transfère une couche plus épaisse et qu'ensuite on réduit l'épaisseur de couche. Etant donné que la présente invention permet de transférer des couches très minces, on peut renoncer en règle générale à une réduction ultérieure de l'épaisseur de couche. Etant donné que les couches transférées présentent en outre une très bonne homogénéité d'épaisseur de couche, la densité des défauts HF de 0,02/cm2 ou moins est très faible dans les substrats conformes à l'invention.
Le procédé conforme à l'invention est approprié pour le transfert de couches. semi-conductrices monocristallines à n'importe quelle tranche substrat, dans la mesure où l'on peut obtenir une diffusion superficielle notable sur la matière semi-conductrice. Le transfert peut être favorisé par le fait que, avant la liaison des deux tranches à l'étape b), on dépose une couche polycristalline ou une couche amorphe épaisse de quelques couches d'atomes seulement sur la tranche substrat 2. Cette couche est constituée par une matière qui est identique à la matière semiconductrice à transférer ou renferme au moins un constituant de la de la matière à transférer. Le dépôt de la couche polycristalline ou amorphe est réalisé, par exemple, par déposition chimique en phase gazeuse, CVD (de l'anglais "Chemical Vapour Deposition").
Le procédé conforme à l'invention est approprié pour la préparation d'un grand nombre de produits: A) On prépare des substrats SOI, en utilisant une tranche de silicium monocristalline comme tranche donatrice 1 et, en tant que tranche substrat 2, une tranche constituée par une matière électriquement isolante telle que le verre ou le saphir. On peut aussi utiliser, en tant que tranche donatrice 2, une tranche semi-conductrice, par exemple une tranche de silicium polycristalline ou de préférence monocristalline, qui porte à sa surface une couche électriquement isolante 9 (voir figures 6 à 10), par exemple une couche d'oxyde de silicium.
B) On prépare des substrats GeOI ("Germanium on Insulator") de la même façon que les substrats SOI (point A)), mais en utilisant, comme tranche donatrice 1, une tranche de germanium monocristalline.
C) On prépare une couche de carbure de silicium sur un substrat quelconque, en utilisant, comme tranche donatrice 1, une tranche monocristalline constituée par du carbure de silicium.
C) On prépare un substrat SGOI ("Silicon- Germanium on Insulator", pour "Silicium-Germanium sur Isolant"), en utilisant, comme tranche donatrice 1, une tranche de silicium qui porte, sur au moins une face une couche de silicium-germanium monocristalline de composition SiXGel_X (0 < x 1). On peut utiliser en tant que tranche substrat 2 une tranche constituée par une matière électriquement isolante ou une tranche semi-conductrice, par exemple une tranche de silicium polycristalline ou de préférence monocristalline, qui porte en surface une couche électriquement isolante 9 (figures 6 à 10), par exemple une couche d'oxyde de silicium. Après la mise en uvre des étapes a) à d) du procédé conforme à l'invention, on peut déposer de plus, sur le substrat SGOI, une couche mince de silicium tendu.
D) Afin de préparer un substrat sSOI ("Strained Silicon on Insulator", pour "Silicium tendu sur Isolant"), on dépose d'abord une couche de silicium- germanium monocristalline, sans tension, de composition SiXGel_X (0 < x < 1) sur une tranche de silicium. On dépose de nouveau, sur celle-ci, une couche mince de silicium tendu, dans laquelle on prépare des creux 3 à l'étape a) ultérieure par lithographie et par gravure de tranchées ou par gravure anodique. La tranche donatrice 1 ainsi préparée est reliée à l'étape b) à une couche isolante électriquement 9 d'une tranche substrat 2 (par exemple la surface oxydée d'une tranche de silicium). Les tranches reliées sont ensuite soumises aux étapes c) et d) du procédé conforme à l'invention.
EXEMPLE 1
Cet Exemple est relatif aux figures 6 à 10. A l'aide de lithographie et de gravure avec un faisceau ionique selon l'état de la technique, on a formé, dans la surface d'une tranche de silicium 1, des creux 3 périodiques à distance régulière à section transversale ronde. Les creux présentaient une profondeur de 3,5 m, un diamètre de 0,4 m et la distance du centre au centre des creux était de 0,8 m. Dans une étape ultérieure, une surface de silicium pourvue de creux a été reliée par soudage à une tranche de silicium 2 qui portait une couche d'oxyde de silicium 9. Pour ce faire, on a utilisé un agent de soudure disponible dans le commerce. Les tranches mutuellement reliées ont été soumises à un traitement thermique d'une durée totale de 10 heures et de température maximale de 1100 C. Le traitement a été effectué sous une atmosphère d'argon à une pression de 0,1 MPa. Par ce traitement thermique, d'une part, la résistance de la liaison a augmenté entre les deux tranches, d'autre part, les creux 3 se sont fermés directement à l'interface 4 en couche d'oxyde de silicium 9 sur la tranche de silicium 2 et ont formé une mince couche de silicium monocristalline 7. Lors de la poursuite du traitement thermique, les espaces vides 6 nouvellement formés ont fusionné, de sorte qu'il s'est formé un espace vide continu entre la couche de silicium nouvellement formée 8 et le reste 5 de la tranche de silicium précédemment pourvue de creux. La mince couche de silicium monocristalline 8 n'a été désormais reliée qu'à la couche d'oxyde 9.
EXEMPLE 2
Des creux périodiques réguliers à section transversale ronde ont été produits dans la surface d'une tranche de silicium classique revêtue de silicium-germanium (épaisseur de la couche de silicium-germanium d'environ 4 m), par lithographie et gravure par un faisceau ioniqua selon l'état de la technique. Les creux présentaient une profondeur de 3,5 m, un diamètre de 0,4 pm et la distance du centre au centre des creux était de 0,8 m. Dans une étape ultérieure, la surface de silicium- germanium pourvue de creux a été reliée à une tranche de silicium à surface oxydée. Pour ce faire, on a utilisé un agent de soudure disponible dans le commerce. Ensuite, la paire de tranches reliées a été soumise à un traitement thermique d'une durée totale de 10 heures et de température maximale de 1100 C. La pression était de 0,1 MPa et on a utilisé Ar comme gaz d'atmosphère. Par ce traitement thermique, d'une part, la résistance de la liaison a augmenté entre les deux tranches, d'autre part, les creux se sont fermés directement à l'interface en tranche de silicium couche oxydé et ont formé une mince couche de silicium-germanium monocristalline. Au cours de l'étape ultérieure du traitement thermique, les espaces vides nouvellement formés ont fusionné, de sorte que qu'il se formait un espace vide continu entre la couche de silicium-germanium nouvellement formée et la tranche de silicium précédemment pourvue de creux. La mince couche de silicium-germanium monocristalline n'a désormais été reliée qu'à la couche d'oxyde, de sorte qu'on a obtenu un substrat SGOI.
EXEMPLE 3
D'abord on a déposé une couche de silicium tendu sur une tranche de silicium revêtue d'une couche de silicium-germanium relaxée. Des creux périodiques à distance régulière à section transversale ronde ont été formés dans la surface de la couche de silicium tendu, par lithographie et par gravure par un faisceau ionique selon l'état de la technique. Les creux présentaient une profondeur de 3,5 m, un diamètre de 0,4 m.et la distance du centre au centre des creux était de 0,8 m. Dans une étape ultérieure, on a fixé par soudage la surface de silicium tendu pourvue de creux à une tranche de silicium avec la surface oxydée. Pour ce faire, on a utilisé un agent de soudure disponible dans le commerce. La paire de tranches reliées a été ensuite soumise à un traitement thermique d'une durée totale de 10 heures et de température maximale de 1100 C. La pression était de 0,1 MPa et on a choisi Ar en tant que gaz d'atmosphère. Par ce traitement thermique, d'une part, la résistance de la liaison a augmenté entre les deux tranches, d'autre part, les creux se sont fermés directement à l'interface en tranche de silicium oxydé et ont formé une mince couche de silicium tendu monocristalline. Lors de la poursuite du traitement thermique, les espaces vides formés à partir des creux ont fusionné de sorte qu'il s'est formé un espace vide continu entre une couche de silicium nouvellement formée et la couche de silicium tendu précédemment pourvue de creux. La couche mince de silicium tendu monocristalline n'a désormais été reliée qu'à la couche d'oxyde, de sorte qu'on a obtenu un substrat sSOI.
Claims (12)
1. Substrat semi-conducteur comprenant une tranche substrat (2) et une couche (8) comprenant une matière semi-conductrice monocristalline, caractérisé en ce que la couche (8) présente une épaisseur de 100 nm ou moins, une uniformité d'épaisseur de couche de 5 % ou moins et une densité de défauts HF de 0,02/cm2 ou moins.
2. Substrat semi-conducteur selon la revendication 1, dans lequel la couche (8) en matière semi-conductrice monocristalline est en silicium, en silicium tendu, en silicium-germanium, en germanium ou en carbure de silicium.
3. Substrat semi-conducteur selon l'une des revendications 1 et 2, dans lequel la tranche substrat (2) est une tranche de silicium avec une couche d'oxyde (9).
4. Substrat semi-conducteur selon l'une des revendications 1 à 3, dans lequel la couche (8) en matière semi-conductrice monocristalline présente une épaisseur de 80 nm ou moins.
5. Substrat semi-conducteur selon la revendication 4, dans lequel la couche (8) en matière semi-conductrice monocristalline présente une épaisseur de 50 nm ou moins.
6. Substrat semi-conducteur selon la revendication 5, dans lequel la couche (8) en matière semi-conductrice monocristalline présente une épaisseur de 20 nm ou moins.
7. Procédé de préparation d'un substrat semi-conducteur selon l'une des revendications 1 à 6, comprenant un tranche substrat (2) et une couche (8) en une matière semi-conductrice monocristalline sur un côté de la tranche substrat (2), le procédé comprenant les étapes suivantes dans l'ordre indiqué . a) préparation d'une couche contenant des creux (3) sur la surface d'une tranche donatrice (1) constituée par la matière semi-conductrice monocristalline, b) fixation de la couche comprenant les creux (3) de la tranche donatrice (1) à la tranche. substrat (2), c) traitement thermique pour la fermeture des creux (3) sur une interface (4) entre la tranche substrat (2) et la tranche donatrice (1), de sorte qu'il se forme une couche d'espaces vides (6) dans la tranche donatrice (1) et d) clivage de la tranche donatrice (1) le long de la couche d'espaces vides (6), de sorte qu'on obtienne une couche (8) constituée par la matière semi-conductrice sur la tranche substrat (2).
8. Procédé selon la revendication 7, dans lequel le clivage de la tranche donatrice (1) à l'étape d) est réalisé au moyen d'un traitement thermique, pendant lequel les espaces vides (6) se relient entre eux et séparent la mince couche monocristalline (7, 8) du reste (5) de la tranche donatrice.
9. Procédé selon la revendication 8, dans lequel les étapes c) et d) sont effectuées ensemble en tant que traitement thermique continu.
10. Procédé selon la revendication 9, dans lequel les conditions du traitement thermique dans les 30 étapes c) et d) sont identiques.
11. Procédé selon l'une des revendications 7 à 10, dans lequel on dépose, avant l'étape b), sur au moins une face de la tranche substrat (2), une couche amorphe ou polycristalline qui est constituée d'une matière comprenant au moins un constituant identique à un constituant de la tranche donatrice (1).
12. Procédé selon la revendication 11, dans lequel la composition de la couche amorphe ou polycristalline est identique à la composition de la tranche donatrice (1).
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004030612A DE102004030612B3 (de) | 2004-06-24 | 2004-06-24 | Halbleitersubstrat und Verfahren zu dessen Herstellung |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2872343A1 true FR2872343A1 (fr) | 2005-12-30 |
FR2872343B1 FR2872343B1 (fr) | 2011-02-25 |
Family
ID=35506430
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR0506261A Active FR2872343B1 (fr) | 2004-06-24 | 2005-06-21 | Substrat semi-conducteur et son procede de preparation |
Country Status (6)
Country | Link |
---|---|
US (2) | US7491966B2 (fr) |
JP (1) | JP4465306B2 (fr) |
KR (1) | KR100745598B1 (fr) |
CN (1) | CN100358128C (fr) |
DE (1) | DE102004030612B3 (fr) |
FR (1) | FR2872343B1 (fr) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10326578B4 (de) * | 2003-06-12 | 2006-01-19 | Siltronic Ag | Verfahren zur Herstellung einer SOI-Scheibe |
FR2887075B1 (fr) * | 2005-06-09 | 2007-10-12 | St Microelectronics Crolles 2 | Realisation de deux elements superposes au sein d'un circuit electronique integre |
FR2887074A1 (fr) * | 2005-06-09 | 2006-12-15 | St Microelectronics Crolles 2 | Formation d'un masque sur un circuit electronique integre |
US7456057B2 (en) * | 2005-12-31 | 2008-11-25 | Corning Incorporated | Germanium on glass and glass-ceramic structures |
US8101501B2 (en) * | 2007-10-10 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
KR100962610B1 (ko) | 2008-03-17 | 2010-06-11 | 주식회사 티지솔라 | 열처리 방법 |
US9923105B2 (en) | 2013-10-09 | 2018-03-20 | Skorpios Technologies, Inc. | Processing of a direct-bandgap chip after bonding to a silicon photonic device |
US11181688B2 (en) | 2009-10-13 | 2021-11-23 | Skorpios Technologies, Inc. | Integration of an unprocessed, direct-bandgap chip into a silicon photonic device |
US8630326B2 (en) | 2009-10-13 | 2014-01-14 | Skorpios Technologies, Inc. | Method and system of heterogeneous substrate bonding for photonic integration |
US9922967B2 (en) | 2010-12-08 | 2018-03-20 | Skorpios Technologies, Inc. | Multilevel template assisted wafer bonding |
US8222084B2 (en) | 2010-12-08 | 2012-07-17 | Skorpios Technologies, Inc. | Method and system for template assisted wafer bonding |
US8735191B2 (en) * | 2012-01-04 | 2014-05-27 | Skorpios Technologies, Inc. | Method and system for template assisted wafer bonding using pedestals |
WO2013109955A1 (fr) | 2012-01-18 | 2013-07-25 | Skorpios Technologies, Inc. | Intégration verticale d'électronique cmos munie de dispositifs photoniques |
JP2015516672A (ja) | 2012-02-26 | 2015-06-11 | ソレクセル、インコーポレイテッド | レーザ分割及び装置層移設のためのシステム及び方法 |
US9406551B2 (en) * | 2012-09-27 | 2016-08-02 | Infineon Technologies Austria Ag | Method for manufacturing a semiconductor substrate, and method for manufacturing semiconductor devices integrated in a semiconductor substrate |
FR3001225B1 (fr) * | 2013-01-22 | 2016-01-22 | Commissariat Energie Atomique | Procede de fabrication d’une structure par collage direct |
CN104078407B (zh) * | 2013-03-29 | 2018-12-04 | 济南晶正电子科技有限公司 | 薄膜和制造薄膜的方法 |
US10833175B2 (en) * | 2015-06-04 | 2020-11-10 | International Business Machines Corporation | Formation of dislocation-free SiGe finFET using porous silicon |
CN110459501A (zh) * | 2019-05-30 | 2019-11-15 | 中国电子科技集团公司第五十五研究所 | 一种用于减薄圆片的加固拿持结构及其制备方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003003430A2 (fr) * | 2001-06-28 | 2003-01-09 | Wacker Siltronic Ag | Film ou couche constitue(e) de materiau semiconducteur et procede de production dudit film ou de ladite couche |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1251556B1 (fr) | 1992-01-30 | 2010-03-24 | Canon Kabushiki Kaisha | Procédé de fabrication d'un substrat semiconducteur |
US6136684A (en) * | 1995-07-21 | 2000-10-24 | Canon Kabushiki Kaisha | Semiconductor substrate and process for production thereof |
FR2748851B1 (fr) | 1996-05-15 | 1998-08-07 | Commissariat Energie Atomique | Procede de realisation d'une couche mince de materiau semiconducteur |
JP4623451B2 (ja) | 1997-07-30 | 2011-02-02 | 忠弘 大見 | 半導体基板及びその作製方法 |
US6271101B1 (en) * | 1998-07-29 | 2001-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Process for production of SOI substrate and process for production of semiconductor device |
JP2002237607A (ja) | 2000-01-27 | 2002-08-23 | Canon Inc | 多孔質層の転写方法、半導体素子の製造方法及び太陽電池の製造方法 |
US6602767B2 (en) | 2000-01-27 | 2003-08-05 | Canon Kabushiki Kaisha | Method for transferring porous layer, method for making semiconductor devices, and method for making solar battery |
CN1119830C (zh) * | 2000-04-27 | 2003-08-27 | 中国科学院上海冶金研究所 | 一种器件转移方法 |
JP2002110688A (ja) | 2000-09-29 | 2002-04-12 | Canon Inc | Soiの熱処理方法及び製造方法 |
EP2280412A3 (fr) * | 2002-11-29 | 2011-02-16 | STMicroelectronics S.r.l. | Substrat semiconducteur comprenant au moins une cavité enterrée |
DE102004054564B4 (de) * | 2004-11-11 | 2008-11-27 | Siltronic Ag | Halbleitersubstrat und Verfahren zu dessen Herstellung |
-
2004
- 2004-06-24 DE DE102004030612A patent/DE102004030612B3/de not_active Expired - Lifetime
-
2005
- 2005-04-25 KR KR1020050033950A patent/KR100745598B1/ko active IP Right Grant
- 2005-06-21 FR FR0506261A patent/FR2872343B1/fr active Active
- 2005-06-21 US US11/157,260 patent/US7491966B2/en active Active
- 2005-06-23 JP JP2005184098A patent/JP4465306B2/ja active Active
- 2005-06-24 CN CNB2005100791117A patent/CN100358128C/zh active Active
-
2008
- 2008-11-13 US US12/270,042 patent/US7803695B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003003430A2 (fr) * | 2001-06-28 | 2003-01-09 | Wacker Siltronic Ag | Film ou couche constitue(e) de materiau semiconducteur et procede de production dudit film ou de ladite couche |
Non-Patent Citations (2)
Title |
---|
MALEVILLE C ET AL: "Smart-Cut<(R)> technology: from 300 mm ultrathin SOI production to advanced engineered substrates", SOLID-STATE ELECTRONICS ELSEVIER UK, vol. 48, no. 6, 18 February 2004 (2004-02-18), pages 1055 - 1063, XP002574551, ISSN: 0038-1101, DOI: 10.1016/j.sse.2003.12.029 * |
TSUNASHIMA Y ET AL: "A NEW SUBSTRATE ENGINEERING TECHNIQUE TO REALIZE SILICON ON NOTHING (SON) STRUCTURE UTILIZING TRANSFORMATION OF SUB-MICRON TRENCHES TO EMPTY SPACE IN SILICON (ESS) BY SURFACE MIGRATION", PROCEEDINGS - ELECTROCHEMICAL SOCIETY - SIGE: MATERIALS, PROCESSING, AND DEVICES - PROCEEDINGS OF THE FIRST SYMPOSIUM, ELECTROCHEMICAL SOCIETY, PENNINGTON, NJ, US, no. 17, 1 January 2000 (2000-01-01), pages 532 - 545, XP008004134, ISSN: 0161-6374 * |
Also Published As
Publication number | Publication date |
---|---|
CN1716577A (zh) | 2006-01-04 |
DE102004030612B3 (de) | 2006-04-20 |
JP2006013511A (ja) | 2006-01-12 |
KR20060045830A (ko) | 2006-05-17 |
US20090065891A1 (en) | 2009-03-12 |
KR100745598B1 (ko) | 2007-08-02 |
CN100358128C (zh) | 2007-12-26 |
US7491966B2 (en) | 2009-02-17 |
FR2872343B1 (fr) | 2011-02-25 |
US7803695B2 (en) | 2010-09-28 |
US20050287767A1 (en) | 2005-12-29 |
JP4465306B2 (ja) | 2010-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR2872343A1 (fr) | Substrat semi-conducteur et son procede de preparation | |
EP1902463B1 (fr) | Procede de diminution de la rugosite d'une couche epaisse d'isolant | |
EP1631984B1 (fr) | Procédé d'obtention d 'une structure comprenant un substrat support et une couche ultramince | |
EP0801419B1 (fr) | Procédé d'obtention d'un film mince de matériau semiconducteur comprenant notamment des composants électroniques | |
EP2175478B1 (fr) | Procédé pour le transfert d'un film mince comportant une étape de création d'inclusions | |
FR3033933A1 (fr) | Couche thermiquement stable de piegeage de charges pour une utilisation dans la fabrication de structures de semi-conducteur sur isolant | |
EP1051739B1 (fr) | Substrat compliant en particulier pour un depot par hetero-epitaxie | |
FR2878073A1 (fr) | Substrat semiconducteur presentant une structure stratifiee et procede de sa preparation. | |
WO2001093325A1 (fr) | Substrat fragilise et procede de fabrication d'un tel substrat | |
FR2795865A1 (fr) | Procede de realisation d'un film mince utilisant une mise sous pression | |
WO2007020351A1 (fr) | Procédé de report d'une couche mince sur un support | |
FR2817395A1 (fr) | Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede | |
FR2880988A1 (fr) | TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE | |
EP4128328B1 (fr) | Procede de fabrication d'une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic | |
FR2907966A1 (fr) | Procede de fabrication d'un substrat. | |
EP4128329A1 (fr) | Procede de fabrication d'une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic | |
EP2842155A1 (fr) | Procede de collage dans une atmosphere de gaz presentant un coefficient de joule-thomson negatif | |
EP1631982A1 (fr) | Procede d obtention d une couche tres mince par amincissement par auto-portage provoque | |
EP3111467B1 (fr) | Procede de realisation d'une structure par assemblage d'au moins deux elements par collage direct | |
FR2856193A1 (fr) | Tranche soi et procede de preparation | |
WO2006100301A1 (fr) | Procede de fabrication d'une hetero-structure comportant au moins une couche epaisse de materiau semi-conducteur | |
EP4066275A1 (fr) | Procede de fabrication d'une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic | |
CA2409232A1 (fr) | Procede de fabrication d'un composant electronique incorporant un micro-composant inductif | |
EP4409621A1 (fr) | Procédé de fabrication d'une structure composite comprenant une couche mince en sic monocristallin sur un substrat support en sic polycristallin | |
WO2006077216A2 (fr) | Formation et traitement d'une structure en sige |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PLFP | Fee payment |
Year of fee payment: 12 |
|
PLFP | Fee payment |
Year of fee payment: 13 |
|
PLFP | Fee payment |
Year of fee payment: 14 |
|
PLFP | Fee payment |
Year of fee payment: 16 |
|
PLFP | Fee payment |
Year of fee payment: 17 |
|
CA | Change of address |
Effective date: 20210611 |
|
PLFP | Fee payment |
Year of fee payment: 18 |
|
PLFP | Fee payment |
Year of fee payment: 19 |
|
PLFP | Fee payment |
Year of fee payment: 20 |