FR2826178A1 - Procede de dopage d'un element actif de circuit integre a auto-alignement et circuit integre - Google Patents
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Abstract
Procédé de fabrication d'un circuit intégré comprenant un substrat 2 de silicium monocristallin, au moins une couche 9 de silicium polycristallin disposée sur la surface supérieure 2a du substrat 2 et pourvue d'au moins deux espèces dopantes de vitesse de diffusion différentes, dans lequel on effectue un recuit de température et de durée telle qu'une première espèce dopante diffuse dans une première zone 13 et qu'une deuxième espèce dopante diffuse dans une deuxième zone 14 plus étendue que la première zone 13.
Description
obtenu par un procédé selon l'une quelconque des revendications 6 à 11.
Procédé de fabrication d'un circuit intégré et circuit intégré.
La présente invention concerne le domaine des circuits intégrés et de leur fabrication. Plus particulièrement, I'invention concerne la fabrication de transistors bipolaires, de diodes ou d'autres types
d'éléments actifs.
On conna1t les transistors bipolaires dits verticaux dans lesquels le collecteur, la base et l'émetteur sont formés par la superposition de
couches dans le sens vertical, c'est-à-dire normal à la surface du substrat.
Il est connu de doper certaines de ces couches par implantation
ionique, étape qui a lieu après la formation desdites couches.
L'implantation ionique s'effectue par bombardement d'ions de l'espèce dopante sur la surface supérieure d'une plaquette de circuit intogré en direction des couches que l'on souhaite doper, les ions traversant une certaine épaisseur de matière puis s'arrêtant. On sait que l'implantation ionique modifie la structure cristalline du silicium mono cristallin utilisé dans les couches ou le substrat, voire la détruit localement en créant des
défauts nuisibles au fonctionnement du circuit intégré.
L' invention propose un procédé de fabrication d' un élément actif de circuit intégré à auto-alignement avec des zones de silicium mono
cristallin de haute qualité, le procédé étant simple à mettre en _uvre.
Le procédé de fabrication, selon un aspect de l'invention, est destiné à un circuit intégré comprenant un substrat de silicium monocristallin présentant une surface supérieure, au moins une couche de silicium polycristallin disposée sur la surface supérieure du substrat et pourvue d'au moins deux espèces dopantes de vitesses de diffusion différentes. On effectue un recuit de température et de durée telle qu'une première espèce dopante diffuse dans une première zone et qu'une deuxième espèce dopante diffuse dans une deuxième zone plus étendue que la première zone, la première espèce dopante étant prépondérante dans la
prem1ere zone.
Dans le cas d'un transistor bipolaire, on forme ainsi l'émetteur et la base intrinsèque par une étape de recuit facilement contrôlable et . economlque. Dans un mode de réalisation de l' invention, une couche enterrce
peut être formée au préalable dans le substrat.
Dans un mode de réalisation de l' invention, on fabrique un transistor bipolaire, par exemple en technologie BICMOS. La première zone peut former l'émetteur intrinsèque tandis que la deuxième zone peut former la base intrinsèque. La base extrinsèque peut également être formée
dans une troisième zone adjacente à la deuxième zone et ce lors du recuit.
Dans un mode de réalisation de l' invention, on forme un puit permettant d'accéder à la couche enterrée à partir de la surface supérieure
du substrat.
La première espèce dopante peut être de l'arsenic et la deuxième
espèce peut être du bore.
Dans le cas d'un transistor bipolaire PNP, la première espèce peut
être de l'antimoine et la deuxième espèce peut être du phosphore.
Dans un mode de réalisation de l' invention, on fabrique une diode
disposce dans un caisson formé dans le substrat.
Plus particulièrement, on dépose une couche isolante sur la surface supérieure du substrat puis on creuse une première ouverture dans ladite couche isolante. On dépose ensuite une couche de polysilicium sur l'ensemble de la surface puis on creuse ladite couche de polysilicium pour former une deuxième ouverture comprise dans la première et de taille plus réduite de façon que les bords de la deuxième ouverture soient en polysilicium et en contact avec la surface supérieure du substrat. On vient ensuite déposer une couche isolante supérieure sur l'ensemble de la surface puis on creuse une troisième ouverture comprise dans la deuxième ouverture et de taille plus faible pour dégager le fond de la troisième ouverture avec des bords en matériau isolant. On forme ainsi une fenêtre d'émetteur. Ensuite, on vient déposer une couche épaisse de polysilicium formé de plusieurs sous-couches en fonction des mélanges gazeux que l'on utilise pour le dépôt du polysilicium. La couche épaisse de polysilicium comprend une première sous-couche de faible épaisseur, par exemple de l'ordre d'une centaine d'angstrom dopée avec une première espèce dopante et en contact avec la surface supérieure du substrat dans le fond de la fenêtre d'émetteur, puis une deuxième sous-couche dopée avec une deuxième espèce dopante puis une troisième sous-couche dopée avec la première espèce dopante. La couche de polysilicium est ensuite gravée pour ne
subsister que dans la fenêtre d'émetteur et dans une région voisine.
Le dopage des sous-couches est effectué en temps réel en même temps que le dépôt de la couche de polysilicium en commandant les mélanges gazeux présents dans le réacteur dans lequel est formé le circuit intogré. À titre d'exemple, on introduit de l'arsine pour provoquer un
dop age d' arseni c.
L'étape ultérieure de recuit provoque une diffusion rapide de la deuxième espèce dopante vers le bas y compris à travers la première sous couche et une diffusion plus lente de la première espèce dopante qui devient prépondérante dans l' ensemble de la couche de polysilicium y compris dans la deuxième sous-couche ainsi que dans la première zone du substrat voisine du fond de la fenêtre d'émetteur. La deuxième espèce dopante de diffusion plus rapide est prépondérante dans la deuxième zone extérieure à la première zone mais néanmoins proche du fond de la fenêtre d'émetteur. La deuxième zone est en contact avec la troisième zone qui
peut former la base extrinsèque.
En variante, on peut prévoir une sous-couche supplémentaire de polysilicium non dopée dans la couche épaisse de silicium dopée, ladite couche supplémentaire étant disposée entre la première et la deuxième sous-couche et formant une sorte d'écran retardant légèrement la diffusion de la deuxième espèce dopante dans le substrat en augmentant la distance
séparant ladite deuxième sous-couche et le substrat.
En autres variantes, on peut prévoir que le dopage des différentes souscouches de la couche épaisse de polysilicium est effectué par implantation avec des énergies différentes pour faire varier les profondeurs d' implantation, la technique d'implantation ne présentant pas dans le polysilicum les inconvénients de dislocation qu'elle a dans le silicium monocristallin. À titre d'exemple, on peut prévoir une couche de polysilicium d'épaisseur comprise entre 1000 et 3000 A, par exemple de l'ordre de 2000 A et des sous-couches d'épaisseur comprise entre 30 et 200 A, par exemple de l'ordre de 100 . La concentration de dopant peut être de
l'ordre de 102 .
Un avantage de l'invention réside dans le fait qu'une étape de nettoyage du fond de la fenêtre d'émetteur qui a lieu en général après le creusement de ladite fenêtre d'émetteur ne produit aucune usure et donc diminution de 1'épaisseur de la base qui n'a pas encore été formoe à cet endroit mais provoque une très légère usure du substrat, ce qui est sans effet néfaste. On obtient ainsi un meilleur contrôle et une meilleure reproductibilité de l'épaisseur de la base. En outre, on supprime l'étape
d'implantation de la base dans le substrat qui est onéreuse et lente.
Le contrôle de la dimension des première et deuxième zones est effectué ai sément par régl age de la température et de la durce du rec ui t, température de l' ordre de 600 à 900 et durée de l' ordre de quelques minutes. En outre, l'invention offre l'avantage que l'émetteur et la base intrinsèques sont auto-alignés en ce sens qu'ils sont tous deux formés par diffusion de dopant à partir de la fenêtre d'émetteur. Enfin le procédé est extrêmement simple à mettre en _uvre à partir des machines actuelles de
fabrication de circuit intégrce.
Le circuit intégré, selon un aspect de l' invention, comprend un substrat de silicium monocristallin présentant une surface supérieure, au moins une couche de silicium polycristallin disposée sur la surface supérieure du substrat. Le substrat comprend une première zone formoe immédiatement sous ladite couche de silicium polycristallin et dans laquelle une première espèce dopante est prépondérante, et une deuxième zone entourant la première zone et dans laquelle une deuxième espèce dopante de conductivité différente de la première espèce dopante est prépondérante, les première et deuxième espèces dopantes étant également
présentes dans au moins une partie de la couche de silicium polycristallin.
Dans un mode de réalisation de l' invention, le substrat comprend une troisième zone, affleurant la surface supérieure dudit substrat, en contact avec la deuxième zone et pourvu d'une troisième espèce dopante de conductivité égale à la deuxième espèce dopante. Avantageusement, les deuxième et troisième espèces dopantes sont identiques. Avantageusement,
la troisième zone est plus fortement dopée que la deuxième zone.
Dans un mode de réalisation de l' invention, la première zone forme l'émetteur intrinsèque d'un transistor bipolaire, la deuxième zone forme la base intrinsèque et la troisième zone forme la base extrinsèque du même
transistor bipolaire.
La présente invention sera mieux comprise à l'étude de la
description détaillée de quelques modes de réalisation pris à titre
d'exemple nullement limitatifs et illustrés par les dessins annexés, sur 1equels: 1. la figure 1 est une vue en coupe selon un plan vertical d'une portion de plaquette de circuit intégré en cours de fabrication; 2. la figure 2 est une vue similaire à la figure 1 à une étape ultérieure; 3. la figure 3 montre une variante de la figure 2; et 4. la figure 4 est semblable à la figure 1, à une étape ultérieure
de fabrication.
Comme on peut le voir sur la figure 1, une plaquette de circuit intégré référencce 1 dans son ensemble et dont seule une petite portion est représentée sur la figure 1 comprend un substrat 2 en silicium monocristallin, et une couche enterrce 3 formée à l'intérieur du substrat 2
et comprenant du silicium polycristallin, qui est un matériau conducteur.
La couche enterrée 3 peut s'étendre au-delà de ce qui est représenté sur la figure 1 pour venir et étre connoctée à un puits vertical de connexion, non représenté. Le substrat 2 comprend une surface supérieure 2a sur laquelle est formé un empilement référencé 4 dans son ensemble et, laissant libre une fenêtre d'émetteur 5 donnant accès à la surface supérieure 2a du
substrat 2.
L'empilement 4 comprend une couche inférieure isolante 6, une couche conductrice 7 et une couche isolante supérieure 8. La couche isolante inférieure 6 peut étre formée en oxyde de silicium, en oxynitrure de silicium, en nitrure de silicium ou en une pluralité de sous-couches de ces différents matériaux. I1 en est de même de la couche isolante supérieure 8. La couche conductrice 7 peut être réalisée en métal ou
avantageusement en silicium polycristallin.
L'empilement 4 est formé par dépôt de la couche isolante inférieure 6 sur l'ensemble de la surface supérieure 2a du substrat 2 puis gravure, par exemple par lithographie avec dépôt d' un masque de résine, d' une première fenêtre. On dépose ensuite la couche conductrice 7 sur la couche isolante inférieure 6 et sur la surface supérieure 2a du substrat 2 dans la première ouverture. Puis on grave une deuxième ouverture dans la couche conductrice 7, par exemple par lithographie, la deuxième ouverture étant plus petite que la première ouverture de façon que subsistent entre la deuxième ouverture et la couche isolante inférieure 6 des portions 7a de la couche conductrice 7 en contact avec la surface supérieure 2a du substrat
2, et ce sur au moins une partie du pourtour de la fenêtre d'émetteur 5.
Avantageusement, la couche conductrice 7 est fortement dopée dès son dépôt, par exemple avec du bore. Le dopage est effectué par introduction d'un gaz contenant du bore dans le réacteur dans lequel est disposée la plaquette 1 lors de la croissance de la couche 7 dans le cas du polysilicium. On dépose ensuite la couche isolante supérieure 8 sur I'ensemble de la surface de la couche conductrice 7 et de la surface supérieure 2a du substrat 2 dans la deuxième ouverture. Puis, on grave, par exemple par lithographie, une troisième ouverture qui forme la fenêtre d'émetteur 5 et qui présente des dimensions inférieures à la deuxième ouverture. Les première, deuxième et troisième ouvertures sont sensiblement concentriques. On laisse ainsi subsister des portions 8a de la couche isolante supérieure 8 sur les bords de la fenêtre d'émetteur 5 et qui isolent la fenêtre d'émetteur 5 des portions 7a de la couche conductrice 7
sur tout le pourtour de la fenêtre d'émetteur 5.
On peut ensuite prévoir une étape de nettoyage par désoxydation de la surface supérieure 2a du substrat 2 dans la fenêtre d'émetteur 5 afin d'en ôter toute trace d'oxyde. Cette étape de nettoyage peut être effectuce
à l'aide d'acide fluorhydrique HF.
Sur la figure 2, on voit que sur la surface supérieure 2a du substrat 2 dans la fenêtre d' émetteur 5 et sur l' empilement 4, plus précisément sur la couche isolante supérieure 8, on vient former une couche épaisse 9 de silicium polycristallin. La couche épaisse 9 est ensuite gravée en la laissant subsister au-dessus de la fenêtre d'émetteur 5 et sur une certaine
largeur tout autour, au-dessus de la couche isolante supérieure 8.
Plus précisément, la couche épaisse 9 est formée d'une pluralité de souscouches de dopage différent. La première sous-couche 10 en contact direct avec la surface supérieure 2a du substrat 2 dans le fond de la fenêtre d'émetteur 5 sera dopée avec une espèce de conductivité N+ par exemple de l'arsenic, dans le cas d'un transistor de type NPN et une espèce de conductivité P+, par exemple de l' antimoine dans le cas d' un transistor
bipolaire de type PNP.
La sous-couche 11 formée sur la sous-couche 10 peut comprendre une espèce dopante de type P comme du bore dans le cas d'un transistor de type NPN ou une espèce dopante de type N comme du phosphore dans le cas d'un transistor de type PNP. On remarquera que la première espèce dopante, par exemple l' arsenic ou l' antimoine diffuse relativement lentement par rapport à la deuxième espèce dopante respectivement du bore ou du phosphore. La sous-couche 12 peut être de composition
identique à la sous-couche 10.
La couche épaisse 9 est obtenue dans son ensemble en une seule étape générale au cours de laquelle, la plaquette 1 est placce dans un réacteur à atmosphère contrôlée dans lequel on introduit des gaz permettant le dépôt de silicium polycristallin et dans lequel on peut ajouter des gaz permettant le dépôt des espèces dopantes telles que de l'arsine pour l' arsenic. La vitesse de dépôt du silicium polycristallin étant connue, on peut commander l'introduction des gaz contenant les espèces dopantes au cours du temps pour former la sous-couche 10, la sous-couche 11 et la sous-couche 12 et ce de façon continue. Le dopage ne ralentit pas le dépôt
de la couche 9 et n'ajoute pas d'étapes supplémentaires spécifiques.
On procède ensuite à une étape de recuit à une température de l'ordre de 600 à 900 et pendant une durée comprise entre 1 minute et 10 minutes qui permet d'aboutir à la structure illustrée sur la figure 4. Le recuit provoque une diffusion des espèces dopantes de la couche épaisse 9 vers le substrat 2 et une homogénéisation desdites espèces dopantes dans la couche épaisse 9. Les espèces dopantes en forte quantité présentes dans les portions 7a de la couche conductrice 7 diffusent également dans le substrat. On obtient ainsi dans une zone 13 du substrat 2, de faible épaisseur, et de dimension limitée à celle de la fenêtre d'émetteur 5 une portion de silicium monocristallin dopée avec la première espèce dopante, présente dans les sous-couches 10 et 12 de la couche épaisse 9 et qui est à migration lente. La zone 13 peut également comprendre une certaine proportion de la deuxième espèce dopante mais en concentration inférieure
à la première espèce dopante.
Une deuxième zone 14 du substrat 2 disposée sous la première zone 13 et sur les côtés en l'entourant complètement ou quasi complètement voit une prépondérance de la deuxi ème espèce dopante pré sente au pré al able dans la sous-couche 11 de la couche épaisse 9 et qui est à migration plus rapide. Enfin, une zone 15 fortement dopée est formée par la diffusion des espèces dopantes présentes dans les portions 7a de la couche conductrice 7 et sont donc disposées dans le susUstrat 2 sous lesdites portions 7a. La zone 15 et la zone 14 sont en contact, de préférence direct. La zone 13 forme l'émetteur intrinsèque d'un transistor bipolaire, la zone 14 forme la base intrinsèque, et la zone 15 forme la base extrinsèque, le collecteur étant formé par la portion du substrat 2 disposé entre la zone 14 et la
couche enterrce 3.
La forme de la fenêtre de l'émetteur 5 dans un plan horizontal n'a pas été représentée sur les figures en coupe, mais peut être carrée, rectangulaire ou de forme plus complexe. Les portions 7a de la couche conductrice 7 peuvent ne subsister que sur une partie du pourtour de la
fenêtre d'émetteur 5 ou éventuellement sur plusieurs parties.
Sur la figure 3, est illustrce une variante de la figure 2 dans laquelle on a prévu une sous-couche intermédiaire 16 entre la sous-couche
et la sous-couche 11 de la couche épaisse 9 de polysilicium, la sous-
couche 16 étant réalisée en polysilicium non dopé. On ralentit ainsi la diffusion de la deuxième espèce dopante présente dans la sous-couche 11
ce qui permet de contrôler sa diffusion dans le substrat 2.
L' invention utilise la différence de vitesse de diffusion entre deux espèces dopantes pour former l'émetteur et la base d'un transistor bipolaire ou encore la jonction d'une diode. La différence de vitesse de diffusion entre le bore et l'arsenic peut être utilisée pour former un transistor bipolaire de type NPN. La différence de vitesse de diffusion entre l'antimoine et le phosphore peut être utilisée pour former un transistor bipolaire de type PNP. La base et l'émetteur sont intrinsèquement auto-alignés car formés par diffusion à partir de la même fenêtre d'émetteur. Le profil de la base intrinsèque et de l'émetteur intrinsèque sont contrôlés uniquement par diffusion ce qui permet de se passer des étapes d' implantation onéreuses, longues et susceptibles d'endommager le réseau cristallin du substrat 2. Une sous-couche de polysilicium non dopé dans la couche épaisse permet de réduire la diffusion de la deuxième espèce dopante et offre donc une grande souplesse de développement. Enfin, ce procédé est simple à mettre en
oeuvre avec les machines de fabrication actuelles.
On obtient ainsi un élément actif de circuit intégré comprenant 1S immédiatement sous la surface supérieure du substrat une première zone d'une certaine conductivité et une deuxième zone entourant la première zone dans le substrat et présentant une conductivité différente de celle de la première zone. La deuxième zone peut être relice à des éléments conducteurs extrinsèques tandis que la première zone peut être reliée à un élément conducteur extrinsèque situé au-dessus de la surface supérieure du sub strat et présentan t les deux espèces dop antes détermin ant la
conductivité des première et deuxième zones.
À titre d'exemple, on peut prévoir des sous-couches 10 et 12 comprenant de l'arsenic à concentration de SE20 et une sous-couche 11
comprenant du bore à concentration de lE20.
Claims (10)
1. Procédé de fabrication d'un circuit intégré comprenant un substrat de silicium monocristallin pourvu d'une surface supérieure, au moins une couche de silicium polycristallin disposée sur la surface supérieure du substrat et pourvu d'au moins deux espèces dopantes de vitesses de diffusion différentes, dans laquelle on effectue un recuit de température et de durée telle qu'une première espèce dopante diffuse dans une première zone et qu' une deuxième espèce dopante diffuse dans une deuxième zone plus étendue que la première zone, la première
espèce dopante étant prépondérante dans la première zone.
2. Procédé selon la revendication 1, dans lequel on forme
préalablement dans le susbstrat une couche enterrce.
3. Procédé selon la revendication 1 ou 2, dans lequel on fabrique
un transistor bipolaire ou une diode.
4. Procédé selon la revendication 3, dans lequel on forme
l'émetteur et la base intrinsèques d'un transistor par une étape de recuit.
5. Procédé selon la revendication 4, dans lequel on forme une base extrinsèque dans une troisième zone adjacente à la deuxième zone
et ce lors du recuit.
6. Procédé selon l'une quelconque des revendications
précédentes, dans lequel on forme un empilement pourvu d'une fenêtre d'émetteur, on dépose une couche épaisse de silicium polycristallin comprenant une première sous-couche de faible épaisseur, dopée avec une première espèce dopante et en contact avec la surface supérieure du substrat dans le fond de la fenêtre d'émetteur, puis une deuxième sous couche dopée avec une deuxième espèce dopante puis une troisième souscouche dopée avec la première espèce dopante, on grave la couche de polysilicium pour ne la subsister que dans la fenêtre d'émetteur et
dans une région voisine.
7. Procédé selon l'une quelconque des revendications
précédentes, dans lequel on forme une sous-couche supplémentaire de silicium polycristallin non dopée dans la couche épaisse de silicium polycristallin, ladite couche supplémentaire étant disposoe entre la
première et la deuxième sous-couche.
8. Procédé selon l'une quelconque des revendications
précédentes, dans lequel le dopage de sous-couches de la couche de silicium polycristallin est effectué en méme temps que le dépôt de ladite
couche de silicium polycristallin.
9. Circuit intogré comprenant un substrat de silicium monocristallin (2) présentant une surface supérieure (2a), au moins une couche de silicium polycristallin (9) disposée sur la surface supérieure du substrat, caractérisé par le fait que le substrat comprend une première zone (13) formée immédiatement sous ladite couche de silicium polycristallin et dans laquelle une première espèce dopante est prépondérante, et une deuxième zone (14) entourant la première zone et dans laquelle une deuxième espèce dopante de conductivité différente de la première espèce dopante est prépondérante, les première et deuxième espèces dopantes étant également présentes dans au moins une partie de
la couche de silicium polycristallin.
10. Circuit selon la revendication 9, caractérisé par le fait que le substrat comprend une troisième zone (15) affleurant la surface supérieure dudit substrat, en contact avec la deuxième zone et pourvu d'une troisième espèce dopante de conductivité égale à la deuxième
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| EP0429834A1 (fr) * | 1989-12-01 | 1991-06-05 | International Business Machines Corporation | Structure de type transistor bipolaire à base élevée et sa méthode de fabrication |
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