FR2756411A1 - Procede d'effacement d'une memoire non volatile et electriquement effacable, et dispositifs associes - Google Patents

Abstract

L'invention concerne un procédé d'effacement d'une mémoire non volatile et électriquement effaçable dans lequel l'amplitude des impulsions (21 à 36), que l'on envoie pour effacer la mémoire, varie en fonction du nombre d'impulsions précédemment envoyées. L'invention concerne également un circuit de génération d'impulsions d'effacement d'amplitude variable pour une mémoire non volatile électriquement effaçable.

Description

Procédé d'effacement d'une mémoire non volatile et
électriquement effacable, et dispositifs associés.

L'invention concerne un procédé d'effacement d'une mémoire non volatile et électriquement effaçable et des dispositifs associés. L'invention concerne plus particulièrement les mémoires de type FLASH et également les mémoires de type EEPROM effaçables par blocs.

L'effacement des mémoires de type FLASH (et des
EEPROM) se fait actuellement par effet tunnel (ou Fowler
Nordheim) . Dans les mémoires FLASH l'effacement se fait sur la totalité des cellules mémoires ou au moins sur un bloc de cellules mémoires; il en est de même sur certains types de mémoires EEPROM.

Pour effacer une zone de mémoire, toutes les cellules sont d'abord préprogrammées puis, afin de réaliser un effacement par effet tunnel, on applique une tension de 0V (ou une tension négative) sur les grilles des transistors de mémorisation et une tension de l'ordre de 10V (ou plus) sur les sources des transistors de mémorisation, les drains des transistors étant laissés flottant. Pour les mémoires de type EEPROM, on applique les différentes tensions pendant un certain temps calculé de manière à ce que toutes les cellules soient dans un état effacé. De ce fait, certaines cellules qui réagissent plus rapidement par rapport aux autres ont leurs grilles flottantes chargées positivement, rendant le transistor de mémorisation toujours passant quelque soit la tension de grille. Pour les EEPROM, ce problème se traduit par une dépense d'énergie légèrement supérieure lors de la programmation.

En ce qui concerne les mémoires de type FLASH, ce cas ne doit pas se présenter car les mémoires FLASH sont directement commandés par la grille du transistor de mémorisation et ne dispose pas de transistors de sélection. La solution développée actuellement consiste à envoyer une série d'impulsions sur la source d'amplitude d'environ 10V et d'une durée d'environ lOms et à vérifier après chaque impulsion si les cellules sont correctement effacées. Les impulsions sont envoyées jusqu'à, ce que toutes les cellules soient effacées ou au bout d'un nombre d'impulsions maximal pouvant atteindre 1000. En général, un tri est fait par le constructeur afin que toutes les mémoires commercialisées soient effacées bien avant le nombre maximal d'impulsions. Pour corriger le phénomène de déplétion provoqué par les cellules s'effaçant trop vite, une étape de programmation partielle vient rectifier les niveaux des cellules trop sensibles cellule par cellule.

Bien que des impulsions d'environ 10V soient nécessaires pour déprogrammer les cellules, il existe une certaine dispersion due par exemple à des défauts de fabrication ou à une usure de la cellule qui se caractérise par des cellules qui s'effacent trop vite ou trop lentement. Autrement dit, certaines mémoires sont déclarées mauvaises lors de la fabrication ou ont une usure prématurée les rendant rapidement inutilisables car une unique impulsion d'environ 10V les rend constamment passantes ou une série d'impulsion ne les effacent pas.

Afin de remédier au problème d'effacement long pouvant dépléter les cellules de mémorisation électriquement effaçable, l'invention propose d'envoyer une séquence d'impulsions d'amplitude variable afin d'effacer les transistors de mémorisation d'une mémoire électriquement effaçable de la manière la plus homogène possible en rendant l'effacement plus progressif que dans l'état de la technique.

L'invention a pour objet un procédé d'effacement d'une mémoire non volatile et électriquement effaçable dans lequel on envoie des impulsions afin de créer une tension d'effacement entre la source et la grille de chaque transistor de mémorisation d'une zone de la mémoire jusqu'à ce que chacun des dits transistors soit effacé, caractérisé en ce que l'amplitude des impulsions varie en fonction du nombre d'impulsions précédemment envoyées et en ce que entre chaque impulsion on teste l'état de chacun des transistors de mémorisation afin de déterminer si l'on doit appliquer une autre impulsion.

Préférentiellement, les impulsions s'appliquent sur des groupes minimum de transistor de mémorisation, chaque groupe pouvant être déconnecté individuellement du dispositif d'effacement. Afin de mieux contrôler l'effet des impulsions, on utilisera une tension d'effacement croissante par addition d'une tension multiple d'un pas constant. Pour des raison d'encombrement, le nombre de valeurs possibles pour la tension d'effacement est inférieure à un nombre maximal d'impulsion.

Un autre but de l'invention est de réaliser un dispositif de génération d'impulsion pouvant fournir des impulsions d'amplitude variable.

L'invention a donc également pour objet un circuit de génération d'impulsions d'effacement pour une mémoire non volatile électriquement effaçable comportant une sortie d'impulsions connectée à un interrupteur commandé par un circuit de génération d'impulsions d'amplitude fixe, ledit circuit comportant: une source de tension commandable, dont une sortie de tension est connectée à la sortie d'impulsions par l'intermédiaire de l'interrupteur, et un circuit de réaction qui agit sur un signal de commande de la source de tension commandable en fonction du nombre d'impulsions déjà fournies.

Préférentiellement, la source de tension commandable est une pompe de charge commandée par le circuit de réaction qui agit sur un oscillateur associé à cette pompe de charge. Le circuit de réaction comporte un régulateur de pompe contrôlé par un circuit logique en fonction du nombre d'impulsions déjà fournies.

Une amélioration vise à permettre au constructeur d'avoir un dispositif de génération d'impulsions d'amplitude variable rapidement modifiable afin de pouvoir modifier le circuit après avoir effectué des tests sur une première série de mémoire ou afin d'améliorer le produit après une première commercialisation.

L'utilisation dans le circuit de réaction d'une mémoire de type ROM qui contient une séquence de commande pour la source de tension commandable permet d'avoir une souplesse d'utilisation importante. La souplesse d'utilisation est encore améliorée si la mémoire de type
ROM est programmable sur une couche métallique.

Pour diminuer l'importance du circuit de réaction, le circuit logique comporte un compteur de type registre à décalage recevant un signal d'initialisation au début d'une séquence d'effacement et cadencé par le circuit de génération d'impulsions d'amplitude fixe, des sorties du registre à décalage étant directement connectée à des lignes de mot de la mémoire de type ROM
L'invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description qui va suivre faisant référence aux dessins annexés parmi lesquels:
la figure 1 représente un mode de réalisation de 1 ' invention/
les figures 2 et 3 représentent des exemples de trains d'impulsions,
la figure 4 représente la réalisation préférée d'un circuit logique permettant de générer des signaux de commande en conformité avec l'invention.

Sur la figure 1, on peut voir une représentation schématique de l'invention. Des cellules de mémoires 1, dans l'exemple de type FLASH, comportant chacune un transistor de mémorisation à grille flottante 2 sont représentées telles qu'elles sont connectées lors de l'envoie d'impulsions pour effacer le transistor de mémorisation 2. Le drain du transistor de mémorisation 2 est non connecté; la grille reçoit un potentiel de 0V; et la source est connectée à un noeud 3.

Bien évidement, dans une phase de test qui sert à vérifier l'état des cellules de mémoires, les connexions sont différentes. De plus, certains choix de connexions sont arbitraires et peuvent être modifiés; le drain pourrait, par exemple, être connecté à la source; et la grille pourrait, par exemple, recevoir un potentiel négatif.

Le noeud 3 correspond à la sortie du dispositif de génération d'impulsions d'amplitude variable faisant l'objet de l'invention. Le dispositif de génération d'impulsions d'amplitude variable comporte:
- un oscillateur commandé 4 ayant une entrée de commande et une sortie, la sortie de l'oscillateur fournissant un signal d'horloge si le signal présent sur l'entrée est dans un premier état;
- une pompe de charge 5 ayant une entrée et une sortie, l'entrée étant connectée à la sortie de l'oscillateur 4, la sortie fournissant un signal pompé au plus égal à un multiple de la tension d'alimentation lorsque le signal d'horloge est oscillant;
- un pont de six impédances 6 à 11, montées en série entre la sortie de la pompe de charge 5 et une première tension de référence, la première tension de référence étant par exemple la masse, les six impédances 6 à 11 pouvant être constitués de transistors MOS montés en diodes ou de résistances;
- un comparateur 12 ayant des première et deuxième entrées et une sortie, la première entrée étant connectée entre deux impédances 10 et 11 du pont d'impédances, la deuxième entrée recevant une deuxième tension de référence, la sortie étant connectée à l'entrée de commande de l'oscillateur 4, la deuxième tension de référence doit être précise (on peut utiliser par exemple un "band gap") , la sortie du comparateur 12 fournit un signal pouvant prendre deux états suivant que la tension présente sur la première entrée soit supérieure ou inférieure à la tension de référence;
- quatre transistors de shunt 13 à 16 dont les sources et drains sont connectés pour court-circuiter respectivement quatre des impédances 7 à 10 en fonction du signal présent sur leurs grilles, la résistance de canal de ces transistors de shunt étant nettement inférieure à la résistance d'éventuels transistors montés en impédance;
- un circuit logique 17 ayant une entrée d'initialisation, une entrée d'impulsions et quatre sorties de commande, les quatre sorties de commande étant connectées respectivement aux grilles des quatre transistors de shunt 13 à 16, l'entrée d'initialisation recevant un signal d'initialisation INIT, le circuit logique fournissant des commandes différentes sur ses sorties en fonction du nombre d'impulsions reçues depuis une transition du signal d'initialisation;
- un générateur d'impulsions 18 ayant une sortie connectée à l'entrée d'impulsions du circuit logique qui fournit des impulsions d'amplitude fixe, le générateur d'impulsions 18 fournissant les impulsions tant qu'il sera nécessaire suivant le même principe que ce qui est déjà utilisé dans l'état de la technique;
- un transistor de commutation 19 dont le drain est connecté à la sortie de la pompe de charge 5 et dont la source est connectée au noeud 3; et
- un amplificateur de signal logique 20 ayant une entrée et une sortie, l'entrée étant connectée à la sortie du générateur d'impulsions 18 et la sortie étant connectée à la grille du transistor de commutation, l'amplificateur 20 servant à adapter un signal logique variant par exemple entre 0V et 3V en un signal de commande de grille variant par exemple entre 0V et la tension de sortie de la pompe de charge.

Dans ce circuit, l'homme du métier pourra aisément comprendre que des éléments équivalent peuvent être substitués.

Le transistor de commutation 19 et l'amplificateur 20 constituent un interrupteur commandé. De nombreux interrupteurs commandés intégrables sur une puce en circuit intégré sont disponibles dans l'état de la technique.

L'oscillateur 4 et la pompe de charge 5 constituent une source de tension commandable. On peut par exemple utiliser une borne d'entrée du circuit intégré pour recevoir une tension externe et utiliser un régulateur abaisseur de tension. Un convertisseur numérique/analogique peut par exemple servir de régulateur commandé numériquement mais la surface occupée est plus importante.

Le pont d'impédances 6 à 11, le comparateur 12, les transistors de shunt 13 à 16 et le circuit logique 17 constituent un circuit de réaction qui agit sur ladite source de tension commandable en fonction d'un nombre d'impulsions reçues depuis le générateur d'impulsions 18.

De nombreuses variantes sont possibles. On peut par exemple utiliser un dispositif à miroir de courant ou l'un des nombreux circuits régulateurs de pompe de charge. Le circuit de réaction peut également être un compteur qui commande directement un régulateur numérique de source de tension comprenant par exemple un convertisseur N/A.

Des modifications sont possibles sans modifier le but de l'invention.

Ainsi le transistor de mémorisation 2 peut être relié au noeud 3 par l'intermédiaire d'un transistor de sélection propre à chaque cellule de mémorisation 1 ou commun à un groupement de cellules de mémorisation 1 correspondant par exemple à un mot comme c'est le cas dans les mémoires EEPROM. Préférentiellement on utilise un transistor de sélection par colonne, demi-colonne, colonne de mots ou demi-colonne de mots.

On aurait également pu relier le noeud 3 à la grille du transistor de mémorisation 2 en utilisant une pompe de charge pouvant fournir une tension négative importante, la source étant reliée à une tension positive fixe.

La première entrée du comparateur 12 peut en fait se situer sur un noeud entre n'importe quelle paire d'impédances 6 à 11. I1 faut cependant tenir compte que le shuntage d'une impédance 7 à 10 n'a pas exactement le même effet suivant que l'impédance soit située entre la sortie de pompe de charge 5 et l'entrée du comparateur 12 ou l'entrée du comparateur 12 et la première tension de référence.

En ce qui concerne le fonctionnement du dispositif de la figure 1, l'homme de métier pourra se rapporter aux procédés d'effacement connus dans l'état de la technique pour avoir des détails supplémentaires sur certains points qui restent inchangés, notamment en ce qui concerne le test des cellules de mémorisation et le générateur d'impulsions 18.

Au début d'un effacement de tout ou partie d'une mémoire de type FLASH ou EEPROM, le signal d'initialisation INIT va subir un changement d'état qui initialisera le circuit logique 17. Les sorties du circuit logique 17 vont rendre passant par exemple la totalité des transistors de shunt 13 à 16 régulant la sortie de pompe de charge 5 à une tension minimale. Puis une impulsion provenant du générateur d'impulsions 18 va rendre le transistor de commutation passant, générant ainsi une impulsion à la tension minimale. Les impulsions envoyées ont une durée de par exemple 0,lms. Après l'envoie de l'impulsion, un test de la zone mémoire à effacer est effectué afin de déterminer si les cellules mémoires 1 sont correctement effacées. Le test de la mémoire s'effectue comme dans l'état de la technique, c'est à dire que les cellules 1 sont lues en utilisant un seuil de référence correspondant au niveau effacé. Puis des groupes de cellules correctement effacés sont ensuite déconnectés du dispositif d'effacement avant l'envoie d'une prochaine impulsion en ouvrant un transistor de sélection déconnectant une colonne, une demi-colonne, une colonne de mots ou une demi-colonne de mots de la mémoire. Le circuit logique 17 va commander les transistors de shunt 13 à 16 pour que la tension en sortie de la pompe de charge 5 soit de préférence égale ou supérieure à l'amplitude de l'impulsion précédente, en prenant en compte le nombre d'impulsions précédemment envoyées. Puis une impulsion est produite par le générateur d'impulsions 18. L'opération se répète jusqu'à l'effacement de toutes les cellules de mémorisation 1, ou jusqu'à l'envoie d'un nombre maximal d'impulsions. Pour les mémoires FLASH, on effectue une programmation partielle des cellules qui ont été déplétées.

L'utilisation de groupes de cellules de mémorisation 1, pour désélectionner les transistors de mémorisation 2 lors de l'effacement, est fortement recommandé pour les mémoires de type FLASH afin de réduire le nombre de cellules déplétées à programmer partiellement. On prendra des groupes de cellules localement regroupées, préférentiellement regroupées en colonnes, demi-colonnes, colonnes de mots ou demicolonnes de mots, car les caractéristiques des transistors de mémorisation 2 varient essentiellement en fonction de leur position dans le plan mémoire, les transistors de chaque groupe auront ainsi des caractéristiques sensiblement identiques.

La différence essentielle avec un procédé d'effacement de mémoire non volatile électriquement effaçable selon l'état de la technique est que l'amplitude des impulsions varie en fonction du nombre d'impulsions précédemment envoyé. Cela permet d'utiliser des impulsions de durée plus réduite et en nombre moins important. De plus, le fait de déconnecter des groupes de cellules réduit considérablement le risque de déplétion des transistors de mémorisation.

L'impulsion envoyée peut très bien ne pas être envoyée sur la source, l'essentiel étant de créer des impulsions entre la grille et la source, dans ce cas, les groupes de cellules seront préférentiellement des lignes ou demi-lignes.

La figure 2 illustre le fonctionnement du dispositif de la figure 1 et représente la tension Vout présente au noeud 3. Cette figure 2 représente une suite d'impulsions 21 à 27 qui est préférentiellement envoyée.

Chacune des impulsions 21 à 27 est d'une durée fixe dans notre exemple, et dure 0,lms. L'exemple de la figure 2 s'applique à des mémoires où la tension Source-Grille d'effacement est d'environ 10V.

La première impulsion 21 est d'une amplitude de 8V et sert à effacer des cellules particulièrement sensibles. La deuxième impulsion 22 est d'une amplitude de 9V et sert à effacer des cellules un peu plus sensibles que la normale. Les troisième, quatrième et cinquième impulsions 23 à 25 sont d'une amplitude de 10V et servent à effacer les cellules réagissant normalement.

Les sixième et septième impulsions 26 et 27 sont d'une amplitude de 11V et servent à effacer les cellules plus résistantes à l'effacement.

La figure 3 représente un train d'impulsions 28 à 36 visant également à effacer progressivement les cellules de mémorisation 1. La première impulsion 28 est d'une amplitude de 8V et sert effacer des cellules particulièrement sensibles. La deuxième impulsion 29 est d'une amplitude de 9V et sert à effacer des cellules un peu plus sensibles que la normale. La troisième impulsion 30 est d'une amplitude de 8V et sert effacer des cellules rendues particulièrement sensibles par l'impulsion précédente 29. La quatrième impulsion 31 est d'une amplitude de 9V et sert à effacer des cellules rendues un peu plus sensibles que la normale par la deuxième impulsion 29. La cinquième impulsion 32 est d'une amplitude de 10V et sert à effacer les cellules réagissant normalement. La sixième impulsion 33 est d'une amplitude de 8V et sert effacer des cellules rendues particulièrement sensibles par l'impulsion précédente 32.

La septième impulsion 34 est d'une amplitude de 9V et sert à effacer des cellules rendues un peu plus sensibles que la normale par la cinquième impulsion 32. La huitième impulsion 35 est d'une amplitude de 10V et sert à effacer les cellules réagissant normalement. La neuvième impulsion 32 est d'une amplitude de 11V et sert à effacer les cellules plus résistantes à l'effacement.

L'apport de connaissance des figures 2 et 3 est à considérer vis à vis de l'allure général des trains d'impulsions 21 à 27 et 28 à 36. En effet, on utilise une plage de variation d'amplitude de préférence de 10 à 20 autour de la tension moyenne d'effacement. On peut utiliser des impulsions plus nombreuses pour des valeurs correspondant à la moyenne d'effacement. On peut utiliser des paliers de tension à pas constant ou à pas variable.

On peut également utiliser des impulsions de durée plus longues pour les faibles valeurs de tensions et plus courtes pour les fortes valeurs de tension.

Préférentiellement, on utilise des pas constants.

En effet, faire croître la tension d'effacement par addition d'un pas constant permet un meilleur contrôle de l'effacement. De plus, on utilisera un nombre réduit de palier de tension par rapport au nombre d'impulsions afin de diminuer l'encombrement du circuit.

Dans l'état de la technique, le nombre maximal d'impulsions pouvait atteindre 1000 impulsions pour les mémoires FLASH. Avec un système progressif permettant l'utilisation de tension supérieures à ce qui est actuellement utilisé, il est possible de réduire ce nombre maximal d'impulsions à un nombre inférieur à 20.

Dans les figures 2 et 3, les paliers de tension sont d'un volt; l'homme de métier comprendra que en fait il peut utiliser des paliers inférieur ou supérieur au volt. Dans la pratique on peut utiliser des paliers compris entre 0,3V et 1,5V un compromis est à trouver entre le nombre d'impulsions maximal, la progressivité désirée, le temps d'effacement, et l'encombrement du circuit.

1 cu
Comme les figures 2 et 3 l'indiquent, les possibilités envisageables sont très différentes et peuvent être très nombreuses. La réalisation du circuit logique peut de ce fait être très variée.

En utilisant quatre transistors de shunt 13 à 16 de type P qui court-circuitent des impédances 7 à 10 identiques dont le court-circuit entraîne une diminution de 1V autorisant ainsi une variation d'amplitude de 8V à 12V. On peut utiliser comme circuit logique 17 un compteur quatre bits, comptant en binaire naturel, dont les sorties sont reliées aux grilles des transistors de shunt 13 à 16. Les amplitudes des impulsions seront dans l'ordre: 8V, 9V, 9V, 10V, 9V, 10V, 10V, 11V, 9V, 10V, 10V, 11V, 10V, 11V, 11V, 12V. Avec le compteur quatre bits on se limite à seize impulsions au maximum, ce qui est suffisant. On peut remarquer que les tensions de 8V et 12V sont peu utilisées par rapport aux valeurs centrales.

D'autres compteurs peuvent être utilisés. De même, il est possible de rajouter un décodeur sur le compteur afin d'obtenir différents trains d'impulsions. Afin de rendre beaucoup plus souple l'emploi du décodeur, on utilise une mémoire ROM de petite dimension ce qui permet de réajuster le train d'impulsions après avoir sorti un premier circuit en ne modifiant qu'un seul niveau de masque et de préférence un niveau de métallisation (programmation par contact).

La figure 4 représente un circuit logique préféré utilisant un compteur 37 de type registre à décalage (ou compteur Johnson), ayant une entrée d'horloge, une entrée d'initialisation et N sorties, et une matrice 38 de mémoire ROM, ayant N lignes de mots et par exemple quatre lignes de bits. Les N sorties du compteur 37 sont connectées respectivement aux N lignes de mots de la matrice 38 de sorte que chaque sortie du compteur 37 commande directement une ligne de mot. Le compteur 37 a toujours une unique sortie active parmi ses N sorties.

L'entrée d'initialisation, recevant le signal INIT, fait activer au compteur la première de ses sorties lors de la réception d'un état défini du signal INIT. L'entrée d'horloge est connectée à la sortie du générateur d'impulsion 18, de sorte que chaque front descendant d'une impulsion incrémente le compteur 37 rendant inactive la sortie du compteur 37 précédemment active et activant la sortie suivante.

Les quatre lignes de bit de la matrice 38 sont connectées d'une part aux drains de respectivement quatre transistors de polarisation 39 à 42 et d'autres part aux entrées de respectivement quatre amplificateurs de lecture 43 à 46. Les transistors de polarisation 39 à 42 sont de type P et ont leurs grilles connectées à la masse et leurs sources connectées à Vcc de sorte qu'ils sont toujours passant. Les amplificateurs de lecture 43 à 46, ayant chacun une entrée et une sortie effectuent deux rôles simultanément. Tout d'abord chacun des amplificateurs 43 à 46 compare la tension de la ligne de bit, qui lui est associée, avec une tension de référence afin de déterminer si la ligne de bit est connectée à une ligne de mot sélectionnée par l'intermédiaire d'un transistor de mémorisation définissant par sa présence ou son absence s'il s'agit d'un "zéro" ou d'un "un". Le deuxième rôle des amplificateurs 43 à 46 est de fournir une tension de commande pour les transistors de shunt 13 à 16.

La matrice 38 est de préférence programmée sur un niveau de métal, c'est à dire que la présence ou l'absence d'un transistor de mémorisation est réalisé par la présence ou l'absence d'une connexion sur un niveau métallique. La programmation sur niveau de métal a pour avantage d'une part de nécessiter la modification d'un seul masque et d'autre part d'intervenir dans l'une des dernières phases de production permettant ainsi de modifier très rapidement le train d'impulsions entre deux séries de composants.

La matrice 38 comporte quatre lignes de bits mais le nombre va dépendre en fait du nombre de transistors de shunt 13 à 16 qui vont être réellement utilisées. Le nombre de transistors de shunt 13 à 16 va dépendre également du nombre de niveaux de tension souhaité, des différences de valeurs entre les impédances 7 à 10 que l'on va shunter et de la position de ses impédances par rapport au comparateur 12.

L'homme du métier dispose de nombreuses variantes comme il a été indiqué ou suggéré qui diffèrent de l'exemple de réalisation non limitatif qui a été décrit sans sortir du cadre de l'invention.

Claims (16)

REVENDICATIONS

1. Procédé d'effacement d'une mémoire non volatile et électriquement effaçable dans lequel on envoie des impulsions afin de créer une tension d'effacement entre la source et la grille de chaque transistor de mémorisation (2) d'une zone de la mémoire jusqu'à ce que chacun des dits transistors de mémorisation (2) soit effacé, caractérisé en ce que l'amplitude des impulsions (21 à 36) varie en fonction du nombre d'impulsions précédemment envoyées et en ce que entre chaque impulsion on teste l'état de chacun des transistors de mémorisation (2) afin de déterminer si l'on doit appliquer une autre impulsion.

2. Procédé selon la revendication 1, caractérisé en ce que les impulsions (21 à 36) s'appliquent sur des groupes minimum de transistor de mémorisation (2) , chaque groupe pouvant être déconnecté individuellement du dispositif d'effacement.

3. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que:

- le potentiel de la grille de chacun des transistors de mémorisation (2) est à une tension fixe,

- la source des dits transistors (2) est connectée pour recevoir un train d'impulsion, et

- le drain des dits transistors (2) est déconnecté afin d'être dans un état flottant.

4. Procédé selon l'une des revendications 1 à 3, caractérisé en ce que la tension d'effacement croit par addition d'une tension multiple d'un pas constant.

5. Procédé selon l'une des revendications 1 à 4, caractérisé en ce que le nombre de valeurs possibles pour la tension d'effacement est inférieure à un nombre maximal d'impulsions.

6. Circuit de génération d'impulsions d'effacement pour une mémoire non volatile électriquement effaçable comportant une sortie d'impulsions (3) connectée à un interrupteur commandé (19, 20) par un circuit de génération d'impulsions (18) d'amplitude fixe, caractérisé en ce ledit circuit comporte:

- une source de tension commandable (4, 5) , dont une sortie de tension est connectée à la sortie d'impulsions (3) par l'intermédiaire de l'interrupteur commandé (19, 20),

- un circuit de réaction (6 à 17) qui agit sur un signal de commande de la source de tension commandable en fonction du nombre d'impulsions déjà fournies.

7. Circuit selon la revendication 6, caractérisé en ce que la source de tension commandable (4, 5) comporte une pompe de charge (5) et en ce que le circuit de réaction (6 à 17) commande l'état de fonctionnement d'un oscillateur (4) associé à cette pompe de charge (5).

8. Circuit selon l'une des revendications 6 ou 7, caractérisé en ce que le circuit de réaction (6 à 17) comporte une mémoire de type ROM 38 qui contient une séquence de commande pour la source de tension commandable (4, 5).

9. Circuit selon l'une des revendications 6 à 8, caractérisé en ce que le circuit de réaction (6 à 17) comporte un pont d'impédances (6 à 11) connectées en série entre la sortie de tension et une première tension de référence, au moins une des dites impédances (7 à 10) étant court-circuitée par au moins un transistor de shunt (13 à 16) commandé par un circuit logique (17) en fonction du nombre d'impulsions déjà fournies.

10. Circuit selon la revendication 9, caractérisé en ce que un noeud entre deux impédances (10, 11) du pont d'impédances est relié à un comparateur (12) qui compare la tension du noeud à une deuxième tension de référence (Vref) afin de fournir le signal de commande de la source de tension commandable (4, 5).

11. Circuit selon l'une des revendications 9 ou 10, caractérisé en ce que le circuit logique (17) comporte un compteur (37) recevant un signal d'initialisation (INIT) au début d'une séquence d'effacement et cadencé par le circuit de génération d'impulsions (18) d'amplitude fixe, au moins une sortie du compteur (37) servant à commander le au moins un transistor de shunt (13 à 16).

12. Circuit selon la revendication 11, caractérisé en ce que le compteur (37) est constitué d'un registre à décalage (37) ayant au moins une sortie parallèle.

13. Circuit selon l'une des revendications 11 ou 12, caractérisé en ce que le circuit logique (17) comporte un décodeur (38) placé entre la au moins une sortie du compteur (37) et le au moins un transistor de shunt (13 à 16).

14. Circuit selon la revendication 13, caractérisé en ce que le décodeur (38) est une mémoire de type ROM.

15. Circuit selon l'une des revendications 8 à 14, caractérisé en ce que la mémoire de type ROM (38) est programmable sur une couche métallique.

16. Circuit selon l'une des revendications 11 à 15, caractérisé en ce que la au moins une sortie du registre à décalage (37) est directement connectée à au moins une ligne de mot de la mémoire de type ROM (38).