FR2786910A1 - Memoire a grille flottante multiniveau - Google Patents
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Abstract
L'invention propose un nouveau circuit et un nouveau procédé pour lire une mémoire à grille flottante multiniveau. Selon l'invention, la lecture s'effectue à l'aide d'une tension de polarisation de grille VP qui est égale à la tension nécessaire pour obtenir un courant de référence Iref prédéterminé dans le transistor de mémorisation 10 sélectionné, le décodage de la donnée mémorisée s'effectuant à l'aide du décodage de la tension de polarisation VP. Ainsi, l'invention réduit d'une part le courant traversant les transistors 10 lors de la lecture et d'autre part le stress électrique moyen subit lors de chaque lecture.
Description
Mémoire à grille flottante multiniveau.
L'invention concerne une mémoire à grille flottante multiniveau. Plus particulièrement, l'invention s'applique à tout type de mémoire utilsant comme élément de mémorisation de base un transistor à grille flottante qui doit mémoriser une information dont la valeur peut
prendre au moins trois états.
Les mémoires à grille flottante multiniveau sont utilisées pour augmenter la capacité de mémorisation sans augmenter la surface de la matrice de mémorisation. Le
principe est dévoilé, par exemple, dans les demandes EP-
A-0 340 107 (D1 ci-après) et EP-A-0 656 628 (D2 ci-
après). Les mémoires classiques mémorisent généralement un bit, c'est à dire deux niveaux électriques, par éléments de mémorisation. Les mémoires multiniveau mémorisent quant à elles un nombre plus important de niveaux électriques. Ainsi, lorsque l'on réalise une mémoire multiniveau à quatre niveaux électriques, cela permet de mémoriser deux bits par élément de mémorisation, la capacité de mémorisation étant dans ce
cas doublée pour une même taille de matrice.
Pour obtenir les différents niveaux électriques, on charge plus ou moins la grille flottante du transistor de mémorisation. La grille plus ou moins chargée a pour effet de faire varier la tension de seuil de conduction du transistor de mémorisation. Pour écrire dans de telles cellules, on effectue une succession de cycle programmation/lecture/vérification jusqu'à obtention du
niveau de programmation désiré.
La lecture s'effectue par l'application d'une tension de lecture sur le transistor de mémorisation qui le rend plus ou moins conducteur suivant la charge présente sur la grille flottante. Le canal du transistor de mémorisation est connecté à une charge qui convertit le courant traversant le transistor de mémorisation en tension. La tension est ensuite comparée à différents
seuils pour déterminer l'état mémorisé.
Ce type de mémoire présente cependant des inconvénients. Deux inconvénients sont d'une part une consommation élevée et d'autre part une pérennité des données. La consommation élevée est due, entre autre, aux tensions et courants utilisés lors des opérations de lecture. En effet, lors d'une lecture on polarise les transistors pour obtenir différents courants dans leur canal drain- source, le courant étant représentatif de l'information mémorisée. Or, pour avoir une meilleurs lisibilité des différentes valeurs mémorisées, il est utilisé des courants de lecture environ trois fois plus importants que pour des mémoires à grille flottante classiques. La structure d'une matrice de mémoire multiniveau est la même qu'une matrice de mémoire classique. La figure 1 représente la courbe courant- tension d'une ligne de bit à tension de polarisation de base donnée. La courbe de la figure 1 résulte des différents niveaux de programmation pour une polarisation donnée de la ligne de bit. La lecture s'effectue alors soit en courant soit en tension. Les courants IR1, IR2 et IR3 représentent les seuils de courant qui différencient les niveaux de mémorisation. Pour plus de détails, l'homme du métier
peut se reporter par exemple à Dl.
En ce qui concerne la pérennité des données, elle provient du fait que l'utilisation de plusieurs seuils de données augmente les risques d'altération de la donnée mémorisée dans un transistor à grille flottante. Le risque d'altération des données est également augmenté par le stress électrique plus important subit par chaque transistor de mémorisation. En effet, l'utilisation de plusieurs niveaux de programmation nécessite d'utiliser une tension de polarisation de grille importante (de l'ordre de 4 à 6 V) qui favorise les migrations de charge. Le phénomène est encore accentué lors de la lecture d'un transistor de mémorisation fortement passant. La figure 2 représente un exemple de caractéristiques de courant traversant le canal d'un transistor de mémorisation en fonction de la tension de polarisation, pour les seuils de mémorisation. Dans cet exemple, le courant de seuil IR3 correspond sensiblement au courant de conduction d'un transistor de mémorisation en début de régime linéaire de conduction. Ce courant IR3 correspond au courant de seuil utilisé pour une mémoire de type binaire. L'homme du métier peut voir que les caractéristiques correspondant aux différents seuils ne sont pas espacées linéairement. Cet étagement est en partie dû au stress des mémoires. En effet, la première caractéristique 1 de seuil correspond à la caractéristique utilisée pour une mémoire de type binaire. Cette caractéristique est difficilement déplaçable car si elle est trop rabaissée, cela entraîne une conduction continue du transistor de mémorisation (ce qui provoque des dysfonctionnements pour les mémoires de
type Flash-EEPROM).
Les deuxième et troisième caractéristiques 2 et 3 sont déplacées pour avoir une bonne lisibilité entre les niveaux de programmation. De plus, pour effectuer une lecture, il convient de polariser les bases des transistors de mémorisation à une tension telle que tous les niveaux de programmation puissent être lus. La tension de polarisation correspond donc à la tension qui produit le courant de seuil IR3 pour la troisième caractéristique 3. Cette tension de polarisation fait correspondre des courants plus importants pour les
première et deuxième caractéristiques 1 et 2.
Dans l'exemple représenté, la tension de polarisation est fixée à 4,5 VT, avec VT qui correspond à la tension de conduction d'un transistor MOS à canal N soit environ 1,1 V. Or cette tension de polarisation correspond à environ la moitié de la tension d'effacement (ou de programmation suivant la convention choisie) de certains transistors de mémorisation. L'homme du métier peut s'apercevoir que le courant circulant dans le canal des transistors dont la programmation correspond aux niveaux "11" et "10" est assez important et qu'un effet Fowler Norheim de faible amplitude peut se produire. Cet effet risque de se produire d'autant plus que le niveau de programmation est bas et a pour effet de rabaisser le seuil de programmation. Pour éviter cela, les niveaux de
programmation sont d'autant plus espacés qu'ils sont bas.
Les transistors dont le niveau de programmation est inférieur à la première caractéristique (niveau 11) sont les plus sujets au stress de lecture. Dans le cas d'une mémoire Flash-EEPROM, un phénomène de déplétion (transistor toujours passant) peut rendre la mémoire inutilisable. Dans Dl et D2, différentes solutions sont présentées pour limiter les risques d'utilisation. D1 propose l'utilisation de plusieurs seuils de lecture, les uns utilisables pour vérifier la bonne écriture et les autres pour effectuer une lecture, les seuils utilisables pour la vérification de l'écriture étant plus contraignants que pour une simple lecture. D2 propose un dispositif de rafraîchissement de mémoire pour compenser
les dérives de programmation.
Pour remédier à ces problèmes, l'invention propose de limiter la tension de polarisation et le courant circulant dans un transistor de mémorisation. Ainsi, selon l'invention, la lecture s'effectue à l'aide d'une tension de polarisation de grille qui est égale à la tension nécessaire pour obtenir un courant de référence prédéterminé dans le transistor de mémorisation sélectionné, le décodage de la donnée mémorisée s'effectuant à l'aide du décodage de la tension de polarisation. Ainsi, l'invention réduit d'une part le courant traversant les transistors lors de la lecture et d'autre part le stress électrique de polarisation de base subit lors de chaque lecture. L'invention a pour objet un circuit intégré comportant une mémoire qui comporte une pluralité de lignes de bit, une pluralité de lignes de mots, une pluralité de transistors à grille flottante placés aux intersections des lignes de mots et des lignes de bit, chaque transistor à grille flottante mémorisant un état électrique représentatif d'une donnée mémorisée, au moins un circuit pour comparer un courant traversant une ligne de bit sélectionnée à un courant de référence, un circuit générateur de tension qui fournit une tension de polarisation croissante à une grille d'au moins un transistor à grille flottante tant que le courant traversant la ligne de bit est inférieur au courant de référence, et un circuit de décodage qui fournit une information numérique représentative de la donnée mémorisée en décodant la valeur de la tension de polarisation. L'invention a également pour objet un procédé de lecture d'une mémoire comportant une pluralité de lignes de bit, une pluralité de lignes de mots, une pluralité de transistors à grille flottante placés aux intersections des lignes de mots et des lignes de bit, chaque transistor à grille flottante mémorisant un état électrique représentatif d'une donnée mémorisée, dans lequel on compare le courant traversant une ligne de bit sélectionnée à un courant de référence; on fournit une tension de polarisation croissante tant que le courant traversant la ligne de bit est inférieur au courant de référence; et on décode la valeur de la tension de polarisation pour fournir une information numérique
représentative de la donnée mémorisée.
L'invention sera mieux comprise et d'autres particularités et avantages apparaîtront à la lecture de
la description qui va suivre, la description faisant
référence aux dessins annexés parmi lesquels: la figure 1 représente une caractéristique courant/tension du canal d'un transistor de mémorisation à tension de grille constante suivant différents niveaux de programmation, selon l'état de la technique, la figure 2 représente des caractéristiques de courant en fonction de la tension de grille d'un transistor de mémorisation programmé, à des niveaux de seuil, selon l'état de la technique, la figure 3 représente des caractéristiques de courant en fonction de la tension de grille d'un transistor de mémorisation programmé, à des niveaux de seuil, selon l'invention, la figure 4 représente schématiquement le principe de lecture d'un transistor de mémorisation selon l'invention, la figure 5 représente schématiquement la mise en oeuvre de l'invention sur une matrice de mémorisation organisée en mots de 2 bits, la figure 6 représente un générateur de rampe de polarisation selon l'invention, la figure 7 représente un circuit de lecture selon l'invention, la figure 8 représente schématiquement la mise en oeuvre de l'invention sur une matrice de mémorisation organisée en mots de 4 bits, la figure 9 représente une variante de l'invention, la figure 10 représente schématiquement la mise en oeuvre de l'invention pour une mémoire organisée en mots de taille quelconque utilisant une pluralité de matrice de mémorisation, et la figure 11 représente une variante de l'invention. La figure 3 représente un exemple de caractéristiques de courant traversant le canal d'un transistor de mémorisation en fonction de la tension de polarisation, pour les seuils de mémorisation, selon l'invention. Cette figure 3 est assez similaire à la figure 2, toutefois, l'homme du métier peut remarquer que les caractéristiques de seuil 4 à 6 de programmation sont
plus resserrées que les caractéristiques 1 à 3.
Sur cette figure 3, il est représenté un courant IREF qui correspond au courant traversant un transistor de mémorisation lors d'une lecture. Le décodage se fait, dans l'invention, en décodant la tension de polarisation nécessaire pour obtenir le courant IREF. La lecture s'effectue alors par comparaison de la tension de polarisation par rapport à trois seuils de tension VR1, VR2 et VR3 qui correspondent aux caractéristiques de
seuil de programmation.
La figure 4 représente, de manière simplifiée, le principe de mise en oeuvre de l'invention. Un transistor de mémorisation 10 a son canal connecté d'une part à la masse et d'autre part à une ligne de bit (qui ici transporte 2 bits à la fois). Un courant Icell, traversant le canal dudit transistor 10, dépend d'une part du niveau électrique mémorisé par le transistor 10 et d'autre part de la tension de polarisation de grille
dudit transistor 10.
Un comparateur de courant 11 reçoit d'une part le courant Icell, provenant de la ligne de bit, et d'autre part un courant Iref, correspondant au courant maximal traversant un transistor de mémorisation 10 lors d'une lecture. Le comparateur 11 fournit une information binaire dans un premier état lorsque le courant Icell est inférieur au courant Iref, ou dans un deuxième état
lorsque le courant Icell est supérieur au courant Iref.
Un générateur de tension de polarisation 12 reçoit un signal de sélection LS et l'information binaire provenant du comparateur 11 pour fournir une tension de polarisation au transistor de mémorisation 10. La tension de polarisation est nulle lorsque le signal de sélection est inactif, ce qui a pour résultat l'obtention d'un courant Icell nul. Par contre, lorsque le signal de sélection devient actif, alors la tension de polarisation va croître si l'information binaire est dans le premier état puis va se maintenir à un certain niveau dès que l'information binaire est dans le deuxième état. Lorsque l'on va activer le signal LS, alors le courant Icell va croître jusqu'à ce qu'il devienne légèrement supérieur à Iref de telle sorte que la tension de polarisation du transistor corresponde juste à la tension nécessaire pour
qu'il soit passant.
Un circuit de lecture 13 reçoit également la tension de polarisation pour pouvoir décoder l'information mémorisée. Dans l'exemple de réalisation, le circuit de lecture transforme la tension de polarisation en un bit de poids faible LSB et un bit de
poids fort MSB.
Le schéma de la figure 5 correspond à une mise en
oeuvre de l'invention sur une mémoire de type Flash-
EEPROM organisée en mots de deux bits. Dans cette exemple, chaque ligne de bit supporte en réalité deux
bits. Afin de simplifier la description seules deux
lignes de mots LM1 et LM2 et deux lignes de bit LB1 et LB2 sont représentées. Il va de soi que dans une mémoire le nombre de ligne de mots et de lignes de bit est à déterminer en fonction de la capacité de mémorisation
souhaitée.
Quatre transistors de mémorisation Tll, T12, T21 et T22 sont placés aux intersections formées par les lignes
de mots LM1 et LM2 et les lignes de bit LB1 et LB2.
Chacun des transistors de mémorisation a sa source connectée à la masse, sa grille connectée à la ligne de mot LM1 ou LM2 qui passe par l'intersection ou ledit transistor est placé, et son drain connecté à la ligne de bit LB1 ou LB2 qui passe par l'intersection ou ledit
transistor est placé.
Chacune des lignes de bit LB1 et LB2 a l'une de ses extrémités qui est connectée à un transistor de charge respectivement TC1 et TC2 qui sert à polariser la ligne de bit lors d'une opération de lecture. Les transistors de charge TC1 et TC2 sont utilisés comme charge résistive afin de convertir en tension le courant circulant dans
chacune des lignes de bit LB1 et LB2.
Une ligne de référence LR est constituée d'un transistor de charge de référence TCR et d'une source de courant fournissant le courant de référence Iref montés en série entre VCC et la masse. Le transistor de charge de référence TCR est identique aux transistors de charge TC1 et TC2. La ligne de référence sert à simuler une
ligne de bit au seuil de conduction.
A chaque ligne de bit LB1 et LB2, est associé un comparateur de tension CT1 et CT2. Chaque comparateur de tension CT1 et CT2 dispose d'une première et d'une deuxième entrée et d'une sortie. La première entrée de chaque comparateur CT1 et CT2 est connectée à la ligne de bit LB1 et LB2 qui est associée audit comparateur. La deuxième entrée de chaque comparateur est connectée à la ligne de référence LR. La sortie de chaque comparateur CT1 et CT2 fournit un signal dans un premier état si la tension présente sur la première entrée est supérieure à la tension présente sur la deuxième entrée ou dans un deuxième état si la tension présente sur la première entrée est inférieure à la tension présente sur la deuxième entrée. L'homme du métier peut utiliser des circuits comparateurs déséquilibrés en entrée de sorte qu'en cas d'égalité entre les tensions présentes sur les première et deuxième entrées alors la sortie se
positionne dans le deuxième état.
Un multiplexeur MUX, disposant de deux entrées et d'une sortie, fournit une information binaire IB qui correspond au signal fournit par le comparateur CT1 ou
CT2 associé à la ligne de bit sélectionnée.
Un circuit générateur de rampe de tension GR reçoit d'une part l'information binaire IB et d'autre part un signal de lecture /Lec et fournit une tension de polarisation VP. Le signal de lecture /Lec est un signal inactif entre deux lectures et actif lorsque l'on effectue une lecture. La tension de polarisation VP est nulle lorsque le signal de lecture /Lec est inactif, est croissante lorsque le signal de lecture /Lec est actif et que l'information binaire est dans le premier état, et est stable lorsque le signal de lecture /Lec est actif et
que l'information binaire est dans le premier état.
A chaque ligne de mot LM1 et LM2, est associé un amplificateur de ligne ALl et AL2 ayant une entrée et une sortie et étant alimenté entre VP et la masse, la sortie étant respectivement connectée à la ligne de mot LM1 ou LM2 associée. Les amplificateurs de ligne AL1 et AL2 sont par exemple de simples inverseurs. L'entrée de chaque amplificateur de ligne AL1 et AL2 reçoit un signal de sélection de ligne /LS1 et /LS2, respectivement, un seul des signaux de sélection de ligne /LS1 et /LS2 étant
actif à la fois.
Lorsque l'un des signaux de sélection /LS1 ou /LS2 est actif (dans l'exemple à l'état bas) la sortie de l'amplificateur de ligne associé ALl ou AL2 fournit une tension sensiblement égale à VP. Lorsque l'un des signaux de sélection /LS1 ou /LS2 est inactif (dans l'exemple à l'état haut) la sortie de l'amplificateur de ligne
associé ALl ou AL2 fournit une tension nulle.
Un circuit de lecture CL reçoit la tension de polarisation VP et fournit un bit de poids faible LSb et un bit de poids fort MSb. Le circuit de lecture CL peut être réalisé de différentes manières, le principe étant de transformer une tension analogique en deux bits (ou il
plus) d'information.
La lecture d'un transistor de mémorisation s'effectue ainsi: - les signaux /Lec, /LS1 et /LS2 sont inactifs, la tension VP est nulle; - une adresse est décodée (dans des circuits de décodage non représentés mais connus de l'homme du métier) de telle sorte que l'un des signaux de sélection /LS1 ou /LS2 est activé et que le multiplexeur MUX sélectionne la sortie du comparateur CT1 ou CT2 qui correspond à la ligne de bit à lire; - le signal /Lec devient actif, la tension VP va croître tant que l'information binaire est dans le premier état, c'est-à-dire tant que le courant dans la ligne de bit LB1 ou LB2 sélectionnée est inférieur au courant de référence Iref; - dès que l'information binaire passe dans le deuxième état (c'est-à-dire dès que le courant dans la ligne de bit sélectionnée devient légèrement supérieur au courant de référence Iref) alors la tension de polarisation VP est maintenue à son niveau de tension, et on peut lire la donnée mémorisée à l'adresse sélectionnée
en sortie du circuit de lecture CL.
La figure 6 représente un exemple de réalisation du circuit générateur de rampe GR. Il s'agit d'un circuit intégrateur avec blocage. Un tel circuit comporte un inverseur 60, un circuit résistif 61, un premier transistor 62, un condensateur 63, un deuxième transistor 64, et un amplificateur opérationnel 65. Le circuit résistif 61 est placé entre la source du premier transistor 62 et la sortie de l'inverseur 60. Le condensateur 63 est placé entre le drain du premier transistor 62 et la masse. Le deuxième transistor 64 a son canal monté en parallèle sur le condensateur 63 et sa grille qui est connectée à l'entrée de l'inverseur 60 et qui reçoit le signal de lecture /Lec. L'amplificateur opérationnel 65 est monté en suiveur et est connecté au noeud formé par le drain du premier transistor 62 et une borne du condensateur 63. Le premier transistor reçoit
sur sa grille l'information binaire IB.
Dans l'exemple représenté, il convient de préciser que le niveau actif du signal /Lec correspond à un niveau bas (0 V) et que le premier état de l'information binaire IB est également un niveau bas. L'homme du métier
comprendra aisément le fonctionnement d'un tel circuit.
Le principe de base étant de décharger une capacité le plus rapidement possible lorsque le signal de lecture /Lec est inactif (rôle du deuxième transistor 64), puis à charger la capacité à une certaine vitesse (contrôlée par le circuit résistif 61 et la capacité du condensateur 63), la mémorisation de la tension se faisant ensuite en ouvrant le circuit de charge du condensateur 63 en ouvrant le premier transistor 62, l'amplificateur opérationnel 65 monté en suiveur servant à récupérer la tension au borne du condensateur 63 tout en isolant ledit
condensateur.
Le circuit de la figure 6 peut être remplacé par de nombreux circuits équivalents l'important étant de
fournir une rampe de tension de manière contrôlée.
La figure 7 représente un circuit de lecture CL. Ce circuit de lecture comporte trois comparateurs de tension à 72 qui comparent la tension de polarisation VP à trois seuils de tensions VR1 à VR3 qui correspondent aux caractéristiques de seuil de programmation représentées sur la figure 3. Des circuits de logique combinatoire 73 à 79 sont connectés aux sortie des trois comparateurs de tension 70 à 72 et effectuent un décodage logique pour obtenir le bit de poids fort MSb et le bit de poids faible LSb. De nombreux circuits équivalents peuvent se substituer à ce circuit, notamment pour des raisons de choix d'association de valeurs binaires à un niveau
électrique particulier.
La figure 8 représente une mémoire de type Flash-
EEPROM organisée en mots de quatre bits. Les références similaires aux références de la figure 5 correspondent à des éléments identiques. Cette figure est donnée à titre indicatif pour montrer à un homme du métier comment organiser une matrice de mémorisation en mots de plus de deux bits. L'homme du métier peut remarquer que les lignes de mot LM11 à LM22 sont dédoublées pour permettre le décodage des tensions de polarisation de deux lignes de bits LB1 et LB2, ou LB3 et LB4 qui correspondent à un même mot de manière simultanée. Cela entraîne un dédoublement des générateurs de rampe GR1 et GR2, des multiplexeurs MUX1 et MUX2 et des circuits de lecture CL1
et CL2.
Le schéma de la figure 9 correspond à une matrice de mémorisation organisée en mots de deux bits. Cette figure 9 est similaire à la figure 5, tout en représentant une matrice de mémorisation de taille supérieure. L'intérêt principal de cette figure 9 est de
montrer une amélioration de la mémoire de la figure 5.
Sur la figure 9, on peut remarquer que le multiplexeur est remplacé par des transistors de sélection TS1 à TS4 commandés par un décodeur d'adresse DA. Les transistors de charge TC1 à TC4 associés respectivement à chaque ligne de bit LB1 à LB4 sont connectés pour mettre sous tension ou non les lignes de bit LB1 à LB4 auxquelles ils sont associés. Les bases desdits transistors TC1 à TC4 sont connectées au décodeur d'adresse DA,. de sorte que seul la ligne de bit lue est
mise sous tension.
Le fonctionnement de la mémoire représentée sur cette figure 9 est analogue au fonctionnement de la mémoire représentée sur la figure 5. Toutefois, seule la ligne de bit sélectionnée a son transistor de charge qui est passant. Cela a pour effet de supprimer le courant traversant les transistors de mémorisation de la ligne de mot sélectionnée. Ainsi, lors d'une lecture, seule la
ligne de bit à lire est mise sous tension.
Ainsi, avec la mémoire de la figure 9, lorsque l'on effectue la lecture du transistor T23, la tension de polarisation est reçue sur la base des transistors de mémorisation T21 à T24 de la ligne de mot AL2, mais seul le transistor T23 est traversé par un courant. La lecture effectuée selon l'invention soumet les transistors de mémorisation de la même ligne de mot à un stress électrique moyen inférieur à ce qui est connu de l'état de la technique et sans être traversé par un courant. Le stress du transistor de mémorisation qui est lu est quant à lui réduit au minimum nécessaire, le courant étant
également réduit au minimum.
La figure 10 montre une mise en oeuvre de l'invention pour une mémoire organisée en mots de taille quelconque utilisant une pluralité de matrices 100 de mémorisation. Chaque matrice 100 est organisée en mots de deux bits. La mémoire de la figure 10 comporte en outre un circuit décodeur de ligne 101, des circuits d'amplification de ligne 102 associés à chaque matrice , des décodeurs de colonne 103 associés à chaque matrice 100, des générateurs de rampe 104 associés à chaque matrice 100 et des circuits de lecture 105
associés à chaque matrice 100.
Si l'on considère le schéma de la figure 10 comme n'ayant qu'une unique matrice, celui-ci devient l'équivalent du circuit de la figure 5 ou du circuit de la figure 9. Le fonctionnement d'une mémoire de la figure 10 revient à faire fonctionner en parallèle plusieurs mémoires de la figure 9 en utilisant un unique décodeur
de ligne.
La figure 11 montre une mémoire de type EEPROM réalisée selon l'invention. Cette mémoire se distingue de la mémoire Flash-EEPROM de la figure 9 par le fait qu'une cellule de mémorisation comporte un transistor de mémorisation Tll à T44 et un transistor de sélection de cellule TCSll à TCS44. De ce fait, les lignes de mot LM1 à LM4 sont connectées aux bases des transistors de sélection de cellule TCS11 à TCS44. Les lignes de mots LM1 à LM4 peuvent être directement pilotées par le décodeur de ligne et traverser la matrice de mémorisation. Les bases des transistors de mémorisation Tll à T44 peuvent être connectées ensemble à la sortie du générateur de rampe GR. Cette configuration est particulièrement bien adaptée pour réaliser une mémoire
complète comme indiqué sur la figure 10.
D'autres variantes de réalisation de l'invention sont possibles sans pour autant sortir du cadre de l'invention. Notamment, l'homme du métier peut réaliser des mémoires de tailles quelconque. De même, les valeurs des différents signaux peuvent très bien être adaptées
suivant différents choix technologiques.
Claims (5)
1. Circuit intégré comportant une mémoire qui comporte - une pluralité de lignes de bit (LB1 à LB4); - une pluralité de lignes de mots (LM1 à LM4); - une pluralité de transistors à grille flottante (T11 à T44) placés aux intersections des lignes de mots (LM1 à LM4) et des lignes de bit (LB1 à LB4), chaque transistor à grille flottante (T11 à T44) mémorisant un état électrique représentatif d'une donnée mémorisée; caractérisé en ce qu'il comporte: - au moins un circuit (11, TC1 à TC4, TCR, CT1 à CT4) pour comparer un courant (Icell) traversant une ligne de bit sélectionnée à un courant de référence (Iref); - un circuit générateur de tension (12, GR) qui fournit une tension de polarisation (VP) croissante à une grille d'au moins un transistor à grille flottante (T11 à T44) tant que le courant traversant la ligne de bit (LB1 à LB4) est inférieur au courant de référence (Iref); - un circuit de décodage (CL) qui fournit une information numérique représentative de la donnée mémorisée en décodant la valeur de la tension de
polarisation (VP).
2. Circuit selon la revendication 1, caractérisé en ce qu'il comporte une pluralité de transistors de charge (TC1 à TC4) associés respectivement à chaque ligne de bit (LB1 à LB4) de la pluralité de lignes de bit (LB1 à LB4), ledit transistor (TC1 à TC4) de chaque ligne de bit (LB1 à LB4) étant connecté pour mettre sous tension ou non la ligne de bit (LB1 à LB4) à laquelle il est associé, et en ce que la base dudit transistor (TC1 à TC4) est connectée à un décodeur d'adresse (DA), de sorte que seul la ligne de bit (LB1 à LB4) lue est mise sous tension.
3. Circuit selon l'une des revendications 1 ou 2,
caractérisé en ce que la mémoire est divisée en une pluralité de matrice (100) de mémorisation, chaque matrice comportant: - une pluralité de lignes de bit; - une pluralité de lignes de mots; - une pluralité de transistors à grille flottante placés aux intersections des lignes de mots et des lignes de bit, chaque transistor à grille flottante mémorisant un état électrique représentatif d'une donnée mémorisée; et en ce que lesdites matrices utilisent un
décodeur de ligne commun (101).
4. Procédé de lecture d'une mémoire comportant une pluralité de lignes de bit (LB1 à LB4), une pluralité de lignes de mots (LM1 à LM4), une pluralité de transistors à grille flottante (T11 à T44) placés aux intersections des lignes de mots (LM1 à LM4) et des lignes de bit (LB1 à LB4), chaque transistor à grille flottante (T11 à T44) mémorisant un état électrique représentatif d'une donnée mémorisée; caractérisé en ce que: on compare le courant traversant une ligne de bit sélectionnée à un courant de référence (Iref); - on fournit une tension de polarisation (VP) croissante tant que le courant traversant la ligne de bit (LB1 à LB4) est inférieur au courant de référence (Iref); - on décode la valeur de la tension de polarisation (VP) pour fournir une information numérique (MSb, LSb)
représentative de la donnée mémorisée.
5. Procédé selon la revendication 4, caractérisé en ce que lors d'une lecture, seul la ligne de bit à lire
est mise sous tension.
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