FR2735633A1 - Procede et appareil de detection de donnees - Google Patents

Abstract

La présente invention est relative à un procédé et un appareil de détection de données. On procure un procédé de détection de données initiales dans un dispositif de stockage de données, par égalisation d'un signal de reproduction de données codées par un code dont la longueur de course minimale est supérieure à un ou plus, afin d'obtenir une réponse recherchée de dk =ak-1 +2ak + ak+1 et détection d'une valeur de seuil.

Description

i La présente invention concerne un procédé et

un appareil de détection de données et, plus particulière-

ment, un procédé et un appareil de détection de données pour détecter des données enregistrées dans un dispositif de stockage de données, par utilisation d'une valeur de

seuil qui varie en fonction d'une configuration des don-

nées enregistrées.

On étudie actuellement un dispositif de stocka-

ge de données rapide et de très grande capacité facilitant le stockage d'une grande quantité de données. La procédure

générale de détection des données initialement enregis-

trées, à partir d'un signal reproduit venant d'un disposi-

tif de stockage, est la suivante. Premièrement, après éli-

mination du bruit de haute fréquence d'un signal analogique reproduit r(t), par passage dans un filtre analogique, on

échantillonne le signal r(t) pour obtenir un signal numé-

rique rk au moyen d'un convertisseur analogique-numérique.

On égalise le signal numérique rk au moyen d'un égali-

seur numérique et on détecte ensuite des données de symboles enregistrées dans le dispositif de stockage, au moyen d'un détecteur. Les données à enregistrer dans le dispositif de stockage sont généralement codées selon un code à longueur

de course ou de série limitée (RLL),pour faciliter la dé-

tection de signal et le réglage de synchronisation d'une horloge d'échantillonnage. La condition de longueur de course (d et k) consiste à limiter le nombre de mêmes symboles qui apparaissent séquentiellement dans une ligne de symboles binaires enregistrés, par exemple, +1, -1 ou 0, 1. La condition de longueur de course minimale (d) est que le même symbole doit continuer au moins (d+1), et la condition de longueur de course maximale (k) est que

le même symbole doit continuer jusqu'à (k+1) à son maxi-

mum. Dans le cas d'un dispositif de stockage à disque 2 optique ou magnéto-optique, du fait des caractéristiques des moyens d'enregistrement tels qu'un laser et un dis- que, les données doivent être codées par le code RLL dont la longueur de course minimale (d) est supérieure à un ou 5 plus, afin d'enregistrer les données à une plus forte den- sité. Dans le cas d'un dispositif de stockage magnétique tel qu'une unité de disques durs (HDD), puisque la caracté- ristique non linéaire d'un signal apparaissant dans une configuration de données de haute fréquence rend difficile10 la détection des données, on code les données par le code RLL dont "d" est supérieur à un ou plus afin de réduire la non linéarité du signal. La caractéristique de canal du dispositif de sto- ckage peut être exprimée généralement et de façon simple en (1+D) (ici, n=l,2,...) ou en (1-D) (I+D)n (ici, n=1,2,...). Ici, "D" désigne un retard d'une unité de temps. Puisque

l'interférence des signaux augmente dans une plus forte densité, le canal est représenté dans une plus grande valeur de n. Dans le cas d'un égaliseur à réaction de décision20 (DFE, brevet US 5 132 988), un signal d'entrée est conver- ti en une réponse recherchée dk=ak et, ensuite, les don-

nées sont détectées au moyen d'un simple détecteur de va- leur de seuil. L'égaliseur DFE a l'avantage de permettre l'utilisation d'une méthode de détection simple et de faci-25 liter le réglage de l'horloge d'échantillonnage puisque les données sont détectées à chaque impulsion d'horloge.

Toutefois, dans le cas d'un signal o l'interférence des signaux est importante, un bruit de haute fréquence est également amplifié dans un traitement d'égalisation en dk=ak, ce qui diminue les performances de détection. D'autre part, dans une méthode de probabilité maximale à réponse

partielle (PRML, brevet US 4 571 734 et 4 644 564), le si- gnal d'entrée est converti en la réponse recherchée de dk=ak+ak_1 ou dk=ak- ak_2 pour détecter les données au mo-35 yen d'un décodeur Viterbi. La méthode PRML procure de meil-

leures performances de détection dans une densité d'enre-

gistrement ayant une interférence de signaux,lorsque la ca-

ractéristique de canal est n=l. Toutefois, puisqu'on uti-

lise le décodeur Viterbi pour la détection des données, la procédure de détection des données est fondamentalement compliquée et une procédure de restauration d'horloge est difficile.

Afin de résoudre les problèmes ci-dessus, un ob-

jet de la présente invention est de procurer un procédé

de détection de données initiales dans un dispositif de sto-

ckage de données, par égalisation d'un signal de repro-

duction de données codées par un code dont la longueur de course minimale est supérieure à un ou plus, afin d'obtenir une réponse recherchée de dk=akl+2ak+ ak+l, et détection

d'une valeur de seuil.

Un autre objet de la présente invention est de

procurer un appareil mettant en oeuvre le procédé de détec-

tion de données ci-dessus.

En conséquence, le premier objet est réalisé par un procédé de détection de données dans un dispositif de stockage de données pour détecter des données de symboles ak à partir d'un signal d'égalisation Zk lorsqu'un signal numérique rk est obtenu par échantillonnage d'un signal

r(t) qui est obtenu par transmission via un canal ou enre-

gistrement sur un support d'enregistrement d'un train de

symboles binaires ak o k est un entier, et le signal d'é-

galisation zk est obtenu par égalisation du signal numéri-

que rk, le procédé comprenant les étapes de: (a) détec-

tion des données de symboles ak par sélection d'une valeur

parmi des valeurs de seuil T [ak] au moyen d'une sé-

quence de symboles précédente a k-N et comparaison du si-

k-1 gnal d'égalisation zk à la valeur de seuil choisie; (b) mise à jour d'une valeur (1-4)G [ak-N] + tiZk, obtenue par multiplication d'une valeur G [ a k+1] d'une mémoire vive k-N RAM lue au moyen d'une séquence de données ak±N comme

adresse par un premier coefficient 1-g et du signal d'é-

galisation Zk par un deuxième coefficient g, respective-

ment, et addition des deux résultats multiples, à une va-

rkjik-N]d leur G[ak+li d'une adresse ak-+ de la RAM; et (c) à k+l k+l partir de la valeur de la RAM mise à jour produite à ladite k-N clu 'n étape (b) et de la séquence de données ak+l, calcul d'une k- Nkl valeur de seuil T [ak l1 utilisée dans la détection des données de symboles àk à l'étape (a) conformément à une expression (1) lorsque ak1 = ak_2, l0] fak_ k-N k-M T<"] G Tan _1, 4._ 1 J+G Cak_ aka, l-. (l)

TÀ[,ó:;].-... )

Sinon, conformément à une expression (2),

k-N Ga.1,a._1, ak-N]Cj[a.

T(a,] = k-1a,, a ak-..l,,,,(2) danslaquelle "N" est une valeur arbitraire plus grande que 1 et le symbole ak_1 a la valeur inverse du symbole akl1 Le deuxième objet est atteint par un appareil de

détection de données d'un dispositif de stockage de don-

nées pour détecter des données de symboles àAk à partir d'un signal d'égalisation Zk lorsqu'un signal numérique rk est obtenu par échantillonnage d'un signal r(t) qui est obtenu par transmission via un canal ou enregistrement sur un support d'enregistrement d'un train de symboles binaires ak o k est un entier, et le signal d'égalisation

Zk est obtenu par égalisation du signal numérique rk, l'ap-

pareil comprenant: des moyens de mise à jour de RAM

pour obtenir la caractéristique moyenne du signal d'éga-

lisation zk à partir des données de symboles àAk et stocker et mettre à jour le résultat obtenu; des moyens de cal- cul de valeur de seuil pour calculer une valeur de seuil optimale qui se rapporte à chaque configuration de données, à partir de la caractéristique moyenne du signal d'égali- sation zk mise à jour dans les moyens de mise à jour de RAM;

et un détecteur pour détecter la valeur des données de sym-

boles &k par comparaison du signal d'égalisation zk avec la

valeur de seuil calculée dans les moyens de calcul de va-

leur de seuil.

Outre les dispositifs qui précèdent, l'inven-

tion comprend encore d'autres dispositions qui ressortiront

de la description qui va suivre.

L'invention sera mieux comprise à l'aide du

complément de description ci-après, qui se réfère aux des-

sins annexés dans lesquels: la figure 1 est un schéma de principe illustrant un appareil de détection de données conforme à la présente invention, dans un dispositif de stockage de données; la figure 2 est un schéma de circuit illustrant un mode préféré de réalisation d'un dispositif de mise à jour de la RAM de la figure 1, conforme à la présente invention; la figure 3 est un schéma de principe illustrant un premier mode de réalisation d'un dispositif de calcul de valeur de seuil de la figure 1, conforme à la présente invention; la figure 4 est un schéma de principe illustrant un deuxième mode de réalisation d'un dispositif de calcul de valeur de seuil de la figure 1, conforme à la présente invention; la figure 5 est un schéma de principe illustrant un troisième mode de réalisation d'un dispositif de calcul de valeur de seuil de la figure 1, conforme à la présente invention; la figure 6 est un schéma de principe illustrant un quatrième mode de réalisation d'un dispositif de calcul de valeur de seuil de la figure 1, conforme à la présente invention; la figure 7 est un schéma de principe illustrant un cinquième mode de réalisation d'un dispositif de calcul de valeur de seuil de la figure 1, conforme à la présente invention; la figure 8 est un schéma de principe illustrant un premier mode de réalisation d'un détecteur de la figure 1, conforme à la présente invention; la figure 9 est un schéma de principe illustrant un deuxième mode de réalisation d'un détecteur de la figure 1, conforme à la présente invention; et la figure 10 est un schéma de principe illustrant

un troisième mode de réalisation d'un détecteur de la figu-

re 1 conforme à la présente invention.

Il doit être bien entendu, toutefois, que ces dessins et les parties descriptives correspondantes sont

donnés uniquement à titre d'illustration de l'objet de l'in-

vention, dont ils ne constituent en aucune manière une li-

mitation. On se reporte maintenant à la figure 1 qui est un schéma de principe illustrant un appareil de détection

de données conforme à la présente invention, dans un dis-

positif de stockage de données. On voit que l'appareil com-

prend un filtre analogique 11, un convertisseur analogi-

que-numérique 12, un égaliseur numérique 13, un dispositif

de mise à jour de RAM 14, un dispositif de calcul de va-

leur de seuil 15 et un détecteur 16.

On décrit maintenant le fonctionnement de l'appa-

reil ayant une structure comme représenté sur la figure 1.

Un signal analogique r(t) reproduit à partir du

dispositif de stockage de données traverse le filtre ana-

logique 11 de manière à éliminer un bruit de haute fré-

quence du signal r(t). Ensuite, le signal r(t) est échantil-

lonné en un signal de n bits par le convertisseur analo-

gique-numérique 12 selon un signal d'horloge donné, et il

est fourni sous la forme d'un signal numérique rk. Le si-

gnal numérique rk est converti en un signal Zk de bits convenant pour la détection de données dans l'égaliseur numérique 13. Dans le cas illustré, l'égaliseur numérique 13 est constitué par un filtre transversal linéaire ou le DFE. Le détecteur 16 est prévu pour détecter un symbole ak+l par comparaison du signal de sortie zk de l'égaliseur

numérique 13 avec une valeur de seuil fournie par le dis-

positif de calcul de valeur de seuil 15. Ici, on utilise une valeur de seuil optimale dans chaque configuration de données,pour la détection, afin de réduire un effet de la caractéristique non linéaire du signal et du décalage de courant continu sur les performances de détection. La valeur de seuil optimale dans chaque configuration de données est obtenue à partir de la caractéristique moyenne du signal Zk. Autrement dit, le dispositif de mise à jour

de RAM 14 est prévu pour obtenir la caractéristique moyen-

ne du signal zk à partir du symbole âk+l et stocker et

mettre à jour cette caractéristique. Le dispositif de cal-

cul de valeur de seuil 15 est prévu pour calculer la va-

leur de seuil optimale en ce qui concerne chaque configu-

ration de données, à partir de la caractéristique moyenne du signal Zk fournie par le dispositif de mise à jour de

RAM 14. Le dispositif de mise à jour de RAM 14 reçoit éga-

lement une erreur d'égalisation ek du signal d'égalisation Zk au lieu du signal d'égalisation zk et des données de

symboles âk et il met à jour la valeur de la RAM.

La figure 2 est un schéma de circuit illustrant un mode de réalisation du dispositif de mise à jour de RAM 14. Le circuit comprend un registre à décalage 21, une mémoire RAM 22, un premier et un deuxième multiplicateurs 23 et 25, un premier et un deuxième registres 24 et 27 et

un additionneur 26.

On décrit maintenant le fonctionnement du dis-

positif ayant la structure représentée sur la figure 2.

Premièrement, un symbole binaire en cours ak

peut avoir une valeur de +1 ou -1, ou de 1 ou 0.

Sur la figure 2, une procédure de mise à jour de RAM en ce qui concerne un signal Zk_1 est représentée avec un retard d'une unité de temps, puisqu'un symbole

futur ak+1 n'est pas connu dans une mise en oeuvre réelle.

La RAM 22 est prévue pour stocker la moyenne du signal Zk correspondant à une configuration de données k±N= [ak+lak,...,ak-N] et la moyenne est représentée par G [ak+a1. Ici, N désigne le nombre de symboles précédents et, dans ce cas, la dimension d'adresse de la RAM 22 est

(N+2). La méthode de mise à jour de la RAM 22 est repré-

sentée dans l'expression (1) ci-après G6a-s] 2 (l-p)G[^k... (1)

1

Si une valeur du symbole précédent a k-1 est déjà

connue, les valeurs à prendre par la séquence de trois sym-

boles Lak+l, ak, ak_1] sont parmi quatre valeurs de [ak-1, ak-1, ak-1], [ank_, ak-1, ak-1] Ink_1, ak_1, a et nak_, akl akl]. Ici, ak signifie la valeur inverse de ak. Si on suppose que les données sont codées en un code o la longueur de course minimale (d) est de 1, par exemple un code RLL (1,7), il reste seulement trois séquences de données puisque la dernière séquence de données

parmi les quatre séquences ci-dessus n'est pas disponible.

Dans [ak_1, ak_1, aki] et dans [akl, ak_1, ak_.l,le a est le même que ak_1 et, dans [aki1, ak_, akl], ak k-i,a- k1 le ak est le même que ak_1. Ici, si on considère une

valeur de signal par chaque séquence, une limite de dé-

cision pour décider d'une valeur d'un symbole ak en cours à ak=ak1 ou a = a1 est décidée par une valeur de signal k=k-i k =k-i de [ak-1, ak- l, aklet [ak-l' k ak- ak1] D'autre part, on décrit maintenant le fonctionnement détaillé de chaque composant du dispositif de mise

à jour de RAM 14 représenté sur la figure 2.

Le registre à décalage 21 est prévu pour recevoir le symbole àk sortant du détecteur 16 de la figure 1 et k k-N-i1e (+2 is

pour fournir des données akN1 de (N+2) bits.

La RAM 22 ayant une capacité de 2 est prévue pour enregistrer une sortie du deuxième registre 27, en

utilisant les données ak-N-2 sortant du registre à déca-

k-1 k-N-i1 lage 21 comme adresse d'écriture, et pour fournir G[ak k-N-i

en utilisant les données ak N1 comme adresse de lecture.

Le premier multiplicateur 23 est prévu pour rece-

voir la sortie G [a N1NJ de la RAM 22 et pour fournir un

signal de (t + m) bits par multiplication de la valeur d'en-

trée par un coefficient prédéterminé (1 - i). Simultanément, le premier registre 24 est prévu pour recevoir le signal de sortie zk de l'égaliseur numérique 13 de la figure 1 et

fournir un signal retardé d'une impulsion d'horloge Zk1.

Le deuxième multiplicateur 25 est prévu pour rece-

voir la sortie du signal Zk_1 du premier registre 24 et four-

nir un signal de ( t+m) bits par multiplication de la valeur d'entrée par un coefficient prédéterminé z.

L'additionneur 26 est prévu pour ajouter la sor-

tie du premier multiplicateur 23 et la sortie du deuxième

multiplicateur 25 et fournir un signal de t bits.

Le deuxième registre 27 est prévu pour recevoir

la sortie de l'additionneur 26 et fournir un signal retar-

dé d'une impulsion d'horloge G [ak- 2] La figure 3 est un schéma de principe d'un premier mode de réalisation du dispositif de calcul de valeur de seuil 15 de la figure 1. Dans lecas le plus simple o N=1, l'expression (2) ci-après permet d'obtenir une valeur de

seuil optimale T[akl1.

r ak- = LMG [a._, ak, a- 1]G [a, a-_ "_-I... (2)

D'autre part, on décrit maintenant le fonction-

nement détaillé de chaque composant du premier mode de réalisation du dispositif de calcul de valeur de seuil 15

représenté sur la figure 3.

Un additionneur 31 est prévu pour ajouter [ak1' ak_1, akl] et [ak-l ak-l', ak-1] provenant tous deux de la RAM 22 de la figure 2 dans le dispositif de mise à jour de RAM 14 de la figure 1, et pour fournir la valeur résultante. Un diviseur 32 est prévu pour diviser par deux la sortie de l'additionneur 31 et pour fournir la valeur résultante. Les figures 4 à 7 sont des schémas de circuit conformes à des deuxième à cinquième modes de réalisation du dispositif de calcul de valeur de seuil 15 de la figure

1. Lorsque N est plus grand que 1, on utilise les expres-

sions (3) et (4) ci-après, puisqu'une configuration de don-

nées d'une adresse d'entrée dela RAM 22 de la figure 2 doit

avoir une longueur de course minimale d=1.

Lorsque ak-l=ak-2, Tak-N Gta_, ak_l, ak-1]+O[, a_, a:] T[at-I - _k Dans la négative, T k-N [,, ak-, a l+G[at_, a_,, I_,, a(4)

Dans le cas d'une séquence de données ak-N qui ne satis-

ak-1

fait pas à la condition d=1, la valeur de la RAM est tou-

jours "0" et, par conséquent, la valeur de seuil devient

toujours "0".

Le fonctionnement détaillé de chaque composant du deuxième mode de réalisation du dispositif de calcul de valeur de seuil 15 représenté sur la figure 4 est le suivant.

Une porte ET 41 est prévue pour comparer le sym-

bole ak_1 à unautre symbole ak 2 et fournir le résultat.

Un multiplexeur 42 est prévu pour fournir sélec-

tivement une séquence ar parmi une séquence de symboles de (N+2) bits ak-kN1] et une autre séquence -, a a ak-N+lk de symboles de (N+2) bits [akl, ak_1, akl, k-1]en

fonction de lasortie de la porte ET 41.

Un additionneur 44 est prévu pour additionner une valeur G[al, extraite de la RAM 22 de la figure 2 en utilisant la sortie du multiplexeur 42 comme adresse, et une valeur G Lak 1', a k-N] extraite d'une autre et ue vleurG k_1 ak_1' k-1

RAM 22 de la figure 2, et pour fournir le résultat.

Un diviseur 44 est prévu pour diviser par 2

la sortie de l'additionneur 43 et fournir le résultat.

On décrit maintenant le fonctionnement détaillé de chaque composant du troisième mode de réalisation du dispositif de calcul de valeur de seuil 15 représenté sur

la figure 5.

Une porte ET 51 est prévue pour comparer le sym-

bole ak-1 à un autre symbole ak_2 et fournir le résultat.

Un multiplexeur 52 est prévu pour fournir sélec-

tivement l'une d'une sortie de t bits G [ak_1, ak 1 ak-] à-, À ak- N11 et d'une autre sortie de ebits G ak_1 ak ' ak1 ak-N+1 de la RAM 22 de la figure 2 en fonction de la sortie de

la porte ET 51.

Un additionneur 53 est prévu pour ajouter la sortie du multiplexeur 52 et une valeur G [ aak_,aka k-] extraite de la RAM 22 de la figure 2, et pour fournir la

valeur résultante.

Un diviseur 54 est prévu pour diviser par 2

la sortie de l'additionneur 53 et fournir la valeur résul-

tante. On décrit maintenant le fonctionnement détaillé de chaque composant du quatrième mode de réalisation du dispositif de calcul de valeur de seuil 15 représenté sur la figure 6. Une porte ET 61 est prévue pour comparer le

symbole ak_1 à un autre symbole ak- 2 et fournir le résul-

tat.

Un premier additionneur 62 est prévu pour ajou- ter une sortie de tbits G [ aak-N 1 et une au-

tre sortie de tLbits G ak1 k-i' ak-1 tre sortie de t bits G[a a ilak_1.d, e de 1 k-1k- k- l]d

la RAM 22 de la figure 2, et pour fournir le résultat.

Un deuxième additionneur 63 est prévu pour ajou-

ter la sortie de t bits G [ak1, akl, ak_] et une au-

tre sortie de tbits Ga, 1ak ak- +1 de la a"k_1 k1 ak_1k-1]dea RAM 22 de la figure 2 et pour fournir le résultat.

Un multiplexeur 64 est prévu pour fournir sélec-

tivement l'une de la sortie du premier additionneur 62 et de la sortie du deuxième additionneur 63 en fonction de la

sortie de la porte ET 61.

Un diviseur 65 estprévupour diviser par 2 la

sortie du multiplexeur 64 et fournir la valeur résultante.

On décrit maintenant le fonctionnement détaillé de chaque composant du cinquième mode de réalisation du dispositif de calcul de valeur de seuil 15 représenté sur

la figure 7.

Une porte ET 71 est prévue pour comparer le sym-

bole ak1 à un autre symbole ak_2 et fournir le résultat.

Un premier additionneur 72 est prévu pour ajou-

ter une sortie de t bits G [ak_1 a1 a _1] et une au-

tre sortie de tbits G [a1, ak, ak] de la RAM 22 de

la figure 2 et pour fournir le résultat.

Un premier diviseur 74 est prévu pour diviser par 2 la sortie du premier additionneur 72 et fournir le résultat.

Un deuxième additionneur 73 est prévu pour addi-

k-N tionner la sortie de tbits G [ak_ a k_] et une k-l' ak ak- N +] d e une autre sortie de t bits G ak,ak, ak1 ak-N 1 de la

RAM 22 de la figure 2 et pour fournir le résultat.

Un deuxième diviseur 75 est prévu pour divi-

ser la sortie du deuxième additionneur 73 par 2 et four- nir le résultat.

Un multiplexeur 76 est prévu pour fournir sé-

lectivement l'une de la sortie du premier diviseur 74 et de la sortie du deuxième diviseur 75 en fonction de la

sortie de la porte ET 71.

Les figures 8 à 10 sont des schémas de circuit des premier à troisième modes de réalisation du détecteur 16 de la figure 1. Dans un état o des données (ak_, ak2, ) ont déjà été détectées, le symbole âk est obtenu à

partir du signal Zk par l'expression (5) ci-après.

ak = 1, si 7d T[a rI &= -1, sinon (5) On décrit d'abord le fonctionnement détaillé

de chaque composant du premier mode de réalisation du dé-

tecteur 16 représenté sur la figure 8.

Une RAM 81 ayant une capacité de 2L x2N est pré-

vue pour fournir T[ak-N] en utilisant comme adresse de vue our ournr Tk-1

lecture une valeur de L bits avec référence à une posi-

tion de piste de disque fournie par un dispositif de servo-

commande (non représenté) et les données de N bits [ak] k-1' Un comparateur 82 est prévu pour comparer le

signal de sortie zk de l'égaliseur numérique 13 dela figu-

-k-N re 1 à la sortie T[akl de la RAM 81 et pour fournir le résultat. On décrit maintenant le fonctionnement détaillé de chaque composant du deuxième mode de réalisation du

détecteur 16 représenté sur la figure 9.

Un multiplexeur 91 est prévu pour fournir sélec-

tivement une valeur quelconque parmi toutes les valeurs de seuil calculées dans le dispositif de calcul de valeur de

seuil 15 de la figure 1, en utilisant la séquence de don-

nées [ak-N] k-l]1

Un comparateur 92 est prévu pour comparer le si-

gnal de sortie Zk de l'égaliseur numérique 13 de la fi-

gure 1 avec la sortie du multiplexeur 91, et pour fournir

le résultat.

On décrit maintenant le fonctionnement détaillé 1.4 de chaque composant du troisième mode de réalisation du

détecteur 16 représenté sur la figure 10.

Un premier comparateur 101 est prévu pour compa-

rer le signal de sortie zk de l'égaliseur numérique 13 de la figure 1 à une valeur de seuil T [1..1] et fournir le résultat. Un comparateur 102 de 2N-1 unités est prévu pour comparer le signal de sortie zk de l'égaliseur numérique 13 de la figure 1 avec lavaleur de seuil T[0..0] et fournir

le résultat.

Un multiplexeur 103 est prévu pour fournir sélec-

tivement un signal quelconque parmi les signaux de sortie des comparateurs 101 et 102 de 2N unités, en utilisant [ak1-N kl]

Comme décrit ci-dessus, dans le procédé et l'ap-

pareil de détection de données conformes à la présente invention dans un dispositif de stockage de données, un signal est détecté par obtention d'une caractéristique moyenne d'un signal conformément à une configuration de données, puis utilisation d'une valeur de seuil optimale

pour détecter le signal. Ainsi, un signal ayant une distor-

sion non linéaire importante et un décalage de courant continu peut être détecté de façon sûre. Ici, puisque la valeur de seuil est obtenue par prise en compte à partir d'un symbole précédent arbitraire de N unités de temps et jusqu'à un symbole en cours et un symbole futur d'une unité de temps, la valeur de seuil est très efficace dans la détection d'un signal ayant une distorsion non linéaire importante. De plus, la valeur de seuil peut être mise à jour de façon adaptative et une valeur optimale peut être

* maintenue bien que la caractéristique d'un signal de re-

production varie progressivement dans le temps.

En outre, dans la présente invention, non seule-

ment les données peuvent être détectées avec fidélité dans une forte densité, comparativement au procédé DFE usuel égalisant le signal d'entrée à la réponse recherchée dk=ak

mais également la restauration de l'horloge d'échantillon-

nage est plus facile que dans le procédé PRML du fait de

la structure DFE.

Ainsi que cela ressort de ce qui précède, l'in-

vention ne se limite nullement à ceux de ses modes de réa- lisation et d'application qui viennent d'être décrits de façon plus explicite; elle en embrasse au contraire toutes les variantes qui peuvent venir à l'esprit du technicien en la matière sans s'écarter du cadre ni de la portée de

la présente invention.

Claims (19)

REVENDICATIONS

1.- Procédé de détection de données d'un dispo-

sitif de stockage de données pour détecter des données de

symboles âk à partir d'un signal d'égalisation Zk lors-

qu'un signal numérique rk est obtenu par échantillonnage d'un signal r(t) qui est obtenu par transmission via un canal ou enregistrement sur un support d'enregistrement d'un train de symboles binaires ak o k est un entier, et le signal d'égalisation zk est obtenu par égalisation du signal numérique rk, ledit procédé comprenant les étapes de

(a) détection des données de symboles ak par sé-

lection d'une valeur parmi des valeurs de seuil Ck-N] T ak_] en utilisant une séquence de symboles précédente k-N akl et comparaison dudit signal d'égalisation zk avec la valeur de seuil choisie; (b) mise à jour d'une valeur (1-i)G[ak Nl]+azk-1 obtenue par multiplication d'une valeur G [L k-N- l]d'une

ak uk-N-

RAM extraite en utilisant une séquence de données akN1 comme adresse par un premier coefficient 1-g et du signal

d'égalisation Zk_1 par un deuxième coefficient g, respec-

tivement, et addition des deux résultats multipliés, à une valeur G [akN-1] d'une adresse a k-N- 1 de la RAM; et k k (c) à partir de la valeur de la RAM mise à jour fournie par ladite étape (b) et de la séquence de données ak-N, calcul d'une valeur de seuil T [a kN] utilisée 2ak_1 ak-N]uii1 dans la détection des données de symboles âk à ladite étape (a) conformément à une expression (1) lorsque ak- l=ak2' k-2'k

[%1' c- -

T [ k-N G [a21a.1k-] G [2 aa] et sinon conformément à une expression (2)

T( o ú% %.

k- N G [an_ 1, ak- aX;]4G Cakak_ k_,aar 1 ^ à- 1a..-. (2) danslesquelles "N" est une valeur arbitraire plus grande que 1 et le symbole ak1 a la valeur inverse du symbole akl.

2.- Procédé de détection de données d'un dis-

positif de stockage de données suivant la revendication 1,

dans lequel,à ladite étape (a), une valeur desdites don-

nées de symboles âk est détectée par comparaison dudit signal d'égalisation zk avec chaque valeur de seuil de toutes les 2N unités possibles prise par des séquences de symboles de N unités et sélection d'un des résultats de comparaison comme dite séquence de symboles précédente k-N ak-1l

3.- Procédé de détection de données d'un dis-

positif de stockage de données suivant la revendication 1, dans lequel, à ladite étape (b), une valeur de (1-l)G [ak-N-1j +Lek1, obtenue par multiplication de la valeur G Lakk-N-11 de ladite RAM en utilisant la séquence de k-- données ak-N1 comme adresse par le premier coefficient 1g ak

et d'une erreur d'égalisation ek_1 dudit signal d'égalisa-

tion Zk_1 par le deuxième coefficient g, respectivement, et addition des deux résultats multipliés,est mise à jour

à la valeur G[ak-N-]de l'adresse ak-N-1 de la dite RAM.

k k

4.- Procédé de détection dedonnées d'un dis-

positif de stockage de données suivant la revendication 1, dans lequel, à ladite étape (c), lorsque N=1, une valeur de seuil T[akl est obtenue conformément à une expression (3) qui est T[ _] a =[ak-,,a. aX] 3-]+ G[ -' ak,-1].(3)

5.- Procédé de détection de données d'un dispo-

sitif de stockage de données suivant la revendication 1, dans lequel,à ladite étape (c) les pistes d'un disque de stockage de données sont divisées en sections arbitraires de 2L unités; la caractéristique moyenne du dit signal d'égalisation zk et les valeurs de seuil optimales de 2N unités en ce qui concerne ladite séquence de symboles précédents ak-N sont obtenues dans chaque section; les k-i1 valeurs de seuil de 2Lx2N unités sont stockées dans ladite RAM; et des valeurs de seuil appropriées 2N sont choisies

en ce qui concerne une position de disque en cours.

6.- Procédé de détection de données d'un dispo-

sitif de stockage de données suivant la revendication 5, dans lequel lesdites données de symboles sont détectées par sélection de 2N unités parmi lesdites valeurs de seuil de 2Lx2N unités en ce qui concerne la position de disque en cours; comparaison dudit signal d'égalisation zk avec des valeurs de seuil de 2N unités; et ensuite sélection

d'une unité parmi les 2N unités comme dite séquence de sym-

boles précédente ak-N

7.- Procédé de détection de données d'un dispo-

sitif de stockage de données suivant la revendication 5,

danslequel une valeur de seuil obtenue par la caractéris-

tique moyenne avec référence à l'erreur ek dudit signal d'égalisation Zk, au lieu dudit signal d'égalisation Zk,

est utilisée.

8.- Appareil de détection de donnéesd'un dispo-

sitif de stockage de données pour détecter des données de

symboles àk à partir d'un signal d'égalisation Zk lors-

qu'un signal numérique rk est obtenu par échantillonnage d'un signal r(t) qui est obtenu par transmission via un canal ou enregistrement sur un support d'enregistrement d'un train de symboles binaires ak o k est un entier, et le

signal d'égalisation zk est obtenu par égalisation du si-

gnal numérique rk, ledit appareil comprenant:

un dispositif (14)de mise à jour de RAM pour obte-

nir la caractéristique moyenne dudit signal d'égalisation

zk à partir desdites données de symboles k et pour sto-

Zk dedtsd k cker et mettre à jour le résultat obtenu; un dispositif (15)de calcul de valeur de seuil pour

calculer une valeur de seuil optimale avec référence à cha-

que configuration de données, à partir de la caractéristique moyenne dudit signal d'égalisation Zk mise à jour dans ledit dispositif de mise à jour de RAM; et un détecteur (16) pour détecter la valeur desdites don-

nées de symboles âk par comparaison dudit signal d'égalisa-

tion Zk avec lavaleur de seuil calculée dans ledit disposi-

tif de calcul de valeur de seuil.

9.- Appareil de détection de données d'un dispo-

sitif de stockage de données suivant la revendication 8, dans

lequel ledit dispositif de mise à jour de RAM (14) com-

prend:

un registre à décalage (21) pour recevoir lesdites don-

nées de symbole âk et fournir des données de N+2 bits; une RAM (22) ayant une capacité de 2N+2 pour écrire G [ak1N2] en utilisant les données a k-N-2 fournies par le k-1 k-1 dit registre à décalage comme adresse d'écriture et pour fournir G [ak-N-1] en utilisant les données ak-N-1 comme adresse de lecture; un premier multiplicateur (23) pour recevoir la sortie G[ak-N-l] de ladite RAM et pour fournir un signal de (t +m) ak J bits par multiplication de la valeur reçue par un premier coefficient (1-g);

un premier registre (24) pour recevoir ledit signal d'é-

galisation zk et fournir un signal retardé d'une impulsion d'horloge Zk1; un deuxième multiplicateur (25) pour recevoir la sortie Zk-1 dudit premier registre et fournir un signal de

(t+ m) bits par multiplication de lavaleur reçue par un deu-

xième coefficient g; un additionneur (26) pour ajouter la sortie dudit premier multiplicateur et celle dudit deuxième multiplicateur et fournir unsignal de t bits et un deuxième registre (27) pour recevoir la sortie dudit additionneur et fournir un signal retardé d'une impulsion

d'horloge G[ak-N-2] à ladite RAM.

10.- Appareil de détection de données d'un dispo-

sitif de stockage de données suivant la revendication 8,

dans lequel, lorsque le nombre N est de 1, ledit disposi-

tif de calcul de valeur de seuil (15) comprend: un additionneur (31) pour additionner G[ak_1'

ak_1, akl et Gl ak_, ak, a akl] venant dudit disposi-

tif de mise à jour de RAM (14) et fournir la valeur résul-

tante; et un diviseur (32) pour diviser par 2 la sortie du dit additionneur et fournir la valeur résultante comme

valeur de seuil T [ak_].

11.- Appareil de détection de données d'un dis-

positif de stockage de données suivant la revendication 8, dans lequel, lorsque le nombre N est plus grand que 1,

ledit dispositif de calcul de valeur de seuil (15) com-

prend: une porte ET (41) pour comparer un symbole ak_1 à un autre symbole ak- 2 et fournir le résultat,; un multiplexeur (42) pour fournir sélectivement une séquence a parmi une séquence de symboles de (N+2) r r k -N bits [ ak, ak_, aki J et une autre séquence de symboles dekl (N+2) bt[ak-1,, a-N+ll de (N+2) bits [ak-1, ak- 1 ak- ak1] en fonction de la sortie de ladite porte ET; un additionneur (43) pour ajouter une valeur G [ar] extraite de la dite RAM en utilisant la sortie du dit multiplexeur comme adresse, et une autre valeur G [a k, ak ak iN] extraite de ladite RAM dans ledit dispositif de mise à jour de RAM (14) et pour fournir la valeur résultante; et un diviseur (44) pour diviser par 2 la sortie

dudit additionneur et fournir la valeur résultante.

12.- Appareil de détection de données d'un dispositif de stockage de données suivant la revendication 8, dans lequel, lorsque le nombre N est plus grand que 1,

ledit dispositif de calcul de valeur de seuil (15) com-

prend: une porte ET (51) pour comparer un symbole ak_1 à un autre symbole ak_2 et fournir le résultat; un multiplexeur (52)pour fournir sélectivement bt k-N] el l'une d'une sortie de (bits G [ak ak ak] de la k-l' ak-l ak-1del RAM et d'une autre sortie de bits G [aki1, akl, ak1l, ak-N-1] de ladite RAM dans le dispositif de mise à jour de k-1 RAM en fonction de la sortie de ladite porte ET; un additionneur (53) pour ajouter la sortie dudit multiplexeur et une autre valeur G[ak _l, ak_, akNl] extraite de la RAM et fournir la valeur résultante; et un diviseur (54) pour diviser par 2 la sortie

dudit additionneur et fournir la valeur résultante.

13.- Appareil de détection de données d'un dispo-

sitif de stockage de données suivant la revendication 10, dans lequel, lorsque le nombre N est plus grand que 1, ledit dispositif de calcul de valeur de seuil (15) comprend: une porte ET (61) pour comparer un symbole ak_1 à un autre symbole a k- 2 et fournir le résultat;

un premier additionneur (62) pour ajouter une sor-

tie de e bits G [ 1 ak ak- 1N] de la RAM et une autre tiek-' dbtlk_, ak-1 k -N sortie de tbits G [a-1, ak_1 ak_] de la RAM dans le dit dispositif de mise à jour de RAM (14) et fournir la valeur résultante; un deuxième additionneur (63) pour ajouter une sortie de bits G _, ak_, ak_, ak_ 1] et la sortiede bits G-__i,,ak- N sortie d b G 1'ak_ k-] de la RAM et fournir la valeur résultante; un multiplexeur (64) pour fournir sélectivement une des sorties des dits premier et deuxième additionneurs en fonction de la sortie de ladite porte ET; et un diviseur (65) pour diviser par 2 la sortie du

dit multiplexeur et fournir la valeur résultante.

14.- Appareil de détection de données d'un dispo-

sitif de stockage de données suivant la revendication 8, dans lequel, lorsque le nombre N est plus grand que 1, le dit dispositif de calcul de valeur de seuil (15) comprend: une porte ET (71) pour comparer un symbole ak_1 à un autre symbole ak_2 et fournir le résultat; un premier additionneur (72) pour additionner - P _ ak-N4] de la RAM et une sortie de t bits G[aklak de la RAM etk autre sortie G[&j, a k-N une autre sortie de ebits G[, ak_1 kl de la RAM dans ledit dispositif de mise à jour de RAM (14) et fournir la valeur résultante; un premier diviseur (74) pour diviser la sortie

dudit premier additionneur par 2 et fournir la valeur ré-

sultante; un deuxième additionneur (73) pour additionner une sortie de fbits G[ak_ a1 a ak-N+1] et la [Kk-1kl stP a1 k-N sortie de t bits G lak_, ak, ak_] de la RAM dans le dit dispositif de mise à jour de RAM (14) et fournir la valeur résultante; un deuxième diviseur (85) pour diviser par 2 la sortie dudit deuxième additionneur et fournir la valeur résultante; et

un multiplexeur (76) pour fournir sélective-

ment une des sorties desdits premier et deuxième diviseurs

en fonction de la sortie de ladite porte ET.

15.- Appareil de détection de données d'un dis-

positif de stockage de données suivant la revendication 8, dans lequel ledit détecteur (16) comprend: une RAM (81) ayant une capacité de 2Lx2N pour fournir T [ak_] en utilisant comme adresse

de lecture une valeur de L bits avec référence à une posi-

tion de piste de disque fournie par un dispositif de servo-

commande et des données de N bits l ak] ; et un comparateur (82) pour comparer ledit signal

d'égalisation zk à la sortie TLak_] de ladite RAM et four-

nir le résultat.

16.- Appareil de détection de données d'un dispo-

sitif de stockage de données suivant la revendication 8, dans lequel ledit détecteur (16) comprend: un multiplexeur (91) pour fournir sélectivement une valeur quelconque parmi toutes les valeurs de seuil cal- culées dans ledit dispositif de calcul de valeur de seuil (15) en utilisant [ak-N]; et un comparateur (92) pour comparer ledit signal

d'égalisation Zk à la sortie dudit multiplexeur et four-

nir le résultat.

17.- Appareil de détection de données d'un dispo-

sitif de stockage de données suivant la revendication 8, dans lequel ledit détecteur (16) comprend: un premier comparateur (101) pour comparer ledit signal d'égalisation Zk à une valeur de seuil T [l.. l]et fournir le résultat;

des comparateurs de aN unités (102) pour compa-

rer ledit signal d'égalisation Zk à une valeur de seuil TL..0] et fournir le résultat; et un multiplexeur (103) pour fournir sélectivement un signal quelconque parmi les signaux fournis par lesdits comparateurs de 2N unités en utilisant [ak-N] k-l'

18.- Appareil de détection de données d'un dispo-

sitif de stockage de données suivant la revendication 8,

dans lequel ledit dispositif de mise à jour de RAM (14) reçoit une erreur d'égalisation ek dudit signal d'égali-

sation zk au lieu du dit signal d'égalisation Zk et des dites données de symboles à, et il met à jour la valeur k

de ladite RAM.

19.- Procédé de détection de données d'un dispo-

sitif de stockage de données pour détecter des données

de symboles ak à partir d'un signal d'égalisation zk lors-

qu'un signal numérique rk est obtenu par échantillonnage d'un signal r(t) qui est obtenu par transmission via un canal ou enregistrement sur un support d'enregistrement d'un train de symboles binaires ak o k est un entier, le signal

d'égalisation zk est obtenu par égalisation du signal nu-

mérique rk, ledit procédé comprenant les étapes de: (a) obtention des caractéristiques moyennes dudit signal d'égalisation Zk à partir desdites données de symbo- les ak' et stockage et mise à jour du résultat obtenu; (b) calcul d'une valeur de seuil optimal avec référence à chaque configuration de données, à partir des caractéristiques moyennes dudit signal d'égalisation Zk mises à jourdansladite étape (a); et (c) détection de la valeur desdites données de symboles ak par comparaison dudit signal d'égalisation zk avec la valeur de seuil calculée dans ladite étape (b).