FR2586861A1 - Dispositif integre mos-bipolaire normalement passant. - Google Patents
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Abstract
LE DISPOSITIF SELON L'INVENTION COMPREND UNE STRUCTURE A QUATRE COUCHE CONTIGUES ALTERNEES PNPN QUI COMPORTE UNE ZONE D'EMETTEURP11, UNE ZONE DE BASEN12, UNE ZONE DE BASEP13 ET UNE ZONE D'EMETTEURN14, AINSI QUE DEUX ELECTRODES D'EMETTEUR CONNECTEES CHACUNE A UNE ZONE D'EMETTEUR ET UNE PARTIE TRANSISTOR A EFFET DE CHAMP A GRILLE ISOLEE MG. CE DISPOSITIF EST CONDUCTEUR EN L'ABSENCE DE TENSION DE COMMANDE SUR LA GRILLEMG ET COMPREND, ENTRE LE DRAIND ET LA SOURCES, UN CANAL PREFORME15 DEBOUCHANT DIRECTEMENT DANS L'UNE DES ZONES D'EMETTEUR. CE DISPOSITIF REPOND AU BESOIN DE DISPOSITIFS DE COMMUTATION NORMALEMENT PASSANTS.
Description
DISPOSITIF INTEGRE NOS-BIPOLAIRE NORMALEMENT PASSANT.
L'invention a pour objet un dispositif intégré MOS-bipolaire normalement passant comportant une structure PNPN du genre thyristor et un transistor à effet de champ de type MOS, lequel transistor est associé à la structure PNPN de manière à ce que sa grille constitue l'électrode a'e commande de ladite structure.
On connait déjà des composants MOS-bipolires integrant une structure PNPN avec un transistor MOS, Dans leur conception actuelle, ces composants ont une structure dérivée de celle des transistors dits DMOS ou YMOS r ainsi, en partant d'un transistor D- ou V- MOS à canal N, on obtient une structure du type précité en remplaçant la zone de drain par une région P+ qui constituera l'anode du composant.
A l'heure actuelle, il existe deux types de dispositifs qui répondent à cette définition.
Le premier type comprend des dispositifs fortement désensibilisés, c'est-à-dire conçus de telle façon que le courant d'anode d'accrochage soit très élevé. On obtient ainsi un fonctionnement de type transistor bipolaire piloté par un transistor MOS. Les composants dénommés wCOMFETw (transistors à effet de champ à modulation de conductivité) ou "IGT" (transistors bipolaires à grille isolée) sont représentatifs de ce type.
Le deuxième type comprend des dispositifs dénommés thyristors MOS, ces dispositifs étant réalisés de façon que le courant d'anode d'accrochage soit faible et reste comparable à celui d'un thyristor classique.
Les dispositifs MOS-bipolaires connus des types décrits cidessus sont normalement bloquants et ne répondent donc pas au besoin de dispositifs de commutation normalement pas sants.
L'invention a pour but de remédier à cette lacune et elle a pour objet un dispositif intégré fiable et simple à réaliser, de structure MOS-bipolaire du type décrit, mais qui soit normalement conducteur lorsque la tension appliquée entre anode et cathode est de sens direct.
Suivant l'invention, cette structure est principalement caractérisée en ce que le transistor MOS est à appauvrissement et comprend un canal préformé, avantageusement réalisé par implantation ionique, ledit transistor MOS étant normalement conducteur en l'absence même de signal de commande.
Si le dispositif est du premier type, du genre wCOMFETN ou ZI6n', son blocage est obtenu par l'application à la grille de commande du transistor MOS d'une tension d'amplitude supérieure à la tension de seuil dudit transistor et de polarité convenable.
Dans le mode de réalisation où le dispositif est prévu pour se comporter comme un thyristor classique, la conduction du thyristor peut être inhibée par l'application sur la grille de commande d'une tension d'amplitude et de polarité convenables, préalablement à l'application de la tension de sens direct entre anode et cathode.
Deux formes d'exécution sont possibles. Dans la première forme d'exécution, la section MOS du dispositif est à canal
N, situé entre la base N et la cathode et implanté dans la base P de la structure PNPN. La tension de commande est, dans ce cas, appliquée par référence à la cathode du disco sitif et doit etre de polarité négative pour bloquer le dispositif ou le maintenir bloqué selon le cas. Dans la deuxième forme d'exécution, la section MOS du dispositif est à canal P, situé entre l'anode et la base P et implanté dans la base N de la structure BP, Lai tension de commande est, dans ce cas, appliquée par référence à l'anode du dispositif et doit être de polarité positive pour bloquer le dispositif ou le maintenir bloqué selon le cas.
N, situé entre la base N et la cathode et implanté dans la base P de la structure PNPN. La tension de commande est, dans ce cas, appliquée par référence à la cathode du disco sitif et doit etre de polarité négative pour bloquer le dispositif ou le maintenir bloqué selon le cas. Dans la deuxième forme d'exécution, la section MOS du dispositif est à canal P, situé entre l'anode et la base P et implanté dans la base N de la structure BP, Lai tension de commande est, dans ce cas, appliquée par référence à l'anode du dispositif et doit être de polarité positive pour bloquer le dispositif ou le maintenir bloqué selon le cas.
L'invention sera mieux comprise à la lumière de la description ci-après.
La figure 1 est un schéma de principe d un dispositif
selon l'invention à structure verticale utilisant un
transistor MOS à canal N ;
La figure 2 représente de même un dispositif selon
l'invention à structure planar ou latérale utilisant
un transistor MOS à canal P.
selon l'invention à structure verticale utilisant un
transistor MOS à canal N ;
La figure 2 représente de même un dispositif selon
l'invention à structure planar ou latérale utilisant
un transistor MOS à canal P.
Le dispositif intégré 10 représenté sur la figure 1, comprend une structure semi-conductrice en silicium à quatre couches contiguës alternées PNPN composée, de manière connue en soin, d'une région d'émetteur il dopée P+, d'une région de base 12 N formant le substrats d'une région de base 13 P et d'une région d'émetteur 14 fortement dopée N+ ; cette structure PNPN peut être considérée comme se composant : - d'une section bipolaire PNP Tl constituée par la région de
base N 12, la région d'émetteur P+ il reliée à l'anode A
par l'intermédiaire d'une métallisation d'anode M et une
région de collecteur constituée par un caisson P 13 ;; - d'une section bipolaire NPN T2 comportant la région N#, le
caisson P 13 constituant sa région de base et un plot
N+ 14 diffusé dans le caisson à cette structure est associé un transistor MOS comportant une couche O d'oxyde, une grille conductrice métallique ou en polysilicium MG reliée à une électrode de commande G, un drain D constitué par la base N de la section PNP de la structure PNPN et une source S constituée par le plot N+ et reliée à la cathode K par l'intermédiaire d'une métallisation de cathode MK
Selon l'invention, le transistor MOS est du type à appauvrissement et présente un canal 15 de type N préformé, de préférence par implantation ionique, de manière à relier la source S (N+ > au drain D (N ).
base N 12, la région d'émetteur P+ il reliée à l'anode A
par l'intermédiaire d'une métallisation d'anode M et une
région de collecteur constituée par un caisson P 13 ;; - d'une section bipolaire NPN T2 comportant la région N#, le
caisson P 13 constituant sa région de base et un plot
N+ 14 diffusé dans le caisson à cette structure est associé un transistor MOS comportant une couche O d'oxyde, une grille conductrice métallique ou en polysilicium MG reliée à une électrode de commande G, un drain D constitué par la base N de la section PNP de la structure PNPN et une source S constituée par le plot N+ et reliée à la cathode K par l'intermédiaire d'une métallisation de cathode MK
Selon l'invention, le transistor MOS est du type à appauvrissement et présente un canal 15 de type N préformé, de préférence par implantation ionique, de manière à relier la source S (N+ > au drain D (N ).
Il résulte de l'existence de ce canal préformé 15 de type N que le dispositif est conducteur même pour une tension de grille nulle, la tension de seuil étant négative. Le courant traversant ce canal, lorsque la tension anode-cathode est de sens direct, eoue le rôle selon le cas de courant base pour la section bipolaire T1 ou de courant de déclenchement pour la structure PNPN.
Les fonctionnements de type I (COMFET ou IGT) et de type Il (Thyristor MOS) se différencient essentiellement, comme indiqué plus haut, par le niveau de courant d'accrochage de la structure PNPN. Celui-ci peut être fixé par l'intermédiaire de paramètres physiques, géométriques et technologiques de la structure, notamment la résistance R de courtcircuit d'émetteur et le gain de la section bipolaire
PNP (T1).
PNP (T1).
De préférence, la largeur L du caisson de base 13 présentement de type P contenant l'émetteur de cathode 14 de type est de l'ordre de 40 à 60 t pour une structure de type I multicellulaire, tandis que l'épaisseur h du caisson P sous le plot N+ est de l'ordre de 2 à 4 Il ; pour une structure se comportant comme un thyristor classique et présentant une configuration circulaire, on aura de préférence L compris entre 90 et 110 p avec h de l'ordre de 4 à 8 p. Le dopage du caisson 13 est, de préférence, de l'ordre de 1016 cl 3.
Il va de soi que des variantes peuvent être imaginées par l'homme du métier sans s'écarter de l'esprit de l'invention.
En particulier, on peut inverser le type de conductivité des couches, le canal implanté étant alors de type P.
La figure 2 montre un tel mode de réalisation de la structure selon l'invention, sous forme latérale ou planar associée à un transistor MOS à canal implanté 16 de type P, ce mode de réalisation étant bien adapté aux circuits intégrés multientrées et multi-sorties de puissance.
Le blocage est alors obtenu par l'application à la grille de commande d'une tension positive dépassant la tension d'anode d'une valeur supérieure à la tension de seuil.
L'implantation ionique est un procédé particulièrement avantageux, mais on peut lui substituer tout procédé permettant de maîtriser la valeur de la tension de seuil, puisque celle-ci dépend du dopage du canal, de l'épaisseur de la couche d'oxyde, de la nature du matériau de grille, des états de surface et, d'une façon générale, de la-propreté de la technologie utilisée.
Enfin, la structure illustrée aux figures 1 et 2 est purement schématique et l'on peut utiliser les diverses formes d'exécution connues de thyristors ou de transistors MOS ou
MIS verticaux ou latéraux.
MIS verticaux ou latéraux.
Claims (6)
1. Dispositif intégré comprenant - une structure à quatre couches contiguës alternées PNPN
qui comporte une zone d'émetteur P, une zone de base N,
une zone de base P et une zone d'émetteur N, ainsi que
deux électrodes d'émetteur connectées chacune à une zone
d'émetteur, - une partie transistor à effet de champ à grille isolée
(MOS) associée à la structure PNPN et comportant une zone
de drain, une zone de source et une grille, caractérisé en ce que : - le dispositif est conducteur en l'absence de tension de
commande sur la grille de la partie MOS, - il est prévu entre les zones drain et source de la partie
MOS, un canal préformé (15) débouchant directement dans
l'une des zones d'émetteur.
2. Dispositif selon la revendication 1, caractérisé en ce que les zones drain et source de la partie
MOS sont constituées par une partie des zones d'émetteur et de base de même type de conductivité de la structure PNPN.
3. Dispositif selon la revendication 2, caractérisé en ce que les zones drain et source de la partie
MOS sont constituées par une partie du substrat faiblement dopé et par une partie d'un plot fortement dopé et du même type de conductivité que la zone d'émetteur.
4. Dispositif selon l'une des revendications 1 à 3, caractérisé en ce que le canal préformé (15) de la partie
MOS est réalisé par implantation ionique.
5. Dispositif selon l'une des revendications 1 à 4, caractérisé en ce que le canal préformé (15) du transistor
MOS à appauvrissement est du type N, de sorte que l'applicas tion à la grille de commande d'une tension négative et inférieure à la tension de seuil du transistor bloque ou maintient bloqué le dispositif
6. Dispositif selon l'une des revendications 1 à 4, caractérisé en ce que le canal préformé (15) du transistor
MOS à appauvrissement est du type P, de sorte que l'application à la grille du transistor MOS d'une tension positive dépassant la tension d'anode dflune valeur supérieure à la tension de seuil du transistor bloque ou maintient bloqué le dispositif.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8513181A FR2586861B1 (fr) | 1985-09-05 | 1985-09-05 | Dispositif integre mos-bipolaire normalement passant. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8513181A FR2586861B1 (fr) | 1985-09-05 | 1985-09-05 | Dispositif integre mos-bipolaire normalement passant. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2586861A1 true FR2586861A1 (fr) | 1987-03-06 |
| FR2586861B1 FR2586861B1 (fr) | 1987-11-13 |
Family
ID=9322646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8513181A Expired FR2586861B1 (fr) | 1985-09-05 | 1985-09-05 | Dispositif integre mos-bipolaire normalement passant. |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2586861B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0869558A2 (fr) * | 1997-03-31 | 1998-10-07 | Motorola, Inc. | Transistor bipolaire à grille isolée avec un champ électrique réduit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4163988A (en) * | 1978-01-30 | 1979-08-07 | Xerox Corporation | Split gate V groove FET |
| US4200968A (en) * | 1978-08-09 | 1980-05-06 | Harris Corporation | VMOS transistor and method of fabrication |
| EP0014080A1 (fr) * | 1979-01-19 | 1980-08-06 | Hitachi, Ltd. | Dispositif de commutation à semiconducteur à trois bornes |
-
1985
- 1985-09-05 FR FR8513181A patent/FR2586861B1/fr not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4163988A (en) * | 1978-01-30 | 1979-08-07 | Xerox Corporation | Split gate V groove FET |
| US4200968A (en) * | 1978-08-09 | 1980-05-06 | Harris Corporation | VMOS transistor and method of fabrication |
| EP0014080A1 (fr) * | 1979-01-19 | 1980-08-06 | Hitachi, Ltd. | Dispositif de commutation à semiconducteur à trois bornes |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0869558A2 (fr) * | 1997-03-31 | 1998-10-07 | Motorola, Inc. | Transistor bipolaire à grille isolée avec un champ électrique réduit |
| EP0869558A3 (fr) * | 1997-03-31 | 1999-07-21 | Motorola, Inc. | Transistor bipolaire à grille isolée avec un champ électrique réduit |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2586861B1 (fr) | 1987-11-13 |
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|---|---|---|---|
| ST | Notification of lapse |