FR2502868A1 - Chaine de division de frequence - Google Patents
Chaine de division de frequence Download PDFInfo
- Publication number
- FR2502868A1 FR2502868A1 FR8105855A FR8105855A FR2502868A1 FR 2502868 A1 FR2502868 A1 FR 2502868A1 FR 8105855 A FR8105855 A FR 8105855A FR 8105855 A FR8105855 A FR 8105855A FR 2502868 A1 FR2502868 A1 FR 2502868A1
- Authority
- FR
- France
- Prior art keywords
- input
- output
- flip
- flop
- divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
CHAINE DE DIVISION DE FREQUENCE COMPORTANT N DIVISEURS SYNCHRONES D, D, ..., D RELIES A UNE HORLOGE, COMPORTANT N MOYENS DE COMPARAISON C, C, ..., C RELIES CHACUN A UN DIVISEUR, COMPORTANT DES MOYENS DE COMMANDE DE MISE EN FORME COM ET DES MOYENS DE MISE EN FORME MF PERMETTANT DE DELIVRER LE SIGNAL DE SORTIE DE LA CHAINE, ET COMPORTANT DES MOYENS DE COMMANDE DE DIVISEUR B PERMETTANT D'AGIR SUR LES DIVISEURS DE LA CHAINE AFIN DE POUVOIR ENVOYER DES SIGNAUX D'HORLOGE DE PERIODE TRES COURTE, ET PAR CONSEQUENT DE FREQUENCE ELEVEE, SANS CONTRAINTE DE DELAIS DE TEMPS DE PROPAGATION DANS LES CIRCUITS. APPLICATION AUX SYNTHETISEURS DE FREQUENCE ET AUX CHAINES DE DIVISIONS FIXE.
Description
CHAINE DE DIVISION DE FREQUENCE
La présente invention se rapporte aux chaînes de division de fré
quence et plus particulièrement à une chaîne de division du type program
mable.
La présente invention se rapporte aux chaînes de division de fré
quence et plus particulièrement à une chaîne de division du type program
mable.
Classiquement les chaînes de division de fréquence sont constituées par un ensemble de N diviseurs synchrones comportant chacun n bascules 3-K maîtressclave, ce nombre n étant fonction de la division à effectuer.
Pour des diviseurs décimaux n est classiquement égal à quatre.
D'autre part les chaînes de division de fréquence du type programmable comportent un oscillateur à partir duquel on extrait le signal d'horloge, et un ensemble de N comparateurs. Chaque comparateur est relié à un diviseur de la chaîne, reçoit la donnée programmée par une unité centrale et compare le résultat de cette division à cette donnée.
Un problème se pose lorsque le signal d'horloge obtenu à partir de l'oscillateur a une période inférieure aux délais globaux de propagation des signaux dans les circuits constituant la chaîne de division.
Ce problème se pose par conséquent lorsqu'on utilise un signal d'horloge dont la période est très petite, ctest-à-dire encore en haute fréquence.
Pour remédier à ce problème l'invention propose une chaîne de division de fréquence permettant d'utiliser des signaux en haute fréquence, sans contrainte de temps de propagation dans les circuits.
La présente invention propose une chaîne de division de fréquence comportant un ensemble N de diviseurs synchrones reliés à une horloge par une entrée d'horloge, un ensemble N de moyens de comparaison munis de deux entrées et d'une sortie chacun étant relié à un diviseur par une première entrée, des moyens de commande de mise en forme reliés à la sortie d'au moins un moyen de comparaison, des moyens de mise en forme reliés à la sortie des moyens de commande de mise en forme par une entrée, et reliés par une sortie à une entrée d'au moins un diviseur ; la chaîne de division de fréquence comporte également des moyens de commande de diviseur connectés par une première entrée à la sortie d'un premier moyen de comparaison, connectés par une sortie à une première entrée d'un premier diviseur, connectés par une deuxième entrée à la première entrée des N-l autres diviseurs ; la première entrée des premiers et deuxièmes moyens de comparaison étant connectée à une première sortie d'un deuxième diviseur.
D'autres caractéristiques et avantages de la présente invention apparaîtront au cours de la description suivante d'un exemple de réalisation. Bien entendu la description et les dessins ne sont donnés qu'à titre indicatif et nullement limitatif de l'invention.
La figure 1 représente le schéma de principe de la chaîne de division de fréquence.
La figure 2 représente le schéma de principe du premier diviseur de la chaîne de division.
La figure 3 représente le diagramme séquentiel du premier diviseur.
Se référant au schéma de la figure 1, la chaîne de division selon l'invention comporte un ensemble de N diviseurs D0, D1,..., DN 1 synchrones. Ces diviseurs sont décimaux dans cette réalisation particulière. Les diviseurs D1, D2, ..., DN-1 possèdent trois entrées dont une entrée d'horloge CK. Chaque entrée d'horloge CK reçoit le signal d'horloge H issu d'un oscilateur 0. L'entrée E1 du diviseur D1 est reliée à la sortie Q0 du diviseur Do. De même les entrées E;2, E3, ..., EN 1 sont reliées respectivement aux sorties Q0 Q1' s QN-2 des diviseurs D1,..., DN-l respectivement.Les diviseurs D1, D2,..., DN I sont également munis d'une sortie référencée respectivement T1, T2,..., TN 1 et d'une entrée référencée respectivement F1, F2, ..., FN-1. La chaîne de division comporte un ensemble de N moyens de comparaison C0, C1,..., CN 1
Chaque moyen C0, C1,..., CN-1 est muni d'une entrée référencée respectivement P0,..., PN-1 et d'une entrée référencée respecti vement Lg, L1, ..., LNI
Chaque moyen de comparaison C0, C1, ..., CN~1 est constitué par un comparateur de deux mots à quatre éléments binaires.
Chaque moyen C0, C1,..., CN-1 est muni d'une entrée référencée respectivement P0,..., PN-1 et d'une entrée référencée respecti vement Lg, L1, ..., LNI
Chaque moyen de comparaison C0, C1, ..., CN~1 est constitué par un comparateur de deux mots à quatre éléments binaires.
Les moyens de comparaison sont munis chacun d'une sortie - référencée respectivement Sg, S1,..., SN-1 Ces sorties Sl, S2, SN-1 sont connectées respectivement aux sorties T1, T2,..., TN 1 des diviseurs.
Des moyens de commande de division B munis de deux entrées R et
S et d'une sortie Q sont insérés entre le premier diviseur Do et le premier moyen de comparaison C0. L'entrée Fg est reliée à la sortie des moyens de commande de division B. L'entrée R de ces moyens est reliée à la sortie S0 du premier moyen de comparaison C0. L'entrée S des moyens de commande B est reliée aux entrées F1, F2,..., FN 1 La sortie Q des moyens de commande B est reliée à l'entrée Fg du premier diviseur Dg.
S et d'une sortie Q sont insérés entre le premier diviseur Do et le premier moyen de comparaison C0. L'entrée Fg est reliée à la sortie des moyens de commande de division B. L'entrée R de ces moyens est reliée à la sortie S0 du premier moyen de comparaison C0. L'entrée S des moyens de commande B est reliée aux entrées F1, F2,..., FN 1 La sortie Q des moyens de commande B est reliée à l'entrée Fg du premier diviseur Dg.
Les sorties S1, S2,..., SN-1 5N-I constituent les entrées d'un circuit de commande de mise en forme COM. Ce circuit COM comporte un ensemble k de portes "ET". Ce nombre k dépend du nombre d'entrées, il est donc défini en fonction du nombre N de comparateurs. Ce circuit COM effectue un décodage du résultat donné par chaque comparateur C1,
C2, ..., CN-1, il génère un signal à sa sortie qui est retardé par un circuit de mise en forme MF. Ce dernier MF comporte un ensemble d'amplificateurs inverseurs A 1, A2, A3, connectés en cascade. Ce circuit MF permet de générer le signal H/K, c'est-à-dire la fréquence désirée.Il génère une impulsion de remise à zéro de tous les diviseurs lorsque le signal généré correspond au décodage de la fréquence désirée après avoir été retardé d'un temps tA > tA étant égal à tAl + tA2 + tA3 et tAI, tA2 > tA3 étant les délais de propagation respectivement des amplificateurs inverseurs Al, A2, A3. La sortie du circuit MF est reliée aux entrées F1,
F2, ..., FN-l correspondant à l'entrée K de la première bascule constituant chaque diviseur D1, D2,... DNl Ces derniers sont constitués chacun par quatre bascules JK reliées de façon classique pour constituer un diviseur par 10.
C2, ..., CN-1, il génère un signal à sa sortie qui est retardé par un circuit de mise en forme MF. Ce dernier MF comporte un ensemble d'amplificateurs inverseurs A 1, A2, A3, connectés en cascade. Ce circuit MF permet de générer le signal H/K, c'est-à-dire la fréquence désirée.Il génère une impulsion de remise à zéro de tous les diviseurs lorsque le signal généré correspond au décodage de la fréquence désirée après avoir été retardé d'un temps tA > tA étant égal à tAl + tA2 + tA3 et tAI, tA2 > tA3 étant les délais de propagation respectivement des amplificateurs inverseurs Al, A2, A3. La sortie du circuit MF est reliée aux entrées F1,
F2, ..., FN-l correspondant à l'entrée K de la première bascule constituant chaque diviseur D1, D2,... DNl Ces derniers sont constitués chacun par quatre bascules JK reliées de façon classique pour constituer un diviseur par 10.
Le shéma de principe de la figure 2 représente le premier diviseur Do Ce diviseur Do est constitué par un ensemble n de bascules du type J
K maître-esclave, ctest un diviseur synchrone. Le nombre n est égal à six dans cette réalisation.
K maître-esclave, ctest un diviseur synchrone. Le nombre n est égal à six dans cette réalisation.
Le signal H d'horloge est appliqué aux entrées d'horloge CK (réfé- rencées respectivement CK 1, CK2, ..., CK de chaque bascule BI, B2,
B6. L'entrée J1 de la bascule B1 est reliée à la sortie X de la bascule B5.
B6. L'entrée J1 de la bascule B1 est reliée à la sortie X de la bascule B5.
La sortie Q1 de B1 est reliée à l'entrée 32 de B2 et respectivement Q2 de
B2 à J3 de B3, Q3 de B3 à 34 de B4, Q4 de B4 à 35 de BS, Q5 de BS à 36 de
B6.
B2 à J3 de B3, Q3 de B3 à 34 de B4, Q4 de B4 à 35 de BS, Q5 de BS à 36 de
B6.
Le diviseur Do comprend également un circuit logique CL dont l'entrée est reliée à l'entrée Fg du diviseur Do (qui est elle-même reliée à la sortie des moyens de commande de division B) et dont la sortie est reliée à l'entrée K1 de la bascule B1.
Ce circuit logique CL comporte deux portes "ET" 1 et 2 à deux entrées, une sortie, un inverseur 3, et une porte "OU" 4 à deux entrées, et une sortie. L'entrée CDII est reliée à une- entrée de la porte "ET" 1.
L'inverseur 3 est connecté entre cette entrée et une entrée de la porte "ET" 2. La deuxième entrée de la porte "ET" 1 est reliée à la sortie de la bascule B6. La deuxième entrée de la porte "ET" 2 est reliée à la sortie de la bascule B5. La sortie de chaque porte "ET" est connectée à une entrée de la porte "OU" 4. La sortie de cette porte "OU" est reliée à la sortie du circuit de commande CL et par conséquent à l'entrée K1 de la première bascule B1. La sortie Q6 de B6 correspond à la sortie Q0 de Dg.
Dans cette réalisation particulière les moyens de comparaison C0, C1,..., CN-l sont constitués par un comparateur à quatre éléments binaires.
Les entrées P0, P1, ..., PN~1 reçoivent les mots binaires codés sur 4 eb, ces mots sont le résultat de calculs effectués par l'unité centrale pour obtenir la fréquence désirée. Le comparateur Cg reçoit à l'entrée Lg le résultat de la division du deuxième diviseur D1. Le comparateur C0 compare le résultat de cette division avec le mot qu'il reçoit à l'entrée P,. La sortie d'égalité du cômparateur Cg est connectée à l'entrée R de la bascule B. Soit K la fréquence de l'oscillateur 0. Cette fréquence est le facteur de division de la chaîne.
Ce facteur de division K utilisé dans cette réalisation particulière est aussi un polynome de degrés N-1 fonction du nombre de diviseurs.
Dans le cadre de divisions décimales K s'exprime en base 10 de la façon suivante: 2 10N-1
K = P0. 100 + P1. 101 + P2 102 +... + PN-l soit encore
K=P0(10 + îo) + (Pl-Po) 101+ P2 102 + PN-1
On voit qu'il est possible d'obtenir le même facteur de division en utilisant le premier diviseur Dos Po fois en diviseur par 11 et (Pl-Po) fois en diviseur par 10.
K = P0. 100 + P1. 101 + P2 102 +... + PN-l soit encore
K=P0(10 + îo) + (Pl-Po) 101+ P2 102 + PN-1
On voit qu'il est possible d'obtenir le même facteur de division en utilisant le premier diviseur Dos Po fois en diviseur par 11 et (Pl-Po) fois en diviseur par 10.
De manière plus générale K s'exprime dans une base b de la façon suivante:
K=ag 0 + al bl + a2 b2 +... + aN-l N-l
0 de la même façon il est possible d'obtenir le même facteur de division en utilisant D0, aO fois en diviseur par (b+l) et I a1-a0 I fois en diviseur par b.
K=ag 0 + al bl + a2 b2 +... + aN-l N-l
0 de la même façon il est possible d'obtenir le même facteur de division en utilisant D0, aO fois en diviseur par (b+l) et I a1-a0 I fois en diviseur par b.
La bascule B qui est insérée entre le premier comparateur C0 et le premier diviseur Do nous permet de commander la division par 10 ou par 11 de la façon suivante:
Lorsque le diviseur Do détecte l'égalité entre le contenu du diviseur
D1 et la combinaison donnée à l'entrée P0 > la bascule B change d'état et force le diviseur Do à diviser par 10 jusqu'à l'impulsion de remise à zéro générale des diviseurs envoyée par le circuit de mise en forme MF.
Lorsque le diviseur Do détecte l'égalité entre le contenu du diviseur
D1 et la combinaison donnée à l'entrée P0 > la bascule B change d'état et force le diviseur Do à diviser par 10 jusqu'à l'impulsion de remise à zéro générale des diviseurs envoyée par le circuit de mise en forme MF.
Après l'impulsion de remise à zéro de tous les diviseurs la bascule B force le diviseur Do à diviser par 11.
Soit le diagramme séquentiel représenté sur la figure 3. Le signal d'horloge à une période T égale à (tl-to). Sur le premier front montant du signal, la bascule B1 se met à compter à partir de l'instant t c'est-à-dire à l'instant t = t1-t0 .
Lors d'une division par 10 la sortie de la bascule B1 est égale à I jusqu'à t5 + T elle passe à 0 à cet instant, jusqu'à l'instant tll. Sa période est égale à 10 fois la période de l'horloge soit 10T.
Lors d'une division par 11 le signal de sortie Ql de la première bascule Bl reste égal à 1 de l'instant t à l'instant t6 + T elle passe à 0 à cet instant jusqu'à l'instant t 12.
Les bascules BZ B3, B4, B5, B6 ont le même signal de sortie que B1 mais avec un retard respectivement égal à T, 2T, 3T, 4T, 5T.
A l'instant t0 toutes les bascules reçoivent l'impulsion RAZ de remise a zero.
A l'instant t la bascule B force le diviseur à diviser par 11. Pour cela le résultat du comparateur à la sortie d'égalité est égal à 0. L'entrée R de la bascule B se trouve égale à zéro puisqu'elle reçoit l'impulsion RAZ.
L'horloge présente un niveau haut. La sortie de la bascule B est égale à la donnée précédente qui est égale à 1.
La commande CDII est donc égale à 1.
A la sortie de la porte "OU" 4 on obtient l'état de la sortie de la bascule B6.
L'entrée K1 de la bascule B1 reçoit le signal de sortie de la bascule
B6. Ce signal est donné par le diagramme séquentiel de la figure 3.
B6. Ce signal est donné par le diagramme séquentiel de la figure 3.
Lorsque le comparateur C0 détecte l'égalité entre le contenu du diviseur D1 et le mot binaire à l'entrée P0, la sortie d'égalité du comparateur passe à l'état 1, l'entrée R de la bascule B est donc à l'état 1, l'entrée S est à l'état 0 lors d'un niveau haut d'impulsion d'horloge, la sortie Q de la bascule B passe à l'état 0. La commande CDII est égale à 0.
A La sortie de la porte "OU" 4 on obtient l'état de la sortie de la bascule B5.
L'entrée K de la bascule B1 reçoit le signal de sortie de la bascule
B5. Ce signal est donné par le diagramme séquentiel de la figure 3.
B5. Ce signal est donné par le diagramme séquentiel de la figure 3.
De façon plus schématique l'état de la bascule B1 peut se résumer comme suit:
Lorsque CDII = "1"
K 1 recopie le signal de la sortie Q6
J1 recopie le signal de la sortie Q3
Lorsque CDII = "1"
K 1 recopie le signal de la sortie Q6
J1 recopie le signal de la sortie Q3
<tb> <SEP> t0 <SEP> t1 <SEP> t2 <SEP> t3 <SEP> t4 <SEP> t5 <SEP> t6 <SEP> t7 <SEP> t8 <SEP> t9 <SEP> t10 <SEP>
<tb> J1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> T <SEP> o <SEP> o <SEP> 0 <SEP> o <SEP> <SEP> 0 <SEP> 0 <SEP> 0
<tb> KI <SEP> O <SEP> O <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1
<tb>
Lorsque CD11 = "0"
K 1 recopie le signal de la sortie Q5
51 recopie le signal de la sortie Q5
<tb> J1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> T <SEP> o <SEP> o <SEP> 0 <SEP> o <SEP> <SEP> 0 <SEP> 0 <SEP> 0
<tb> KI <SEP> O <SEP> O <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1
<tb>
Lorsque CD11 = "0"
K 1 recopie le signal de la sortie Q5
51 recopie le signal de la sortie Q5
<tb> <SEP> TO <SEP> tl <SEP> t2 <SEP> t3 <SEP> t4 <SEP> t5 <SEP> t6 <SEP> t7 <SEP> t8 <SEP> t9 <SEP> t10 <SEP>
<tb> J1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP>
<tb> K1 <SEP> O <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> <SEP> 1 <SEP> 0 <SEP>
<tb>
Si le mot à l'entrée Po est nul, la bascule B demeure à l'état CDII, c'est-à-dire à l'état "0", la commande à l'entrée S est par conséquent bloquée, ce qui est une sécurité pour la chaîne.
<tb> J1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP>
<tb> K1 <SEP> O <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 1 <SEP> <SEP> 1 <SEP> 0 <SEP>
<tb>
Si le mot à l'entrée Po est nul, la bascule B demeure à l'état CDII, c'est-à-dire à l'état "0", la commande à l'entrée S est par conséquent bloquée, ce qui est une sécurité pour la chaîne.
Par conséquent, le changement de la commande de division par 11 à l'entrée Fg peut survenir entre l'état 0 et l'état 5 du diviseur Dg > ces états correspondent aux instants t0 et t5 sur le diagramme séquentiel; ce qui autorise un délai de propagation environ cinq fois supérieur, que celui obtenu par une chaîne de division classique. La chaîne de division de fréquence selon l'invention permet donc de travailler avec des fréquences basses mais aussi avec des fréquences très élevées, c'est-à-dire pratiquement cinq fois plus élevées qu'habituellement.
Claims (8)
1. Chaîne de division de fréquence comportant un ensemble de N diviseurs synchrones (D0, D1 > ... > DN-1) reliés à une horloge (0) par une entrée d'horloge, un ensemble de N moyens de comparaison (C0, C1,
CN-1) munis de deux entrées (LN 1 PN-1) et d'une sortie (SN 1} chacun, reliés à un diviseur (DN-1) par une première entrée (LN-1), des moyens de commande de mise en forme (COM) reliés à la sortie (SN 1) d'au moins un moyen de comparaison (LN-1), des moyens de mise en forme (MF) reliés à la sortie des moyens de commande de mise en forme (COM) par une entrée, et à une entrée (FN-1) d'au moins un diviseur (DN 1) par une sortie > caractérisée en ce qu'elle comporte des moyens de commande de division (B), - connectés par une première entrée (R) à la sortie (S0) d'un premier moyen de comparaison Ir (C0), - connectés par une sortie (Q) à une première entrée (F0) d'un premier diviseur (D0), - connectés par une deuxième entrée (S) à la première entrée (F1, Fez F2, FN-l) des N-1 autres diviseurs, la première entrée (L0 Ll)des premiers et deuxièmes moyens de comparaison (C1, C2) étant connectée à une première sortie (T1) d'un deuxième diviseur < D1).
2. Chaîne de division de fréquence selon la revendication 1, caractérisée en ce que les moyens de commande (B) comportent au moins une bascule possédant une entrée d'horloge (CK) connectée à l'horloge (0), la première entrée (S) de la bascule (B) étant une entrée de commande reliée à la sortie du circuit de mise en forme (MF), la deuxième entrée (R) étant une entrée de prise en compte reliée à la sortie (S0) du premier comparateur (C0) pour prendre en compte le résultat de la comparaison du mot binaire présent à la première sortie (T1) du deuxième diviseur (D1) et le mot binaire présent à la deuxième entrée (P0) des premiers moyens de comparaison (C0).
3. Chaîne de division de fréquence selon les revendications 1 ou 2, caractérisée en ce que le premier diviseur (D0) comporte une première, une deuxième, ... une nième bascule maître-esclave du type J-K, la sortie non inversée (Q1, Q2, ..., Q6) de chaque bascule étant reliée à l'entrée J (31, 32, ..., 36) de la bascule suivante, l'entrée J (31) de la première (B1)
bascule étant reliée à la sortie inversée (Q3) de la (n,l)iéme bascule (B5),
l'entrée d'horloge de chaque bascule -étant reliée à l'horloge (O) ; en ce
qu'il comporte également un circuit de logique (CL) relié à la première entrée (Fo) du premier diviseur (Do) par une première entrée, relié à la sortie non inversée (Q5) de la (n-1)ième bascule (B5) par une deuxième entrée, relié à la sortie non inversée (Q6) de la ,sème bascule (B6) par une troisième entrée, la sortie du circuit de logique (CL) étant reliée à l'entrée (Kl) de la première bascule (B1).
4. Chaîne de division de fréquence selon la revendication 3, caractérisée en ce que le circuit de logique (CL) comporte une première porte "ET" (1) possédant une première et une deuxième entrée, une deuxième porte "ET" (2) possédant une troisième et une quatrième entrée, et une porte "OU" ; la première entrée étant reliée à la première entrée (Fg) du premier diviseur (Dg), l'inverseur (3) étant connecté entre la première entrée et la troisième, la deuxième entrée étant reliée à la sortie de la (n 1)sème bascule, la quatrième entrée étant reliée à la sortie de la n sème bascule, la sortie de la première porte "ET" (1) et de la deuxième porte "ET" étant connectées aux entrées de la porte "OU", la sortie de la porte "OU" constituant la sortie du circuit de logique (CL).
5. Chaîne de division de fréquence selon l'une quelconque des revendications 1 à 4, caractérisée en ce que les moyens de mise en forme (MF) comportent un ensemble d'amplificateurs inverseurs (Al, A2, A3) connectés en cascade, permettant d'obtenir un retard et une mise en forme du signal généré par les moyens de commande de mise en forme (COM), caractérisé en ce que ces moyens de mise en forme (MF) permettent de générer une impulsion de remise à zéro des diviseurs et le signal de sortie de la chaîne de division.
6. Chaîne de division de fréquence selon l'une quelconque des revendications 1 à 5, caractérisée en ce que le nombre n de bascules constituant le premier diviseur (Do) est égal à six.
7. Chaîne de division de fréquence selon rune quelconque des revendications 1 à 6, caractérisé en ce que les moyens de commande de mise en forme (COM) comportent un ensemble de portes "ET", dont chaque entrée est reliée à la sortie d'au plus un comparateur pour décoder le mot binaire donnant la fréquence désirée.
8. Chaîne de division de fréquence selon l'une quelconque des revendications 1 à 7, caractérisée en ce que chaque moyen de comparaison (C0, C1, ..., CN-1) est constitué par un comparateur de deux mots à quatre éléments binaires.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8105855A FR2502868A1 (fr) | 1981-03-24 | 1981-03-24 | Chaine de division de frequence |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8105855A FR2502868A1 (fr) | 1981-03-24 | 1981-03-24 | Chaine de division de frequence |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2502868A1 true FR2502868A1 (fr) | 1982-10-01 |
| FR2502868B3 FR2502868B3 (fr) | 1984-07-06 |
Family
ID=9256575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8105855A Granted FR2502868A1 (fr) | 1981-03-24 | 1981-03-24 | Chaine de division de frequence |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2502868A1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703204A (en) * | 1984-12-14 | 1987-10-27 | Thomson-Csf | Logic coincidence gate and logic sequential circuits using said coincidence gate |
-
1981
- 1981-03-24 FR FR8105855A patent/FR2502868A1/fr active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703204A (en) * | 1984-12-14 | 1987-10-27 | Thomson-Csf | Logic coincidence gate and logic sequential circuits using said coincidence gate |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2502868B3 (fr) | 1984-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940007543B1 (ko) | 고속 프로그램가능 분주기 | |
| US5045811A (en) | Tuned ring oscillator | |
| JP2596313B2 (ja) | 位相同期発振回路 | |
| US4741004A (en) | High-speed programmable divide-by-N counter | |
| JPH04141896A (ja) | シリアル・パラレル変換回路 | |
| US4807266A (en) | Circuit and method for performing equal duty cycle odd value clock division and clock synchronization | |
| FR2502868A1 (fr) | Chaine de division de frequence | |
| US5574896A (en) | Framing circuit that increases the pulse width of the byte clock signal after the byte clock signal is reset | |
| US5305354A (en) | Aborting synchronizer | |
| CA2172095C (fr) | Compteur tod de grande precision | |
| JP2572302B2 (ja) | 可変分周装置 | |
| KR100366793B1 (ko) | 쉬프트 레지스터를 이용한 펄스열 생성장치 | |
| JP2810713B2 (ja) | タイミング発生装置 | |
| JP2517897B2 (ja) | 同期式２進カウンタ | |
| JP2656240B2 (ja) | カウンタ回路 | |
| JPH0783257B2 (ja) | 可変分周装置 | |
| JPH06311025A (ja) | アップダウンカウンタ回路 | |
| JPH0296429A (ja) | デジタル分周装置 | |
| JP2550755B2 (ja) | ビット同期判定回路 | |
| KR960011425B1 (ko) | 디지탈 위상잠김루프 회로 | |
| JPS62203420A (ja) | カウンタ回路 | |
| JPH0255438A (ja) | 簡易積分式のｄｐｌｌ位相制御方式 | |
| EP0621697B1 (fr) | Procédé pour accélérer la synchronisation d'une boucle à verrouillage de phase et boucle correspondante | |
| EP0551969A2 (fr) | Circuit et méthode pour réaliser une division d'horloge et une synchronisation avec l'horloge | |
| SU1525883A2 (ru) | Устройство дл синхронизации импульсов |