ES2916425T3 - Método de procesamiento de la información, dispositivo y sistema de comunicaciones - Google Patents

Método de procesamiento de la información, dispositivo y sistema de comunicaciones Download PDF

Info

Publication number
ES2916425T3
ES2916425T3 ES18736178T ES18736178T ES2916425T3 ES 2916425 T3 ES2916425 T3 ES 2916425T3 ES 18736178 T ES18736178 T ES 18736178T ES 18736178 T ES18736178 T ES 18736178T ES 2916425 T3 ES2916425 T3 ES 2916425T3
Authority
ES
Spain
Prior art keywords
code
segment
length
bit segment
bits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
ES18736178T
Other languages
English (en)
Inventor
Chen Zheng
Liang Ma
Jie Xiong
Xin Zeng
Xiaojian Liu
Yuejun Wei
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Application granted granted Critical
Publication of ES2916425T3 publication Critical patent/ES2916425T3/es
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3707—Adaptive decoding and hybrid decoding, e.g. decoding methods or techniques providing more than one decoding algorithm for one code
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/6306—Error control coding in combination with Automatic Repeat reQuest [ARQ] and diversity transmission, e.g. coding schemes for the multiple transmission of the same information or the transmission of incremental redundancy
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0009—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the channel coding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H04L1/0058—Block-coded modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H04L1/0063—Single parity check
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1812—Hybrid protocols; Hybrid automatic repeat request [HARQ]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1867—Arrangements specially adapted for the transmitter end
    • H04L1/1874—Buffer management
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Quality & Reliability (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

Un método de procesamiento de información en un sistema de comunicaciones, que comprende: obtener (201), por parte de un dispositivo de comunicación, una secuencia de entrada de longitud B; determinar (202), por parte del dispositivo de comunicación, que la secuencia de entrada debe ser segmentada en C bloques de código sobre la base de la longitud B de la secuencia de entrada y de la longitud máxima Z de bloque de código, donde B > Z; realizar, por parte del dispositivo de comunicación, una segmentación sobre la secuencia de entrada para obtener los C bloques de código; en el que cada uno de los C bloques de código comprende un segmento de bits, un segmento de bits de verificación de redundancia cíclica, CRC, y un segmento de bits de relleno, en el que cada segmento de bits comprende uno o más bits de la secuencia de entrada, cada segmento de bits de CRC comprende L bits de CRC para un segmento de bits correspondiente, y B, Z, C y L son números enteros mayores que 0, en donde B, Z, C y L cumplen C = ⌈ B/(Z-L)⌉ , donde ⌈ -⌉ representa el redondeo a un número entero superior, y al menos uno de los C bloques de código comprende un segmento de longitud K3, donde el segmento de longitud K3 comprende un segmento de bits y un segmento de bits de CRC, y K3 cumple K3 = ⌈ (B+C-L)/C⌉ , en donde, en el bloque de código que comprende el segmento de longitud K5, el segmento de bits de relleno comprende F3 bits de relleno, donde F3 = I3 - K3, donde I3 es un producto de un factor de elevación z y un valor X, en donde el valor X es la cantidad de columnas correspondientes a bits de información en una matriz de base de verificación de paridad de baja densidad, LDPC, para codificar cada uno de los C bloques de código, y en donde el factor de elevación z es un valor mínimo en los factores de elevación mayor o igual que ⌈ K3/X⌉ , donde F3 es un número entero mayor que 0, o el factor de elevación z es un valor mínimo en los factores de elevación que hace que I3 cumpla I3 >= K3, donde I3 es mayor o igual que K3, y F3 es un número entero mayor que 0; y codificar, por parte del dispositivo de comunicación, cada uno de los C bloques de código con dicha matriz de base de LDPC.

Description

DESCRIPCIÓN
Método de procesamiento de la información, dispositivo y sistema de comunicaciones
Sector técnico
Las realizaciones de la presente invención se refieren al campo de las comunicaciones y, en particular, a un método y dispositivo de procesamiento de información.
Antecedentes
En un sistema de comunicaciones, la información de control o la información de datos se transmite normalmente entre dispositivos de comunicaciones (por ejemplo, estaciones base o terminales) como una secuencia de información. Debido a que un entorno de propagación inalámbrica es complejo y variable, una secuencia de información transmitida es susceptible a interferencias y se pueden producir errores. Para enviar de manera fiable la secuencia de información, un dispositivo en un extremo de transmisión realiza un procesamiento tal como CRC, segmentación y verificación, codificación de canal, adaptación de velocidades y entrelazado en la secuencia de información, y asigna bits codificados entrelazados en símbolos de modulación y envía los símbolos de modulación a un dispositivo en un extremo de recepción. Después de recibir los símbolos de modulación, el dispositivo de comunicaciones en el extremo de recepción restablece, en consecuencia, los símbolos de modulación a la secuencia de información por medio de desentrelazado, eliminación de la adaptación de velocidades, decodificación, concatenación y CRC. Estos procesos pueden reducir un error de transmisión y mejorar la fiabilidad de la transmisión de datos.
Se ha considerado la introducción de nuevos esquemas de codificación de canal en el sistema de comunicaciones móviles de quinta generación para mejorar el rendimiento, tal como el código de verificación de paridad de baja densidad (Low Density Parity Check, LDPC, en inglés), código polar, etc. El código de LDPC es un tipo de código de bloque lineal con una matriz de verificación dispersa, y se caracteriza por una estructura flexible y una baja complejidad de decodificación. Debido a que la decodificación del código de LDPC utiliza algoritmos de decodificación iterativos parcialmente en paralelo, el código de LDPC tiene un mayor rendimiento que un código turbo convencional. Un código de LDPC de uso frecuente en el sistema de comunicaciones tiene una característica estructural especial, y una matriz base del código de LDPC tiene m*n elementos. Si se utiliza z como un factor de elevación para la elevación, se puede obtener una matriz H de control de paridad con (m*z)*(n*z) elementos. En otras palabras, la matriz H de control de paridad incluye m*n matrices de bloques. Cada matriz de bloques es una matriz de todos ceros de z*z, o cada matriz de bloques se obtiene realizando un desplazamiento cíclico sobre una matriz de identidad. El factor de elevación z se determina, normalmente, sobre la base de un tamaño de bloque de código soportado por el sistema, y un tamaño de datos de información.
Puesto que se utilizan diferentes esquemas de codificación de canal, el sistema de comunicaciones tiene diferentes capacidades de codificación y capacidades de decodificación. Cómo procesar una secuencia de información para cumplir con un requisito de codificación de canal, para mejorar aún más el rendimiento de codificación y el rendimiento de decodificación del sistema se convierte en un problema a resolver.
El documento US 6.944.348 B2 da a conocer un método para dividir la transmisión de datos en un número predeterminado de bloques de código sobre la base del número de datos por bloque de código, de modo que pueda existir un bit de CRC al final de cada bloque de código, es decir, la longitud de datos de un bloque de código es un número entero que es un múltiplo de la longitud de datos de un bloque de transporte.
El documento R1 -1608921 da a conocer la segmentación de bloques de código que, normalmente, está determinada por el tamaño máximo del bloque de código y del bloque de transporte. Además, da a conocer que se adjunta una CRC a cada bloque de código.
Compendio
En vista de esto, las realizaciones de la presente invención dan a conocer un método y un dispositivo de procesamiento de información, de modo que un bloque de código que se emite realizando un proceso en una secuencia de entrada puede cumplir un requisito de codificación de canal. La presente invención está definida en las reivindicaciones independientes. Además, las realizaciones están definidas por las reivindicaciones dependientes.
Según el método y el dispositivo en las realizaciones reivindicadas de la presente invención, los bloques de código que se obtienen al realizar el proceso sobre la secuencia de entrada pueden cumplir con los requisitos establecidos de longitud de bloque de código en diferentes esquemas de codificación de canal, de modo que las diferencias entre las velocidades de código de los bloques de código estén equilibradas. Estos bloques de código se utilizan para realizar una codificación o una decodificación, de modo que se pueda mejorar el rendimiento de procesamiento del sistema de comunicaciones. Todas las realizaciones que no sean la figura 6 no entran dentro del alcance de las reivindicaciones (pero se consideran útiles para resaltar aspectos específicos de las reivindicaciones).
Breve descripción de los dibujos
La figura 1 es un diagrama estructural, esquemático, de un sistema de comunicaciones, según una realización de la presente invención;
la figura 2 es un diagrama de flujo de un método de procesamiento de información, según otra realización de la presente invención;
la figura 3 es un diagrama estructural, esquemático, de un bloque de código, según otra realización de la presente invención;
la figura 4 es un diagrama estructural, esquemático, de un bloque de código según otra realización de la presente invención;
la figura 5 es un diagrama esquemático de un método de procesamiento de información, según una realización no cubierta por la invención reivindicada;
la figura 6 es un diagrama esquemático de un método de procesamiento de información, según otra realización de la presente invención;
la figura 7 es un diagrama esquemático de un método de procesamiento de información, según una realización no cubierta por la invención reivindicada;
la figura 8 es un diagrama esquemático de un método de procesamiento de información, según otra realización de la presente invención;
la figura 9 es un diagrama de flujo de un método de procesamiento de información, según una realización no cubierta por la invención reivindicada;
la figura 10 es un diagrama de flujo de un método de procesamiento de información, según una realización no cubierta por la invención;
la figura 11 es un diagrama estructural, esquemático, de un dispositivo de comunicaciones, según otra realización de la presente invención; y
la figura 12 es un diagrama estructural, esquemático, de un dispositivo en un extremo de recepción, según otra realización de la presente invención.
Descripción de realizaciones
Lo siguiente describe claramente las soluciones técnicas en las realizaciones de la presente invención, con referencia a los dibujos adjuntos en las realizaciones de la presente invención. Se puede comprender que las realizaciones descritas son simplemente algunas, aunque no todas, las realizaciones de la presente invención. Todas las demás realizaciones obtenidas por un experto en la materia basándose en las realizaciones de la presente invención, sin esfuerzos creativos, estarán dentro del alcance de protección de la presente invención. En lo que sigue, las realizaciones que no caen dentro del alcance de las reivindicaciones deben ser entendidas como ejemplos útiles para comprender la invención.
Tal como se muestra en la figura 1, un sistema de comunicaciones 100 incluye un dispositivo de comunicaciones 10 y un dispositivo de comunicaciones 11. La información de control o la información de datos es recibida y enviada entre el dispositivo de comunicaciones 10 y el dispositivo de comunicaciones 11 como una secuencia de información. El dispositivo de comunicaciones 10 sirve como un dispositivo en un extremo de transmisión, y envía la secuencia de información basada en un bloque de transporte (Transmission Block, TB, en inglés), y los bits de CRC del bloque de transporte se adjuntan a cada bloque de transporte. Se utiliza como secuencia de entrada un bloque de transporte al que se adjuntan los bits de CRC del bloque de transporte. Si la longitud de la secuencia de entrada es menor que la longitud máxima Z de bloque de código, la secuencia de entrada con bits de relleno insertados basándose en una longitud de bloque de código en un conjunto de longitudes de bloque de código es introducida en un codificador para realizar la codificación de canal. Si la longitud de la secuencia de entrada es mayor que la longitud máxima Z del bloque de código, la secuencia de entrada se divide en una pluralidad de segmentos de bits de entrada, cada bloque de código (Code Block, CB, en inglés) que se introduce en el codificador incluye uno de los segmentos de bits de entrada. Además, los segmentos de bits de CRC se pueden adjuntar a algunos o a todos los bloques de código para mejorar el rendimiento de detección de errores de los bloques de código, o se pueden insertar bits de relleno a algunos o a todos los bloques de código para que la longitud de bloque de cada bloque de código sea igual a una longitud de bloque de código permitida definida en un conjunto de longitudes de bloque. El dispositivo de comunicaciones 10 realiza la codificación de canal tal como la codificación basada en código de LDPC en cada bloque de código para obtener un bloque codificado correspondiente. Cada bloque codificado incluye una pluralidad de bits de información existentes antes de la codificación y una pluralidad de bits de paridad generados a través de la codificación, que se denominan conjuntamente bits codificados.
El bloque codificado es almacenado en una memoria intermedia circular del dispositivo de comunicaciones 10 después del entrelazado de subbloques, y el dispositivo de comunicaciones 10 selecciona un segmento de bits codificados de la memoria intermedia circular, también denominado segmento de bits codificados. El segmento de bits codificados es entrelazado y mapeado en símbolos de modulación para su envío. Durante la retransmisión, el dispositivo de comunicaciones 10 selecciona otro segmento de bits codificados de la memoria intermedia circular para su envío. Si se han transmitido todos los datos en la memoria intermedia circular, los bits codificados se seleccionan nuevamente desde un extremo delantero de la memoria intermedia circular.
El dispositivo de comunicaciones 11 se utiliza como un dispositivo en un extremo de recepción, demodula los símbolos de modulación recibidos y almacena valores flexibles del segmento de bits codificados recibido en una posición correspondiente en una memoria intermedia flexible (memoria intermedia flexible) después del desentrelazado. Si se produce una retransmisión, el dispositivo de comunicaciones 11 combina los valores flexibles de los segmentos de bits codificados retransmitidos, y almacena los valores flexibles combinados en la memoria intermedia flexible. La combinación significa, en el presente documento, que, si los bits codificados recibidos en tiempos diferentes están en la misma posición, se combinan los valores flexibles de los bits codificados recibidos en los tiempos diferentes. El dispositivo de comunicaciones 11 decodifica todos los valores flexibles en la memoria intermedia flexible para obtener un bloque de código en la secuencia de información. Puesto que el dispositivo de comunicaciones 11 puede obtener un tamaño de bloque de transporte, el dispositivo de comunicaciones 11 puede determinar una cantidad de bloques de código en los que se segmenta un bloque de transporte, y la longitud de cada bloque de código. El dispositivo de comunicaciones 11 puede obtener un segmento de bits de salida en cada bloque de código. Si el bloque de código incluye un segmento de bits de CRC, el dispositivo de comunicaciones 11 puede verificar, además, el segmento de bits de salida en el bloque de código o el segmento de bits de salida y un segmento de bits de relleno en el bloque de código utilizando el segmento de bits de CRC. El dispositivo de comunicaciones 11 concatena segmentos de bits de salida en una secuencia de salida, a saber, un bloque de transporte, y, además, verifica y concatena bloques de transporte para obtener finalmente una secuencia de información. Se puede obtener que el dispositivo de comunicaciones 11 realiza un proceso inverso de un método de procesamiento de información del dispositivo de comunicaciones 10.
Cabe señalar que, en las realizaciones de la presente invención, por ejemplo, el dispositivo de comunicaciones 10 puede ser un dispositivo de red en un sistema de comunicaciones, tal como una estación base, y, en consecuencia, el dispositivo de comunicaciones 11 puede ser un terminal. Alternativamente, el dispositivo de comunicaciones 10 puede ser un terminal en un sistema de comunicaciones y, en consecuencia, el dispositivo de comunicaciones 11 puede ser un dispositivo de red en el sistema de comunicaciones, tal como una estación base.
Para facilitar la comprensión, a continuación, se describen algunos sustantivos involucrados en esta solicitud.
En esta solicitud, los sustantivos “red” y “sistema” se utilizan a menudo de manera intercambiable, pero los significados de los sustantivos pueden ser comprendidos por una persona experta en la materia. Un terminal es un dispositivo que tiene una función de comunicación, y puede incluir un dispositivo de mano, un dispositivo en vehículo, un dispositivo ponible, un dispositivo informático, otro dispositivo de procesamiento conectado a un módem inalámbrico, o similar, que tenga una función de comunicación inalámbrica. El terminal puede tener diferentes nombres en diferentes redes, por ejemplo, una equipo de usuario, una estación móvil, una unidad de abonado, una estación, un teléfono celular, un asistente digital personal, un módem inalámbrico, un dispositivo de comunicaciones inalámbricas, un dispositivo de mano, un ordenador portátil, un teléfono inalámbrico y una estación de bucle local inalámbrico. Para facilitar la descripción, estos dispositivos se denominan simplemente terminal, en esta solicitud. Una estación base (Base Station, BS, en inglés) también se puede denominar dispositivo de estación base, y es un dispositivo desplegado en una red de acceso por radio para proporcionar una función de comunicación inalámbrica. La estación base puede tener diferentes nombres en diferentes sistemas de acceso inalámbrico. Por ejemplo, una estación base en una red del Sistema Universal de Telecomunicaciones Móviles (Universal Mobile Telecommunications System, UMTS, en inglés) se denomina NodoB (NodeB, en inglés), una estación base en una red de LTE se denomina NodoB evolucionado (Evolved NodeB, eNB or eNodeB, en inglés), o una estación base en una red de quinta generación puede tener otro nombre. Esto no está limitado en la presente invención.
La figura 2 es un diagrama de flujo de un método de procesamiento de información en un sistema de comunicaciones, según una realización de la presente invención. El método puede ser aplicado a un dispositivo en un extremo de transmisión, e incluye las siguientes etapas.
201. Obtener una secuencia de entrada
En las realizaciones de la presente invención, la secuencia de entrada puede ser un bloque de transporte o un bloque de transporte al que están unidos los bits de CRC del bloque de transporte. El bloque de transporte, en el presente documento, se utiliza para transmitir información de control o información de datos. El bloque de transporte o el bloque de transporte al que están unidos los bits de CRC del bloque de transporte, que es obtenido por el dispositivo en el extremo de transmisión puede ser utilizado como la secuencia de entrada para la segmentación del bloque de código.
La longitud de la secuencia de entrada es B; en otras palabras, la secuencia de entrada incluye B bits. Los B bits se pueden representar normalmente como bo, b i , ..., b>B -i, y B es un número entero mayor que 0.
202. Obtener C bloques de código sobre la base de la secuencia de entrada obtenida en la etapa 201 y de la longitud máxima Z de bloque de código en un conjunto de longitudes de bloque de código, en donde cada uno de los bloques de código incluye un segmento de bits de entrada en la secuencia de entrada, y al menos uno de los bloques de código incluye un segmento de bits de CRC de verificación de redundancia cíclica de bloque de código cuya longitud es L, o incluye un segmento de bits de relleno.
Tanto Z como C son números enteros mayores que 0, y L es un número entero mayor de 0 y menor que Z.
El conjunto de longitudes de bloques de código normalmente está definido en el sistema, e incluye una o más longitudes de bloques de código permitidas, y la longitud máxima de los bloques de código es Z. Los conjuntos de longitudes de bloques de código pueden ser diferentes en diferentes esquemas de codificación de canal. Por ejemplo, la codificación de LDPC se utiliza en la codificación de canal. Si el tamaño de una matriz de base de LDPC es 34*50, la cantidad de columnas correspondientes a los bits de información es 16, y el valor de un factor de elevación z se toma de {8, 10, 12, 14, 16, 20, 24, 28, 32, 40, 48, 56, 64, 80, 96, 112, 128, 160, 192, 224, 256, 320, 384}, entonces la longitud del bloque de código en el conjunto de longitudes de bloque de código es 16*z, es decir, el producto del factor de elevación z y una cantidad de columnas correspondientes a los bits de información, y la longitud máxima Z del bloque de código es 16*384 = 6.144 bits. Cabe señalar que, en el presente documento, solo se describen ejemplos, y los ejemplos no constituyen una limitación.
Cada bloque de código obtenido al realizar la segmentación de bloques de código en la secuencia de entrada por parte del dispositivo en el extremo de transmisión es una secuencia de salida de la segmentación de bloques de código, y cada bloque de código puede ser representado como Cro, c i, Cr2, Cr3, ..., cr(Kr-i), donde r es un número de bloque de código, 0 < r < C, y K es la longitud de bloque de código de un bloque de código r, es decir, la cantidad de bits en el bloque de código r.
En una posible implementación, la secuencia de entrada se divide en C segmentos de bits de entrada sobre la base de la longitud máxima Z del bloque de código. En este caso, en los C bloques de código, un bloque de código i incluye un segmento de bits de entrada i, un bloque de código j incluye un segmento de bits de entrada j, y así sucesivamente, donde 0 < i, j < C.
Además de un segmento de bits de entrada, un bloque de código puede incluir al menos un segmento de bits de CRC y un segmento de bits de relleno, en donde la longitud del segmento de bits de CRC es L.
Un nuevo esquema de codificación de canal utilizado, tal como la codificación de LDPC, proporciona una mejor capacidad de verificación automática, y la forma de unión del segmento de bits de CRC es flexible. Un segmento de bits de CRC cuya longitud es L puede estar unido a cada segmento de bits de entrada; un segmento de bits de CRC cuya longitud es L puede estar unido a una pluralidad de segmentos de bits de entrada como un todo. En consecuencia, en C bloques de código, la cantidad de bloques de código que incluyen un segmento de bits de CRC también puede ser C, en otras palabras, cada bloque de código incluye un segmento de bits de CRC; la cantidad de bloques de código que incluye un segmento de bits de CRC también puede ser G, donde G es un número entero mayor que 0 y menor o igual que C, en otras palabras, uno de una pluralidad de bloques de código incluye un segmento de bits de CRC.
Para facilitar la descripción, en las realizaciones de la presente invención, un segmento de bits que incluye un segmento de bits de entrada y un segmento de bits de CRC en un bloque de código se denomina a veces segmento, en otras palabras, el segmento incluye el segmento de bits de entrada y el segmento de bits de CRC. Si la diferencia entre la longitud de bloque K en el conjunto de longitudes de bloque de código y la longitud de un segmento en un bloque de código no es 0, y K es la longitud mínima de bloque de código mayor o igual que la longitud del segmento, el bloque de código incluye, además, un segmento de bits de relleno, y la longitud del segmento de bits de relleno es la diferencia entre la longitud de bloque K permitida y la longitud del segmento. El segmento de bits de relleno incluye uno o más bits cuyos valores son <NULO>, y el bit cuyo valor es <NULO> también se puede establecer en “0” en algunos sistemas.
Si el bloque de código incluye el segmento de bits de relleno, el segmento de bits de CRC puede ser un segmento de bits de paridad generado para el segmento, o puede ser un segmento de bits de paridad generado para el segmento de bits de entrada. Por ejemplo, el segmento de bits de entrada en el bloque de código puede ser verificado primero para generar el segmento de bits de CRC y, a continuación, se inserta el segmento de bits de relleno. Como ejemplo adicional, el segmento de bits de relleno se puede insertar primero en el bloque de código, a continuación, el segmento de bits de entrada y el segmento de bits de relleno en el bloque de código son verificados para generar el segmento de bits de CRC, y el segmento de bits de CRC se une al bloque de código. Las posiciones del segmento de bits de entrada, el segmento de bits de relleno y el segmento de bits de CRC en el bloque de código no están limitadas en el presente documento. El segmento de bits de CRC puede ser colocado en el último segmento del bloque de código, como el bloque de código 1 que se muestra en la figura 3, o el segmento de bits de relleno puede ser colocado delante del segmento de bits de entrada en el bloque de código, como el bloque de código 2 que se muestra en la figura 4. Cabe señalar que, en el presente documento, solo se describen ejemplos, y los ejemplos no constituyen una limitación de la presente invención.
Según el método de procesamiento de información dado a conocer en esta realización de la presente invención, debido a que la longitud máxima de bloque de código en el conjunto de longitudes de bloque de código se considera para los bloques de código obtenidos después de que se procesa la secuencia de entrada, el requisito de longitud de bloque de código para la entrada de codificación de canal se puede cumplir, y también se puede reducir la cantidad de bloques de código.
Debido a los C bloques de código generados sobre la base de la secuencia de entrada, cada longitud de bloque de código debe ser una longitud de bloque de código en el conjunto de longitudes de bloque de código. Las longitudes de bloque de código en el conjunto de longitudes de bloque de código están dispuestas en orden ascendente o descendente de las longitudes. Las longitudes de dos cualesquiera de los C bloques de código generados son iguales o dos longitudes de bloque de código adyacentes en el conjunto de longitudes de bloque de código, de modo que las velocidades de código de los bloques de código estén equilibradas. La segmentación de los bloques de código se puede implementar de una pluralidad de maneras.
Haciendo referencia a la figura 5, la figura 5 es un diagrama esquemático de un método de procesamiento de información según una realización no cubierta por la invención reivindicada. De esta manera, solo un bloque de código incluye un segmento de bits de relleno. Esto es aplicable a un caso en el que dos longitudes de bloque de código adyacentes en el conjunto de longitudes de bloque de código tienen una diferencia relativamente pequeña. Tal como se muestra en la figura 5, el método incluye el siguiente contenido.
Si B > Z, y cada uno de los bloques de código incluye el segmento de bits de CRC cuya longitud es L, entonces C cumple C = rB/(Z-L)n , donde r -i representa el redondeo de un número al entero superior. En otras palabras, el valor de C es igual al valor de rB/(Z-L)1. Se puede comprender que si B/(Z-L) es un número entero, el valor de B/(Z-L) es igual a rB/(Z-L) , y también es igual al valor de lB/(Z-L)j . Se puede considerar que C cumple C = rB/(Z-L)1. En los C bloques de código, Ci bloques de código cuyas longitudes de bloque de código son Ki, y ¿2 bloques de código cuyas longitudes de bloque de código son K2, donde Ki es la longitud mínima de bloque de código en las longitudes de bloque de código que cumplen C-Ki > (B+C-L) en el conjunto de longitudes de bloque de código, K2 es la longitud máxima de bloque de código en las longitudes de bloque de código menores que Ki en el conjunto de longitudes de bloque de código,
Figure imgf000006_0001
, Ci = C-C2, y l-j representa el redondeo de un número a un entero más bajo. Uno de
los bloques de código cuyas longitudes de bloque de código son K2 incluye un segmento de bits de relleno, y la longitud del segmento de bits de relleno es F = Ci-K i+Ci-K2-(B+C-L). Se puede comprender que por redondeo hacia arriba r-"i o redondeo hacia abajo l. j en esta solicitud, si un parámetro a redondear es un número entero, el parámetro puede no ser redondeado al número entero superior o al número entero inferior, o el parámetro de número entero puede ser redondeado hacia arriba, o el parámetro de número entero puede ser redondeado hacia abajo, y los resultados son los mismos.
Se puede obtener de la figura 5 que la secuencia de entrada cuya longitud es B está dividida en C segmentos de bits de entrada sobre la base de una cantidad determinada de bloques de código y longitudes de bloques de código determinadas. Uno de los segmentos de bits de entrada tiene una longitud de K2-L-F, C2 - i segmentos de bits de entrada tienen una longitud de K2-L, y Ci segmentos de bits de entrada tienen una longitud de K i -L. Existen C2 bloques de código cuya longitud es K2 y, en el presente documento, existen Ci bloques de código cuya longitud es Ki . La longitud de un segmento de bits de entrada en un bloque de código cuya longitud de bloque de código es K2 y que incluye el segmento de bits de relleno, es K2-L-F, la longitud de un segmento de bits de entrada en un bloque de código cuya longitud de bloque de código es K2 y que no incluye ningún segmento de bits de relleno es K2-L, y la longitud de un segmento de bits de entrada en el bloque de código cuya longitud de bloque de código es Ki , es Ki -L. Cabe señalar que la posición del segmento de bits de relleno que se muestra en la figura es simplemente un ejemplo, y no está limitada a un primer bloque de código, o no está limitada al comienzo del bloque de código. El segmento de bits de relleno puede estar después del segmento de bits de CRC en el bloque de código.
Tomando como ejemplo B = 32.000 bits, Z = 6.i44 bits, L = 24 bits y el conjunto de longitudes de bloque de código de LDPC utilizado en la realización anterior, la cantidad de bloques de código es C = r B/(Z-L)i = 6, la longitud de cada bloque de código al que se une el segmento de bits de CRC es B+C-L = 32.i44 bits, la longitud mínima Ki del bloque de código en las longitudes de bloque de código que cumplen C-K i > (B+C-L) en el conjunto de longitudes de bloque de código es de 6.i44 bits, y la longitud máxima K2 del bloque de código en los bloques de código de longitud inferior a Ki en el conjunto de longitudes de bloque de código es de 5.i20 bits. En este caso, seis bloques de código incluyen dos bloques de código cuyas longitudes de bloque de código son Ki = 6.i44 bits e incluye cuatro bloques de código cuyas longitudes de bloque de código son K2 = 5.i20 bits. Uno de los bloques de código cuyas longitudes de bloque de código son K2 incluye, además, un segmento de bits de relleno cuya longitud es de 624 bits, por ejemplo, un primer bloque de código cuya longitud de bloque de código es K2 puede incluir el segmento de bits de relleno cuya longitud es de 624 bits. Cabe señalar que, en el presente documento, solo se describen ejemplos, y los ejemplos no constituyen una limitación.
Opcionalmente, de esta manera, si la longitud de la secuencia de entrada cumple B < Z, C = 1. La longitud de un segmento de bits de CRC en el bloque de código es L = 0; en otras palabras, el bloque de código no incluye ningún segmento de bits de CRC. Si la longitud de un bloque de código Io en el conjunto de longitudes de bloque de código es la longitud mínima del bloque de código en las longitudes de bloque de código mayores o iguales a B, la longitud de un segmento de bits de relleno en el bloque de código es lo - B.
Haciendo referencia a la figura 6, la figura 6 es un diagrama esquemático de un método de procesamiento de información, según otra realización de la presente invención. Tal como se muestra en la figura 6, el método incluye el siguiente contenido.
Si B > Z, y cada uno de los bloques de código incluye el segmento de bits de CRC cuya longitud es L, entonces C = rB/(Z-L)i , donde r .i representa el redondeo de un número al entero superior. La longitud total de la secuencia de entrada y los segmentos de bits de CRC es (B+C-L). Tal como se ha descrito en la realización anterior, un segmento incluye un segmento de bits de entrada y un segmento de bits de CRC. En este caso, después de realizar una segmentación equilibrada, la longitud de un segmento en al menos uno de los bloques de código es K3 ; en otras palabras, al menos uno de los C bloques de código incluye un segmento cuya longitud es K3. K3 cumple K3 = r(B+C-L)/Ci ; en otras palabras, el valor de K3 es igual al valor de r(B+C-L)/Ci . Se puede obtener que K3 es un número entero. Se puede comprender que cuando (B+C-L) es divisible por C, (B+C-L)/C es un número entero, y K3 = r(B+C-L)/Ci = (B+C-L)/C = l(B+C-L)/Cj . En otras palabras, cuando (B+CL)/C es divisible por C, el valor de K3 es al valor de (B+CL)/C. Se puede no realizar una operación de redondeo sobre (B+CL)/C, o (B+CL)/C puede ser redondeado al entero superior o al entero inferior y esto no afecta al resultado del valor de K3.
El bloque de código en el que el segmento tiene la longitud de K3 incluye, además, un segmento de bits de relleno cuya longitud es F3, F3 = I3 -K3, y I3 es la longitud mínima de bloque de código en las longitudes de bloque de código mayores o iguales a K3 en el conjunto de longitudes de bloque de código. Si F3 es 0, el bloque de código en el que el segmento tiene la longitud de K3 no incluye ningún segmento de bits de relleno.
Además, al menos uno de los C bloques de código incluye un segmento cuya longitud es K4, y K4 cumple K4 = l(B+C-L)/C-i ; en otras palabras, el valor de K4 es igual al valor de l(B+C-L)/C- . Se puede obtener que K4 es un número entero. En los C bloques de código, la cantidad de bloques de código que incluyen el segmento cuya longitud es K4 es C4 = C K3 - (B+C-L), y la cantidad de bloques de código que incluyen el segmento cuya longitud es K3 es C3 = C-C4. Se puede comprender que, cuando (B+C-L) es divisible por C, (B+CL)/C es un número entero, y K4 = l(B+C-L)/C- = (B+CL)/C = r(B+C-L)/Ci . En otras palabras, cuando (B+C-L) es divisible por C, el valor de K4 es igual al valor de (B+CL)/C. Se puede no realizar una operación de redondeo sobre (B+C-L)/C, o (B+C-L)/C puede ser redondeado al entero superior o al entero inferior, y esto no afecta al resultado de K4.
Si (B+C-L)%C = 0, y % representa una operación de módulo, es decir, cuando (B+CL) es divisible por C, K4 = K3, y r(B+C-L)/Ci es igual a l(B+C-L)/C- . En otras palabras, K3 o K4 es igual a (B+C L)/C. Cada uno de los C bloques de código incluye el segmento cuya longitud es K3 o K4; en otras palabras, existen C bloques de código en los que el segmento tiene la longitud de K3 o K4.
El bloque de código en el que el segmento tiene la longitud de K4 incluye, además, un segmento de bits de relleno cuya longitud es F4, F4 = I4-K4, y I4 es la longitud mínima de bloque de código en las longitudes de bloque de código mayores o iguales que K4 en el conjunto de longitudes de bloque de código. Si F4 es 0, el bloque de código en el que el segmento tiene la longitud de K4 no incluye ningún segmento de bits de relleno.
Se puede obtener de la figura 6, que la secuencia de entrada cuya longitud es B está dividida en C segmentos de bits de entrada sobre la base de una cantidad determinada de bloques de código y de longitudes de bloque de código determinadas. C4 segmentos de bits de entrada tienen una longitud de K4-L y C3 segmentos de bits de entrada tienen una longitud de K3-L. Existen C4 bloques de código en los que el segmento tiene la longitud de K4 y cuyas longitudes de bloque de código son I 4 y, en el presente documento, existen C3 bloques de código en los que el segmento tiene la longitud de K3 y cuyas longitudes de bloque de código son I3. La longitud de un segmento de bits de entrada en el bloque de código en el que el segmento tiene la longitud de K4 es K4-L, y la longitud de un segmento de bits de entrada en el bloque de código en el que el segmento tiene la longitud de K3 es K3-L. Los segmentos de bits de relleno están bien distribuidos en todos los bloques de código. Cabe señalar que la ubicación del segmento de bits de relleno que se muestra en la figura es simplemente un ejemplo, y no está limitada a una posición intermedia del bloque de código. El segmento de bits de relleno puede estar antes del segmento de bits de entrada en el bloque de código, o puede estar después del segmento de bits de CRC en el bloque de código.
B = 32.000 bits, L = 24 bits y el conjunto de longitudes de bloque de código de LDPC anterior se siguen utilizando como ejemplos. La cantidad de columnas correspondientes a bits de información (columna de bits de información) en una matriz de base de LDPC es 16, la longitud máxima de bloque de código en el conjunto de longitudes de bloque de código es Z = 16*384 = 6.144 bits, la cantidad de bloques es C = rB/(Z-L)i = 6, y la longitud de cada bloque de código al que se une el segmento de bits de CRC es B+CL = 32.144 bits. Después de realizar una segmentación equilibrada, K3 es de 5.358 bits, y K4 es de 5.357 bits. Tras la segmentación se obtienen dos bloques de código en los que un segmento tiene una longitud de 5.358 bits y cuatro bloques de código en los que un segmento tiene una longitud de 5.357 bits. La longitud mínima I3 de bloque de código en las longitudes de bloque de código mayores o iguales a K3 es de 6.144 bits, y el factor de elevación z de una matriz de LDPC utilizada para la codificación de canal de los bloques de código en los que el segmento tiene la longitud de K3 es un valor mínimo de 384 en factores de elevación mayores o iguales a rK3/16i. La longitud mínima I4 de bloque de código en las longitudes de bloque de código mayores o iguales a K4 es de 6.144 bits, y el factor de elevación z de una matriz de LDPC utilizada para la codificación de canal de los bloques de código en los que el segmento tiene una longitud de K4 es un valor mínimo de 384 en factores de elevación mayores o iguales a rK4/16i . En consecuencia, la longitud de un segmento de bits de relleno en los bloques de código en los que el segmento tiene una longitud de 5.358 bits es de 786 bits, y la longitud de un segmento de bits de relleno en los bloques de código en los que el segmento tiene una longitud de 5.357 bits es de 787 bits.
B = 25.604 bits, L = 24 bits y el conjunto de longitudes de bloque de código de LDPC anterior se utilizan como otros ejemplos. Z = 16*384 = 6144 bits, la cantidad de bloques es C = rB/(Z-L)i = 5, y la longitud de cada bloque de código al que se une el segmento de bits de CRC es B+C L = 25.604 bits. Después de realizar una segmentación equilibrada, K3 es de 5.121 bits, y K4 es de 5.120 bits. Tras la segmentación se obtienen cuatro bloques de código en los que un segmento tiene una longitud de 5.121 bits y cuatro bloques de código en los que un segmento tiene una longitud de 5.120 bits. La longitud mínima I3 de bloque de código en las longitudes de bloque de código mayores o iguales a K3 es de 6.144 bits, y el factor de elevación z en una matriz de LDPC utilizada para la codificación de canal de los bloques de código en los que el segmento tiene una longitud de K3 es un valor mínimo de 384 en factores de elevación mayores o iguales a rK3/16"i. La longitud mínima I4 de bloque de código en las longitudes de bloque de código mayores o iguales a K4 es de 5.120 bits, y el factor de elevación z en una matriz de LDPC utilizada para la codificación de canal de los bloques de código en los que el segmento tiene una longitud de K4 es un factor de elevación mínimo de 320 en factores de elevación mayores o iguales a rK4/16"i. En consecuencia, la longitud de un segmento de bits de relleno en los bloques de código en los que el segmento tiene una longitud de 5.358 bits es de 1.023 bits, y la longitud de un segmento de bits de relleno en los bloques de código en los que el segmento tiene una longitud de 5.357 bits es de 0 bits.
Cabe señalar que anteriormente solo se han descrito ejemplos, y los ejemplos no constituyen una limitación.
Opcionalmente, de esta manera, si la longitud de la secuencia de entrada cumple B < Z, entonces C = 1. Si la longitud de un bloque de código lo en el conjunto de longitudes de bloque de código es una longitud mínima de bloque de código en las longitudes de bloque de código mayores o iguales a B, la longitud de un segmento de bits de relleno en el bloque de código es lo - B.
Un bit de entrada y un bit de CRC incluidos en un bloque de código también se denominan normalmente bits de información válidos, y la cantidad de bits de información válidos es un numerador para calcular una velocidad de código del bloque de código. Cuando las longitudes de bloques de código adyacentes en el conjunto de longitudes de bloques de código tienen una diferencia relativamente grande, si un bloque de código incluye una gran cantidad de bits de relleno y el otro bloque de código no incluye ningún bit de relleno, existe una diferencia relativamente grande entre las cantidades de bits de información válidos en los dos bloques de código diferentes. Además, las longitudes de las secuencias que se emiten después de realizar la codificación y la adaptación de velocidades en bloques de código suelen ser iguales o estar equilibradas; en otras palabras, los denominadores para calcular las velocidades de código de los bloques de código son básicamente los mismos. En consecuencia, existe una diferencia relativamente grande entre las velocidades de código de los bloques de código, por lo que el rendimiento general se deteriora durante la codificación o la decodificación del sistema. De la manera anterior, en los bloques de código obtenidos después de procesar la secuencia de entrada, las longitudes de bloque de código de dos bloques de código cualesquiera son iguales o dos longitudes de bloque de código adyacentes en el conjunto de longitudes de bloque de código, las cantidades de bits de información válidos en los dos bloques de código cualesquiera difieren hasta en un bit, y los segmentos de bits de relleno están bien distribuidos en los bloques de código, de modo que las velocidades de código de los bloques de código estén equilibradas. Estos bloques de código se utilizan como entrada para la codificación o la decodificación, de modo que se pueda evitar la fluctuación del rendimiento del sistema.
Haciendo referencia a la figura 7, la figura 7 es un diagrama esquemático de un método de procesamiento de información, según una realización no cubierta por la invención reivindicada. De esta manera, no se añade ningún segmento de bits de CRC a cada bloque de código; en otras palabras, L = 0. Tal como se muestra en la figura 7, el método incluye el siguiente contenido.
La cantidad de bloques de código es C = rB /Z i, los C bloques de código incluyen al menos un bloque de código en el que un segmento de bits de entrada tiene una longitud de K5, y K5 = rB /C i.
El bloque de código en el que el segmento de bits de entrada tiene la longitud de K5 incluye, además, un segmento de bits de relleno cuya longitud es F5, F5 = I5 -K5, y I5 es la longitud mínima de bloque de código en las longitudes de bloque de código mayores o iguales a K5 en el conjunto de longitudes de bloque de código.
Los C bloques de código incluyen, además, al menos un bloque de código en el que un segmento de bits de entrada tiene una longitud de K6, K6 = lB/Cj , y los C bloques de código incluyen C6 bloques de código en los que el segmento de bits de entrada tiene la longitud de K6, donde C6 = C K 5 - B, y C5 bloques de código en los que el segmento de bits de entrada tiene la longitud de K5, donde C5 = C-C6.
Si B%C = 0, y % representa una operación de módulo, Ke = K5, y cada uno de los C bloques de código incluye el segmento de bits de entrada cuya longitud es K5; en otras palabras, existen C bloques de código en los que el segmento de bits de entrada tiene la longitud de K5.
El bloque de código en el que el segmento de bits de entrada tiene la longitud de Ke incluye, además ,un segmento de bits de relleno cuya longitud es Fe, Fe = Ie -Ke , y le es la longitud mínima de bloque de código en las longitudes de bloque de código mayores o iguales a Ke en el conjunto de longitudes de bloque de código.
Se puede obtener de la figura 7 que la secuencia de entrada cuya longitud es B está dividida en C segmentos de bits de entrada sobre la base de una cantidad determinada de bloques de código y de longitudes de bloques de código determinadas. Ce segmentos de bits de entrada tienen una longitud de Ke, y C5 segmentos de bits de entrada tienen una longitud de K5. Existen C6 bloques de código en los que el segmento de bits de entrada tiene la longitud de K6, y cuyas longitudes de bloque de código son I6 , y existen C5 bloques de código en los que el segmento de bits de entrada tiene la longitud de K5 y cuyas longitudes de bloque de código son I5. Los segmentos de bits de relleno están bien distribuidos en todos los bloques de código. Cabe señalar que la ubicación del segmento de bits de relleno que se muestra en la figura es simplemente un ejemplo y no está limitada al final del bloque de código. El segmento de bits de relleno puede estar antes del segmento de bits de entrada en el bloque de código, o puede estar después del segmento de bits de entrada en el bloque de código.
B = 32000 bits y el conjunto de longitudes de bloque de código de LDPC anterior se siguen utilizando como ejemplos. Z = 16*384 = 6.144 bits, y la cantidad de bloques es C = rB /Z = 6. Después de realizar una segmentación equilibrada, K5 es de 5.334 bits, Ke es de 5.333 bits, existen cuatro bloques de código en los que un segmento de bits de entrada tiene una longitud de K5, existen dos bloques de código en los que un segmento de bits de entrada tiene una longitud de Ke, y I5 = le = 6.144 bits. En consecuencia, la longitud de un segmento de bits de relleno en el bloque de código en el que el segmento de bits de entrada tiene la longitud de K5 es de 810 bits, y la longitud de un segmento de bits de relleno en el bloque de código en el que el segmento de bits de entrada tiene una longitud de Ke es de 811 bits. Cabe señalar que, en el presente documento, solo se describen ejemplos, y los ejemplos no constituyen una limitación.
Si se proporciona una mejor capacidad de verificación automática en la codificación de canal, los bloques de código obtenidos después de procesar la secuencia de entrada no incluyen el segmento de bits de CRC, de modo que se puedan reducir los sobrecostes de CRC del sistema.
Haciendo referencia a la figura 8, la figura 8 es un diagrama esquemático de un método de procesamiento de información, según otra realización de la presente invención. El método puede ser aplicado a un planteamiento en el que se añade un segmento de bits de CRC a una pluralidad de segmentos de bits de entrada. En este caso, los C bloques de código incluyen G bloques de código que incluyen el segmento de bits de CRC, donde G es un número entero mayor que 0 y menor o igual que C. Tal como se muestra en la figura 8, el método incluye el siguiente contenido.
Los C bloques de código pertenecen a G grupos de bloques de código, y la cantidad de bloques de código que incluye el segmento de bits de CRC en cada grupo de bloques de código es uno. El segmento de bits de CRC en cualquier grupo de bloques de código puede ser un segmento de bits de paridad generado para un segmento de bits de entrada en al menos un bloque de código en el grupo de bloques de código, o puede ser un segmento de bits de paridad generado para un segmento de bits de entrada y un segmento de bits de relleno en al menos un bloque de código en el grupo de bloques de código. Por ejemplo, el segmento de bits de CRC puede ser un segmento de bits de paridad generado solo para un segmento de bits de entrada en el bloque de código para incluir el segmento de bits de CRC, o puede ser un segmento de bits de paridad generado para segmentos de bits de entrada en todos los bloques de código en un grupo de bloques de código, puede ser un segmento de bits de paridad generado solo para un segmento de bits de entrada y un segmento de bits de relleno en el bloque de código que incluye el segmento de bits de CRC, o puede ser un segmento de bits de paridad generado para segmentos de bits de entrada y segmentos de bits de relleno en todos los bloques de código en un grupo de bloques de código. Cabe señalar que esto no está limitado en esta realización de la presente invención.
Los gastos generales de CRC del sistema se pueden reducir debido a que los segmentos de bits de CRC son unidos, mediante un grupo de bloques de código, a una pluralidad de bloques de código obtenidos después de procesar la secuencia de entrada. Además, cuando el grupo de bloques de código realiza la retroalimentación ACK (ACKnowledgement, en inglés), el rendimiento es mejor y se mejora la eficiencia del sistema.
En una posible implementación, la secuencia de entrada es segmentada en C segmentos de bits de entrada y los C segmentos de bits de entrada son divididos en G grupos. En este caso, los bloques de código que incluyen un segmento de bits de entrada correspondiente en un grupo están en un grupo de bloques de código. En otras palabras, los C bloques de código pertenecen a los G grupos de bloques de código.
En otra posible implementación, la secuencia de entrada es dividida en G grupos de bits, y cada grupo de bits es segmentado adicionalmente para obtener un total de C segmentos de bits de entrada. Los bloques de código que incluyen segmentos de bits de entrada en un mismo grupo de bits están en un grupo de bloques de código, de modo que los C bloques de código pertenezcan a los G grupos de bloques de código.
En una realización de la presente invención, se puede determinar una cantidad G de grupos de bloques de código basándose en una cantidad máxima M de bloques de código incluidos en un grupo de bloques de código, por ejemplo, G = rB/(M-Z-L)i, C = r(B+G L)/Z i, G es un número entero mayor que 0 y menor o igual que C, M es un número entero mayor que 0 y rC /G < M
Por ejemplo, B = 92.000, Z = 6.144, L = 24 y M es 4. Se puede obtener un primer resultado de agrupación: G = 4 y C = 15; en otras palabras, se pueden obtener cuatro grupos de bloques de código y 15 bloques de código basándose en la secuencia de entrada.
En otra realización de la presente invención, se puede determinar una cantidad G de grupos de bloques de código sobre la base de una cantidad máxima Gmáx de grupos de bloques de código, por ejemplo, G = min(rB/(Z-L)i, Gmáx), y Gmáx > 0; y si G < Gmáx, C = G; o si G = Gmáx, C = r (B+G -L)/Z .
Por ejemplo, B = 92.000, Z = 6.144, L = 24 y Gmáx es 4. Se puede obtener un segundo resultado de agrupación: G = 4 y C = 15; en otras palabras, se pueden obtener cuatro grupos de bloques de código y 15 bloques de código sobre la base de la secuencia de entrada.
Según la realización anterior, los G grupos de bloques de código incluyen al menos un grupo de bloques de código que incluye Cg bloques de código, donde Cg = r C/Gi ; y los G grupos de bloques de código incluyen, además, al menos un grupo de bloques de código que incluye Cío bloques de código, donde Cío = [C/G], la cantidad de grupos de bloques de código que incluyen C10 bloques de código es de G2 = G ■ C9-C, y la cantidad de grupos de bloques de código que incluyen Cg bloques de código es Gí = G-G2, de modo que las cantidades de bloques de código de los grupos de bloques de código estén equilibradas.
El primer resultado de agrupación o el segundo resultado de agrupación en el ejemplo anterior se utiliza como ejemplo. Por lo tanto, Cg = 4, C10 = 3, existen tres grupos de bloques de código, cada uno de los cuales incluye cuatro bloques de código, y existe un grupo de bloques de código que incluye tres bloques de código. Los 15 bloques de código están divididos en cuatro grupos de bloques de código que incluyen, por separado, tres bloques de código, cuatro bloques de código, cuatro bloques de código y cuatro bloques de código.
En el método de la realización anterior, los recuentos de bloques de código de cualquiera de los dos grupos de bloques de código obtenidos por agrupación pueden diferir hasta en uno, de modo que los grupos de bloques de código tiendan a tener tasas de error de bloque constantes (BLock Error Rate, BLER, en inglés) y un rendimiento constante de la detección de fugas.
En otra realización de la presente invención, para permitir que todos los grupos de bloques de código tengan una longitud de segmento de bits de entrada equilibrada y longitudes de segmentos de bits de CRC equilibradas, los G grupos de bloques de código incluyen al menos un grupo de bloques de código que incluye Cg bloques de código, donde C9 = r P í/Z , y Pí = r (B+GL)/G1; y los G grupos de bloques de código incluyen, además, al menos un grupo de bloques de código que incluye C10 bloques de código, donde Cío = r P d Z , P2 = l(B+G-L)/G-j , la cantidad de grupos de bloques de código que incluyen C10 bloques de código es G4 = G ■ Pí-(B+GL), y la cantidad de grupos de bloques de código que incluyen Cg bloques de código es G3 = G-G4. Se puede determinar una cantidad G de grupos de bloques de código sobre la base de una cantidad máxima M de bloques de código incluidos en un grupo de bloques de código, por ejemplo, G = rB/(M-Z-L)i, o se puede determinar una cantidad G de grupos de bloques de código sobre la base de la cantidad máxima Gmáx de grupos de bloques de código, por ejemplo, G = m in(rB/(Z-L)"i, Gmáx).
Por ejemplo, B = g2.000, Z = 6.144, L = 24 y M es 4. G = 4, P1 = P2 = 23024, Cg = C10 = 4, cada grupo de bloques de código incluye cuatro bloques de código y existen 16 bloques de código en total.
En el método de la realización anterior, las cantidades de bits de información válidos incluidos en todos los grupos de bloques obtenidos por agrupación difieren hasta en un bit.
Se puede obtener de la figura 8 que la secuencia de entrada cuya longitud es B esté segmentada en C segmentos de bits de entrada sobre la base de la cantidad determinada de bloques de código, la cantidad determinada de grupos de bloques de código y las longitudes de bloques de código determinadas, los C bloques de código pertenecen a los G grupos de bloques de código, y un segmento de bits de CRC cuya longitud es L es unido a un bloque de código en cada grupo de bloques de código. Cada uno de G2 grupos de bloques de código incluyen C10 bloques de código, y cada uno de G1 grupos de bloques de código incluyen Cg bloques de código
Cabe señalar que las descripciones anteriores son ejemplos, y los ejemplos no constituyen una limitación en la presente invención.
Opcionalmente, de esta manera, si la longitud de la secuencia de entrada cumple B < M Z, G = 1. La longitud de un segmento de bits de CRC en los C bloques de código es L = 0; en otras palabras, ninguno de los bloques de código incluye el segmento de bits de CRC. Para la segmentación de bloques de código, consulte la figura 7, y los detalles no se describen de nuevo en el presente documento.
La figura g es un diagrama de flujo de un método de procesamiento de información en un sistema de comunicaciones, según una realización no cubierta por la invención reivindicada. El método puede ser aplicado a un dispositivo en un extremo de transmisión, e incluye las siguientes etapas.
901. Obtener una secuencia de entrada, donde la longitud de la secuencia de entrada es B.
902. Determinar una cantidad G de grupos de bloques de código y una cantidad de bloques de código en cada grupo de bloques de código sobre la base de la cantidad máxima Gmáx de grupos de bloques de código y la cantidad máxima M de bloques de código en cada grupo de bloques de código, la secuencia de entrada y la longitud máxima Z de bloque de código en un conjunto de longitudes de bloque de código.
Para una implementación de obtención de G grupos de bloques de código sobre la base de la cantidad máxima Gmáx de grupos de bloques de código, la secuencia de entrada y la longitud máxima Z de bloque de código, o la obtención de G grupos de bloques de código sobre la base de la cantidad máxima M de bloques de código en cada grupo de bloques de código, la secuencia de entrada y la longitud máxima Z de bloque de código, y la determinación de la cantidad de bloques de código en cada grupo de bloques de código, las implementaciones de segmentación anteriores descritas en la figura 8 pueden ser consultadas, y los detalles no se describen nuevamente en el presente documento.
903. Obtener C bloques de código sobre la base de la secuencia de entrada, la cantidad G de grupos de bloques de código y la cantidad de bloques de código en cada grupo de bloques de código.
Se puede obtener una cantidad C de bloques de código basándose en la cantidad G de grupos de bloques de código y en la cantidad de bloques de código en cada grupo de bloques de código. La secuencia de entrada está segmentada en C segmentos de bits de entrada, y cada bloque de código incluye uno de los segmentos de bits de entrada. Cada grupo de bloques de código incluye un bloque de código al que es unido un segmento de bits de CRC. Un segmento de bits de CRC en cualquier grupo de bloques de código puede ser un segmento de bits de paridad generado para un segmento de bits de entrada en al menos un bloque de código en el grupo de bloques de código, o puede ser un segmento de bits de paridad generado para un segmento de bits de entrada y un segmento de bits de relleno en al menos un bloque de código en el grupo de bloques de código.
Para garantizar que los bloques de código estén equilibrados, las longitudes de los bloques de código pueden ser determinadas sobre la base de la longitud (B+G-L) de la secuencia de entrada a la que se unen G segmentos de bits de CRC, y la segmentación del bloque de código se realiza sobre la base de las longitudes de los bloques de código.
Para facilitar la descripción, en esta realización de la presente invención, los bits distintos del segmento de bits de relleno incluidos en cada bloque de código se denominan segmento mixto. Se puede obtener que el segmento mixto incluye un segmento de bits de entrada o un segmento de bits de entrada y un segmento de bits de CRC. En un grupo de bloques de código, un segmento mixto solo en un bloque de código incluye el segmento de bits de entrada y el segmento de bits de CRC, y un segmento mixto en otro bloque de código incluye solo el segmento de bits de entrada.
Al menos uno de los C bloques de código incluye un segmento mixto cuya longitud es K7, y K7 = r(B+G-L)/Ci.
El bloque de código en el que el segmento mixto tiene la longitud de K7 incluye, además, un segmento de bits de relleno cuya longitud es F7, F7 = I7 -K7, y I7 es la longitud mínima de bloque de código en las longitudes de bloque de código mayores o iguales a K7 en el conjunto de longitudes de bloque de código.
Además, al menos uno de los C bloques de código incluye un segmento mixto cuya longitud es K5, Ks = l(B+G-L)/Cj , y en los C bloques de código, la cantidad de bloques de código que incluyen el segmento mixto cuya longitud es K3 es Cs = C-K7-(B+G-L), y la cantidad de bloques de código que incluyen el segmento mixto cuya longitud es K7 es C7 = C-Cs .
Si (B+G-L)%C = 0, y % representa una operación de módulo, Ks = K7 , y cada uno de los C bloques de código incluye un segmento de bits de entrada cuya longitud es K7 o el segmento mixto cuya longitud es K7 ; en otras palabras, existen C bloques de código en los que el segmento mixto tiene la longitud de K7.
El bloque de código en el que el segmento mixto tiene la longitud de K3 incluye, además, un segmento de bits de relleno cuya longitud es Fs , Fs = Is -Ks , y Is es la longitud mínima de bloque de código en las longitudes de bloque de código mayores o iguales a Ks en el conjunto de longitudes de bloque de código.
Por ejemplo, B = 92.000, M = 4, Z = 6.144 y L = 24. En este caso, la cantidad de grupos de bloques de código es G = rB/(M-Z-L)i, G = 4, la cantidad de bloques de código es C = r(B+G-L)/Ziy C = 15. Los 15 bloques de código están divididos en cuatro grupos de bloques de código que incluyen por separado tres bloques de código, cuatro bloques de código, cuatro bloques de código y cuatro bloques de código. Después de realizar una segmentación equilibrada, K7 es de 6.140 bits, Ks es de 6.139 bits, existen 11 bloques de código en los que el segmento mixto tiene la longitud de K7, y existen cuatro bloques de código en los que el segmento mixto tiene la longitud de Ks . La longitud de un segmento de bits de relleno en el bloque de código en el que el segmento mixto tiene la longitud de K7 es de cuatro bits, y la longitud de un segmento de bits de relleno en el bloque de código en el que el segmento mixto tiene la longitud de Ks es de cinco bits. Por ejemplo, la longitud del segmento mixto en los 11 bloques de código en los grupos 0 a 2 puede ser de 6.140 bits, y la longitud del segmento mixto en los cuatro bloques de código en el grupo 3 puede ser de 6.139 bits. La Tabla 1 muestra un ejemplo de una longitud de un segmento de bits de entrada, una longitud de un segmento de bits de CRC y una longitud de un segmento de bits de relleno en cada bloque de código en este modo de segmentación de bloques. Ciertamente, la longitud de los segmentos mixtos en los bloques de código 0 a 3 puede ser de 6.139 bits, y la longitud de los segmentos mixtos en los bloques de código 4 a 14 puede ser de 6.140 bits.
Tabla 1 Ejemplo de segmentación de bloques de código
Figure imgf000012_0001
Cabe señalar que las descripciones anteriores son ejemplos, y los ejemplos no constituyen una limitación.
Los bits de CRC son unidos mediante un grupo de bloques de código, por lo que se pueden reducir los sobrecostes de verificación de CRC y se puede mejorar aún más el rendimiento del sistema. Si se utiliza una solicitud de repetición automática híbrida (Hybrid Automatic Repeat reQuest, HARQ, en inglés) en un sistema para retroalimentar información de acuse de recibo/acuse de recibo negativo (ACK/NACK) por grupo, la conexión de CRC basada en el grupo de bloques de código puede reducir los sobrecostes de señalización de retroalimentación y mejorar eficiencia de transmisión del sistema.
Según los métodos de procesamiento de información en las realizaciones anteriores, un dispositivo de comunicaciones 10 puede codificar, además, cada uno de los C bloques de código para obtener bloques codificados. El dispositivo de comunicaciones 10 puede codificar cada bloque de código en un esquema de codificación de canal utilizado en el sistema, para ser específicos, realizar la codificación utilizando cada secuencia de salida Cro, cr i , Cr2, cr3, ..., Cr(K r-i) en la etapa 202 como una secuencia de entrada para un codificador, por ejemplo, realizar la codificación de LDPC o la codificación polar. Esto no está limitado a ello. Después de codificar el bloque de código, el dispositivo de comunicaciones 10 envía el bloque codificado a un dispositivo en un extremo de recepción.
La figura 10 muestra un método de procesamiento de información en un sistema de comunicaciones, según una realización no cubierta por la invención reivindicada. El método puede ser aplicado a un dispositivo en un extremo de recepción. Tal como se muestra en la figura 10, el método incluye las siguientes etapas.
1001. Obtener C bloques de código sobre la base de la longitud de una secuencia de salida y una longitud máxima Z de bloque de código en un conjunto de longitudes de bloque de código.
En las realizaciones de la presente invención, la secuencia de salida puede ser un bloque de transporte o un bloque de transporte al que se adjunta el bloque de transporte de CRC. El bloque de transporte del presente documento puede ser obtenido realizando una segmentación de bloques en una secuencia de información basada en un tamaño de bloque de transporte, y está configurado para transmitir información de control o información de datos. El bloque de transporte o el bloque de transporte al que se adjunta el CRC del bloque de transporte que obtiene el dispositivo en el extremo de recepción basándose en los bloques de código recibidos puede ser utilizado como secuencia de salida para la concatenación de bloques de código. Debido a que un proceso realizado por un dispositivo en el extremo de transmisión y un proceso realizado por el dispositivo en el extremo de recepción son inversos entre sí, la secuencia de salida en la que el dispositivo en el extremo de recepción realiza la concatenación de bloques de código es equivalente a una secuencia de entrada en la que el dispositivo final de transmisión realiza la segmentación del bloque de código.
Un dispositivo de comunicaciones 11 puede obtener un tamaño de bloque de transporte recibido (tamaño de TB), es decir, la longitud de la secuencia de salida, y obtener la longitud máxima Z de bloque de código en el conjunto de longitudes de bloque de código, para determinar una cantidad C de bloques de código en la secuencia de salida.
El dispositivo de comunicaciones 11 recibe C bloques de código enviados por un dispositivo de comunicaciones 10 y obtiene los C bloques de código después de que un decodificador decodifique los C bloques codificados.
1002. Obtener la secuencia de salida sobre la base de los C bloques de código obtenidos en la etapa 1001.
Cada bloque de código incluye un segmento de bits de salida en la secuencia de salida, y al menos un bloque de código incluye un segmento de bits de CRC de verificación de redundancia cíclica cuya longitud es L, o incluye un segmento de bits de relleno. B, Z y C son números enteros mayores que 0, y L es un número entero mayor o igual que 0 y menor que Z.
En la etapa 1001, además de determinar la cantidad de bloques de código, el dispositivo de comunicaciones 11 puede determinar la longitud de los bloques de código, la longitud del segmento de bits de salida en el bloque de código, la longitud L del segmento de bits de CRC y la longitud del segmento de bits de relleno. Para obtener detalles, consulte los ejemplos de segmentación de bloques de código en las realizaciones que se muestran en la figura 5 a la figura 8, y los ejemplos describen cómo determinar la cantidad de bloques de código, la longitud de un bloque de código, la longitud L de un segmento de bits de CRC y la longitud de un segmento de bits de relleno. Los detalles no se describen de nuevo en el presente documento. El dispositivo de comunicaciones 11 obtiene segmentos de bits de salida de los bloques de código y, a continuación, concatena los segmentos de bits de salida para obtener la secuencia de salida.
Además del segmento de bits de salida, el bloque de código incluye el segmento de bits de CRC cuya longitud es L. Si el segmento de bits de CRC es un segmento de bits de paridad generado para el segmento de bits de salida en el bloque de código, el dispositivo de comunicaciones 11 verifica el segmento de bits de salida en el bloque de código sobre la base del segmento de bits de CRC, y si la verificación tiene éxito, el dispositivo de comunicaciones 11 determina que el segmento de bits de salida en el bloque de código es correcto y puede ser concatenado a otro segmento de bits de salida que pasa la verificación. Si el segmento de bits de CRC es un segmento de bits de paridad generado para el segmento de bits de salida y el segmento de bits de relleno en el bloque de código, el dispositivo de comunicaciones 11 verifica el segmento de bits de salida y el segmento de bits de relleno en el bloque de código basándose en el segmento de bits de CRC, y si la verificación tiene éxito, el dispositivo de comunicaciones 11 determina que el segmento de bits de salida y el segmento de bits de relleno en el bloque de código son correctos, y, además, concatena el segmento de bits de salida en el bloque de código a otro segmento de bits de salida que pasa la verificación. Si el segmento de bits de CRC es un segmento de bits de paridad generado para segmentos de bits de salida en una pluralidad de bloques de código, el dispositivo de comunicaciones 11 verifica los segmentos de bits de salida en estos bloques de código basándose en el segmento de bits de CRC, y, si la verificación tiene éxito, el dispositivo comunicaciones 11 concatena estos segmentos de bits de salida a otro segmento de bits de salida que pasa la verificación. Si el segmento de bits de CRC es un segmento de bits de paridad generado para segmentos de bits de salida y segmentos de bits de relleno en una pluralidad de bloques de código, el dispositivo de comunicaciones 11 verifica los segmentos de bits de salida y los segmentos de bits de relleno en estos bloques de código basándose en el segmento de bits de CRC, y, si la verificación tiene éxito, el dispositivo de comunicaciones 11 concatena estos segmentos de bits de salida a otro segmento de bits de salida que pasa la verificación.
El método realizado por el dispositivo de comunicaciones 11 es un proceso inverso realizado por el dispositivo de comunicaciones 10. Para conocer la cantidad de bloques de código, la longitud del bloque de código, la longitud del segmento de bits de relleno y la conexión del segmento de bits de CRC, consulte los ejemplos de segmentación de bloques de código descritos en la figura 5 a la figura 8. La única diferencia es que la secuencia de salida y el segmento de bits de salida para el dispositivo de comunicaciones 11 se corresponden con la secuencia de entrada y el segmento de bits de entrada para el dispositivo de comunicaciones 10. Debido a que los métodos y efectos del procesamiento de información se han descrito en las realizaciones anteriores, los detalles no se describen de nuevo en el presente documento.
La figura 11 es un diagrama estructural esquemático de un dispositivo de comunicaciones, según otra realización de la presente invención. El dispositivo de comunicaciones se puede aplicar al sistema de comunicaciones que se muestra en la figura 1. El dispositivo de comunicaciones 10 puede incluir una unidad de obtención 101 y una unidad de procesamiento 102.
La unidad de obtención 101 está configurada para obtener una secuencia de entrada. La unidad de procesamiento 102 está configurada para obtener C bloques de código sobre la base de la secuencia de entrada y la longitud máxima Z de bloque de código en un conjunto de longitudes de bloque de código, donde cada uno de los bloques de código incluye un segmento de bits de entrada en la secuencia de entrada, al menos uno de los bloques de código incluye un segmento de bits de CRC de verificación de redundancia cíclica cuya longitud es L, o incluye un segmento de bits de relleno, B, Z y C son números enteros mayores que 0, y L es un número entero mayor o igual que 0 y menor que Z. El dispositivo de comunicaciones puede ser configurado para implementar las realizaciones del método anterior. Consulte la descripción en las realizaciones del método anterior, y los detalles no se describen de nuevo en el presente documento.
El dispositivo de comunicaciones 10 puede incluir, además, una unidad de codificación 103. La unidad de codificación 103 también se puede denominar codificador, circuito de codificación o similar, y está configurada, principalmente, para codificar los bloques de código emitidos por la unidad de procesamiento 102, por ejemplo, realizar la codificación de LDPC en cada uno de los C bloques de código en la realización anterior.
El dispositivo de comunicaciones 10 puede incluir, además, una unidad transceptora 104, y la unidad transceptora 104 también se puede denominar transceptor, circuito transceptor o similar. La unidad transceptora 104 está configurada, principalmente, para transmitir y recibir una señal de radiofrecuencia, por ejemplo, está configurada para enviar, al dispositivo de comunicaciones 11, un bloque codificado que es codificado por la unidad de codificación 103.
El dispositivo de comunicaciones 10 puede incluir, además, otra unidad, por ejemplo, una unidad configurada para generar un bloque de transporte de CRC, una unidad de adaptación de velocidad, una unidad de entrelazado y una unidad de modulación, que pueden ser configuradas por separado para implementar las funciones correspondientes del dispositivo de comunicaciones 10 en la figura 1.
Cabe señalar que el dispositivo de comunicaciones 10 puede incluir una o más memorias y procesadores para implementar funciones del dispositivo de comunicaciones 10 en la figura 1. La memoria y el procesador pueden estar dispuestos en cada unidad. Alternativamente, múltiples unidades pueden compartir una misma memoria y un mismo procesador.
La figura 12 es un diagrama estructural esquemático de un dispositivo de comunicaciones. El dispositivo de comunicaciones se puede aplicar al sistema de comunicaciones que se muestra en la figura 1. Un dispositivo de comunicaciones 11 puede incluir una unidad de obtención 111 y una unidad de procesamiento 112.
La unidad de obtención 111 está configurada para obtener C bloques de código basándose en una longitud de una secuencia de salida y una longitud máxima Z de bloque de código en un conjunto de longitudes de bloque de código.
La unidad de procesamiento 112 está configurada para obtener la secuencia de salida sobre la base de los C bloques de código obtenidos por la unidad de obtención 111, donde cada uno de los bloques de código incluye un segmento de bits de salida en la secuencia de salida, al menos uno de los bloques de código incluye un segmento de bits de CRC de verificación de redundancia cíclica cuya longitud es L, o incluye un segmento de bits de relleno, B, Z y C son números enteros mayores que 0, y L es un número entero mayor que o igual que 0 y menor que Z.
La unidad de obtención 111 y la unidad de procesamiento 112 pueden ser configuradas para implementar el método en las realizaciones del método anteriores. Para obtener detalles, consulte la descripción en las realizaciones del método anterior, y los detalles no se describen de nuevo en el presente documento.
El dispositivo de comunicaciones 11 puede incluir, además, una unidad de decodificación 113. La unidad de decodificación 113 también se puede denominar decodificador, circuito decodificador o similar, y está configurada, principalmente, para decodificar bloques codificados recibidos por una unidad transceptora 114.
El dispositivo de comunicaciones 11 puede incluir, además, la unidad transceptora 114, y la unidad transceptora 114 también se puede denominar transceptor, circuito transceptor o similar. La unidad transceptora 114 está configurada, principalmente, para transmitir y recibir una señal de radiofrecuencia, por ejemplo, está configurada para recibir un bloque codificado que es enviado por el dispositivo de comunicaciones 10 y que está en las realizaciones del método anterior.
El dispositivo de comunicaciones 11 puede incluir, además, otra unidad, por ejemplo, una unidad configurada para realizar CRC de bloque de transporte, una unidad de eliminación de adaptación de velocidad, una unidad de desentrelazado y una unidad de demodulación, que pueden ser configuradas por separado para implementar las funciones correspondientes del dispositivo de comunicaciones 11 en la figura 1.
Cabe señalar que el dispositivo de comunicaciones 11 puede incluir una o más memorias y procesadores para implementar funciones del dispositivo de comunicaciones 11 de la figura 1. La memoria y el procesador pueden estar dispuestos en cada unidad. Alternativamente, múltiples unidades pueden compartir una misma memoria y un mismo procesador.
Una persona experta en la materia puede comprender, además, que varios bloques lógicos ilustrativos (bloque lógico ilustrativo) y etapas (etapa) que se enumeran en las realizaciones de la presente invención pueden ser implementados utilizando hardware electrónico, software informático o una combinación de los mismos. Si las funciones se implementan mediante la utilización de hardware o software depende de aplicaciones particulares, y de un requisito de diseño de un sistema completo. Una persona con conocimientos ordinarios en la materia puede utilizar diversos métodos para implementar las funciones descritas para cada aplicación particular, pero no se debe considerar que la implementación va más allá del alcance de las realizaciones de la presente invención.
Las diversas unidades y circuitos lógicos ilustrativos descritos en las realizaciones de la presente invención pueden implementar o realizar las funciones descritas mediante la utilización de un procesador de propósito general, un procesador de señal digital, un circuito integrado de aplicación específica (Application-Specific Integrated Circuit, ASIC, en inglés), una matriz de puertas programables en campo (Field Programmable Gate Array, FPGA, en inglés) u otro aparato lógico programable, una puerta discreta o lógica de transistor, un componente de hardware discreto o un diseño de cualquier combinación de los mismos. El procesador de propósito general puede ser un microprocesador. Opcionalmente, el procesador de uso general también puede ser cualquier procesador, controlador, microcontrolador o máquina de estado convencional. El procesador puede ser implementado alternativamente mediante una combinación de aparatos informáticos, tales como un procesador de señales digitales y un microprocesador, una pluralidad de microprocesadores, uno o más microprocesadores junto con un núcleo de procesador de señales digitales o cualquier otra configuración similar.
Las etapas de los métodos o algoritmos descritos en las realizaciones de la presente invención pueden estar integrados directamente en el hardware, en una unidad de software ejecutada por el procesador o en una combinación de los mismos. La unidad de software puede estar almacenada en una memoria RAM, una memoria flash, una memoria ROM, una memoria EPROM, una memoria EEPROM, un registro, un disco duro, un disco magnético extraíble, un CD-ROM o un medio de almacenamiento de cualquier otra forma en la técnica. Por ejemplo, el medio de almacenamiento puede ser conectado al procesador, de modo que el procesador pueda leer información del medio de almacenamiento y escribir información en el medio de almacenamiento. Alternativamente, el medio de almacenamiento puede estar integrado en el procesador. El procesador y el medio de almacenamiento pueden estar dispuestos en un ASIC, y el ASIC puede estar dispuesto en un UE. Opcionalmente, el procesador y el medio de almacenamiento pueden estar dispuestos en diferentes componentes del UE.
Con las descripciones de las realizaciones anteriores, un experto en la materia puede comprender claramente que la presente invención puede ser implementada mediante hardware, firmware o una combinación de los mismos. Cuando la presente invención se implementa mediante software, las funciones anteriores pueden estar almacenadas en un medio legible por ordenador o ser transmitidas como una o más instrucciones o código en el medio legible por ordenador. El medio legible por ordenador incluye un medio de almacenamiento informático y un medio de comunicación, y el medio de comunicación incluye cualquier medio que permita que un programa informático se transmita de un lugar a otro. El medio de almacenamiento puede ser cualquier medio válido accesible para un ordenador. Lo siguiente proporciona un ejemplo, pero no impone una limitación: El medio legible por ordenador puede incluir una RAM, una ROM, una EEPROM, un CD-ROM u otro medio de almacenamiento en disco óptico o en disco, u otro dispositivo de almacenamiento magnético, o cualquier otro medio que pueda transportar o almacenar el código de programa esperado en forma de instrucción o estructura de datos y al que pueda acceder un ordenador. Además, cualquier conexión puede ser definida apropiadamente como un medio legible por ordenador. Por ejemplo, si el software se transmite desde un sitio web, un servidor u otra fuente remota mediante un cable coaxial, un cable/fibra óptica, un par trenzado, una línea de abonado digital (digital Subscriber Line, DSL, en inglés) o tecnologías inalámbricas tales como rayos infrarrojos, radio y microondas; el cable coaxial, fibra/cable óptico, par trenzado, DSL o tecnologías inalámbricas tales como rayos infrarrojos, radio y microondas están incluidos en la fijación de un medio al que pertenecen. Por ejemplo, un disco (DisK, en inglés) y un disco (disc, en inglés) utilizados en la presente invención incluyen un disco compacto (Compact Disc, CD, en inglés), un disco láser, un disco óptico, un disco versátil digital (Digital Versatile Disc, DVD, en inglés), un disquete y un disco Blu-ray, donde el disco (disk), en general, copia datos por medios magnéticos, y el disco (disc) copia datos de manera óptica utilizando un láser. La combinación anterior también debe ser incluida en el alcance de la protección del medio legible por ordenador.
En resumen, lo que se ha descrito anteriormente son meras realizaciones a modo de ejemplo de las soluciones técnicas de la presente invención, pero no pretende limitar el alcance de la protección de la presente invención.

Claims (9)

REIVINDICACIONES
1. Un método de procesamiento de información en un sistema de comunicaciones, que comprende:
obtener (201), por parte de un dispositivo de comunicación, una secuencia de entrada de longitud B; determinar (202), por parte del dispositivo de comunicación, que la secuencia de entrada debe ser segmentada en C bloques de código sobre la base de la longitud B de la secuencia de entrada y de la longitud máxima Z de bloque de código, donde B > Z ;
realizar, por parte del dispositivo de comunicación, una segmentación sobre la secuencia de entrada para obtener los C bloques de código;
en el que cada uno de los C bloques de código comprende un segmento de bits, un segmento de bits de verificación de redundancia cíclica, CRC, y un segmento de bits de relleno,
en el que cada segmento de bits comprende uno o más bits de la secuencia de entrada, cada segmento de bits de CRC comprende L bits de CRC para un segmento de bits correspondiente, y B, Z, C y L son números enteros mayores que 0,
en donde B, Z, C y L cumplen C = rB/(Z-L)1, donde r -i representa el redondeo a un número entero superior, y al menos uno de los C bloques de código comprende un segmento de longitud K3, donde el segmento de longitud K3 comprende un segmento de bits y un segmento de bits de CRC, y K3 cumple K3 = r(B+C-L)/Ci , en donde, en el bloque de código que comprende el segmento de longitud K5, el segmento de bits de relleno comprende F3 bits de relleno, donde F3 = I3 - K3 , donde I3 es un producto de un factor de elevación z y un valor X, en donde el valor X es la cantidad de columnas correspondientes a bits de información en una matriz de base de verificación de paridad de baja densidad, LDPC, para codificar cada uno de los C bloques de código, y
en donde el factor de elevación z es un valor mínimo en los factores de elevación mayor o igual que rKs/X1 , donde F3 es un número entero mayor que 0, o el factor de elevación z es un valor mínimo en los factores de elevación que hace que I3 cumpla I3 s K3, donde I3 es mayor o igual que K3, y F3 es un número entero mayor que 0; y codificar, por parte del dispositivo de comunicación, cada uno de los C bloques de código con dicha matriz de base de LDPC.
2. El método según la reivindicación 1, en el que, si (B+CL) es divisible por C, cada uno de los C bloques de código comprende el segmento cuya longitud es K3, en donde K3 cumple K3 = (B+CL)/C.
3. El método según la reivindicación 1 o 2, en el que, en el bloque de código que comprende el segmento de longitud K3, los F3 bits de relleno están situados después de los L bits de CRC.
4. El método según una cualquiera de las reivindicaciones 1 a 3, en el que L = 24.
5. Un dispositivo de comunicaciones (10), que comprende:
una unidad de obtención (101), configurada para obtener una secuencia de entrada de longitud B;
una unidad de procesamiento (102), configurada para determinar que la secuencia de entrada debe estar segmentada en C bloques de código sobre la base de la longitud B de la secuencia de entrada y una longitud máxima Z de bloque de código, donde B > Z, y para realizar la segmentación en la secuencia de entrada para obtener los C bloques de código;
en el que cada uno de los C bloques de código comprende un segmento de bits, un segmento de bits de verificación de redundancia cíclica, CRC, y un segmento de bits de relleno,
en el que cada segmento de bits comprende uno o más bits de la secuencia de entrada, cada segmento de bits de CRC comprende L bits de CRC para un segmento de bits correspondiente, y B, Z, C y L son números enteros mayores que 0,
donde B, Z, C y L cumplen C = rB/(Z-L)1, donde r 1 representa el redondeo a un número entero superior, y al menos uno de los C bloques de código comprende un segmento de longitud K3, donde el segmento de longitud K3 comprende un segmento de bits y un segmento de bits de CRC, y K3 cumple K3 = r(B+C-L)/C"i ,
en donde, en el bloque de código que comprende el segmento de longitud K3, el segmento de bits de relleno comprende F3 bits de relleno, donde F3 = I3 -K3, donde I3 es un producto de un factor de elevación z y un valor X, en donde el valor X es la cantidad de columnas correspondientes a bits de información en una matriz de base de verificación de paridad de baja densidad, LDPC, para codificar cada uno de los C bloques de código, y
en donde el factor de elevación z es un valor mínimo en los factores de elevación mayores o iguales que r K3/X1 , donde F3 es un número entero mayor que 0, o el factor de elevación z es un valor mínimo en los factores de elevación que hace que I3 reunir I3 donde I3 es mayor o igual que K3, y F3 es un número entero mayor que 0; y una unidad de codificación (103), configurada para codificar cada uno de los C bloques de código con dicha matriz de base de LDPC.
6. El dispositivo de comunicaciones según la reivindicación 5, en el que, si (B+C-L) es divisible por C, cada uno de los C bloques de código comprende el segmento cuya longitud es K3, donde K3 cumple K3 = (B+CL)/C.
7. El dispositivo de comunicaciones (10) según la reivindicación 5 o 6, en el que, en el bloque de código que comprende el segmento de longitud K3, los F3 bits de relleno están situados después de los L bits de CRC.
8. El dispositivo de comunicaciones (10) según cualquiera de las reivindicaciones 5 a 7, en el que L = 24.
9. Un medio de almacenamiento legible por ordenador, que comprende instrucciones que, cuando son ejecutadas por un ordenador, hacen que el ordenador lleve a cabo el método de cualquiera de las reivindicaciones 1 a 4.
ES18736178T 2017-01-05 2018-01-05 Método de procesamiento de la información, dispositivo y sistema de comunicaciones Active ES2916425T3 (es)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201710008135.6A CN108282246B (zh) 2017-01-05 2017-01-05 信息处理的方法、设备和通信系统
PCT/CN2018/071643 WO2018127152A1 (zh) 2017-01-05 2018-01-05 信息处理的方法、设备和通信系统

Publications (1)

Publication Number Publication Date
ES2916425T3 true ES2916425T3 (es) 2022-07-01

Family

ID=62789253

Family Applications (1)

Application Number Title Priority Date Filing Date
ES18736178T Active ES2916425T3 (es) 2017-01-05 2018-01-05 Método de procesamiento de la información, dispositivo y sistema de comunicaciones

Country Status (9)

Country Link
US (2) US10659195B2 (es)
EP (2) EP4080800A1 (es)
JP (1) JP7026689B2 (es)
KR (1) KR102277337B1 (es)
CN (2) CN110430010B (es)
BR (1) BR112019013900B1 (es)
ES (1) ES2916425T3 (es)
RU (1) RU2750510C2 (es)
WO (1) WO2018127152A1 (es)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108289010B (zh) * 2017-01-09 2022-04-15 中兴通讯股份有限公司 一种数据处理方法和装置
EP3633896B1 (en) 2017-03-08 2022-10-05 LG Electronics Inc. Method and apparatus for transmitting and receiving radio signals in a wireless communication system
US20180287752A1 (en) * 2017-03-29 2018-10-04 Kt Corporation Method and apparatus for configuring transport block to transmit data
US10680660B2 (en) * 2017-06-05 2020-06-09 Huawei Technologies Co., Ltd. Method and apparatus for distributing assistant bits in encoding
EP3669460A4 (en) 2017-08-18 2021-05-19 Nokia Solutions and Networks Oy USING LDPC BASIC GRAPHICS FOR NR
US10547330B2 (en) * 2017-11-01 2020-01-28 Shanghai Langbo Communication Technology Company Limited Method and device in user equipment and base station for wireless communication
WO2019095190A1 (en) * 2017-11-16 2019-05-23 Qualcomm Incorporated Reduced overhead error detection code design for decoding a codeword
CN111385269B (zh) * 2018-12-29 2021-02-12 广州市百果园网络科技有限公司 数据传输方法和装置
US11374686B2 (en) * 2020-02-04 2022-06-28 Qualcomm Incorporated Parity check bits for non-coherent communication
CN112821987B (zh) * 2021-04-16 2021-08-31 苏州华兴源创科技股份有限公司 信道编码中的数据处理方法、计算机设备及存储介质
CN113114426A (zh) * 2021-04-21 2021-07-13 上海道生物联技术有限公司 一种两段式编码、调制发送方法及发送端
CN115412732A (zh) * 2021-05-28 2022-11-29 华为技术有限公司 数据处理方法及装置

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6868075B1 (en) * 1999-09-28 2005-03-15 Telefonaktiebolaget Lm Ericsson (Publ) Method and apparatus for compressed mode communications over a radio interface
AU7549500A (en) * 1999-09-30 2001-04-30 Telefonaktiebolaget Lm Ericsson (Publ) Transmit power control
JP2001223670A (ja) * 2000-02-09 2001-08-17 Nec Corp 拡散符号生成器及びそれを用いるｃｄｍａ通信装置並びにそれらに用いる拡散符号生成方法
JP3297668B2 (ja) * 2000-04-26 2002-07-02 松下電器産業株式会社 符号／復号化装置及び符号／復号化方法
US7227851B1 (en) * 2000-11-17 2007-06-05 Lucent Technologies Inc. Transport channel multiplexing system and method
KR100713331B1 (ko) * 2000-12-23 2007-05-04 삼성전자주식회사 부호분할다중접속 이동통신시스템의 반복복호 중지 장치 및 방법
CA2371556C (en) * 2001-02-19 2005-08-23 Samsung Electronics Co., Ltd. Dpch multiplexing apparatus and method for outer loop power control in a w-cdma communication system
KR100762632B1 (ko) * 2001-10-17 2007-10-01 삼성전자주식회사 부호 분할 다중 접속 통신 시스템에서 전송 채널 다중화/역다중화 장치 및 방법
KR100594021B1 (ko) * 2003-11-13 2006-06-30 삼성전자주식회사 무선통신 시스템에서 패킷 송수신을 위한 비트 스크램블링방법 및 장치
EP1779575A1 (en) * 2004-08-17 2007-05-02 Nokia Corporation Methods and apparatus for balancing modulation in cellular communications over noisy channels
US8566676B2 (en) * 2007-01-05 2013-10-22 Qualcomm Incorporated FEC code and code rate selection based on packet size
EP1973234A1 (en) * 2007-03-20 2008-09-24 Nokia Siemens Networks Gmbh & Co. Kg Optimised code block segmentation for turbo encoding
PL2557715T3 (pl) * 2007-04-30 2017-05-31 Interdigital Technology Corporation Wykrywanie oraz kontrola błędów sygnalizacji sprzężenia zwrotnego w systemach komunikacji bezprzewodowej MIMO
US8386878B2 (en) * 2007-07-12 2013-02-26 Samsung Electronics Co., Ltd. Methods and apparatus to compute CRC for multiple code blocks
KR100928261B1 (ko) * 2007-09-08 2009-11-24 엘지전자 주식회사 비검출 오류 저감을 위한 신호 분할 및 ｃｒｃ 부착 방법
US7853857B2 (en) * 2007-09-14 2010-12-14 Motorola Mobility, Inc. Multi-layer cyclic redundancy check code in wireless communication system
US8555148B2 (en) * 2007-09-18 2013-10-08 Samsung Electronics Co., Ltd. Methods and apparatus to generate multiple CRCs
CN101159514A (zh) * 2007-10-31 2008-04-09 中兴通讯股份有限公司 一种传输块循环冗余码的添加方法
CN101431396A (zh) * 2007-11-09 2009-05-13 松下电器产业株式会社 在拆分码字中分配填充比特的方法
WO2009096658A1 (en) * 2008-01-31 2009-08-06 Lg Electronics Inc. Method for determining transport block size and signal transmission method using the same
CN101667884A (zh) * 2008-09-03 2010-03-10 中兴通讯股份有限公司 信道编码方法及装置、信道译码方法及装置
US8788903B2 (en) * 2008-10-23 2014-07-22 Panasonic Intellectual Property Corporation Of America Wireless transmission device, wireless receiving device, and method for transmitting encoded data
KR101633326B1 (ko) * 2009-02-27 2016-06-24 엘지전자 주식회사 전송 방법
US8560911B2 (en) * 2009-09-14 2013-10-15 Samsung Electronics Co., Ltd. System and method for structured LDPC code family
US8732565B2 (en) * 2010-06-14 2014-05-20 Samsung Electronics Co., Ltd. Method and apparatus for parallel processing in a gigabit LDPC decoder
CN102136887A (zh) * 2011-04-18 2011-07-27 中兴通讯股份有限公司 传输块循环冗余校验方法及装置
JP5679059B2 (ja) * 2011-06-29 2015-03-04 日本電気株式会社 無線送受信装置、通信システム及びそれらに用いるチャネルコーディング処理方法
US9160485B2 (en) * 2012-12-03 2015-10-13 Lg Electronics Inc. Method and apparatus for encoding transport block
US9008203B2 (en) * 2013-03-13 2015-04-14 Sony Corporation Transmitters, receivers and methods of transmitting and receiving
CN104868925B (zh) * 2014-02-21 2019-01-22 中兴通讯股份有限公司 结构化ldpc码的编码方法、译码方法、编码装置和译码装置
US9602235B2 (en) * 2014-06-27 2017-03-21 Texas Instruments Incorporated Code block segmentation and configuration for concatenated turbo and RS coding
CN105471545B (zh) * 2014-09-10 2020-07-21 中兴通讯股份有限公司 一种数据包处理方法及装置
US20160164537A1 (en) * 2014-12-08 2016-06-09 Samsung Electronics Co., Ltd. Method and apparatus for parallel concatenated ldpc convolutional codes enabling power-efficient decoders
CN105991227B (zh) * 2015-02-15 2020-03-03 中兴通讯股份有限公司 数据编码方法及装置
US10148290B2 (en) * 2015-04-06 2018-12-04 Lg Electronics Inc. Method and apparatus for encoding or decoding channel code in a wireless communication system
CN105007140B (zh) * 2015-08-18 2018-02-16 北京思朗科技有限责任公司 基于crc校验的harq处理方法及装置
JP2019149589A (ja) * 2016-07-08 2019-09-05 シャープ株式会社 基地局装置、端末装置、通信方法、および、集積回路

Also Published As

Publication number Publication date
JP2020504529A (ja) 2020-02-06
EP3550749A4 (en) 2019-12-18
RU2750510C2 (ru) 2021-06-30
KR102277337B1 (ko) 2021-07-13
EP4080800A1 (en) 2022-10-26
US20200220657A1 (en) 2020-07-09
CN108282246B (zh) 2023-09-01
BR112019013900A2 (pt) 2020-02-04
US20190173499A1 (en) 2019-06-06
WO2018127152A1 (zh) 2018-07-12
CN110430010A (zh) 2019-11-08
RU2019124482A3 (es) 2021-02-10
JP7026689B2 (ja) 2022-02-28
CN110430010B (zh) 2020-08-07
BR112019013900B1 (pt) 2022-08-23
US10659195B2 (en) 2020-05-19
CN108282246A (zh) 2018-07-13
EP3550749A1 (en) 2019-10-09
KR20190099327A (ko) 2019-08-26
RU2019124482A (ru) 2021-02-05
US11438099B2 (en) 2022-09-06
EP3550749B1 (en) 2022-04-20

Similar Documents

Publication Publication Date Title
ES2916425T3 (es) Método de procesamiento de la información, dispositivo y sistema de comunicaciones
JP7017627B2 (ja) 通信システムにおける冗長バージョン設計ソリューション
JP5320584B2 (ja) 多重層巡回冗長検査コードを使用する無線通信装置
JP6871396B2 (ja) 情報を処理するための方法および装置、通信デバイス、ならびに通信システム
BR112019009264A2 (pt) método de processamento de informações, aparelho, dispositivo de comunicações, e sistema de comunicações
BR112019023243A2 (pt) método de processamento de informação, aparelho de comunicações, dispositivo de comunicação, terminal, estação base, sistema de comunicações, meio de armazenamento legível por computador e produto de programa de computador
WO2017124844A1 (zh) 确定极化码传输块大小的方法和通信设备
JP2020504932A (ja) データ伝送方法、送信デバイス、受信デバイス、及び通信システム
BR112020005224A2 (pt) método e aparelho para codificação polar e aparelho
US20230171033A1 (en) Retransmission method and apparatus
WO2019137520A1 (zh) 信息处理方法和无线传输设备
US20200036474A1 (en) Resource mapping method and apparatus thereof
US9853766B2 (en) Radio communication devices, access points, method for controlling a radio communication device, and methods for controlling an access point
CN108400832B (zh) 数据处理方法和通信设备
WO2018103638A1 (zh) 数据传输的方法、发送设备、接收设备和通信系统
EP3614592A1 (en) Encoding method and device
BR112019016100A2 (pt) método e aparelho de processamento de dados