ES2902438T3 - Modulación codificada LDPC en combinación con 256QAM - Google Patents

Abstract

Un método de procesamiento de transmisión que comprende: una etapa de codificación de información de bits en una palabra de código de acuerdo con un código de verificación de paridad de densidad baja con una tasa de código 7/15 y una longitud de palabra de código de 16200, el código de verificación de paridad de densidad baja mostrada en la tabla 1-1: **(Tabla)** una etapa de paridad de intercalado de intercalado de paridad de conducción sobre bits de una palabra de código obtenida en la etapa de codificación; una etapa de intercalado de columna y fila de intercalado de columna y fila de conducción sobre bits de la palabra de código intercalada de paridad obtenida en la etapa de paridad de intercalado, siendo el intercalado de coluna y fila conducido con o sin giro; una etapa de demultiplexado de bit a celda de demultiplexar una secuencia de bits de columna y fila intercalados en la etapa de intercalado de columna y fila en 8 secuencias de bits vi,j, en donde i denota una de las ocho secuencias y bit vi,j corresponde a bit vi+8+xj de dicha secuencia de bits intercalados de columna y fila y realizar una permutación en las 8 secuencias de bits de acuerdo con una regla de permutación predeterminada para permutar cada juego de 8 bits (v0,q, v1,q, v2,q, v3,q, v4,q, v5,q, v6,q, v7,q) a un juego de 8 bits (b0,q, b1,q, b2,q, b3,q, b4,q, b5,q, b6,q, b7,q) para obtener 8 secuencias de bits permutados, donde q es un índice; una etapa de asignación de asignación de cada palabra de celda de 8 bits (y0,q, y1,q, y2,q, y3,q, y4,q, y5,q, y6,q, y7,q) cada una compuesta de un conjunto de 8 bits (b0,q, b1,q, b2,q, b3,q, b4,q, b5,q, b6,q, b7,q) de 8 secuencias de bits permutados obtenidos de una etapa de demultiplexado de bit a celda, en una celda compleja (Re(Zq), Im(Zq)) de acuerdo con la 256QAM, Modulación de Amplitud de Cuadratura, constelación mostrada en las Tablas 1-2 y 1-3: **(Tabla)** en donde (b0,q, b1,q, b2,q, b3,q, b4,q, b5,q, b6,q, b7, q) = (y0,q, y1,q, y2,q, y3,q, y4,q, y5,q, y6,q, y7,q), y la regla de permutación predeterminada es: v0,q = b2,q, v1,q = b6,q, V2,q = b0,q, v3,q = b1,q, v4,q = b4,q, v5,q = b5,q, v6,q = b3,q, v7,q, = b7,q, el intercalado de columna y fila de la etapa de intercalado de columna y fila se realiza usando una matriz de intercalado que tiene un tamaño de 2025 filas y 8 columnas.

Description

DESCRIPCIÓN

Modulación codificada LDPC en combinación con 256QAM

Campo técnico

La presente invención se refiere a un procedimiento para procesar una señal digital en un lado de transmisión, y en particular a patrones de permutación de bits aplicados a bits antes de ser ingresados al asignador. Asimismo, la presente invención se refiere a un procedimiento para procesar una señal digital en un lado receptor, y en particular a patrones de permutación de bits aplicados a bits después de ser emitidos por el desasignador. Adicionalmente, la presente invención se refiere a un transmisor y un receptor para realizar los procedimientos.

Antecedentes de la técnica

En años recientes, los transmisores están provistos de un codificador de codificación y modulación intercalada en bits (BICM) (ver, Referencia no de patente 1, por ejemplo).

Un codificador BICM realiza las siguientes etapas, por ejemplo.

(1) Codificación de bloques de datos utilizando un código BCH (Bose-Chaudhuri-Hocquenghem) como código externo y un código de verificación de paridad de baja densidad (LDPC) como código interno, por ejemplo.

(2) Aplicación de intercalado de bits, que implica el intercalado de paridad y el intercalado de columna-fila, a los bits de la palabra de código obtenidos como resultado de la codificación.

(3) Demultiplexar la palabra de código intercalada en bits para obtener palabras de celda. La demultiplexación incluye un procesamiento equivalente a una permutación de las columnas de una matriz de intercalado utilizada en el intercalado de columna-fila cuando el tipo de modulación que se usa es 16QAM, 64QAM o 256QAM, por ejemplo.

(4) Asignar las palabras de la celda en constelaciones.

Listado de citas

Referencia no de patente

Referencia no de patente 1

ETSI EN 302755 V1.2.1 (estándar DVB-T2)

Referencia no de patente 2

"New 16k LDPC codes for NGH" de Makiko Kan, con nombre de archivo: "TM-NGH580_NGH_sony_New_16k_Codes.pdf", ID de documento TM-H1115 y publicado en

Referencia no de patente 3

ETSI EN 302307 V1.2.1 (estándar DVB-T2)

[Antecedentes de la técnica adicionales]

El documento "TM-NGH643_20110120_sony_New_16k_Codes2.pdf titulado "Digital Video Broadcasting (DVB); Next Generation broadcasting system to Handheld, physical layer specification (DVB-NGH)" v.1.1.1 de la Organización DVB del 16 de febrero de 2011 desvela un sistema de transmisión de línea base de próxima generación para la transmisión de televisión digital terrestre a terminales portátiles. Especifica el sistema de codificación/modulación de canal destinado a servicios de televisión digital y flujos de datos genéricos. El documento WO 2009/109830 A1 desvela procedimientos para el procesamiento de señalización digital basados en códigos LDPC con una tasa de código de 3/5 en combinación con la modulación QAM (16, 64 o 256 QAM). Se realiza una permutación de bits antes de la función de mapeo de constelación QAM.

Sumario de la invención

Problema técnico

El rendimiento de recepción de un receptor puede mejorarse optimizando adecuadamente las reglas de permutaciones (incluyendo el intercalado de bits numerado (2) arriba y la permutación realizada en la demultiplexación numerada (3) arriba) aplicada a los bits de la palabra de código LDPC antes del mapeo ser adecuado para el código LDPC y la constelación utilizada por el transmisor y el receptor.

La presente invención tiene como objetivo proporcionar un procedimiento de procesamiento de transmisión y un procedimiento de procesamiento de recepción según el cual las reglas de permutación aplicadas a los bits de palabras de código LDPC antes de ser asignadas se optimizan para los códigos y constelaciones LDPC utilizados por el transmisor y el receptor, mejorando así el rendimiento de recepción del receptor. La presente invención también tiene como objetivo proporcionar un transmisor y un receptor que ejecuten el procedimiento de procesamiento de transmisión y el procedimiento de procesamiento de recepción, respectivamente.

Solución al problema

Para lograr los objetivos anteriores, las invenciones de acuerdo con las reivindicaciones independientes se proporcionan. Los aspectos adicionales de la presente solicitud que no están cubiertos por las reivindicaciones se deben entender como ejemplos útiles para un mejor entendimiento de la invención.

Sumario de la invención

De acuerdo con el procedimiento de procesamiento de transmisión descrito anteriormente, Las reglas de permutación que se aplicarán a los bits de palabras de código LDPC antes de ser asignadas están optimizadas para los códigos y constelaciones LDPC utilizados por el transmisor y el receptor, lo cual es ventajoso para mejorar el rendimiento de recepción del receptor.

Breve descripción de los dibujos

La figura 1 es una descripción general de un modulador DVB-T2.

La figura 2 es un diagrama de bloques del codificador BICM que se muestra en la figura 1.

La figura 3 muestra una palabra de código LDPC, compuesto por un marco de banda base, parte de paridad BCH y parte de paridad LDPC.

La figura 4 ilustra el principio de funcionamiento del intercalado de columna-fila con torsión, llevado a cabo por el intercalador columna-fila que se muestra en la figura 2.

La figura 5A ilustra un procedimiento de escritura realizado por un intercalador columna-fila que tiene 8 columnas para escribir bits de una palabra de código LDPC con una longitud de palabra de código de 16200 bits, y la figura 5B ilustra un procedimiento de lectura realizado por el intercalador columna-fila para leer los bits de la palabra de código LDPC escrita en el procedimiento ilustrado en la figura 5A.

La figura 6A ilustra un procedimiento de escritura realizado por un intercalador columna-fila que tiene 12 columnas para escribir bits de una palabra de código LDPC con una longitud de palabra de código de 16200 bits, y la figura 6B ilustra un procedimiento de lectura realizado por el intercalador columna-fila para leer los bits de la palabra de código LDPC escrita en el procedimiento ilustrado en la figura 6A.

La figura 7 ilustra la entrada y salida del demultiplexor bit a celda que se muestra en la figura 2.

La figura 8 es un diagrama de bloques de un demultiplexor de bit a celda para la constelación 16QAM.

La figura 9 es un diagrama de bloques de un demultiplexor de bit a celda para la constelación 64QAM.

La figura 10 es un diagrama de bloques de un demultiplexor de bit a celda para la constelación 256QAM.

La figura 11 muestra un mapeo de constelación particular para QPSK aplicable en DVB-T2 para transmisión y recepción de datos.

La figura 12 muestra un mapeo de constelación particular para 16QAM aplicable en DVB-T2 para transmisión y recepción de datos.

La figura 13 muestra un mapeo de constelación particular para 64QAM aplicable en DVB-T2 para transmisión y recepción de datos.

La figura 14 muestra un mapeo de constelación particular para 256QAM aplicable en DVB-T2 para transmisión y recepción de datos.

La figura 15 es un diagrama de bloques de un aparato de comunicación de acuerdo con una realización de la presente invención.

La figura 16 ilustra la entrada y salida del demultiplexor bit a celda que se muestra en la figura 15.

La figura 17 es un diagrama de bloques de un demultiplexor de bit a celda para la constelación 16QAM. La figura 18 es un diagrama de bloques de un

demultiplexor de bit a celda para la constelación 64QAM. La figura 19 es un diagrama de bloques de un demultiplexor de bit a celda para la constelación 256QAM. La figura 20 es un diagrama de bloques de un decodificador BICM de acuerdo con una realización de la presente invención.

La figura 21 ilustra la entrada y salida del multiplexor de celda a bit que se muestra en la figura 20.

La figura 22 es un diagrama de bloques de un multiplexor de celda a bit para la constelación 16QAM.

La figura 23 es un diagrama de bloques de un multiplexor de celda a bit para la constelación 64QAM.

La figura 24 es un diagrama de bloques de un multiplexor de celda a bit para la constelación 256QAM.

La figura 25 muestra el código LDPC para una longitud de palabra de código de 16200 bits y una tasa de código 7/15.

La figura 26 muestra el código LDPC para una longitud de palabra de código de 16200 bits y una tasa de código 8/15.

Descripción de las realizaciones

"Hallazgos del presente inventor que conducen a la invención"

DBV-T2 (Radiodifusión de video digital - Terrestre de segunda generación) (ETSI EN 302 755: Referencia no de patente 1) es una mejora de DVB-T, que es el estándar para la televisión y describe un sistema de transmisión de línea base de segunda generación para la televisión digital terrestre. Más específicamente, ETSI EN 302 755 (Referencia no de patente 1) describe los detalles del sistema de codificación/modulación de canal destinado a servicios de televisión digital y flujos de datos genéricos.

La figura 1 es una descripción general de una reclamación del modulador DVB-T2 con la arquitectura del sistema DVB-T2 (concepto de diseño fundamental). El modulador 1000 DVB-T2 incluye un procesador 1010 de entrada, un codificador 1020 de codificación y modulación intercalada (BICM), un generador 1030 de tramas y un generador 1040 OFDM.

El procesador 1010 de entrada formatea subcorrientes de entrada relacionados con un servicio de difusión en bloques de una longitud predeterminada. El codificador 1020 BICM aplica codificación BICM basada en DVB-T2 a la entrada. El generador 1030 de tramas ensambla tramas de transmisión para transmisión en DVB-T2 desde las entradas recibidas desde el codificador 1020 BICM, y similares. El generador 1040 OFDM procesa la estructura de trama para la transmisión DVB-T2 agregando pilotos, aplicando la transformada rápida inversa de Fourier, insertando intervalos de guarda para emitir señales de transmisión DVB-T2.

El BICM basado en DVB-T2 se describe en la Cláusula 6 de ETSI EN 302755 (Referencia no de patente 1).

A continuación, se describen los detalles del codificador 1020 BICM que se muestra en la figura 1, con referencia a la figura 2.

La figura 2 es un diagrama de bloques del codificador 1020 BICM incluido en el modulador 1000 DVB-T2 que se muestra en la figura 1.

El codificador 1020 BICM incluye un codificador 1110 FEC, un intercalador 1120 de bits, un demultiplexor 1130 de bit a celda y un asignador 1140 QAM. En la figura 2, la rotación de la constelación, el intercalador de celdas y el intercalador de tiempo se omiten.

Básicamente, el procedimiento para la codificación BICM de acuerdo con DVB-T2 implica la codificación de corrección de errores hacia adelante (FEC), intercalar los bits de palabras de código resultantes de la codificación FEC, demultiplexar los bits intercalados en palabras de celda y asignar las palabras de celda en símbolos complejos de QAM (modulación de amplitud en cuadratura) (que también se denominan celdas).

El codificador 1110 FEC se compone concatenando un codificador 1111 BCH (Bose-Chaudhuri-Hocquenghem) (codificador externo BCH sistemático) y un codificador 1112 LDPC (verificación de paridad de baja densidad) (codificador interno LDPC sistemático).

Como se muestra en la figura 3, el codificador 1111 BCH genera bits de paridad BCH codificando BCH una trama de banda base y salidas, al codificador 1115 LDPC, una palabra de código BCH a la que se añaden los bits de paridad BCH. A continuación, el codificador 1115 LDPC codifica la palabra de código BCH con LDPC para generar bits de paridad LDPC y las salidas al intercalador 1120 de bits palabra de código LDPC a la que se añaden los bits de paridad LDPC, tal como se muestra en la figura 3.

La longitud de la palabra de código de la palabra de código LDPC (es decir, el número de bits de un bloque codificado LDPC, que también puede denominarse trama FEC) según el estándar DVB-T2 es 64800 bits o 16200 bits. El estándar DVB-T2 especifica códigos LDPC para ambas longitudes de palabras de código. Sin embargo, solo la longitud 16200 de la palabra de código es relevante para la presente invención como se explicará más adelante. El código LDPC proporciona la mayor parte de la capacidad de corrección de errores del sistema, mientras que el código BCH reduce el piso de error restante después de la decodificación LDPC.

El intercalador 1120 de bits incluye un intercalador 1121 de paridad y un intercalador 1125 de columna-fila.

El intercalador 1121 de paridad intercala los bits de paridad de la palabra de código LDPC sistemática. A continuación, el intercalador 1125 de columna-fila intercala los bits de palabra de código LDPC resultantes del intercalado de paridad por intercalado de columna-fila.

Posteriormente, el demultiplexor 1130 de bit a celda demultiplexa los bits de la palabra de código LDPC que resultan del intercalado de bits a palabras de celda antes de asignar a constelaciones QAM. Tenga en cuenta que la demultiplexación implica el procedimiento equivalente a una permutación de las columnas de la matriz del intercalador del intercalador 1125 de columna-fila (un procedimiento de reorganizar el orden de las columnas de la matriz del intercalador).

La rotación de la constelación, el intercalado de celdas o el intercalado de tiempo, que se realizará posteriormente al procedimiento realizado por el demultiplexor 1130 bit a celda, no se discutirá en detalle, para facilitar la explicación y en vista de no ser relevante para la comprensión de los principios de la presente invención.

El asignador 1140 QAM asigna las palabras de celda en las constelaciones de QAM.

Los códigos LDPC son códigos de corrección de errores lineales para transmitir un mensaje a través de un canal de transmisión ruidoso. Los códigos LDPC están encontrando un uso cada vez mayor en aplicaciones en las que se desea una transferencia de información confiable y altamente eficiente a través de enlaces restringidos de ancho de banda o de canal de retorno en presencia de ruido que corrompe los datos. Los códigos LDPC se definen mediante una matriz de verificación de paridad dispersa (es decir, una matriz de verificación de paridad en la que solo unas pocas entradas son unas).

El codificador 1115 LDPC de DVB-T2 trata la salida del codificador 1111 BCH como un bloque de información y codifica sistemáticamente el bloque de información en una palabra de código LDPC. La tarea del codificador 1115 LDPC es calcular los bits de paridad para cada bloque de información, entrada al codificador 1115 LDPC, es decir, para cada palabra de código BCH. El procesamiento del codificador 1115 LDPC utiliza los códigos particulares que se enumeran en las tablas A.1 a A .6 incluidas en el Anexo A del estándar DVB-T2302.755 (Referencia no de patente 1).

Cabe señalar que los bits de una palabra de código LDPC tienen diferentes niveles de importancia, mientras que los bits de una constelación tienen diferentes niveles de robustez. Un mapeo directo (es decir, no intercalado) de los bits de la palabra de código LDPC a los símbolos de la constelación conduce a un rendimiento subóptimo. Esta es la razón por la cual el intercalador 1120 de bits, así como el demultiplexor 1130 de bit a celda se usa entre el codificador 1115 LDPC y el asignador 1140 QAM. En otras palabras, el intercalador 1120 de bits y el demultiplexor 1130 de bit a celda permiten lograr una asociación mejorada entre los bits de la palabra de código LDPC codificada y los bits transportados por las constelaciones QAM.

Los diferentes niveles de importancia de los bits de una palabra de código LDPC resultan del hecho de que no todos estos bits están involucrados en el mismo número de comprobaciones de paridad, según lo definido por la matriz de verificación de paridad. Cuantas más comprobaciones de paridad (es decir, nodos de comprobación) se conecta un bit (es decir, nodo variable), cuanto más importante es ese bit en el procedimiento de decodificación iterativa. Este aspecto se entiende bien en la técnica.

Igualmente, los diferentes niveles de importancia de los bits codificados en una constelación QAM es un hecho bien conocido por el experto en la materia. Por ejemplo, una constelación 16QAM codifica cuatro bits y tiene dos niveles de robustez. una constelación 64QAM codifica seis bits y tiene tres niveles de robustez. una constelación 256QAM codifica ocho bits y tiene cuatro niveles de robustez.

Además del estándar DVB-T2, el intercalador 1125 de columna-fila del intercalador 1120 de bits realiza el procedimiento de intercalado de columna-fila, que es equivalente a un procedimiento de escritura en serie en columna de los bits de datos recibidos del intercalador 1121 de paridad en una matriz de intercalador, desplazamiento cíclico (denominado torsión) de cada columna por un número específico de bits, y lectura en serie de los bits en fila. El primer bit de la palabra de código LDPC (trama FEC) se escribe y lee primero.

En el intercalado de columna-fila, una matriz de intercalador con columnas Nc y filas Nr se define. Estos dos parámetros (Nc y Nr) se enumeran en la Tabla 1 para todos los tamaños de constelación relevantes (denominados "modulación" en la Tabla 1) y los códigos LDPC de longitud de palabra de código de 16200 bits. En DVB-T2, no se utiliza un intercalador de columna-fila para las constelaciones QPSK (4QAM).

[Tabla 1]

La posición de inicio de escritura de cada columna se tuerce (es decir, se desplaza cíclicamente) por el parámetro de torsión tc de acuerdo con la Tabla 2. En la Tabla 2, el parámetro de torsión tc de todas las columnas de la matriz de intercalado se enumera para todos los tamaños de constelación relevantes (referidos como "modulación" en la Tabla 2) y las longitudes de palabra de código LDPC NIdpc de una palabra de código LDPC.

La figura 4 muestra un procedimiento realizado por el intercalador 1125 de columna-fila, suponiendo que el codificador 1110 FEC (que incluye el codificador 1111 BCH y el codificador 1115 LDPC) genera una trama larga con 64800 bits y que se utiliza una constelación 16QAM como constelación QAM. Correspondientemente, la matriz de intercalado tiene 8100 filas y 8 columnas.

Como se muestra en la figura 4, el intercalador 1125 de columna-fila escribe en serie los bits de datos, que se reciben del intercalador 1121 de paridad, en forma de columna en una matriz intercaladora con torsión. En el procedimiento de torcer, la posición de inicio de escritura de cada columna se tuerce utilizando el parámetro de torsión tc que se muestra en la Tabla 2. Posteriormente, el intercalador 1125 de columna-fila lee en serie los bits en fila de la matriz del intercalador. El MSB (bit más significativo) del encabezado de trama de banda base se escribe y lee primero. Tenga en cuenta que el "LSB de la trama FEC" en la figura 4 se refiere a la LSB (bit menos significativo) de la trama FEC después de la intercalación de columna-fila con torsión (es decir, columna de intercalado de torsión).

Las figuras 5A, 5B, 6A y 6C muestran un ejemplo de intercalado de columna-fila para palabras de código LDPC de longitud de palabra de código de 16200 bits, para un número de columnas igual a 8 y 12 respectivamente.

Más específicamente, las figuras 5A y 6A son relevantes para la escritura de bits por el intercalador 1125 de columnafila, mientras que las figuras 5B y 6B son relevantes para la lectura de bits por el intercalador 1125 de columna-fila. En cada figura, cada cuadrado más pequeño representa un bit de la palabra de código LDPC, y cada cuadrado negro representa el primer bit de la palabra de código LDPC. Además, la flecha indica el orden en que los bits se escriben o leen en la matriz del intercalador. Tenga en cuenta que el procedimiento de torsión no se muestra en las figuras 5A, 5B, 6A y 6B.

Supongamos que la matriz de intercalado tiene 8 columnas, los bits de la palabra de código LDPC se escriben en el orden de (fila 1, columna 1), (fila 2, columna 1), ... (fila 2025, columna 1), (fila 1, columna 2), ... (fila 2025, columna 8), como se muestra en la figura 5A, y leer en el orden de (fila 1, columna 1), (fila 1, columna 2), ... (fila 1, columna 8), (fila 2, columna 1), ... (fila 2025, columna 8), como se muestra en la figura 5B.

Tenga en cuenta que solo dos casos, que son (1) palabras de código LDPC de longitud de palabra de código 16200, para un número de columnas igual a 8 y (2) palabras de código LDPC de longitud de palabra de código 16200, para un número de columnas igual a 12 son relevantes para la presente invención.

Antes de la asignación de QAM, cada palabra de código LDPC que ha sido intercalada por bits por el intercalador 1120 de bits primero se demultiplexa en palabras de celda paralelas por el demultiplexor 1130 de bit a celda. Cada palabra de celda demultiplexada contiene tantos bits como están codificados en una constelación QAM (h^mod), es decir, 2 bits para la constelación QPSK (4QAM), 4 bits para la constelación 16QAM, 6 bits para la constelación 64QAM y 8 bits para la constelación 256QAM. El número resultante de celdas de datos QAM por palabra de código LDPC (bloque FEC) de longitud de palabra de código 16200 bits es, por lo tanto, 16200/h^mod. Es decir, 8100 celdas para QPSK, 4050 celdas para 16QAM, 2700 celdas para 64QAM y 2025 celdas para 256QAM.

A continuación, se describe el demultiplexor 1130 de bit a celda que se muestra en la figura 2, con referencia a las figuras 7 a 10.

La figura 7 ilustra la entrada y salida del demultiplexor 1130 de bit a celda mostrado en la figura 2.

La corriente de bits del intercalador 1120 de bits es demultiplexado por el demultiplexor 1130 de bit a celda en subcorrientes como se muestra en la figura 7. El número de subcorrientes Nsubcomentes es dos para las constelaciones QPSK (4QAM) y es igual al número de columnas de la matriz del intercalador en el intercalador 1125 de columna-fila para las constelaciones de orden superior (16QAM, 64QAM, 256QAM). En el último caso, la demultiplexación también contiene una etapa de permutación de bits (que es conceptualmente equivalente a una permutación de las columnas de la matriz del intercalador en el intercalador de columna-fila).

La figura 8 es un diagrama de bloques del demultiplexor bit a celda para la constelación 16QAM. Tenga en cuenta que la figura 8 se refiere específicamente al caso para el cual el número de subcorrientes Nsubcomentes = 8, en el que cada corriente de bits secundario tiene 16200/8 = 2025 bits.

El demultiplexor 1130A de bit a celda que se muestra en la figura 8 incluye un demultiplexor 1131A simple y un permutador 1135A DEMUX.

El demultiplexor 1131A simple recibe un flujo de un bit (v0, v-i, v2, ...) del intercalador 1120 de bits y demultiplexa la corriente de bits recibido en 8 subcorrientes, a saber, la primera corriente de bits secundaria (v0,0, v0,1, v0,2, ...) a la octava corriente de bits secundaria (v7,0, v7,1, v7,2, ...). Luego, el demultiplexor 1131A simple emite las 8 subcorrientes resultantes al permutador 1135A DEMUX. Tenga en cuenta que los bits de salida vi, j del demultiplexor 1131A simple corresponden a los bits de entrada vi 8xj al demultiplexor 1131A simple.

El permutador 1135A DEMUX recibe las 8 subcorrientes del demultiplexor 1131A simple, permuta las 8 subcorrientes recibidas y genera 8 subcorrientes obtenidas como resultado de la permutación. Como se muestra en la figura 8, los bits de salida bü, i to b7, i (i = 0, 1, 2, ...) del permutador 1135A DEMUX incluyen dos palabras de celda (y0,2x¡; a y3,2xi e yo,2xi i a y3,2xi i ) y cada palabra de celda se reenvía al asignador 1140 QAM para 16QAM.

La figura 9 es un diagrama de bloques del demultiplexor bit a celda para la constelación 64QAM. Tenga en cuenta que la figura 9 se refiere específicamente al caso en el que el número de subcorrientes Nsubcorrientes = 12, en el que cada corriente de bits secundaria tiene 16200/12 = 1350 bits.

El demultiplexor 1130B de bit a celda que se muestra en la figura 9 incluye un demultiplexor 1131B simple y un permutador 1135B DEMUX.

El demultiplexor 1131B simple recibe un flujo de un bit (v0, v i , v2, ...) del intercalador 1120 de bits y demultiplexa la corriente de bits recibida en 12 subcorrientes, a saber, la primera corriente de bits secundaria (v^0,0, V^0,1, V^0,2, ...) hasta la duodécima corriente de bits secundaria (vn ,0 , vn , 1 , vn ,2 , ...). El demultiplexor 1131B simple emite las 12 subcorrientes de bits resultantes al permutador 1135B DEMUX. Tenga en cuenta que los bits de salida v i, j del demultiplexor 1131B simple corresponden a los bits de entrada v i 12Xj al demultiplexor 1131B simple.

El permutador 1135B DEMUX recibe las 12 subcorrientes del demultiplexor 1131B simple, permuta las 12 subcorrientes recibidas y genera 12 subcorrientes obtenidas como resultado de la permutación. Como se muestra en la figura 9, los bits de salida b0, i a bu , i (i = 0, 1, 2, ...) del permutador 1135B DEMUX incluyen dos palabras de celda (y0,2xi a y5,2xi e y0,2xi 1 a y5,2xi i) y cada palabra de celda se reenvía al asignador 1140 QAM para 64QAM.

La figura 10 es un diagrama de bloques del demultiplexor bit a celda para la constelación 256QAM. Tenga en cuenta que la figura 10 se refiere específicamente al caso en el que el número de subcorrientes N^{subcorrientes} = 8, en el que cada corriente de bits secundaria tiene 16200/8 = 2025 bits.

El demultiplexor 1130C de bit a celda que se muestra en la figura 10 incluye un demultiplexor 1131C simple y un permutador 1135C DEMUX.

El demultiplexor 1131C simple recibe un flujo de un bit (v0, v1, v2, ...) del intercalador 1120 de bits y demultiplexa la corriente de bits recibida en 8 subcorrientes, a saber, la primera corriente de bits secundaria (v^0,0, v^0,1, v^0,2, ...) a la octava corriente de bits secundaria (v^7,0, v^7,1, v^7,2, ...). Luego, el demultiplexor 1131C simple emite las 8 subcorrientes resultantes al permutador 1135C DEMUX. Tenga en cuenta que los bits de salida v i, j del demultiplexor 1131C simple corresponden a los bits de entrada v i ⁸xj al demultiplexor 1131C simple.

El permutador 1135C DEMUX recibe las 8 subcorrientes del demultiplexor 1131C simple, permuta las 8 subcorrientes recibidas y genera 8 subcorrientes obtenidas como resultado de la permutación. Como se muestra en la figura 10, los bits de salida b0, i a b7, i (i = 0, 1, 2, ...) del permutador 1135C DEMUX incluyen una palabra de celda (y0, i a y7, i) y la palabra de celda es reenviado al asignador 1140 QAM para 256QAM.

La demultiplexación bit a celda por el demultiplexor 1130 bit a celda se define como una asignación de los bits de entrada intercalados en bits bdi en los bits de salida be, do, en la que:

do es di div Nsubcorrientesi

div es una función que devuelve una parte entera del resultado obtenido dividiendo di por Nsubcorrientes;

e es el número demultiplexado de subcorrientes (subcorrientes del demultiplexor 1130 bit a celda) número (0 < e

< Nsubcorrientes);

vdi es la entrada al demultiplexor 1130 de bit a celda;

di es el número de bit de entrada;

be, do es la salida del demultiplexor 1130 bit a celda; y

do es el número de bit de una salida de corriente de bits secundaria dada del demultiplexor 1130 de bit a celda.

Correspondientemente, si se supone la configuración de ejemplo de la figura 4, con la longitud de la palabra de código de 16200 bits y la constelación 16QAM, Se formarían 8 subcorrientes de bits (N^{subcorrientes} = 8) según la Tabla 1 anterior.

Cada subcorriente de bits tiene 16200/8 = 2025 bits (= do di div N subcorrientes) y constituye una columna de la matriz del intercalador.

El estándar DVB-T2 define procesos de demultiplexación de bit a celda para todas las velocidades de código LDPC disponibles en DVB-T2 (1/2, 3/5, 2/3, 3/4, 4/5 y 5/6) y modos de constelación (QPSK, 16QAM, 64QAM y 256 QAM)

(ver Tablas 13 (a, b, c) en la Cláusula 6.2.1 de la Referencia no de patente 1: EN 302.755 v1.2.1). Estos parámetros se muestran en las Tablas 13 (a, b, c) definir permutaciones de los bits de entrada a los bits de salida de una corriente de bits secundaria.

Por ejemplo, para palabras de código LDPC con una longitud de palabra de código de 16200 bits y la constelación QAM es una constelación 16QAM, un bit de entrada vdi se permuta a un bit de salida be de acuerdo con la siguiente regla de permutación (consulte la Tabla 13 (a) en la Cláusula 6.2.1 de la Referencia no de patente 1: EN 302.755 v 1.2.1).

Es decir, la regla de permutación es v0 = b⁷, v1 = b1, v2 = b⁴, v3 = b2, v4 = b⁵ , v5

Esta regla de permutación está optimizada para tasas de código 1/2, 3/4, 4/5 y 5/6, tal que la tasa de error en la salida del decodificador LDPC en el receptor se minimiza.

A excepción de QPSK (longitud de la palabra de código LDPC Nidpc = 64800 o 16200) y 256QAM (Nidpc = 16200 solamente), las palabras de ancho Nsubcorrientes se dividen en dos palabras de celda de ancho h^{m o d} = Nsubcorrientes/2 en la salida del demultiplexor bit a celda. Los primeros ⁱ-|^{m o d} = Nsubcorrientes/2 bits bü,do... bNsubcorrientes/2-i,do ] forman el primero de un par de palabras de celda de salida y0,2do.... ynmod-i,2do] y los bits de salida restantes bNsubcorrientes/2, do... bNsubcorrientesi,do] forma la segunda palabra de celda de salida y0,2do 1... y nmod-i,2do i ] alimentada al asignador QAM.

En el caso de QPSK (longitud de la palabra de código LDPC LDPC Nldpc = 64800 o i6200) y 256QAM (Nldpc = i6200 solamente), Las palabras de ancho Nsubcorrientes del demultiplexor de bit a celda forman las palabras de celda de salida y se alimentan directamente al asignador QAM (entonces: y0, do... yn mod-i,do] = bü,do... bNsubcorrientes-i, do]).

En particular, el número de palabras de celda involucradas en una permutación DEMUX por el permutador DEMUX es una (para 256QAM) o dos (para i6QAM y 64QAM).

Dicho de otra manera, la permutación DEMUX es conceptualmente equivalente a una permutación de las columnas en la matriz del intercalador del intercalador de columna-fila del intercalador de bits.

Posteriormente, cada salida de palabra de celda del demultiplexor bit a celda se modula de acuerdo con una constelación de mapeo particular (como QPSK, i6QAM, 64QAM o 256QAM). Las constelaciones y los detalles del mapeo de Gray aplicado a los bits de acuerdo con DVB-T2 se ilustran en las figuras i i , i2, i3 y i4.

Actualmente se está desarrollando un estándar de transmisión digital de próxima generación para recepción portátil en el cuerpo de estandarización DVB con el nombre DVB-NGH. Este estándar DVB-NGH utilizará la misma estructura BICM como se explicó anteriormente, que comprende la codificación FEC, intercalado de bits, demultiplexación y mapeo de constelaciones QAM. Además de algunas de las tasas de código DVB-T2 LDPC, se agregan dos tasas de código LDPC adicionales (a saber, 7 /i5 y 8/i5). Las mismas constelaciones QAM que DVB-T2 permanecerán, es decir, la constelación QPs K (4QAM), la constelación i6QAM, la constelación 64QAM y la constelación 256QAM.

Solo palabras cortas de i6K LDPC, es decir, con i6200 bits, serán utilizadas en DVB-NGH. En DVB-NGH, se ha propuesto que los códigos LDPC se utilicen para las tasas de código recientemente introducidas de 7 /i5 y 8/i5. Los códigos LDPC particulares que probablemente se usarán para las velocidades de código 7 /i5 y 8 /i5 se representan respectivamente en las figuras 25 y 26, y los contenidos de la Referencia no de patente 2 también son útiles.

La descripción de los códigos en las figuras 25 y 26 es idéntico al utilizado en el estándar DVB-S2, más exactamente en la Cláusula 5.3.2 y los Anexos B y C de Referencia no de patente 3 (ETSI EN 302307, V i.2.i, publicado en abril de 2009). La figura 25 muestra las direcciones de los acumuladores de bits de paridad para el código LDPC que tiene una longitud de palabra de código de i6200 bits con la velocidad de código 7/i5. La figura 26 muestra las direcciones de los acumuladores de bits de paridad para el código LDPC que tiene una longitud de palabra de código de i6200 bits con la velocidad de código de 8/i5. El factor paralelo o cíclico tiene el mismo valor 360 como en DVB-S2.

Desde la divulgación de las figuras 25 y 26 cumplen con el contenido de la Referencia no de patente 3, se asume naturalmente que los códigos LDPC son fácilmente comprensibles para los expertos en la técnica basados en las figuras 25 y 26. Además, A continuación, se describe un ejemplo en el que el contenido de la Referencia no de patente 3 (cláusula 5.3.2 y anexos B y C de ETSI EN 302307 V i.2.i (2009, abril)) se aplican.

El codificador LDPC codifica sistemáticamente un bloque de información (salida del codificador BCH) i de tamaño Kidpc en una palabra de código LDPC c de tamaño de Nldpc, como en la ecuación i a continuación.

[Ecuación i ]

Dejar¿ = ( í0,í1..... iKldvc- l ) ,

c = (c0,c1,c2..... cNmpc - l ) = ( i0, i i ....... iKldpc - 1,Po,Pi.......PNldpc- K ldpc - 1)

en la que io,

bits de información

pc^ pi .... PN[ipc - ^ ¡ d p c - ¡ bits de paridad

Tenga en cuenta que los parámetros (Nldpc y Kld p c) para el código LDPC con velocidad de código 7 /i5 son (i6200 y 7560).

La tarea del codificador LDPC es calcular los bits de paridad Nldpc - Kldpc para cada bloque de bits de información Kldpc.

En primer lugar, los bits de paridad se inicializan como se muestra en la Ecuación 2.

[Ecuación 2]

= P N ^-Kupr-t =0

El primer bit de información io se acumula en cada dirección de bit de paridad especificada en la primera fila de la figura 25. Más específicamente, se realizan las operaciones de la ecuación 3.

[Ecuación 3]

en la que, el símbolo ® significa XOR.

Para los siguientes 359 bits de información im (m = 1,2, ... 359), im se acumula en cada dirección de bit de paridad {x (m mod 360) xq} mod (Nldpc - Kldpc). Tenga en cuenta que x indica la dirección del acumulador de bits de paridad correspondiente al primer bit i0, y q es una constante dependiente de la tasa de código 7/15, que en este caso es 24. El valor de q viene dado por q = (Nldpc - Kldpc)/360.

Para el bit de información 361ro i360, Las direcciones de los acumuladores de bits de paridad se dan en la segunda fila de la figura 25. De forma similar, para los siguientes 360 bits de información im (m = 361,362, ... 719), las direcciones de los acumuladores de bits de paridad están dadas por {x (m mod 360) xq} mod (Nldpc - Kldpc). Tenga en cuenta que x indica la dirección del acumulador de bit de paridad para el bit 360mo información ¡360, es decir, las entradas en la segunda fila de la figura 25.

De forma similar, por cada grupo de 360 nuevos bits de información, Se utiliza una nueva fila de la figura 25 para encontrar las direcciones de los acumuladores de bits de paridad.

Después de que todos los bits de información se agoten, los bits de paridad finales se obtienen de la siguiente manera. Realice secuencialmente las operaciones de la ecuación 4 comenzando con i = 1.

[Ecuación 4]

en la que, el símbolo ® significa XOR.

Contenido final de p¡ (i = 0, 1, ... NIdpc - KIdpc -1 ) es igual al bit de paridad p¡.

Tenga en cuenta que la misma descripción que se dio anteriormente en el ejemplo dirigido a la figura 25 es aplicable a la figura 26, simplemente reemplazando los valores de las entradas en cada fila de la figura 25 con los de la figura 26. Además, los parámetros (Nldpc y Kldpc) para el código LDPC son (16200 y 8640) y q = 21.

Aunque la descripción anterior de los códigos LDPC cumple con la notación de DVB-S2, de acuerdo con la notación de DVB-T2 o DVB-NGH, q mencionado anteriormente está escrito como Qldpc, por ejemplo.

En el estándar DVB-NGH, actualmente no se definen permutaciones por el demultiplexor bit a celda para las velocidades de código 7/15 y 8/15 para la constelación 16QAM respectiva, la constelación 64QAM y la constelación 256QAM. Como en DVB-T2, la constelación QPSK (4QAM) no necesita dicha permutación por parte del demultiplexor bit a celda. Esto se debe a que los dos bits codificados en una constelación QPSK tienen el mismo nivel de robustez. Con el fin de maximizar el rendimiento de los nuevos códigos LDPC de tasa 7/15 y 8/15 en conjunto con varios tamaños de constelaciones QAM y bajo diversas condiciones de recepción, Se requieren nuevas reglas de permutación optimizadas para la demultiplexación de bit a celda.

Realizaciones de la invención

En lo siguiente, se explicarán en detalle varias realizaciones de la invención, con referencia a los dibujos. Las explicaciones no deben entenderse como limitantes de la invención, Sino como un mero ejemplo de los principios generales de la presente invención. Un experto en la materia debería saber que los principios generales de las realizaciones expuestas en la sección “Suplemento 2” de esta memoria descriptiva puede aplicarse a diferentes escenarios y en modos que no se describen explícitamente en el presente documento.

La mayoría de las realizaciones de la presente invención explicadas A continuación, se refieren al sistema DVB-NGH. El nuevo estándar DVB-NGH actualizará y reemplazará el estándar DVB-H para la transmisión digital a dispositivos móviles.

Aunque todavía no se ha decidido finalmente, se supone que el sistema DVB-NGH adopta una estructura similar a la del subsistema DVB-T2, como se explicó anteriormente en la sección "Hallazgos del presente inventor que conducen a la invención" de esta memoria descriptiva. Sin embargo, esto no debería restringir el ámbito de la protección. Realmente, las realizaciones de la presente invención pueden aplicarse a cualquier sistema que tenga las características estructurales como se explica en la sección "Suplemento 2" de esta memoria descriptiva.

Diversas realizaciones de la presente invención proporcionan un sistema para procesar señales de bits a transmitir antes de que se ingresen a un asignador QAM. Otras realizaciones de la presente invención proporcionan un sistema para procesar señales de bits recibidas del desasignador QAM (para realizar el procedimiento inverso del procedimiento realizado en los bits de transmisión en el lado de transmisión).

Se supone que una señal digital, que comprende, por ejemplo, una señal de audio y/o video, debe ser transmitido/difundido desde transmisores y está destinado a ser recibido por receptores, tales como terminales móviles.

<Lado transmisor>

Lo siguiente describe un codificador BICM de acuerdo con una realización de la presente invención, con referencia a los dibujos. Tenga en cuenta que el codificador BICM se proporciona en un transmisor.

La figura 15 es un diagrama de bloques de un codificador BICM de acuerdo con una realización de la presente invención. El codificador BICM que se muestra en la figura 15 corresponde básicamente al codificador BICM de acuerdo con DVB-T2 y se describe en detalle en la sección "Hallazgos del presente inventor que conducen a la invención" con referencia a las figuras 1 a 14.

El codificador BICM 100 que se muestra en la figura 15 incluye un codificador 110 FEC, un intercalador 120 de bits, un demultiplexor 130 de bit a celda y un asignador 140 QAM.

El codificador 110 FEC incluye un codificador 111 BCH y un codificador 115 LDPC. El contenido descrito en la sección "Suplemento 2" también es aplicable a un sistema en el que el codificador 111 BCH aguas arriba del codificador 115 LDPC se omite o reemplaza con un codificador para código diferente.

Se introduce en el codificador 111 BCH, una señal digital (señal de banda base), como una señal de audio y/o video, que consiste en bits de información. El codificador 111 BCH genera bits de paridad BCH codificando BCH una entrada de trama de banda base a la misma y emite una palabra de código BCH a la que se añaden los bits de paridad BCH al codificador 115 LDPC.

El codificador 115 LDPC codifica la palabra de código BCH con un código LDPC específico para generar bits de paridad LDPC.

Tenga en cuenta que el código LDPC utilizado en el presente documento en esta realización es un código LDPC que tiene una longitud de palabra de código de 16200 bits con una velocidad de código 7/15 según la figura 25 o un código LDPC que tiene una longitud de palabra de código de 16200 bits con una velocidad de código 8/15 según a la figura 26.

El codificador 115 LDPC envía al intercalador de bits 120 una palabra de código LDPC de NIdpc = 16200 bits a los que se añaden los bits de paridad LDPC obtenidos como resultado de la codificación LDPC (es decir, una corriente de bits de paquetes de datos que consta de NIdpc = 16200 bits). Cabe señalar que la salida de una corriente de bits de paquetes de datos que consta de NIdpc = 64800 bits del codificador 115 LDPC no está prevista para la transmisión/recepción de señales para dispositivos portátiles de acuerdo con el estándar DVB-NGH. Las palabras de código LDPC codificadas de 16200 bits se ingresan al intercalador de bits 120 que realiza el intercalado de paridad y el intercalado de torsión de columna como se explica en el estándar DVB-T2, Cláusula 6.1.3.

El intercalador 120 de bits incluye un intercalador 121 de paridad y un intercalador 125 de columna-fila.

El intercalador 121 de paridad realiza el intercalado de paridad para permutar el orden de los bits de paridad de la palabra de código LDPC de 16200 bits y envía la palabra de código LDPC resultante al intercalador 125 de columnafila.

Más específicamente, deje que A denote la entrada al intercalador 121 de paridad y u denote la salida del intercalador 121 de paridad, el intercalador 121 de paridad realiza las operaciones de la ecuación 5.

[Ecuación 5]

En la Ecuación 5, Kldpc indica el número de bits de información de una palabra de código LDPC y los bits de información no están intercalados. El factor cíclico de la matriz de verificación de paridad es 360. Tenga en cuenta que Qldpc = 24 para la tasa de código 7/15, mientras que Qldpc = 21 para la tasa de código 8/15.

El intercalador 125 de columna-fila realiza el intercalado de torsión de columna (intercalado de columna-fila con torsión) en la palabra de código LDPC de 16200 bits intercalada por paridad recibida del intercalador 121 de paridad y emite la palabra de código LDPC de 16200 bits resultante del intercalado de torsión de columna al demultiplexor 130 bit a celda.

La matriz de intercalador utilizada por el intercalador 125 de columna-fila para el intercalado por torsión de columna es una matriz cuyo número de entradas (un valor obtenido multiplicando el número de columnas por el número de filas) es 16200, que es igual al número de bits de palabras de código LDPC. Es decir, las dimensiones de la matriz de intercaladores difieren (es decir, el número de columnas y el número de filas difieren) según el tipo de modulación que se utilice en el asignador 140 QAM. Como se explicó anteriormente, para 16QAM y Nldpc = 16200, el número de filas Nr = 2025 y el número de columnas Nc = 8. Para 64QAM y Nldpc = 16200, el número de filas Nr = 1350 y el número de columnas Nc = 12. Para 256QAM y Nldpc = 16200, el número de filas Nr = 2025 y el número de columnas Nc = 8.

Teniendo en cuenta la torsión de la columna y el número de columnas, 8 o 12, el intercalador 125 de columna-fila escribe en serie en columna los 16200 bits de datos (palabra de código LDPC intercalada por paridad), que sale del intercalador 121 de paridad, con torsión. En el procedimiento de torcer, la posición de inicio de escritura de cada columna se retuerce utilizando los parámetros de torsión de columna tc que se muestran en la Tabla 2. Posteriormente, el intercalador 125 de columna-fila lee en serie los 16200 bits de la matriz de intercalador en fila (véanse las figuras 4, 5 y 6 para referencia).

Se debería notar, sin embargo, que las realizaciones de la presente invención, en particular las diversas reglas de permutación utilizadas por el demultiplexor bit a celda, se puede aplicar a parámetros de torsión de columna que no figuran en la Tabla 2. Asimismo, aunque el intercalado de torsión de columna es parte del sistema DVB-T2 y, por lo tanto, probablemente será parte del sistema DVB-NGH, Las realizaciones de la presente invención también pueden aplicarse a un procedimiento de intercalado de columna-fila sin torsión de columna.

Después del procedimiento de intercalado de torsión de columna por el intercalador 125 de columna-fila, el demultiplexor 130 de bit a celda permuta las palabras de código LDPC de 16200 bits de acuerdo con los diversos ejemplos de la realización de la presente invención. El procesamiento de permutación, y en particular las reglas de permutación que se deben aplicar, dependen de: (1) el código LDPC utilizado por el codificador 115 LDPC, caracterizado además por su longitud de palabra de código y la velocidad de código; y en (2) el tamaño de la constelación QAM utilizado por el asignador 140 QAM.

Como se explicó anteriormente, el demultiplexor 130 de bit a celda demultiplexa los bits de la palabra de código LDPC intercalada en bits, que es la entrada del intercalador de bits 120, en palabras celulares paralelas. A continuación, el demultiplexor 130 de bit a celda realiza la permutación después de lo cual las palabras de celda permutadas se asignan en símbolos de constelación de acuerdo con el mapeo QAM especificado. El número de celdas de datos QAM de salida (el número de palabras de celda) y el número efectivo de bits por palabra de celda hmod es el mismo que para DVB-T2 explicado en la sección "Hallazgos del presente inventor que conducen a la invención" de esta memoria descriptiva. En particular, hay 8100 celdas para QPSK (4QAM), 4050 celdas para 16QAM, 2700 celdas para 64QAM y 2025 celdas para 256 QAM.

A continuación, se describe el demultiplexor 130 de bit a celda que se muestra en la figura 15, con referencia a las figuras 16 a 19.

La figura 16 ilustra la entrada y salida del demultiplexor 130 de bit a celda mostrado en la figura 15.

La corriente de bits del intercalador de bits 120 es demultiplexado por el demultiplexor de bit a celda 130 en subcorrientes como se muestra en la figura 16. El número de subcorrientes Nsubcomentes es el mismo que para DVB-T2. En particular, el número de subcorrientes Nsubcomentes es 2 para las constelaciones QPSK (4Qa M), 8 para la constelación 16QAM, 12 para la constelación 64QAM y 8 para la constelación 256QAM.

Después de la demultiplexación bit a celda, una permutación se lleva a cabo mediante un intercalado particular de bits de entrada bdi en los bits de salida be,do. Tenga en cuenta que do = di div Nsubcomentes, y div es una función que devuelve una porción entera del resultado obtenido al dividir di por Nsubcomentes. Adicionalmente, e es el número de corrientes de bits demultiplexado (0 < e < Nsubcomentes) (es decir, el número que identifica la salida de la corriente de bits secundaria desde el demultiplexor de bit a celda 130). Aún más, vdi son los bits de entrada al demultiplexor 130 de bit a celda, y di es el número de bit de entrada. Aún más, be,do es los bits de salida del demultiplexor de bit a celda 130, y do es el número de bit de una salida de corriente de bits sub-bit dada desde el demultiplexor de bit a celda 130.

La figura 17 es un diagrama de bloques del demultiplexor bit a celda para la constelación 16QAM. Tenga en cuenta que la figura 17 se refiere específicamente al caso en el que el número de subcorrientes Nsubcomentes = 8, en el que cada corriente de bits secundaria tiene 16200/8 = 2025 bits.

El demultiplexor 130A de bit a celda mostrado en la figura 17 incluye un demultiplexor 131A simple y un permutador 135A DEMUX.

El demultiplexor 131A simple recibe un flujo de un bit (v0, v-i, v2, ...) del intercalador 120 de bits y demultiplexa la corriente de bits recibida en 8 subcorrientes, a saber, la primera corriente de bits secundaria (v0,0, v0,1, v0,2, ...) a la octava corriente de bits secundaria (v7,0, v7,1, v7,2, ...). Luego, el demultiplexor 131A simple emite las 8 subcorrientes resultantes al permutador 135A DEMUX. Tenga en cuenta que los bits de salida vi, j del demultiplexor 131A simple corresponden a los bits de entrada vi 8xj al demultiplexor 131A simple.

El permutador 135A DEMUX recibe las 8 subcorrientes del demultiplexor 131A simple, permuta las 8 subcorrientes recibidas y genera 8 subcorrientes obtenidas como resultado de la permutación. Como se muestra en la figura 17, los bits de salida bü, i a b7, i (i = 0, 1,2, ...) del permutador 135A DEMUX incluyen dos palabras de celda (y0,2xi a y3,2xi e y0,2xi 1 a y3,2xi 1), y cada palabra de celda se reenvía al asignador 140 QAM para 16QAM.

La figura 18 es un diagrama de bloques del demultiplexor bit a celda para la constelación 64QAM. Tenga en cuenta que la figura 18 se refiere específicamente al caso para el cual el número de subcorrientes Nsubcomentes = 12, en el que cada corriente de bits secundaria tiene 16200/12 = 1350 bits.

El demultiplexor 130B de bit a celda que se muestra en la figura 18 incluye un demultiplexor 131B simple y un permutador 135B DEMUX.

El demultiplexor 131B simple recibe un flujo de un bit (v^ v1, v2, ...) del intercalador 120 de bits y demultiplexa la corriente de bits recibida en 12 subcorrientes, a saber, la primera corriente de bits secundaria (v^a v0,1, v^2, ...) hasta la duodécima corriente de bits secundaria (v-n,0, v-n,1, v-n,2, ...). El demultiplexor 131B simple emite los 12 subcorrientes de bits resultantes al permutador 135B DEMUX. Tenga en cuenta que los bits de salida Vi, j del demultiplexor 131B simple corresponden a los bits de entrada v i 12xj al demultiplexor 131B simple.

El permutador 135B DEMUX recibe las 12 subcorrientes del demultiplexor 131B simple, permuta las 12 subcorrientes recibidas y genera 12 subcorrientes obtenidas como resultado de la permutación. Como se muestra en la figura 18, los bits de salida bü, i a bu , i (i = 0, 1, 2, ...) del permutador 135B DEMUX incluyen dos palabras de celda (y0,2xi a y5,2xi e yo,2xi 1 a y5,2xi 1) y cada palabra de celda se reenvía al asignador 140 QAM para 64QAM.

La figura 19 es un diagrama de bloques del demultiplexor bit a celda para la constelación 256QAM. Tenga en cuenta que la figura 19 se refiere específicamente al caso para el cual el número de subcorrientes Nsubcomentes = 8, en el que cada corriente de bits secundaria tiene 16200/8 = 2025 bits.

El demultiplexor 130C de bit a celda que se muestra en la figura 19 incluye un demultiplexor 131C simple y un permutador 135C DEMUX.

El demultiplexor 131C simple recibe una corriente de un bit (V0, V1, V2, ...) del intercalador 120 de bits y demultiplexa la corriente de bits recibida en 8 subcorrientes, a saber, la primera corriente de bits secundaria (V0,0, V0,1, V0,2, ...) a la octava corriente de bits secundaria (V7,0, V7,1, V7,2, ...). Luego, el demultiplexor 1131C simple emite las 8 subcorrientes resultantes al permutador 135C DEMUX. Tenga en cuenta que los bits de salida Vi, j del demultiplexor 131C simple corresponden a los bits de entrada Vi ⁸xj al demultiplexor 131C simple.

El permutador 135C DEMUX recibe las 8 subcorrientes del demultiplexor 131C simple, permuta las 8 subcorrientes recibidas y genera 8 subcorrientes obtenidas como resultado de la permutación. Como se muestra en la figura 19, los bits de salida b0, i a b7, i (i = 0, 1, 2, ...) del permutador 135C DEMUX incluyen una palabra de celda (y0, i a y7, i) y la palabra de celda es reenviado al asignador 1140 QAM para 256QAM.

Las palabras de celda obtenidas como resultado del procesamiento por el demultiplexor de bit a celda 130 (130A a 130C) se emiten en serie al asignador 140 QAM que se muestra en la figura 15. El asignador de QAM 140 asigna las palabras de celda (la salida del demultiplexor de bit a celda) a los símbolos de constelación de acuerdo con el particular de modulación 16QAM, 64QAM y 256QAM de las figuras 12, 13 y 14, es decir, de acuerdo con el etiquetado de bits utilizado en el estándar DVB-T2.

En lo siguiente, los parámetros de demultiplexación se presentarán de acuerdo con diversas realizaciones de la invención para aplicar esquemas de permutación para diferentes códigos LDPC y diferentes modos de modulación. La siguiente permutación se aplica en el permutador DEMUX del demultiplexor de bit a celda, de acuerdo con las figuras 17 a 19, como parte de la figura 15.

A continuación, se describen las reglas de permutación utilizadas por el permutador DEMUX provisto en el demultiplexor de bit a celda, para los siguientes tres casos:

Caso A: El codificador LDPC usa un código LDPC que tiene una longitud de palabra de código de 16200 bits y una velocidad de código 7/15 como se muestra en la figura 25, y el asignador q A m usa una constelación 64QAM; Caso B: El codificador LDPC usa un código LDPC que tiene una longitud de palabra de código de 16200 bits y una velocidad de código 7/15 como se muestra en la figura 25, y el asignador q A m usa una constelación 256QAM; y Caso C: El codificador LDPC usa un código LDPC que tiene una longitud de palabra de código de 16200 bits y una velocidad de código 8/15 como se muestra en la figura 26, y el asignador q A m usa una constelación 64QAM.

(Caso A)

A continuación, se describe el procesamiento realizado por el demultiplexor 130B de bit a celda que se muestra en la figura 18, según un ejemplo de la realización de la presente invención. Este ejemplo está dirigido al caso en el que el codificador 115 LDPC usa el código LDPC que tiene una longitud de palabra de código de 16200 y una velocidad de código 7/15 como se muestra en la figura 25, y el asignador 140 QAM usa una modulación 64QAM como esquema de modulación.

La permutación en el permutador 135B DEMUX se realiza como se muestra en la figura 18 en los 12 bits de una fila de la matriz del intercalador que se lee en fila y luego se demultiplexa de acuerdo con la figura 18.

Después del procedimiento de demultiplexación, el permutador 135B DEMUX permuta los 12 bits de entrada vdi (vdi,do) a los 12 bits de salida be (be,do) de acuerdo con la siguiente regla de permutación.

La regla de permutación es v0 = b2, v1 = b⁴ , v2 = b0, v3 = b-i , v4 = b3, v5 = b⁶, v⁶ = b⁵, v7 = be, va = b™, vg = b⁷, v™ = bu , v -n = b⁹.

Después de realizar la permutación anterior, se extraen dos palabras de celda para cada be. Las dos palabras de bit a celda y^y 5 se envían al asignador 140 QAM del tipo 64QAM para asignarse a dos símbolos de modulación consecutivos.

(Caso B)

A continuación, se describe el procesamiento realizado por el demultiplexor 130C de bit a celda que se muestra en la

figura 19, según otro ejemplo de la realización de la presente invención. Este ejemplo está dirigido al caso en el que

el codificador 115 LDPC usa el código LDPC que tiene una longitud de palabra de código de 16200 y una velocidad

de código 7/15 como se muestra en la figura 25, y el asignador 140 QAM usa una modulación 256QAM como esquema

de modulación.

La permutación en el permutador 135C DEMUX se realiza como se muestra en la figura 19 en los 8 bits de una fila de

la matriz del intercalador que se lee en fila y luego se demultiplexa de acuerdo con la figura 19.

Después del procedimiento de demultiplexación, el permutador 135C DEMUX permuta los 8 bits de entrada vdi (vdi,do) a los 8 bits de salida be (be,do) de acuerdo con la siguiente regla de permutación.

Es decir, la regla de permutación es v0 = b2, v1 = be, v2 = bü, v3 = b-i , v4 = b⁴ , v5 = b⁵ , v⁶ = b3 , v7 = b⁷.

Después de realizar la permutación anterior, se extrae una palabra de celda para cada be. La palabra de bit a celda

y0-y7 se envía al asignador 140 QAM del tipo 256QAM para asignarse a dos símbolos de modulación consecutivos.

(Caso C)

A continuación, se describe el procesamiento realizado por el demultiplexor 130B de bit a celda que se muestra en la

figura 18, según otro ejemplo más de la realización de la presente invención. Este ejemplo está dirigido al caso en el que el codificador 115 LDpC usa el código LDPC que tiene una longitud de palabra de código de 16200 y el código

8/15 como se muestra en la figura 26, y el asignador 140 QAM usa una modulación 64QAM como esquema de modulación.

La permutación en el permutador 135B DEMUX se realiza como se muestra en la figura 18 en los 12 bits de una fila

de la matriz del intercalador que se lee en fila y luego se demultiplexa de acuerdo con la figura 18.

Después del procedimiento de demultiplexación, el permutador 135B DEMUX permuta los 12 bits de entrada vdi (vdi,do) a los 12 bits de salida be (be,do) de acuerdo con la siguiente regla de permutación.

La regla de permutación

be,

v⁶ = b2, vn = bu.

Después de realizar la permutación anterior, se extraen dos palabras de celda para cada be. Las dos palabras de bit a celda y^y 5 se envían al asignador 140 QAM del tipo 64QAM para asignarse a dos símbolos de modulación consecutivos.

<Lado receptor>

Lo siguiente describe un decodificador BICM de acuerdo con una realización de la presente invención, con referencia

a los dibujos. Tenga en cuenta que el decodificador BICM se proporciona en un receptor. Los ejemplos de aparatos

que tienen el decodificador BICM de acuerdo con esta realización incluyen dispositivos de mano, teléfonos móviles, ordenadores de tableta, portátiles, televisores, etc.

El procesamiento por el decodificador BICM proporcionado en el receptor será básicamente el inverso del procesamiento explicado anteriormente realizado por el codificador BICM proporcionado en el transmisor. En resumen, las celdas complejas serán demoduladas de acuerdo con el mapeo de constelación (QPSK, 16QAM, 64QAM, 256QAM) para determinar las palabras de bit a celda transmitidas. Una palabra de celda (en el caso de 256QAM) o

dos palabras de celda (en el caso de 16QAM y 64QAM) se permutarán en bits de acuerdo con una regla de permutación inversa a la del lado de transmisión, y luego se multiplexarán en una corriente de bits. La corriente de bits resultante se somete a un desintercalado de columna-fila por un desintercalador de columna-fila, así como a la desintercalación de paridad por un desintercalador de paridad. Tenga en cuenta que los bits desintercalados por el desintercalador de paridad son solo bits de paridad. El decodificador LDPC decodifica los bits de salida del desintercalador de paridad, que está en concordancia con la codificación LDPC del lado transmisor. A continuación, se emite una corriente de bits resultante de la decodificación.

A continuación, se describe el decodificador BICM en detalle.

La figura 20 es un diagrama de bloques del decodificador BICM según la realización de la presente invención.

El decodificador 300 BICM que se muestra en la figura 20 incluye un desasignador 310 QAM, un multiplexor 320 de

celda a bit, un desintercalador 330 de bit, y un decodificador 340 FEC.

El desasignador 310 QAM demodula celdas complejas de acuerdo con un modo de modulación particular (como 16QAM, 64QAM o 256QAM) y envía las palabras de celda resultantes al multiplexor 320 de celda a bit. Las palabras

de celda correspondientes a 16QAM, 64QAM y 256QAM comprenden 4, 6 y 8 bits, respectivamente.

La demodulación QAM realizada por el desasignador 310 QAM está de acuerdo con la modulación QAM realizada por

el asignador 140 QAM proporcionado en el transmisor. Si el asignador 140 QAM del transmisor realiza la modulación 16QAM de acuerdo con el etiquetado DVB-T2 de la figura 12, el desasignador 310 QAM realiza la demodulación basada en el mismo 16QAM de la figura 12, para demodular cada símbolo de modulación (celda compleja) en una palabra de celda de 4 bits. Lo mismo se aplica a todas las modulaciones QAM de acuerdo con las figuras 11, 13 y 14. El multiplexor 320 de celda a bit incluye un bloque de permutación y un bloque de multiplexación. En el lado receptor, el bloque de permutación procesa los bits demodulados de acuerdo con una regla de permutación dependiendo del modo de modulación y el código LDPC utilizado en el lado de transmisión (y viceversa en el lado de recepción). A continuación, se describe el multiplexor 330 de celda a bit que se muestra en la figura 20, con referencia a las figuras 21 a 24.

La figura 21 ilustra la entrada y salida del multiplexor 320 de celda a bit mostrado en la figura 20.

Las palabras de celda y que consisten en bits de entrada b son ingresadas al multiplexor 320 de celda a bit y son permutadas por el multiplexor 320 de celda a bit para generar las palabras de salida v.

La figura 22 es un diagrama de bloques del multiplexor de celda a bit para la constelación 16QAM.

El multiplexor de celda a bit 320A que se muestra en la figura 22 incluye un permutador 321A inverso DEMUX y un multiplexor 325A simple.

El permutador 321A inverso DEMUX recibe 8 subcorrientes (8 bits bü-b7 que forman dos palabras de celda de 4 bits y0-y3), que son entradas del desasignador 140 QAM para 16QAM. El permutador 321A inverso DEMUX realiza una permutación en las 8 subcorrientes recibidas (es decir, una permutación para restaurar el orden de las subcorrientes que está antes de la permutación por el permutador 135M DEMUX en el lado de transmisión) y genera las 8 subcorrientes resultantes en el multiplexor 325A simple.

El multiplexor 325A simple multiplexa las 8 subcorrientes obtenidas como resultado de la permutación a una corriente de bits única de 16200 bits a la salida. Los bits de salida resultantes vi 8Xj del multiplexor 325A simple corresponden a los bits de entrada vi, j del multiplexor 325A simple.

La figura 23 es un diagrama de bloques del multiplexor de celda a bit para la constelación 64QAM.

El multiplexor 320B de celda a bit que se muestra en la figura 23 incluye un permutador 321B inverso DEMUX y un multiplexor 325B simple.

El permutador 321B inverso DEMUX recibe 12 subcorrientes (12 bits bü-bn que forman dos palabras de celda de 6 bits y0-y5), que son entradas del desasignador 140 QAM para 64QAM. El permutador 321B inverso DEMUX realiza una permutación en las 12 subcorrientes recibidas (es decir, una permutación para restaurar el orden de las subcorrientes que están antes de la permutación por el permutador 135b DEMUX en el lado de transmisión) y envía las 12 subcorrientes resultantes al multiplexor 325B simple.

El multiplexor 325B simple multiplexa las 12 subcorrientes obtenidas como resultado de la permutación a una corriente de bits única de 16200 bits a la salida. Los bits de salida resultantes vi 12xj del multiplexor 325B simple corresponden a los bits de entrada vi, j del multiplexor 325B simple.

La figura 24 es un diagrama de bloques del multiplexor de celda a bit para la constelación 256QAM.

El multiplexor de celda a bit 320C que se muestra en la figura 24 incluye un permutador 321C inverso DEMUX y un multiplexor 325C simple.

El permutador 321C inverso DEMUX recibe 8 subcorrientes (8 bits b0-b 7 que forman una palabra de celda de 8 bits y0-y7), que son entradas del desasignador 140 QAM para 256QAM. El permutador 321C inverso DEMUX realiza una permutación en las 8 subcorrientes recibidas (es decir, una permutación para restablecer el orden de las corrientes secundarias que está antes de la permutación por el permutador 135C DEMUX en el lado de transmisión) y genera las 8 subcorrientes resultantes en el multiplexor 325C simple.

El multiplexor 325C simple multiplexa las 8 subcorrientes obtenidas como resultado de la permutación a una corriente de bits única de 16200 bits a la salida. Los bits de salida resultantes vi 8Xj del multiplexor 325C simple corresponden a los bits de entrada vi, j del multiplexor 325C simple.

Los detalles de las reglas de permutación utilizadas por el permutador inverso DEMUX se describirán más adelante. El desintercalador 330 de bits incluye un desintercalador 331 columna-fila y un desintercalador 335 de paridad. El desintercalador 331 columna-fila recibe una corriente de bits compuesta de 16200 bits v (v0, v-i, v2...) desde el multiplexor 320 (320A a 320C) de celda a bit. El desintercalador 331 de columna-fila realiza el desintercalado de columna-fila con torsión (desintercalado de torsión de columna) en los 16200 bits de entrada recibidos. Más específicamente, el desintercalador 331 de columna-fila escribe en serie los 16200 bits de entrada en fila en una matriz de desintercalador, y luego lee en serie los 16200 bits en columna desde la matriz de desintercalador con torsión. En el procedimiento de torcer, la posición de inicio de lectura de cada columna se retuerce utilizando el parámetro de torsión tc que se muestra en la Tabla 2. Las dimensiones de la matriz de desintercalador dependen del tamaño de la constelación utilizado en el procedimiento de demodulación por el desasignador 310 QAM y la longitud de la palabra de código del código LDPC utilizado en la demodulación LDPC por el decodificador 341 l Dp C. Con más detalle, en el caso del código LDPC que tiene una longitud de palabra de código de 16200 bits, el número de columnas de la matriz de desintercalador es 8 para 16QAM, resultando en 2025 filas. Para 64QAM, el número de columnas es 12, resultando en 1350 filas. Para 256QAM, el número de columnas es 8, resultando en 2025 filas.

Tenga en cuenta que los valores del parámetro de torsión tc utilizado por el desintercalador 331 de columna-fila son los mismos que los valores del parámetro de torsión tc utilizado por el intercalador 125 columna-fila. Tenga en cuenta que el intercalador 125 de columna-fila puede realizar el intercalado de columna-fila sin torsión. En un caso de este tipo, el desintercalador 331 de columna-fila realiza el desintercalado de columna-fila sin torsión.

El desintercalador 335 de paridad realiza el desintercalado de paridad para permutar el orden de los bits de paridad LDPC fuera de la entrada de bits del desintercalador 331 de columna-fila (es decir, a para restaurar el orden de los bits antes de la permutación por el intercalador 121 de paridad en el lado de transmisión) (véase la ecuación 5).

El decodificador 340 FEC incluye el decodificador 341 LDPC y un decodificador 345 BCH. Tenga en cuenta que el contenido descrito en la sección "Suplemento 2" también es aplicable a un sistema en el que el decodificador 345 BCH corriente abajo del decodificador 341 LDPC se omite o reemplaza con un decodificador para un código diferente.

El decodificador 341 LDPC realiza la demodulación usando el código LDPC utilizado por el codificador 115 LDPC del transmisor que se muestra en la figura 15. Más específicamente, un código LDPC que tiene una longitud de palabra de código de 16200 bits con velocidad de código 7/15 según la figura 25 o un código LDPC que tiene una longitud de palabra de código de 16200 bits con velocidad de código 8/15 según la figura 26 se usa en la demodulación.

El decodificador 345 BCH realiza un procedimiento de decodificación BCH en los datos resultantes de la demodulación por el decodificador 341 LDPC.

A continuación, se describe en detalle las reglas de permutación utilizadas por el permutador MUX proporcionado en el multiplexor de celda a bit, para los siguientes tres casos.

Caso A: El decodificador LDPC usa un código LDPC que tiene una longitud de palabra de código de 16200 bits y una velocidad de código 7/15 como se muestra en la figura 25, y el desasignador q Am realiza una demodulación 64QAM.

Caso B: El decodificador LDPC usa un código LDPC que tiene una longitud de palabra de código de 16200 bits y una velocidad de código 7/15 como se muestra en la figura 25, y el desasignador QAM realiza una demodulación 256QAM.

Caso C: El decodificador LDPC usa un código LDPC que tiene una longitud de palabra de código de 16200 bits y una velocidad de código 8/15 como se muestra en la figura 26, y el desasignador QAM usa una demodulación 64QAM.

(Caso A)

A continuación, se describe el procesamiento realizado por el multiplexor 320B de celda a bit que se muestra en la figura 23, según un ejemplo de la realización de la presente invención. Tenga en cuenta que este ejemplo está dirigido al caso en el que el decodificador 341 LDPC usa el código LDPC que tiene una longitud de palabra de código de 16200 y una velocidad de código 7/15 como se muestra en la figura 25, y el desasignador 310 QAM realiza la demodulación 64QAM.

La permutación por el permutador 321B inverso DEMUX se realiza como se ilustra en la figura 23 en 12 bits que se introducen en serie desde el desasignador 310 QAM.

En el procedimiento de permutación, el permutador 321B inverso DEMUX permuta dos palabras de celda compuestas de 12 bits de entrada be (be,do) a los 12 bits de salida vdi (vdi,do) de acuerdo con la siguiente regla de permutación.

La regla de permutación

bü, v

b⁶, v⁶ v -n = bg.

Los bits v permutados de este modo se multiplexan por el multiplexor 325B simple.

(Caso B)

A continuación, se describe el procesamiento realizado por el multiplexor de celda a bit 320C que se muestra en la figura 24, según otro ejemplo de la realización de la presente invención. Tenga en cuenta que esta realización está dirigida al caso en el que el decodificador 341 LDPC usa el código LDPC que tiene una longitud de palabra de código de 16200 y una velocidad de código 7/15 como se muestra en la figura 25, y el desasignador 310 QAM realiza la demodulación 256QAM.

La permutación por el permutador 321B inverso DEMUX se realiza como se ilustra en la figura 24 en 8 bits que se introducen en serie desde el desasignador 310 QAM.

En el procedimiento de permutación, el permutador 321C inverso DEMUX permuta una palabra de celda compuesta de 8 bits de entrada be(be, do) a los 8 bits de salida vdi(vdi,do) de acuerdo con la siguiente regla de permutación.

Es decir, la regla de permutación es v0 = b2, v1 = be, v2 = bü, v3 = b-i , v4 = b⁴ , v5 = b⁵ , v⁶ = b3 , v7 = b⁷.

Los bits v permutados de este modo se multiplexan por el multiplexor 325C simple.

(Caso C)

A continuación, se describe el procesamiento realizado por el multiplexor 320B de celda a bit que se muestra en la figura 23, según otro ejemplo más de la realización de la presente invención. Tenga en cuenta que este ejemplo está dirigido al caso en el que el decodificador 341 LDPC usa el código LDPC que tiene una longitud de palabra de código de 16200 y una velocidad de código 8/15 como se muestra en la figura 26, y el desasignador 310 QAM realiza la demodulación 64QAM.

La permutación por el permutador 321B inverso DEMUX se realiza como se ilustra en la figura 23 en 12 bits que se introducen en serie desde el desasignador 310 QAM.

En el procedimiento de permutación, el permutador 321B inverso DEMUX permuta dos palabras de celda compuestas de 12 bits de entrada be (be,do) a los 12 bits de salida vdi (vdi,do) de acuerdo con la siguiente regla de permutación.

La regla de permutación

be, v5 = b7, v6 = v11 = bu .

Los bits v permutados de este modo se multiplexan por el multiplexor 325B simple.

Las reglas de permutación utilizadas por los permutadores 135B y 135C DEMUX que se muestran en las figuras 18 y

19, así como por los permutadores 321B y 325C inversos DEMUX mostrados en las figuras 23 y 24 se enumeran en la Tabla 3 a continuación.

«Suplemento 1>>

La presente invención no se limita a las realizaciones específicas descritas anteriormente. Siempre que se logren los objetivos de la presente invención y los objetivos que los acompañan, otras variaciones también son posibles, como las siguientes.

(1) Las diversas realizaciones descritas anteriormente pueden estar relacionadas con la implementación usando hardware y software. Se reconoce que las diversas realizaciones descritas anteriormente pueden implementarse o realizarse usando dispositivos informáticos (procesadores). Un dispositivo o procesador informático puede ser, por ejemplo, procesadores principales/procesadores de fin general, procesadores de señal digital (DSP), circuitos integrados de aplicación específica (ASlC), matrices de puerta programable de campo (FPGA), u otro dispositivo lógico programable, etc. Las diversas realizaciones de la invención también pueden realizarse o realizarse mediante una combinación de estos dispositivos.

(2) Además, las diversas realizaciones descritas anteriormente también pueden implementarse por medio de módulos de software, que son ejecutados por un procesador o directamente en hardware. También es posible una combinación de módulos de software y una implementación de hardware. Los módulos de software pueden almacenarse en cualquier tipo de medio de almacenamiento legible por ordenador, por ejemplo, RAM, EPROM, EEPROM, memorias flash, registros, discos duros, CD-ROM, DVD, etc.

Aplicabilidad industrial

La presente invención es aplicable a un demultiplexor bit a celda en un sistema de codificación y modulación intercalado en bit utilizado para códigos de paridad de baja densidad, y también a un demultiplexor bit a celda correspondiente a dicho multiplexor celda a bit.

Lista de signos de referencia

100 Codificador BICM

110 Codificador FEC

111 Codificador BCH

115 Codificador LDPC

120 intercalador de bits

121 intercalador de paridad

125 intercalador columna-fila

130 demultiplexor de bit a celda

130A-130C demultiplexor de bit a celda

131 demultiplexor simple

131A-131C demultiplexor simple

135 permutador DEMUX

135A-135C permutador DEMUX

140 asignador QAM

300 decodificador BICM

310 desasignador QAM

320 multiplexor de celda a bit

320A-320C multiplexor de celda a bit

321 permutador inverso DEMUX

321A-321C permutador inverso DEMUX

325 multiplexor simple

325A-325C multiplexor simple

330 desintercalador de bits

331 desintercalador de columna-fila

335 desintercalador de paridad

340 decodificador BICM

341 decodificador LDPC

345 decodificador BCH

Claims (4)

REIVINDICACIONES

1. Un método de procesamiento de transmisión que comprende:

una etapa de codificación de información de bits en una palabra de código de acuerdo con un código de

verificación de paridad de densidad baja con una tasa de código 7/15 y una longitud de palabra de código de

16200, el código de verificación de paridad de densidad baja mostrada en la tabla 1-1:

[Tabla 1-1]

una etapa de paridad de intercalado de intercalado de paridad de conducción sobre bits de una palabra de código

obtenida en la etapa de codificación;

una etapa de intercalado de columna y fila de intercalado de columna y fila de conducción sobre bits de la palabra de código intercalada de paridad obtenida en la etapa de paridad de intercalado, siendo el intercalado de coluna y fila conducido con o sin giro;

una etapa de demultiplexado de bit a celda de demultiplexar una secuencia de bits de columna y fila intercalados en

la etapa de intercalado de columna y fila en 8 secuencias de bits Vi j , en donde i denota una de las ocho secuencias y bit Vij corresponde a bit Vi+⁸+xj de dicha secuencia de bits intercalados de columna y fila y realizar una permutación en

las 8 secuencias de bits de acuerdo con una regla de permutación predeterminada para permutar cada juego de 8

bits (vo,q, V1,q, V2,q, V³ ,q, V⁴ ,q, V⁵,q, Va,q, Vy,q) a un juego de 8 bits (bo,q, b-i,q, b2,q, b³,q, b⁴ ,q, secuencias de bits permutados, donde q es un índice;

una etapa de asignación de asignación de cada palabra de celda de 8 bits (yo,q, y-i,q, y2,q, y3,q, y4,q, y5,q, ya,q, y7,q) cada

una compuesta de un conjunto de 8 bits (bo,q, b-i,q, b2,q, b3,q, b4,q, b5,q, ba,q, b7,q) de 8 secuencias de bits permutados obtenidos de una etapa de demultiplexado de bit a celda, en una celda compleja (Re(Zq), Im(Zq)) de acuerdo con la 256QAM, Modulación de Amplitud de Cuadratura, constelación mostrada en las Tablas 1-2 y 1-3:

[Tabla 1-2]

[Tabla 1-3]

en donde

(bo,q, bi,q , b2,q, b3,q, b4,q, b5,q, b⁶ ,q, b ^{j ,} q) = (yo,q, y i,q , y2,q, y3,q, y4,q, y5,q, y⁶ ,q, y7,q), y la regla de permutación predeterminada es:

v⁰ ,q = b² ,q, v¹,q = b⁶,q, V² ,q = b⁰ ,q, v³ ,q = b¹,q, v⁴ ,q = b⁴ ,q, v⁵ ,q = b⁵,q, v⁶ ,q = b³ ,q, v⁷,q, = b⁷ ,q,

el intercalado de columna y fila de la etapa de intercalado de columna y fila se realiza usando una matriz de intercalado que tiene un tamaño de 2025 filas y 8 columnas.

2. Un transmisor (100) que comprende:

un codificador (110) adaptado para codificar bits de información en una palabra de código de acuerdo con un código de verificación de paridad de densidad baja con una tasa de código 7/15 y una longitud de palabra de código de 16200, el código de verificación de paridad de densidad baja mostrado en la Tabla 2-1:

[Tabla 2-1]

Direcciones de acumuladores de bits de paridad para el código LDPC con la tasa de código 7/15 y la longitud de la palabra de código de 16200

un intercalador de paridad (121) adaptado para conducir el intercalado de paridad en bits de la palabra de código obtenida por el codificador;

un intercalador de columna y fila (125) adaptado para conducir el intercalado de columna y fila en bits de la palabra de código intercalada de paridad obtenida por el intercalador de paridad, siendo el intercalado de columna y fula conducido con o sin giro;

un demultiplexor de bit a celda (130) adaptado para demultiplexar una secuencia de bits intercalados de columna y celda por el intercalador de columna y fila en 8 secuencias de bits v j en donde i denota una de las ocho secuencias y bit vi,j corresponde a bit vi+8xj de dicha secuencia de bits intercalados de columna y fila y realizar una permutación en las 8 secuencias de bits de acuerdo con una regla de permutación predeterminada para permutar cada juego de 8 bits (v0,q, v1,q, v2,q, v3,q, v4,q, v5,q, v6,q, v7,q) a un juego de 8 bits (b0,q, b1,q, b2,q, b3,q, b4,q, b5,q, b6,q, b7,q) para obtener 8 secuencias de bits permutados, donde q es un índice;

un asignador (140) adaptado para asignar cada palabra de celda de 8 bits (y0,q, y1,q, y2,q, y3,q, y4,q, y5,q, y6,q, y7,q) cada una compuesta de un conjunto de 8 bits (b0,q, b1,q, b2,q, b3,q, b4,q, b5,q, b6,q, b7,q) de 8 secuencias de bits permutados obtenidos de una etapa de demultiplexado de bit a celda, en una celda compleja (Re(Zq), Im(Zq)) de acuerdo con la 256QAM, Modulación de Amplitud de Cuadratura, constelación mostrada en las Tablas 2-2 y 2-3:

[Tabla 2-2]

[Tabla 2-3]

en donde

(bo,q, bi,q , b2,q, b3,q, b⁴ ,q, bs,q, ba,q, b⁷ , q) = (yo,q, y i,q , y2,q, y³ ,q, y⁴ ,q, y⁵ ,q, Ya,q, y⁷ ,q), y la regla de permutación predeterminada es:

vo,q = b2,q, v i,q = ba,q, V2,q = bo,q V3,q = bi,q , V4,q = b⁴ ,q, V5,q = b⁵ ,q, va,q = b³ ,q, V7,q = b7,c y el intercalado de columna y fila por el intercalador de columna y fila se realiza usando una matriz de intercalado que tiene un tamaño de 2025 filas y 8 columnas.

3. Un método de recepción que comprende:

una etapa de desasignación de desasignación de celdas complejas compleja (Re(Zq), Im(Zq)) de acuerdo con la 256QAM, Modulación de Amplitud de Cuadratura, constelación mostrada en las Tablas 3-1 y 3-2:

[Tabla 3-1]

[Tabla 3-2]

una etapa de multiplexado de celda a bit de realizar una permutación en 8 secuencias de bits obtenidas como palabras de celdas de 8 bits (y0,q, y1,q, y2,q, y3,q, y4,q, y5,q, ya,q, y7,q) en la etapa de desasignación, de acuerdo con una regla de permutación predeterminada para permutar cada conjunto de 8 bits (b0,q, b1,q, b2,q, b3,q, b4,q, b5,q, ba,q, b⁷ , q) de las 8 secuencias de bits para un juego de 8 bits (v0,q, V1,q, V2,q, V³ ,q, V⁴ ,q, V⁵ ,q, va,q, V⁷ ,q) para obtener 8 secuencias de bits permutados vy, en donde i denota una de las 8 secuencias y q y j son índices, y multiplexar las 8 secuencias de bits permutados obtenidos como resultado de la permutación en una secuencia de bits tal como bit Vi+⁸xj de dicha secuencia corresponde a bit vy ;

una etapa de desentrelazado de columna y fila de conducir desintercalado de columna y fila en la una secuencia de bits obtenida como resultado del multiplexado, siendo el desintercalado de columna y fula conducido con o sin giro;

una etapa de desintercalado de paridad de desintercalado de paridad de conducción en la una secuencia de bits obtenida como resultado del desintercalado de columna y fila;

una etapa de decodificación de decodificar bits de paridad desintercalados en la etapa de desintercalado de paridad, de acuerdo con el código de verificación de paridad de densidad baja con una tasa de código 7/15 y una longitud de palabra de código de 1a200, el código de verificación de paridad de densidad baja mostrado en la tabla 3-3:

[Tabla 3-3]

Direcciones de acumuladores de bits de paridad para el código LDPC con la tasa de código 7/15 y la longitud de la palabra de código de 16200

en donde

(bo,q, bi,q , b2,q, b3,q, b4,q, b5,q, bo,q, b/, q) = (yo,q, y i,q , y2,q, y3,q, y4,q, y5,q, y6,q, y7,q), y la regla de permutación predeterminada es:

v0,q = b2,q, v 1,q = bo,q, v2,q = b0,q v3,q = b1,q, v4,q = b4,q, v5,q = b5,q, v6,q = b3,q, v7,q = b7,c y el desintercalado de columna y fila de la etapa de desintercalado de columna y fila se realiza usando una matriz de intercalado que tiene un tamaño de 2025 filas y 8 columnas.

4. Un receptor (300) que comprende:

un desasignador (310) adaptado para desasignar celdas complejas (Re(Zq), Im(Zq)) de acuerdo con la 256QAM, Modulación de Amplitud de Cuadratura, constelación mostrada en las Tablas 4-1 y 4-2:

[Tabla 4-1]

[Tabla 4-2]

un multiplexor de celda a bit (320) adaptado para realizar una permutación en 8 secuencias de bits obtenidas como las palabras de 8 bits (y0,q, y 1,q, y2,q, y3,q, y4,q, y5,q, y6,q, y7,q) por el desasignador, de acuerdo con una regla de permutación predeterminada para permutar cada conjunto de 8 bits (b0,q, b1,q, b2,q, b3,q, b4,q, b5,q, b6,q, b7, q) a un juego de 8 bits (v0,q, V1,q, V2,q, V3,q, V4,q, V5,q, V6,q, v/,q) de las 8 secuencias de bits para obtener 8 secuencias de bits permutados v¡ j , en donde i denota una de las 8 secuencias y q y j son índices, y multiplexa las 8 secuencias de bits permutados obtenidos como un resultado de la permutación en una secuencia de bits tal como bit v¡+8xj de dicha una secuencia corresponde a bit vj

un desintercalador de columna y fila (331) adaptado para conducir el desintercalado de columna y fila en la una secuencia de bits obtenida como un resultado del multiplexado, siendo el desintercalado de columna y fula conducido con o sin giro;

un desintercalador de paridad (335) adaptado para conducir desintercalado de paridad en la una secuencia de bits obtenida como un resultado del desintercalado de columna y fila;

un decodificador (340) adaptado para decodificar desintercalado de paridad de bits por el desintercalador de paridad, de acuerdo con un código de verificación de paridad de densidad baja con una tasa de código 7/15 y una longitud de palabra de código de 16200, el código de verificación de paridad de densidad baja mostrado en la Tabla 4-3;

[Tabla 4-3]

en donde

(b0,q, b1,q, b2,q, b3,q, b4,q, b5,q, be,q, by, q) = (y0,q, y1,q, y2,q, y3,q, y4,q, y5,q, ys,q, y7,q), y la regla de permutación predeterminada es:

v0,q = b2,q, V1,q = be,q, V2,q = b0,q V³ ,q = b1,q, V⁴ ,q = b⁴ ,q, V⁵,q = b⁵,q, ve,q = b3,q, V7,q = by,c y el desintercalado de columna y fila por el desintercalador de columna y fila se realiza usando una matriz de intercalado que tiene un tamaño de 2025 filas y 8 columnas.