ES2594775T3 - Circuito de muestreo digital para una señal de reloj secundaria que ha de monitorizarse en relación con un fallo de reloj con ayuda de una señal de reloj primaria - Google Patents

Circuito de muestreo digital para una señal de reloj secundaria que ha de monitorizarse en relación con un fallo de reloj con ayuda de una señal de reloj primaria Download PDF

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Abstract

Circuito de muestreo (100) digital para una señal de reloj secundaria (204) que ha de monitorizarse con ayuda de una señal de reloj primaria (202) en relación con un fallo de reloj * con un biestable (102), que presenta - una entrada de reloj (108), - una entrada de datos (106), - una salida Q (110) y - una entrada de reinicio asíncrona (112), * y con un contador de n bits (104), que presenta - una entrada de reloj (114), - una entrada de reinicio asíncrona (128) y - una salida de valor de recuento (116), estando el biestable (102) y el contador de n bits (104) interconectados eléctricamente entre sí, y en el que * n >= 2, * la señal de reloj primaria (202) se encuentra en la entrada de reloj (114) del contador de n bits (104), * la señal de reloj secundaria (204) se encuentra en la entrada de reloj (108) del biestable (102), * una señal constante se encuentra en la entrada de datos (106) del biestable (102), * la salida Q (110) del biestable (102) está conectada con la entrada de reinicio (128) del contador de n bits (104), caracterizado porque * la salida de valor de recuento (116) del contador de n bits (104) está conectada, a través de una puerta lógica (122) interpuesta y un lazo de realimentación (130), con la entrada de reinicio asíncrona (112) del biestable (102) de tal manera que un reinicio del contador de n bits (104) restablece el biestable (102).

Description

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DESCRIPCION
Circuito de muestreo digital para una senal de reloj secundaria que ha de monitorizarse en relacion con un fallo de reloj con ayuda de una senal de reloj primaria
La invencion se refiere a un circuito de muestreo digital para una senal de reloj secundaria que ha de monitorizarse en relacion con un fallo de reloj con ayuda de una senal de reloj primaria
• con un biestable, que presenta
- una entrada de reloj,
- una entrada de datos,
- una salida Q y
- una entrada de reinicio,
• y con un contador de n bits, que presenta
- una entrada de reloj,
- una entrada de reinicio y
- una salida de valor de recuento.
Senales de reloj diferentes pueden estar desplazadas en fase unas respecto a otras a la misma frecuencia de reloj y, en este sentido, ser asmcronas unas respecto a otras. Para detectar y muestrear una senal de reloj secundaria, tambien denominada senal asmcrona, que esta desplazada de manera asmcrona con respecto a una senal de reloj primaria, tambien denominada reloj de sistema, pueden utilizarse por ejemplo biestables. Un biestable es, en general, un circuito electronico que puede adoptar dos estados estables y puede almacenar datos con la cantidad de 1 bit, usandose biestables con frecuencia como base para circuitos secuenciales.
En los biestables controlados por reloj, un biestable solo reacciona en determinados momentos a las senales de entrada, lo cual es particularmente conveniente si las senales de entrada solo estan presentes de manera estable en determinados periodos de tiempo. A menudo se usa para ello una senal de reloj, que libera o comunica las entradas de control de un biestable a intervalos de tiempo regulares, de modo que en este contexto tambien se habla de una entrada de reloj. Asf, en caso de usar biestables D normalmente la senal de reloj primaria se presenta en la entrada de reloj, o tambien de manera abreviada entrada C, y la senal asmcrona (senal de reloj secundaria) en la entrada de datos, o tambien de manera abreviada entrada D. La senal de entrada asmcrona se transmite o comunica a la salida Q en caso de liberacion de la entrada de control. Por regla general, los biestables estan a este respecto controlados por flancos de reloj (en ingles: edge triggered), de modo que por ejemplo un flanco de reloj positivo dispara un cambio de estado, correspondiendose la frecuencia de reloj con la frecuencia de muestreo, es decir la frecuencia de la senal de reloj primaria. El tiempo entre dos flancos de reloj positivos se denomina, por regla general, tiempo de ciclo.
En el caso del procedimiento descrito, en un biestable D existen diversos casos que pueden conducir a problemas, y que puede diferenciarse tal como sigue:
Por un lado, la frecuencia de muestreo viene predefinida de manera fija por la frecuencia de reloj de la senal de reloj primaria, de modo que un cambio de nivel de la senal asmcrona solo se identifica cuando el nivel de la senal asmcrona es diferente en los instantes de muestreo. Asf, por ejemplo, un cambio del estado con nivel bajo (“0”) al estado con nivel alto (“1”) no se identifica si se produce un nuevo cambio de “1” a “0” antes de que llegue el siguiente flanco de reloj de la senal de muestreo sincronica. En otras palabras, el cambio de estado intermedio no se entrega a la salida Q si el cambio doble del estado de la senal asmcrona se produce dentro de un tiempo de ciclo.
Junto a esta deficiencia, que depende inicialmente de la frecuencia de reloj del sistema sincronico, puede aparecer un problema adicional. En caso de cambio de la senal asmcrona, por ejemplo de “0” a “1”, durante un flanco positivo de la senal de reloj, puede aparecer un estado metaestable en el biestable, de modo que el estado del biestable y por tanto tambien del valor en la salida Q son indefinidos. Tras un tiempo igualmente indefinido o desconocido, el biestable puede pasar de nuevo del estado indefinido a un estado definido, sin que este tenga que ser el estado realmente correcto, como “0” o “1”. Por otro lado, el estado metaestable puede durar un tiempo indeterminado. En ambos casos aparecen debido a ello graves errores de funcionamiento en sistemas sucesivos. Ejemplos de circuito para monitorizar senales de reloj se describen por ejemplo en los documentos US 5.479.420 A1 y WO 2007/110099 A1.
Mediante la concatenacion de varios biestables de muestreo sincronizados por reloj puede disminuirse basicamente la probabilidad de aparicion de estados metaestables. En el caso de biestables D concatenados podna estar presente por ejemplo la senal de reloj primaria en la entrada C de cada uno de los biestables. La senal asmcrona estana presente en la entrada D del primer biestable, estando conectada su salida Q con la entrada D del siguiente biestable, el segundo. La salida Q del segundo biestables estana entonces conectada de nuevo con la entrada D del siguiente biestable, etc.
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En una central nuclear, tales biestables y su interconexion electrica pueden usarse entre otras cosas en la monitorizacion e integracion de senales de reloj en modulos cnticos para la seguridad, que estan disenados de manera redundante varias veces y, por tanto, tambien pueden presentar senales de reloj redundantes, que pueden proceder de generadores de reloj diferentes. Asf, las barras de control y su posicion en la vasija del reactor han de monitorizarse de manera regular. Las barras de control absorben en particular neutrones y sirven por tanto para controlar el flujo de neutrones de las barras de combustible en un reactor nuclear. Para impedir la reaccion en cadena en un proceso de desintegracion nuclear y para detener por tanto la actividad nuclear, estas se introducen habitualmente por completo en las barras de combustible.
Para determinar la posicion, especialmente relevante para la seguridad, de las barras de control se utiliza en muchos casos un procedimiento en el que un numero de bobinas primarias excitan un numero de bobinas secundarias con una tension alterna con diferente intensidad en funcion de la posicion de la barra de control. Las tensiones alternas o sinusoidales para la excitacion de las bobinas se forman en cada caso con ayuda de un generador correspondiente a partir de una senal de reloj. Todas las bobinas han de excitarse en la medida de lo posible por una tension sinusoidal con la misma frecuencia y posicion de fase. Por tanto, la sincronizacion de las senales de reloj individuales es especialmente importante, para conseguir como resultado una alta fiabilidad del sistema de medicion.
En este contexto, la frecuencia de la tension alterna puede servir como frecuencia de reloj del control de los biestables, debiendo sincronizarse en su totalidad la respectiva frecuencia de reloj de los modulos individuales en el sistema de medicion de la posicion de las barras. Puesto que, debido entre otras cosas a las tolerancias de fabricacion de los generadores de reloj, cada modulo trabaja con una frecuencia de reloj propia, ligeramente diferente de la de los demas modulos, tienen que detectarse cambios de senal de la senal de reloj que ha de monitorizarse del respectivo modulo independientemente de la posicion de fase con respecto al reloj de sistema, representada por la senal de reloj primaria, de modo que puede establecerse una sincronicidad con otras partes del circuito.
A pesar de la reduccion de la probabilidad de aparicion de un estado metaestable debido a la concatenacion anteriormente descrita de biestables sincronizados por reloj, todavfa sigue siendo concebible que tambien en areas cnticas para la seguridad, como centrales nucleares, se produzcan graves errores de sistema por el hecho de que se alcancen estados metaestables en los biestables. Posibles cambios de estado, no identificados, dentro de un tiempo de ciclo pueden conducir a graves errores.
La invencion se basa por tanto en el objetivo de indicar un circuito de muestreo del tipo mencionado al principio, que por un lado evite que se alcancen estados metaestables, y que por otro lado identifique de manera fiable tambien effmeros cambios de estado de la senal de reloj secundaria dentro de un tiempo de ciclo y sea adecuado por tanto para hacer funcionar modulos relevantes para la seguridad, que tambien puedan utilizarse en centrales nucleares.
El objetivo se soluciona segun la invencion al estar el biestable y el contador de n bits interconectados electricamente entre sf, en el que
n > 2,
la senal de reloj primaria esta presente en la entrada de reloj del contador de n bits
la senal de reloj secundaria esta presente en la entrada de reloj del biestable,
una senal constante esta presente en la entrada de datos del biestable,
la salida Q del biestable esta conectada con la entrada de reinicio asmcrona del contador de n bits, y la salida de valor de recuento del contador de n bits esta conectada a traves de una puerta logica interpuesta y
un lazo de realimentacion con la entrada de reinicio asmcrona del biestable de tal manera que un reinicio del
contador de n bits restablece el biestable.
Configuraciones ventajosas son objeto de las reivindicaciones dependientes.
La invencion parte de la consideracion de que un biestable, tal como un biestable D, que se usa en muchos casos para un circuito de muestreo digital del tipo descrito, puede pasar a un estado metaestable indeseado, si un flanco de la senal de reloj asmcrona que ha de monitorizarse coincide con un flanco del reloj de sistema. Una concatenacion de biestables D sincronizados por reloj reduce ciertamente la probabilidad de aparicion, pero no cambia nada en cuanto al problema fundamental por lo que se buscan alternativas. Para evitar un uso de excesivos biestables y componentes asociados a los mismos, se ha reconocido ademas que, a diferencia de la mera concatenacion de biestables D sincronizados por reloj, un mecanismo de realimentacion puede tener un efecto positivo. Sorprendentemente se ha observado a este respecto tambien que la senal de reloj primaria y la senal de reloj secundaria pueden alimentarse a componentes independientes, tales como biestables independientes, que estan interconectados entre sf, de modo que es posible una separacion funcional entre sistema asmcrono y sincronico mediante el uso de diferentes componentes. A este respecto se ha observado igualmente que tambien puede usarse ademas un biestable, siempre que este se interconecte con un componente adicional dispuesto aguas abajo, tal como un contador de n bits (n-bit-counter), y presente una entrada de reinicio, mediante la cual se proporciona un mecanismo de realimentacion del sistema sincronico al sistema asmcrono. Mediante un recuento y una monitorizacion de la senal recurrente, presente en la entrada de reloj del contador de n bits, la senal de reloj primaria, puede registrarse si entre tanto esta presente una senal en la entrada de datos del biestable, que se
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transmite a la entrada de reinicio (asmcrona) del contador de n bits y dispara un restablecimiento del valor de recuento en el contador de n bits.
Se ha demostrado ademas que la senal asmcrona, la senal de reloj secundaria, tambien puede estar presente en la entrada de reloj del biestable, en la que por regla general esta presente una senal de reloj primaria, y que una senal constante puede estar presente en la entrada de datos del biestable, de modo que el nivel de la senal constante se transmite a la salida Q y se entrega al sistema sincronico, en cuanto aparece por ejemplo un flanco de reloj positivo de la senal asmcrona.
Mediante una realimentacion apropiada por medio de una puerta logica a la entrada de reinicio (asmcrona) del biestable, el valor de recuento del contador de n bits, que se situa en la salida de valor de recuento, puede restablecer a este respecto el biestable y por tanto su salida Q. En cuanto el contador de n bits se haya incrementado de nuevo debido a un flanco positivo de la senal de reloj primaria, puede volver a detectarse un flanco de la senal de reloj secundaria.
En el caso del sistema sincronico puede conseguirse por tanto mediante el contador de n bits un ajuste con la senal de reloj primaria, disparando la senal de reloj primaria el proceso de recuento, que se restablece en cuanto se transmite el nivel constante, presente en la entrada de datos del biestable, a su salida Q, y concretamente mediante la senal de reloj secundaria. Un incremento varias veces de la senal de reloj en el contador de n bits hasta un valor definido, en particular hasta el valor final del contador, sin restablecimiento intermedio corresponde por tanto a un fallo de reloj, que ha de notificarse. A este respecto puede evitarse en particular la propension a avenas conocida en los sistemas de muestreo sincronizados por reloj y atribuida en los mismos a los problemas de temporizacion de senales descritos.
Para adaptar la monitorizacion de las senales de reloj primaria y secundaria a senales condicionadas por el sistema, en una configuracion ventajosa el biestable y el contador de n bits estan controlados por flancos, en particular controlados por un flanco, en particular controlados por el flanco de subida (es decir, disparados por flancos de reloj positivos).
Para prescindir intencionadamente de otras funciones, que posibilitan tipos mas complicados de biestable, pero que tambien pueden suponer fuentes de error, el biestable que adopta la senal de reloj secundaria esta disenado preferentemente como biestable D.
En una configuracion ventajosa, la puerta logica es una puerta NOR, en la que en el lado de entrada estan presentes los bits significativos de la salida de valor de recuento, por lo que el valor de recuento del contador de n bits puede interconectarse de manera adecuada y de manera que se considera sencilla con la entrada de reinicio del biestable.
Para una notificacion y en particular una representacion visual de un fallo de reloj o tambien del desarrollo normal, en una configuracion ventajosa la salida del valor de recuento del contador de n bits esta conectada a traves de una puerta logica adicional con un emisor de senal de alarma, que comprende en particular una unidad de visualizacion. Es posible notificar y/o mostrar de este modo al personal de servicio un fallo de reloj, de modo que pueda tener lugar rapidamente una intervencion.
Ventajosamente, la puerta logica adicional es una puerta AND, en la que en el lado de entrada estan presentes los bits significativos de la salida de valor de recuento, de modo que al alcanzarse un valor de recuento definido, concretamente de manera ventajosa el valor final del contador, se activa el emisor de senal de alarma.
En una configuracion ventajosa, la senal de reloj primaria y la senal de reloj secundaria presentan esencialmente la misma duracion de periodo de reloj, aunque siendo admisibles ligeras desviaciones, por ejemplo del orden porcentual de una cifra, y por consiguiente una deriva de fase, debido a las tolerancias de fabricacion inevitables de los generadores de reloj subyacentes.
Para una configuracion compacta y sencilla del contador de n bits, este esta disenado ventajosamente como contador de 2 bits (n = 2), con lo cual ya se consigue en caso de una breve ausencia de la senal de reloj secundaria el valor de recuento maximo. En caso de que una alarma solo se deba dispararse con valores de recuento superiores, por ejemplo en caso de que fallen 10 pulsos de reloj, ha de elegirse correspondientemente la profundidad de bits del contador.
Para prescindir de medios auxiliares electronicos adicionales, el biestable y el contador de n bits presentan de manera ventajosa esencialmente el mismo nivel bajo y alto. De este modo pueden conectarse directamente salidas de un componente con entradas del otro componente, sin que tengan que usarse medios electricos para la equiparacion de niveles, con lo cual puede mantenerse sencilla la interconexion electrica.
Para aprovechar un contador de n bits corriente, en una configuracion ventajosa adicional el biestable D esta disenado de tal manera que una senal con nivel alto, que esta presente en la entrada de reinicio, provoca un restablecimiento de la senal en la salida Q. Esto puede dispararse al alcanzarse un nivel alto en la salida de la puerta logica dispuesta aguas abajo del contador de n bits del sistema sincronico. Siempre que este presente el nivel alto en la entrada de reinicio del biestable se evitara una conexion directa de la senal de entrada presente en la
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entrada D del biestable hasta la salida Q en caso de un flanco de reloj positivo, es decir que el biestable, por asf dedr, no se activa entonces.
Una instalacion nuclear, en particular una central nuclear, con un sistema de monitorizacion con varias senales de reloj maestro, que presenta modulos disenados de manera redundante multiples veces con en cada caso al menos un generador de reloj, presenta ventajosamente al menos un circuito de muestreo descrito por cada senal de reloj maestro, para monitorizarlas en relacion con un fallo de reloj.
Ventajosamente, los generadores de reloj en la instalacion nuclear son del mismo tipo constructivo, de modo que los pulsos de reloj generados por los generadores de reloj solo presentan pequenas diferencias de frecuencia y tienen una propension a avenas reducida.
En una configuracion ventajosa adicional, el sistema de monitorizacion esta configurado para la medicion de posicion de barras de control de reactor nuclear.
Para integrar el circuito de muestreo en sistemas cnticos para la seguridad con tiempos de reloj existentes, la senal de reloj presenta en una configuracion ventajosa una frecuencia de entre 120 y 10 hercios, en aplicaciones existentes en el ambito nuclear, por ejemplo, 31 hercios, estando sintonizados los componentes del circuito de muestreo a esta frecuencia.
En particular en una central nuclear en la que han de satisfacerse elevados requisitos de seguridad esta previsto, en una configuracion ventajosa, que al menos un modulo del sistema de medicion de posicion de barras de control presente uno de dichos circuitos de muestreo, de modo que la propension a avenas pueda reducirse por lo que respecta a fallos de reloj.
Las ventajas logradas con la invencion consisten, en particular, en que mediante la combinacion de un biestable con un contador de n bits se crea un circuito de muestreo digital para senales de reloj secundarias asmcronas con respecto a una senal de reloj primaria, en el que la senal de reloj y la senal asmcrona con respecto a la misma se alimentan a diferentes componentes de procesamiento, que pueden registrar practicamente sin interferencias, gracias a una interconexion adecuadamente elegida uno respecto a otro, un fallo de reloj. En particular mediante el uso de un biestable, en el que esta presente una senal asmcrona, y un contador de n bits, en el que esta presente la senal de reloj primaria, asf como una interconexion electrica con realimentacion de ambos componentes, puede tenerse en cuenta la cuestion de la seguridad en una central nuclear mediante una monitorizacion precisa y sin fallos de las senales de reloj secundarias.
A continuacion se explica un ejemplo de realizacion de la invencion por medio de un dibujo. En el mismo muestran, en una representacion simplificada esquematica en cada caso:
la figura 1 un circuito de muestreo con un biestable D y con un contador de 2 bits,
la figura 2 un diagrama de tiempo para senal de reloj, senal asmcrona, valor Q del biestable asf como valor de recuento del contador de 2 bits en un circuito de muestreo segun la figura 1,
la figura 3 una instalacion nuclear con un sistema de sincronizacion de reloj basado en el circuito de muestreo segun la figura 1, como una primera aplicacion, y
la figura 4 una segunda aplicacion del circuito de muestreo segun la figura 1 en un sistema de sincronizacion de reloj de una instalacion nuclear.
El circuito de muestreo 100 representado en la figura 1 consiste, entre otras cosas, en un biestable D 102 y un contador de 2 bits 104, que estan interconectados electricamente entre sf. En el contador de 2 bits 104 esta presente a este respecto en el lado de entrada una senal de reloj 202 periodica, representada en la figura 2 como funcion del tiempo, que tambien se denomina senal sincronica o senal de reloj primaria. En el biestable D 102 esta presente una senal asmcrona 204 igualmente representada en la figura 2, que normalmente tiene la misma frecuencia que la senal de reloj 202, pero cuya fase en general esta desplazada - tal como se representa aqrn - con respecto a la senal de reloj 202. La senal asmcrona 204 tambien se denomina senal de reloj secundaria.
El biestable D 102 presenta una entrada de datos 106 (abreviado: entrada D), una entrada de reloj 108 (abreviado: entrada C), una salida Q 110 y una entrada de reinicio (reset) o borrado (clear) asmcrona, tambien llamada ACLR 112.
En la entrada de datos 106 esta presente una senal constante con un nivel alto, tambien denominada “1”, al que le corresponde por ejemplo una tension electrica de aproximadamente 5 voltios. A la entrada de reloj 108 se le alimenta la senal asmcrona 204 a traves de una lmea electrica conectada con la misma. En el estado de partida, la salida Q 110 presenta un nivel bajo, al que le corresponde un valor de “0”. En cuanto un flanco de reloj positivo de la senal asmcrona 204 llega a la entrada de reloj 108, la senal constante, que esta presente en la entrada de datos 106, se transmite o comunica a la salida Q 110, de modo que el valor Q 208 representado en la figura 2 como funcion del tiempo se modifica partiendo del estado de partida “0” a “1”.
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El ACLR 112 (reinicio asmcrono) provoca un reinicio del biestable D 102, en el que la senal se restablece en la salida Q 110. Es decir, con un nivel alto “1”, presente en el ACLR 112, el valor en la salida Q 110 se restablece de nuevo al valor de partida, concretamente al nivel bajo “0”, al que le corresponde por ejemplo una tension electrica de 0 a 0,5 voltios. Ademas, el biestable D 102, siempre que este presente un valor “1” en la entrada de reinicio asmcrona ACLR 112, no transmitira directamente el valor “1” en la entrada de datos 106 en el caso de un flanco positivo de la senal de reloj asmcrona 204 a la salida Q 110, sino que la salida Q 110 seguira emitiendo tambien el valor “0”.
El biestable D 102 esta interconectado electricamente con el contador de 2 bits 104. El contador de 2 bits 104, que puede estar constituido por ejemplo por dos biestables JK, cuenta los flancos de reloj positivos que llegan a su entrada de reloj 114, en parte tambien llamada entrada de pulso de reloj o de recuento. En un contador de n bits, por lo general el numero de valores de recuento posible esta establecido al cuadrado y va de 0 a 2n-1, de modo que en el caso de un contador de 2 bits pueden generarse o contarse las cifras cero, uno, dos y tres (0, 1, 2, 3), que corresponden al valor de recuento 206 presente en la salida de valor de recuento 116, que esta representada en la figura 2 en notacion decimal como funcion del tiempo.
La salida de valor de recuento 116 comprende un registro de 2 bits 118, que contiene el valor de recuento 206 actual en notacion binaria. Aguas abajo del registro de 2 bits 118 en el lado de datos hay por un lado una puerta AND 120 y por otro lado una puerta NOR 122. La puerta AND 120 combina los dos valores significativos o bits del registro de 2 bits 118 segun la operacion logica AND (Y), de modo que el valor presente en la salida 124 adopta el nivel bajo “0”, cuando el contador de 2 bits 104 tiene uno de los valores de recuento 206 cero, uno o dos (0, 1, 2), y el nivel alto “1” en caso del valor de recuento 206 tres (3). El valor presente en la salida 126 de la puerta NOR 122 solo adopta en cambio el nivel alto “1”, de acuerdo con la operacion logica NOR (NO-O), cuando el contador de 2 bits 104 tiene el valor de recuento 206 cero (0), en lugar del nivel bajo “0”.
En la entrada de reloj 114 del contador de 2 bits 104 esta presente la senal de reloj sincronica 202, que presenta en este caso en el ejemplo de realizacion una frecuencia de 31 hercios. Los cambios de nivel representados en la figura 2 con lmea continua, decisivos para el control de los componentes electronicos, de la senal de reloj sincronica 202 corresponden - tal como se indica mediante las lmeas discontinuas - por ejemplo a los flancos positivos de una senal rectangular periodica, es decir, una transicion de un nivel bajo “0” al nivel alto “1”, que se produce con la frecuencia fija de 31 hercios. La duracion del periodo tambien se denomina tiempo de ciclo. De manera correspondiente pueden interpretarse los cambios de nivel decisivos de la senal asmcrona 204 como flancos de reloj positivos de una senal portadora rectangular, pudiendo ser en particular el tiempo de permanencia en el estado de nivel alto “1” en el caso de la senal asmcrona 204 mas corto que en el caso de la senal de reloj sincronica 202.
El contador de 2 bits 104 cuenta entonces los flancos de reloj positivos de la senal de reloj sincronica 202, mientras el contador de 2 bits 104 no se restablezca. El restablecimiento se produce por una senal electrica que llega a una entrada de reinicio o borrado asmcrona, ACLR 128, del contador de 2 bits 104. A este respecto, con la interconexion electrica entre el biestable D 102 y el contador de 2 bits 104, la salida Q 110 se encuentra en el ACLR 128 en el caso del contador de 2 bits 104. Debido a un nivel alto “1” (senal de reinicio) en el ACLR 128, que se genera por la aparicion de un flanco de reloj positivo de la senal asmcrona 204 en la entrada de reloj 108 a traves de la transmision del nivel alto “1” de la entrada de datos 106 a la salida Q 110 y por tanto hasta el ACLR 128, el contador de 2 bits 104 se restablece. Es decir, el recuento activado por flancos de reloj positivos en la entrada de reloj 114 se dispara desde el principio en caso del valor de recuento 206 cero (0), en cuanto ya no este presente la senal de reinicio.
El circuito de muestreo 100 presenta ademas una realimentacion. Con este fin, la salida de valor de recuento 116 del contador de 2 bits 104 esta conectada por senales a traves de la puerta NOR 122 interpuesta y la salida de la puerta NOR 126 con la entrada de reinicio ACLR 112 del biestable D 102. En caso de una senal de reinicio en el ACLR 128, disparada tal como se describio anterior mente por la senal asmcrona de reloj 204, se restablece en primer lugar el contador de 2 bits 104 al valor de recuento 206 cero (0). Inmediatamente se restablece entonces tambien el biestable D 102, y concretamente mediante la entrega de la senal a traves de la puerta NOR 122 y el lazo de realimentacion 130 al ACLR 112 del biestable D 102. Este proceso restablece el valor en la salida Q 110 al nivel bajo “0”. Puesto que el restablecimiento del valor Q 208 se produce por la realimentacion con un retardo temporal muy reducido (casi instantaneamente) con respecto a la senal de entrada, el valor Q 208 adopta en cada caso solo el nivel alto “1” durante un periodo de tiempo muy corto, de modo que la correspondiente senal temporal - mientras no haya ningun fallo de reloj de la senal asmcrona 204 - tiene la estructura de pico periodica representada en la figura 2 en la region izquierda.
Partiendo del estado basico del valor de recuento 206 del contador de 2 bits 104, que corresponde al numero cero (0), el valor final, que corresponde al numero tres (3), solo se alcanza cuando la senal de reloj sincronica 202 aumenta en la entrada de reloj 114 del contador de 2 bits 104 tres veces sucesivas el valor de recuento 206 hasta el valor final tres (3), mientras no se produzca ningun restablecimiento intermedio del contador de 2 bits 104 debido a una aparicion de la senal asmcrona 204. Normalmente, el contador de 2 bits 104 se restablece por tanto en cada ciclo mediante la senal asmcrona 204 de nuevo al estado basico. En caso de un fallo de reloj de la senal asmcrona 204 no se produce sin embargo ningun restablecimiento intermedio del contador de 2 bits 104; es decir, no se impide el incremento del contador de 2 bits 104.
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De esta manera es posible una monitorizacion de la senal asmcrona 204 en relacion con un fallo de reloj. Al alcanzarse el valor final tres (3) del contador de 2 bits 104, provocado por un fallo de reloj tres veces de la senal asmcrona 204, el estado en la salida 124 de la puerta AND 120 cambia de nivel bajo “0” a nivel alto “1”, lo que se interpreta por definicion como senal de alarma y se muestra en una unidad de visualizacion 132, de modo que puede producirse un control por parte del personal de servicio y dado el caso una intervencion correctora en el sistema.
Sin embargo, si el pulso de reloj de la senal asmcrona 204 volviera a establecerse en un instante cualquiera (antes o despues de alcanzarse el valor final del contador), entonces el circuito de muestreo 100 sena capaz de reinicializarse en el sentido de que, debido a un flanco de reloj positivo, el nivel alto “1” presente en la entrada D 106 del biestable 102 se transmite directamente a la salida Q 110 y empiezan desde el principio los procesos descritos anteriormente. No se requiere por tanto ningun reinicio manual del circuito.
En resumen, partiendo de un estado en el que el contador de 2 bits 104 se situa al valor de recuento uno, dos o tres (1, 2 o 3) y la salida Q 110 del biestable 102 emite el valor “0”, sucede por tanto cronologicamente lo siguiente, siempre que la senal de reloj secundaria (asmcrona) 204 no falle:
1. Aparece un flanco positivo de la senal de reloj secundaria 204 y el “1” en la entrada D 106 del biestable 102 se transmite directamente a la salida Q 110.
2. El “1” en la salida Q 110 del biestable 102 actua directamente sobre la entrada de reinicio asmcrona 128 del contador 104 y lo restablece inmediatamente al valor de recuento cero (0).
3. Debido al valor de emision o de recuento cero (0) del contador 104 se cumple la condicion NOR de la puerta
NOR 122, cuyo valor de emision cambia por consiguiente inmediatamente al valor “1”.
4. El valor de emision “1” de la puerta NOR 122 actua directamente sobre la entrada de reinicio asmcrona 112 del biestable 102 y restablece su salida Q 110 al valor “0”.
5. Asf, en la entrada de reinicio asmcrona 128 del contador 104 vuelve a estar presente un “0”, y este puede cambiar con el siguiente flanco positivo de la senal de reloj primaria 202 al valor de recuento uno (1).
6. Aparece un flanco positivo de la senal de reloj primaria 202 y pone el contador 104 al valor de recuento uno
(1),
7. Debido al valor de emision o de recuento uno (1) del contador 104 ya no se cumple la condicion NOR de la puerta NOR 122, cuyo valor de emision cambia por consiguiente inmediatamente al valor “0”.
8. El biestable 102 vuelve a estar listo para transmitir directamente, con el siguiente flanco positivo de la senal de reloj secundaria 204, el “1” en la entrada D del biestable 102 a la salida Q 110.
9. Los procesos vuelven a empezar en 1.
Sin embargo, en caso de que falle la senal asmcrona de reloj 204, se produce de la manera descrita anteriormente el incremento del estado del contador 104 hasta como maximo el valor de recuento tres (3), y el fallo de reloj se identifica con ayuda de la puerta AND 120.
Como ya se ha mencionado, en la figura 2 esta representado un diagrama de tiempo, en el que estan representadas las senales individuales y sus interacciones.
Las abscisas corresponden a este respecto al eje de tiempo 200. Las diversas senales electricas o logicas estan dibujadas como ordenadas, siendo estas de arriba abajo la senal de reloj 202, la senal asmcrona 204, el valor de la salida Q 110, en este caso llamado valor Q 208, y el valor de recuento 206 del contador de 2 bits 104.
Si la senal de reloj 202 modifica su valor de nivel bajo “0” al nivel alto “1”, el flanco de reloj positivo se registra por el contador de 2 bits 104 y su valor de recuento 206 se modifica en primer lugar partiendo de cero (0) a uno (1). En el caso de un flanco de reloj positivo de la senal asmcrona 204, equivalente a una transmision directa del valor “1” en la entrada de datos 106 hasta la salida Q 110 del biestable D 102, el valor Q 208 pasa de “0” a “1”. Esto dispara, debido a la interconexion electrica entre la salida Q 110 del biestable D 102 y el ACLR 128 del contador de 2 bits 104, un reinicio del contador de 2 bits 104, lo que tiene como consecuencia un restablecimiento del valor de recuento 206 a cero (0). La salida de valor de recuento 116 restablece entonces, a traves de la puerta NOR 122 y el lazo de realimentacion 130, el biestable D 102 directamente de “1” a “0”, y los procesos empiezan de nuevo.
Si no aparecen flancos positivos de la senal asmcrona 204, mientras que llegan varios flancos positivos de la senal de reloj sincronica 202 al contador de 2 bits 104, el valor de recuento 206 se incrementa partiendo del valor basico cero (0) hasta el valor final tres (3) y se identifica asf un fallo de reloj del sistema asmcrono y se indica a traves de la correspondiente unidad de visualizacion 132.
Existe una variante alternativa del circuito de muestreo, que no reacciona a flancos de la senal de reloj que ha de monitorizarse, sino a su nivel. A este respecto, el biestable se conecta de otro modo en comparacion con la variante
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preferida segun la figura 1 (no representado expKcitamente en los dibujos):
En la entrada de datos 106 del biestable 102 esta presente una senal constante con nivel alto. La senal de reloj primaria 202 esta presente en la entrada de reloj 108 del biestable, de modo que el biestable 102 recibe con cada flanco de subida el nivel alto en la salida Q 110. La entrada de reinicio 112 del biestable 102 esta conectada con la senal de reloj secundaria 204 que ha de monitorizarse. Un nivel alto de la senal de reloj secundaria 204 que ha de monitorizarse genera por tanto un nivel bajo en la salida Q 110 del biestable 102. La salida Q 110 del biestable 102 esta conectada a traves de un inversor con la entrada de reinicio 128 del contador de n bits 104, al que se le aplica en el lado de entrada la senal de reloj primaria 202. Por tanto, un nivel alto de la senal de reloj secundaria 204 que ha de monitorizarse provoca un restablecimiento del contador de n bits 104. Las salidas del contador de n bits 104 se dirigen a una puerta AND, de modo que en caso de alcanzarse el valor final del contador se notifica un fallo de reloj.
Esta variante alternativa tiene, sin embargo, una desventaja: en caso de que falle la senal de reloj secundaria 204 que ha de monitorizarse de manera que permanece permanentemente a un nivel alto, la salida Q 110 del biestable 102 se mantiene permanentemente al nivel bajo, lo que provoca a su vez a traves del inversor un nivel alto permanente en la entrada de reinicio 128 del contador de n bits 104.
Puede suceder por tanto que esta variante alternativa del circuito de muestreo resulte inhabilitada debido al fallo de la senal de reloj que ha de monitorizarse.
Para sortear esta desventaja, son necesarios para cada senal de reloj que ha de monitorizarse dos circuitos de muestreo de este tipo, monitorizando uno la senal de reloj al nivel bajo y el otro la senal de reloj al nivel alto. Las notificaciones de fallo de reloj de ambos circuitos de muestreo se agrupan a traves de una puerta OR en una unica notificacion de fallo de reloj. Por tanto tambien puede identificarse con esta variante del circuito de muestreo en cualquier caso un fallo de la senal de reloj secundaria.
Sin embargo, para esta variante alternativa se necesitan el doble de recursos y una puerta OR adicional en comparacion con la variante preferida descrita anteriormente.
Una primera aplicacion posible del circuito de muestreo 100 segun la figura 1 se representa esquematicamente en la figura 3: En una instalacion nuclear 300, en particular en una central nuclear, esta previsto un sistema de monitorizacion 302 digital con modulos implementados de manera redundante. Cada uno de los modulos presenta un generador de reloj 304 del mismo tipo constructivo. Las senales de reloj generadas por cada uno de los dos generadores de reloj 304 se alimentan a un circuito de muestreo 100 del tipo descrito anteriormente, tratandose una de las senales de reloj como pulso de reloj maestro o primario, y tratandose la otra senal de reloj, desplazada de manera asmcrona debido a una deriva de fase y otras influencias, como pulso de reloj esclavo o secundario. Con ayuda del circuito de muestreo 100 se identifican fallos de reloj del modulo esclavo y se notifican a una unidad de control 306, que dado el caso actua retroactivamente sobre los modulos individuales, en particular sobre sus generadores de reloj 304 (indicado mediante las lmeas discontinuas), para conseguir o restablecer una sincronizacion de reloj. El circuito de muestreo 100 puede entenderse por tanto, en asociacion con la unidad de control 306, como sistema de sincronizacion de reloj para los generadores de reloj 304. En lugar de un ajuste mutuo de los modulos redundantes entre sf tambien puede estar previsto un ajuste con un generador de reloj externo.
Una segunda posible aplicacion esta representada esquematicamente en la figura 4: en una instalacion nuclear 300, en particular en una central nuclear, esta previsto un sistema de sincronizacion de reloj 310 digital con, por ejemplo, cuatro senales de reloj maestro redundantes A, B, C, D. El objetivo del sistema es transmitir exactamente una senal de reloj maestro a todos los componentes dispuestos aguas abajo, de modo que estos trabajen de manera absolutamente sincronizada. En caso de fallo de la primera senal de reloj maestro, se suministrara a los componentes dispuestos aguas abajo una segunda senal de reloj maestro, de modo que estos sigan trabajando de manera absolutamente sincronizada. Si tambien fallara la segunda senal de reloj maestro, se pasara a una tercera senal de reloj maestro, etc.
A cada uno de los modulos 312 se les suministran varias, en este caso cuatro, senales de reloj maestro A, B, C, D alimentadas externamente, produciendose la eleccion de la senal de reloj maestro que ha de transmitirse de manera controlada por prioridad. Dentro de cada modulo 312 hay para cada una de estas senales de reloj A, B, C, D un circuito de muestreo 100, que contiene en cada caso un contador de 2 bits. Una senal de reloj maestro corresponde en cada caso a la senal de reloj secundaria que ha de monitorizarse por un circuito de muestreo 100. La senal de reloj primaria para los procesos de recuento del contador de 2 bits 104 la genera internamente cada modulo mediante un generador de reloj interno, no representado aqrn en detalle.
Las senales de reloj maestro A, B, C, D se dirigen adicionalmente dentro de cada modulo a un multiplexador 314, que con ayuda de las notificaciones de fallo de reloj de los circuitos de muestreo 100 elige, de manera controlada por prioridad, la senal de reloj maestro que ha de transmitirse.
Si todas las senales de reloj maestro estan activas, se transmite la primera senal de reloj maestro. Si la primera senal de reloj maestro falla, pero la segunda senal de reloj maestro todavfa esta activa, se transmite la segunda senal de reloj maestro. Si fallan tanto la primera como la segunda senal de reloj maestro y la tercera senal de reloj
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maestro todav^a esta activa, se transmite la tercera senal de reloj maestro, etc.
Mediante un sistema de sincronizacion de reloj 310 de este tipo con cuatro senales de reloj maestro se proporciona por tanto la funcion y sincronizacion de los componentes dispuestos aguas abajo tambien aun en caso de fallo de tres de las cuatro senales de reloj maestro.
Evidentemente este tipo de sistemas de sincronizacion de reloj tambien pueden utilizarse en contextos fuera del ambito nuclear, por ejemplo en la monitorizacion y control de procesos o maquinas industriales.
Lista de referencias
100 circuito de muestreo
102 biestable D
104 contador de 2 bits
106 entrada de datos
108 entrada de reloj
110 salida Q
112 ACLR
114 entrada de reloj
116 salida de valor de recuento
118 registro de 2 bits
120 puerta AND
122 puerta NOR
124 salida de la puerta AND
126 salida de la puerta NOR
128 ACLR
130 lazo de realimentacion
132 unidad de visualizacion
200 eje de tiempo
202 senal de reloj sincronica (senal de reloj primaria) 204 senal asmcrona (senal de reloj secundaria)
206 valor de recuento
208 valor Q
300 instalacion nuclear
302 sistema de monitorizacion
304 generador de reloj
306 unidad de control
310 sistema de sincronizacion de reloj
312 modulo
314 multiplexador
A, B, C, D senales de reloj maestro

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    REIVINDICACIONES
    1. Circuito de muestreo (100) digital para una senal de reloj secundaria (204) que ha de monitorizarse con ayuda de una senal de reloj primaria (202) en relacion con un fallo de reloj
    • con un biestable (102), que presenta
    - una entrada de reloj (108),
    - una entrada de datos (106),
    - una salida Q (110) y
    - una entrada de reinicio asmcrona (112),
    • y con un contador de n bits (104), que presenta
    - una entrada de reloj (114),
    - una entrada de reinicio asmcrona (128) y
    - una salida de valor de recuento (116),
    estando el biestable (102) y el contador de n bits (104) interconectados electricamente entre sf, y en el que
    • n > 2,
    • la senal de reloj primaria (202) se encuentra en la entrada de reloj (114) del contador de n bits (104),
    • la senal de reloj secundaria (204) se encuentra en la entrada de reloj (108) del biestable (102),
    • una senal constante se encuentra en la entrada de datos (106) del biestable (102),
    • la salida Q (110) del biestable (102) esta conectada con la entrada de reinicio (128) del contador de n bits (104), caracterizado porque
    • la salida de valor de recuento (116) del contador de n bits (104) esta conectada, a traves de una puerta logica (122) interpuesta y un lazo de realimentacion (130), con la entrada de reinicio asmcrona (112) del biestable (102) de tal manera que un reinicio del contador de n bits (104) restablece el biestable (102).
  2. 2. Circuito de muestreo (100) segun la reivindicacion 1, en el que el biestable (102) y el contador de n bits (104) estan controlados por flancos, en particular controlados por un flanco, en particular controlados por el flanco de subida.
  3. 3. Circuito de muestreo (100) segun la reivindicacion 1 o 2, en el que el biestable (102) es un biestable D.
  4. 4. Circuito de muestreo (100) segun una de las reivindicaciones 1 a 3, en el que la puerta logica es una puerta NOR (122), en la que en el lado de entrada se encuentran los bits significativos de la salida de valor de recuento (116).
  5. 5. Circuito de muestreo (100) segun una de las reivindicaciones 1 a 4, en el que la salida de valor de recuento (116) del contador de n bits (104) esta conectada a traves de una puerta logica (120) adicional con un emisor de senal de alarma, que comprende en particular una unidad de visualizacion (132).
  6. 6. Circuito de muestreo (100) segun la reivindicacion 5, en el que la puerta logica (120) adicional es una puerta AND, en la que en el lado de entrada se encuentran los bits significativos de la salida de valor de recuento (116).
  7. 7. Circuito de muestreo (100) segun una de las reivindicaciones 1 a 6, en el que la senal constante en la entrada de datos (106) del biestable (102) es una senal de nivel alto.
  8. 8. Circuito de muestreo (100) segun una de las reivindicaciones 1 a 7, en el que la senal de reloj primaria (202) y la senal de reloj secundaria (204) presentan esencialmente la misma duracion de periodo de reloj.
  9. 9. Circuito de muestreo (100) segun una de las reivindicaciones 1 a 8, en el que n = 2.
  10. 10. Instalacion nuclear, en particular central nuclear, con un sistema de monitorizacion que presenta modulos disenados de manera redundante multiples veces con en cada caso un generador de reloj, estando presente al menos un circuito de muestreo (100) segun una de las reivindicaciones 1 a 9, para muestrear al menos una senal de reloj (202, 204) generada por uno de los generadores de reloj con respecto a una senal de reloj (202, 204) generada por uno de los otros generadores de reloj o con respecto a una senal de reloj externa (202, 204) y monitorizarla en relacion con un fallo de reloj.
  11. 11. Instalacion nuclear segun la reivindicacion 10, en la que los generadores de reloj son del mismo tipo constructivo.
  12. 12. Instalacion nuclear segun la reivindicacion 10 u 11, en la que el sistema de monitorizacion esta configurado para la medicion de posicion de barras de control de reactor nuclear.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110048712A (zh) * 2019-05-17 2019-07-23 湖北京邦科技有限公司 脉冲产生装置和包括该脉冲产生装置的芯片
CN111539531A (zh) * 2020-04-28 2020-08-14 济南浪潮高新科技投资发展有限公司 一种量子比特的重置方法、装置、设备及可读存储介质
CN114448398A (zh) * 2020-11-02 2022-05-06 圣邦微电子（北京）股份有限公司 电池保护芯片、其多延时时钟链复用电路及方法
CN114006605B (zh) * 2021-12-31 2022-05-10 峰岹科技(深圳)股份有限公司 单边沿延时电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05191236A (ja) * 1992-01-17 1993-07-30 Fujitsu Ltd クロック断検出回路
KR950005940B1 (ko) * 1992-12-29 1995-06-07 재단법인한국전자통신연구소 클럭 감시 회로
CN1148874C (zh) * 1999-12-29 2004-05-05 上海贝尔有限公司 一种时钟信号脉冲丢失检测电路
JP2002026705A (ja) * 2000-07-13 2002-01-25 Mitsubishi Electric Corp パルス検出装置
US7038508B2 (en) * 2004-04-30 2006-05-02 Intel Corporation Methods and apparatuses for detecting clock loss in a phase-locked loop
WO2007110099A1 (en) * 2006-03-27 2007-10-04 Freescale Semiconductor, Inc. Apparatus for detecting clock failure and method therefor
DE102007031131A1 (de) * 2007-06-29 2009-01-08 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Taktüberwachungsschaltung mit interner Referenztaktquelle
CN102497200B (zh) * 2011-12-13 2015-04-15 东南大学 一种时钟信号丢失检测电路及方法
CN202364199U (zh) * 2011-12-13 2012-08-01 东南大学 一种时钟信号丢失检测电路

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