ES2386093T3

ES2386093T3 - Aparato para transmitir y recibir una señal y método para transmitir y recibir una señal

Info

Publication number: ES2386093T3
Application number: ES08872240T
Authority: ES
Inventors: Woo Suk Ko; Sang Chul Moon
Original assignee: LG Electronics Inc
Current assignee: LG Electronics Inc
Priority date: 2008-02-04
Filing date: 2008-12-19
Publication date: 2012-08-08
Anticipated expiration: 2028-12-19
Also published as: US20110013718A1; EP2086155A1; EP2238750A2; SI2086155T2; EP2154810B1; EP2238750B1; ATE477633T1; EP2228938A1; SI2086155T1; SI2228938T1; PL2154810T3; PL2228939T3; EP2154810A1; EP2228939A1; EP2086155B1; SI2228939T1; DK2228938T3; ATE554557T1; EP2228938B1; EP2086155B2

Abstract

Un método para transmitir una señal, el método que comprende: generar (S531) información de la capa 1, la información de la capa 1 para señalizar los datos de Conducción de Capa Física, PLP, que entregan una secuencia de servicio; codificar los datos de PLP mediante un esquema de codificación de código de comprobación de paridad de baja densidad LDPC; formar (S533) una trama de señal que comprende una segunda señal piloto y una carga útil que incluye una primera parte de los datos de PLP codificados, en el que la segunda señal piloto incluye información de la capa 1, información de la capa 2, L2, la cual incluye información de servicio para describir un servicio de radiodifusión en los datos PLP codificados, y una segunda parte de los datos de PLP codificados; modular (S535) la trama de señal e insertar una primera señal piloto que precede la segunda señal piloto en la trama de señal; y transmitir la trama de señal a través de al menos un canal de radiofrecuencia, (RF), en el que la primera señal piloto tiene información para un tamaño de una transformada rápida de Fourier, FFT, para los datos de PLP codificados, caracterizado porque la información de la capa 1 se codifica usando un esquema de codificación de corrección de errores que incluye un esquema de reducción y un esquema de penetración, en el que la información de la capa 1 codificada está intercalada por bits; y la primera señal piloto, P1, incluye una parte útil, un prefijo cíclico obtenido desplazando en frecuencia una primera parte de la parte útil, y un sufijo cíclico obtenido desplazando en frecuencia una segunda parte de la parte útil.

Description

Aparato para transmitir y recibir una senal y metodo para transmitir y recibir una senal

Campo tecnico

La presente invenci6n se refiere a un metodo para transmitir y recibir una senal y a un aparato para transmitir y 5 recibir una senal, y mas concretamente, a un metodo para transmitir y recibir una senal y a un aparato para transmitir y recibir una senal, que son capaces de mejorar la eficacia de transmisi6n de datos.

Antecedentes de la tecnica

Segun se ha desarrollado la tecnologfa de radiodifusi6n digital, los usuarios han recibido una imagen en movimiento de alta definici6n (HD). Con el desarrollo continuo de un algoritmo de compresi6n y un alto rendimiento de los 10 componentes ffsicos, se proporcionara un mejor entorno a los usuarios en el futuro. Un sistema de televisi6n digital (DTV) puede recibir una senal de radiodifusi6n digital y proporcionar una diversidad de servicios complementarios a los usuarios asf como una senal de vfdeo y una senal de audio. El documento "Definici6n del parametro de senalizaci6n de L1 y transmisi6n de senalizaci6n en T2", Jobela T., Vesma J. y Vaeke J., Nokia, Grupo DiV (Universidad de Tueku) y Panasonic I+D, 2 de noviembre de 2007, revela el metodo de la tecnica anterior de

15 radiodifusi6n de una senal.

Con el desarrollo de la tecnologfa de radiodifusi6n digital, se aumenta un requisito de un servicio tal como una senal de vfdeo y una senal de audio y el tamano de datos deseado por un usuario o el numero de canales de radiodifusi6n se aumenta gradualmente.

Revelaci6n de la invenci6n

20 Problema tecnico

Por consiguiente la presente invenci6n se dirige a un metodo para transmitir y recibir una senal y un aparato para transmitir y recibir una senal que obvia considerablemente uno o mas problemas debidos a las limitaciones y desventajas de la tecnica relacionada.

Un objetivo de la presente invenci6n es proporcionar un metodo para transmitir y recibir una senal, y un aparato para 25 transmitir y recibir una senal, los cuales son capaces de mejorar la eficiencia de transmisi6n de datos.

Otro objetivo de la presente invenci6n es proporcionar un metodo para transmitir y recibir una senal y un aparato para transmitir y recibir una senal, que son capaces de mejorar la capacidad de correcci6n de errores de bits configurando un servicio.

Soluci6n tecnica

30 Para alcanzar los objetivos, la presente invenci6n proporciona un metodo para transmitir una senal, incluye generar una segunda senal piloto que incluye una regi6n de informaci6n de capa 1 para asignar la informaci6n de capa 1, disponiendo la segunda senal piloto generada en un preambulo de una trama de senal, y disponiendo una conducci6n de capa ffsica (PLP) en una regi6n especffica de la regi6n de informaci6n de capa 1, y modulando la trama de senal y transmitiendo la trama de senal a traves al menos un canal de radiofrecuencia (RF).

35 En otro aspecto de la presente invenci6n, la presente invenci6n proporciona para recibir una senal, incluyendo recibir una senal transmitida desde un canal de radiofrecuencia (RF) especffico, demodulando la senal recibida, analizando sintacticamente una trama de senal de la senal demodulada, y obteniendo una conducci6n de capa ffsica (PLP) situada en una regi6n de informaci6n de capa 1 de una segunda senal piloto a partir de la trama de senal.

En otro aspecto de la presente invenci6n, la presente invenci6n proporciona un aparato para transmitir una senal,

40 incluye un generador de informaci6n configurado para generar una segunda senal piloto que incluye una regi6n de informaci6n de capa 1 para asignar la informaci6n de capa 1, un formador de tramas (130) configurado para disponer la segunda senal piloto generada en un preambulo de una trama de senal y disponer una conducci6n de capa ffsica (PLP) en una regi6n especffica de la regi6n de informaci6n de capa 1, la PLP que corresponde con una secuencia de transporte, un modulador configurado para modular la trama de senal y una unidad de transmisi6n

45 configurada para transmitir la trama de senal modulada a traves de al menos un canal de radiofrecuencia (RF).

En otro aspecto de la presente invenci6n, la presente invenci6n proporciona un aparato para recibir una senal, incluye un receptor configurado para recibir una senal transmitida desde un canal de radiofrecuencia (RF) especffico, un demodulador configurado para demodular la senal recibida, un analizador sintactico de tramas configurado para analizar sintacticamente una trama de senal de la senal demodulada y obtener una conducci6n de capa ffsica (PLP)

50 situada en una regi6n especffica de una regi6n de informaci6n de capa 1 de una segunda senal piloto, a partir de la trama de senal.

La informaci6n de capa 1 puede incluir informaci6n de senalizaci6n previa e informaci6n de senalizaci6n posterior, y la informaci6n de senalizaci6n previa incluye un tamano de la informaci6n de senalizaci6n posterior y la informaci6n de informaci6n posterior incluye una direcci6n inicial de la PLP. La direcci6n inicial de la PLP puede ser el numero de una celda incluido en un ultimo sfmbolo de OFDM para la informaci6n de capa 1. La regi6n especffica puede ser una parte restante de la regi6n de informaci6n de capa 1.

Efectos ventajosos

De acuerdo con el aparato para transmitir y recibir la senal y el metodo para transmitir y recibir la senal de la invenci6n, si el sfmbolo de datos que configura la PLP y los sfmbolos que configuran el preambulo se modulan en el mismo modo de FFT, la probabilidad de que se detecte el sfmbolo de datos por el preambulo es baja y la probabilidad de que el preambulo sea detectado err6neamente se reduce. Si la interferencia de onda continua (CW) se incluye como la senal de TV anal6gica, la probabilidad de que el preambulo se detecte err6neamente por un componente DC de ruido generado en el momento de la correlaci6n se reduce.

De acuerdo con el aparato para transmitir y recibir la senal y el metodo para transmitir y recibir la senal de la invenci6n, si el tamano de la FFT aplicada al sfmbolo de datos que configura la PLP es mayor que aquel de la FFT aplicada al preambulo, el preambulo que detecta el rendimiento se puede mejorar incluso en un canal de dispersi6n de retardo que tiene una longitud igual a o mayor que aquel dela parte del sfmbolo util A del preambulo. Dado que tanto el prefijo cfclico (8) como el sufijo cfclico (C) se usan en el preambulo, se puede estimar el desfase de frecuencia portadora fraccional.

Y, dado que la PLP se transmite a traves del preambulo de la trama de senal, es posible usar eficazmente la trama de senal y la senal en la ubicaci6n de la PLP incluida en el preambulo a traves de la informaci6n de capa 1 del preambulo.

Breve descripci6n de los dibujos

La FIG. 1 es una vista que muestra una trama de senal para transmitir un servicio;

La FIG. 2 es una vista que muestra la estructura de una primera senal piloto P1 de la trama de senal;

La FIG. 3 es una vista que muestra una ventana de senalizaci6n;

La FIG. 4 es una vista esquematica que muestra una realizaci6n de un aparato para transmitir una senal;

La FIG. 5 es una vista que muestra un ejemplo de un procesador de entrada 110;

La FIG. 6 es una vista que muestra una realizaci6n de una unidad de codificaci6n y modulaci6n;

La FIG. 7 es una vista que muestra una realizaci6n de un formador de tramas;

La FIG. 8 es una vista que muestra un primer ejemplo de una relaci6n de sfmbolos cuando los asignadores 131a y 131b realizan una asignaci6n de sfmbolos hfbrida;

La FIG. 9 es una vista que muestra un segundo ejemplo de una relaci6n de sfmbolos cuando los asignadores 131a y 131b realizan una asignaci6n de sfmbolos hfbrida;

La FIG. 10 es una vista que muestra el numero de sfmbolos y el numero de bits por palabra de celda de acuerdo un esquema de asignaci6n de sfmbolos en un modo normal de LDPC;

La FIG. 11 es una vista que muestra otro ejemplo del numero de sfmbolos de acuerdo con un esquema de asignaci6n de sfmbolos en un modo normal de LDPC;

La FIG. 12 es una vista que muestra otro ejemplo del numero de sfmbolos de acuerdo con un esquema de asignaci6n de sfmbolos en un modo normal de LDPC;

La FIG. 13 es una vista que muestra el numero de sfmbolos de acuerdo con un esquema de asignaci6n de sfmbolos en un modo corto de LDPC;

La FIG. 14 es una vista que muestra un ejemplo del numero de sfmbolos de acuerdo con un esquema de asignaci6n de sfmbolos en un modo corto de LDPC;

La FIG. 15 es una vista que muestra otro ejemplo del numero de sfmbolos de acuerdo con un esquema de asignaci6n de sfmbolos en un modo corto de LDPC;

La FIG. 16 es una vista que muestra una realizaci6n de cada uno de los asignadores de sfmbolos 131a y 131b mostrados en la FIG. 7;

La FIG. 17 es una vista que muestra otra realizaci6n de cada uno de los asignadores de sfmbolos 131a y 131b; La FIG. 18 es una vista que muestra otra realizaci6n del asignador de sfmbolos; La FIG. 19 es una vista que muestra otra realizaci6n de cada uno de los asignadores desfmbolos 131a y 131b; La FIG. 20 es una vista que muestra el concepto de intercalado de bits mediante los intercaladores de bits 1312a y

1312b; La FIG. 21 ilustra otro ejemplo de los intercaladores de bits que realizan intercalado; La FIG. 22 ilustra el desfase usado en intercalado de bit de acuerdo con un metodo de asignaci6n de sfmbolos; La FIG. 23 es una vista que muestra un primer ejemplo del numero de filas y columnas de memorias de los

intercaladores de bits 1312a y 1312b de acuerdo con los tipos de asignadores de sfmbolos 1315a y 1315b;

La FIG. 24 es una vista que muestra un segundo ejemplo del numero de filas y columnas de las memorias de los

La FIG. 25 es un diagrama que muestra el concepto de otra realizaci6n de intercalado de un intercalador de bits;

La FIG. 26 es una vista que muestra otra realizaci6n de intercalado de bits;

La FIG. 27 es una vista que muestra otra realizaci6n de intercalado de bits;

La FIG. 28 es una vista que muestra otra realizaci6n de intercalado de bits;

La FIG. 29 es una vista que muestra el concepto de demultiplexaci6n de bits de entrada de los demultiplexores

1313a y 1313b;

La FIG. 30 es una vista que muestra una realizaci6n de demultiplexar una secuencia de entrada mediante el demultiplexor; La FIG. 31 es una vista que muestra un ejemplo de un tipo de demultiplexaci6n de acuerdo con un metodo de

asignaci6n de sfmbolos;

La FIG. 32 es una vista que muestra una realizaci6n de demultiplexar una secuencia de bits de entrada de acuerdo con un tipo de demultiplexaci6n; La FIG. 33 es una vista que muestra un tipo de demultiplexaci6n que se determina de acuerdo con una tasa de

c6digo de una codificaci6n de correcci6n de errores y un metodo de asignaci6n de sfmbolos;

La FIG. 34 es una vista que muestra un ejemplo para expresar el metodo de demultiplexaci6n mediante una

ecuaci6n;

La FIG. 35 es una vista que muestra un ejemplo de asignar un sfmbolo mediante un asignador de sfmbolos;

La FIG. 36 es una vista que muestra un ejemplo de un codificador de senal multitrayecto;

La FIG. 37 es una vista que muestra una realizaci6n de un modulador;

La FIG. 38 es una vista que muestra una realizaci6n de un procesador anal6gico 160;

La FIG. 39 es una vista que muestra una realizaci6n de un aparato de recepci6n de senales capaz de recibir una

trama de senal; La FIG. 40 es una vista que muestra una realizaci6n de un receptor de senales; La FIG. 41 es una vista que muestra una realizaci6n de un demodulador; La FIG. 42 es una vista que muestra un descodificador de senal multitrayecto; La FIG. 43 es una vista que muestra una realizaci6n de un analizador sintactico de tramas; La FIG. 44 es una vista que muestra una realizaci6n de cada uno de los desasignadores de sfmbolos 247a y 247p; La FIG. 45 es una vista que muestra otra realizaci6n de cada uno de los desasignadores de sfmbolos 247a y 247p; La FIG. 46 es una vista que muestra otra realizaci6n de cada uno de los desasignadores de sfmbolos 247a y 247p;

La FIG. 47 es una vista que muestra otra realizaci6n de cada uno de los desasignadores de sfmbolos 247a y 247p; La FIG. 48 es una vista que muestra una realizaci6n para multiplexar una subsecuencia demultiplexada; La FIG. 49 es una vista que muestra un ejemplo de una unidad de descodificaci6n y demodulaci6n; La FIG. 50 es una vista que muestra una realizaci6n de un procesador de salida; La FIG. 51 es una vista que muestra otra realizaci6n de un aparato de transmisi6n de senales para transmitir una

trama de senal;

La FIG. 52 es una vista que muestra otra realizaci6n de un aparato de recepci6n de senales para recibir una trama de senal; La FIG. 53 es una vista que muestra una realizaci6n de la estructura de una primera senal piloto; La FIG. 54 es una vista que muestra una realizaci6n para detectar una senal de preambulo mostrada en la FIG. 53 y

estimar un desfase de temporizaci6n y un desfase de frecuencia; La FIG. 55 es una vista que muestra otra realizaci6n de la estructura de la primera senal piloto; La FIG. 56 es una vista que muestra una realizaci6n para detectar la primera senal piloto mostrada en la FIG. 55 y

medir un desfase de temporizaci6n y un desfase de frecuencia;

La FIG. 57 es una vista que muestra una realizaci6n para detectar la primera senal piloto y medir un desfase de temporizaci6n y un desfase de frecuencia usando el resultado detectado; La FIG. 58 es una vista que muestra una realizaci6n de un metodo para transmitir una senal; La FIG. 59 es una vista que muestra una realizaci6n de un metodo para recibir una senal; y La FIG. 60 es un diagrama de flujo que ilustra una realizaci6n para identificar una primera senal piloto y estimar un

desfase en un proceso de demodulaci6n. La FIG. 61 ilustra otro ejemplo de un metodo para transmitir y recibir senales de acuerdo con la presente invenci6n. La FIG. 62 es una vista que muestra otra realizaci6n de un aparato para transmitir una senal; La FIG. 63 es una vista que muestra una realizaci6n de un codificador de informaci6n 1303; La FIG. 64 es una vista que muestra otra realizaci6n de un aparato para recibir una senal; La FIG. 65 es una vista que muestra una realizaci6n detallada para descodificar informaci6n de capa 1 e informaci6n

de capa 2; y La FIG. 66 es un diagrama de flujo que ilustra un metodo para transmitir y recibir una senal; La FIG. 67 es una vista que muestra una estructura de un preambulo de una trama de senal; La FIG. 68 es una vista que muestra otra estructura de un preambulo de una trama de senal; y La FIG. 69 es un diagrama de flujo que ilustra una realizaci6n de un metodo para transmitir y recibir una senal.

Mejor modo de llevar a cabo la invenci6n

Ahora se hara referencia en detalle a las realizaciones preferentes de la presente invenci6n, ejemplos de las cuales se ilustran en los dibujos anexos. Siempre que sea posible, se usaran los mismos numeros de referencia en todos los dibujos para referirse a partes iguales o similares. Las Figuras 1 a 52 y la descripci6n correspondiente se dan como ejemplos para comprender la invenci6n.

En la siguiente descripci6n, el termino "servicio" es indicativo de o bien los contenidos de radiodifusi6n que pueden ser transmitidos/recibidos por el aparato de transmisi6n/recepci6n de senales, o bien el suministro de contenido.

Anterior a la descripci6n de un aparato para transmitir y recibir una senal de acuerdo con una realizaci6n de la presente invenci6n, se describira una trama de senal que se transmite y recibe por el aparato para transmitir y recibir la senal de acuerdo con la realizaci6n de la presente invenci6n.

La FIG. 1 muestra una trama de senal para transmitir un servicio de acuerdo con una realizaci6n de la presente invenci6n.

La trama de senal mostrada en la FIG. 1 muestra una trama de senal ejemplar para transmitir un servicio de radiodifusi6n que incluye secuencias de audio/vfdeo (A/V). En este caso, un unico servicio se multiplexa en canales de tiempo y frecuencia, y se transmite el servicio multiplexado. El esquema de transmisi6n de senales mencionado anteriormente se denomina un esquema de segmentaci6n de tiempo-frecuencia (TFS). Comparado con el caso en que se transmite un servicio unico solamente a una banda de radiofrecuencia (RF), el aparato de transmisi6n de senal de acuerdo con la presente invenci6n transmite el servicio de senal a traves de al menos una banda de RF (posiblemente varias bandas de RF), de manera que puede adquirir una ganancia de multiplexaci6n estatica capaz de transmitir muchos mas servicios. El aparato de transmisi6n/recepci6n de senal transmite/recibe un servicio de senal sobre varios canales de RF, de manera que puede adquirir una ganancia de diversidad de frecuencia.

Los servicios primero a tercero (Servicios 1-3) se transmiten a cuatro bandas de RF (RF1 - RF4). Sin embargo, este numero de bandas de RF y este numero de servicios se han revelado solamente por motivos ilustrativos, de modo que tambien se pueden usar otros numeros segun sea necesario. Dos senales de referencia (es decir, un primera senal piloto (P1) y una segunda senal piloto (P2)) estan ubicadas en la parte de comienzo de la trama de senal. Por ejemplo, en el caso de la banda de RF1, la primera senal piloto (P1) y la segunda senal piloto (P2) estan ubicadas en la parte de comienzo de la trama de senal. La banda de RF1 incluye tres franjas asociadas al Servicio 1, dos franjas asociadas con el Servicio 2 y una unica franja asociada con el Servicio 3. Las franjas asociadas con otros servicios tambien pueden estar ubicadas en otras franjas (Franjas 4-17) ubicadas despues de la franja unica asociada con el Servicio 3.

La banda de RF2 incluye una primera senal piloto (P1), una segunda senal piloto (P2) y otras franjas 13-17. Ademas, la banda de RF2 incluye tres franjas asociadas con el Servicio 1, dos franjas asociadas con el Servicio 2 y una unica franja asociada con el Servicio 3.

Los Servicios 1 - 3 se multiplexan, y luego se transmiten a las bandas de RF3 y RF4 de acuerdo con el esquema de segmentaci6n de tiempo-frecuencia (TFS). El esquema de modulaci6n para la transmisi6n de senales se puede basar en un esquema de multiplexaci6n por divisi6n de frecuencia ortogonal (OFDM).

En la trama de senal, los servicios individuales se desplazan hacia las bandas de RF (en el caso de que haya una pluralidad de bandas de RF en la trama de senal) y un eje de tiempo.

Si las tramas de senal iguales a la trama de senal anterior estan dispuestas sucesivamente en el tiempo, se puede componer una supertrama de varias tramas de senal. Una trama de extensi6n futura tambien puede estar ubicada entre las diversas tramas de senal. Si la trama de extensi6n futura esta ubicada entre las diversas tramas de senal, la supertrama se puede terminar en la trama de extensi6n futura.

La FIG. 2 muestra una primera senal piloto (P1) contenida en la trama de senal de la FIG. 1 de acuerdo con una realizaci6n de la presente invenci6n.

La primera senal piloto P1 y la segunda senal piloto P2 estan ubicadas en la parte de comienzo de la trama de senal. La primera senal piloto P1 se modula por un modo de FFT de 2K, y se puede transmitir simultaneamente mientras que incluye un intervalo de guarda de 1/4. En la FIG. 2, una banda de 7,61 MHz de la primera senal piloto P1 incluye una banda de 6,82992 MHz. La primera senal piloto usa 256 portadoras de entre 1705 portadoras activas. Se usa una unica portadora activa para cada 6 portadoras en media. Los intervalos de portadora de datos se pueden disponer de manera irregular en el orden de 3, 6, y 9. En la FIG. 2, una lfnea continua indica la ubicaci6n de una portadora usada, una lfnea discontinua delgada indica la ubicaci6n de una portadora no usada, y una lfnea encadenada indica una ubicaci6n central de la portadora no usada. En la primera senal piloto, la portadora usada se puede asignar a sfmbolos mediante una modulaci6n por desplazamiento de fase binaria (8PSK), y se puede modular una secuencia de bits pseudoaleatoria (PR8S). El tamano de una FFT usada para la segunda senal piloto se puede indicar mediante varias PR8S.

El aparato de recepci6n de senales detecta una estructura de una senal piloto, y reconoce una segmentaci6n de tiempo-frecuencia (TFS) usando la estructura detectada. El aparato de recepci6n de senales adquiere el tamano de FFT de la segunda senal piloto, compensa un desfase de frecuencia tosco de una senal de recepci6n, y adquiere sincronizaci6n temporal.

En la primera senal piloto, se pueden fijar un tipo de transmisi6n de senal y un parametro de transmisi6n.

La segunda senal piloto P2 se puede transmitir con un tamano de FFT y un intervalo de guarda iguales a aquellos del sfmbolo de datos. En la segunda senal piloto, se usa una unica portadora como una portadora piloto a intervalos de tres portadoras. El aparato de recepci6n de senales compensa un desfase de sincronizaci6n de frecuencia fina usando la segunda senal piloto, y realiza una sincronizaci6n temporal fina. La segunda senal piloto transmite informaci6n de una primera capa (L1) de entre las capas de la Interconexi6n de Sistemas Abiertos (OSI). Por ejemplo, la segunda senal piloto puede incluir un parametro ffsico e informaci6n de construcci6n de trama. La segunda senal piloto transmite un valor de parametro mediante el que un receptor puede acceder a una secuencia de servicio de Conducci6n de Capa Ffsica (PLP).

La informaci6n de L1 (Capa 1) contenida en la segunda senal piloto P2 es como sigue.

La Informaci6n de Capa 1 (L1) incluye un indicador de longitud que indica la longitud de datos que incluye la informaci6n de L1, de modo que pueda usar facilmente los canales de senalizaci6n de las Capas 1 y 2 (L1 y L2). La informaci6n de Capa 1 (L1) incluye un indicador de frecuencia, una longitud de intervalo de guarda, un numero maximo de bloques de FEC (Correcci6n de Error sin Canal de Retorno) para cada trama en asociaci6n con canales ffsicos individuales, y el numero de bloques de FEC reales a estar contenidos en el almacenador temporal de bloques de FEC asociado con una trama actual/previa en cada canal ffsico. En este caso, el indicador de frecuencia indica la informaci6n de frecuencia que corresponde al canal de RF.

La informaci6n de Capa 1 (L1) puede incluir una diversidad de informaci6n en asociaci6n con franjas individuales. Por ejemplo, la informaci6n de Capa 1 (L1) incluye el numero de tramas asociadas con un servicio, una direcci6n inicial de una franja que tiene la precisi6n de una portadora de OFDM contenida en un sfmbolo de OFDM, una longitud de la franja, franjas correspondientes a la portadora de OFDM, el numero de bits rellenados en la ultima portadora de OFDM, informaci6n de modulaci6n de servicio, informaci6n de tasa de modo de servicio, y la informaci6n de esquema de Multiples Entradas y Multiples Salidas (MIMO).

La informaci6n de Capa 1 (L1) puede incluir un ID de celda, una bandera para un servicio como el servicio de notificaci6n de mensajes (por ejemplo, un mensaje de emergencia), el numero de tramas actuales y el numero de bits adicionales para su uso futuro. En este caso, el ID de celda indica un area de radiodifusi6n transmitido por un transmisor de radiodifusi6n.

La segunda senal piloto P2 esta adaptada para realizar una estimaci6n de canal para descodificar un sfmbolo contenido en la senal P2. La segunda senal piloto P2 se puede usar como un valor inicial para la estimaci6n de canal para el siguiente sfmbolo de datos. La segunda senal piloto P2 tambien puede transmitir informaci6n de Capa 2 (L2). Por ejemplo, la segunda senal piloto es capaz de describir informaci6n asociada con el servicio de transmisi6n en la informaci6n de Capa 2 (L2). El aparato de transmisi6n de senales descodifica la segunda senal piloto, de modo que pueda adquirir informaci6n de servicio contenida en la trama de segmentaci6n de tiempofrecuencia (TFS) y pueda realizar de manera eficaz la exploraci6n de canal. Mientras tanto, esta informaci6n de Capa 2 (L2) se puede incluir en una PLP especffica de la trama de TFS. De acuerdo con otro ejemplo, se puede incluir informaci6n de L2 en una PLP especffica, y la informaci6n de descripci6n de servicio tambien se puede transmitir en la PLP especffica.

Por ejemplo, la segunda senal piloto puede incluir dos sfmbolos de OFDM del modo de FFT de 8k. En general, la segunda senal piloto puede ser cualquiera de un sfmbolo de OFDM unico del modo de FFT de 32K, un sfmbolo de OFDM unico del modo de FFT de 16k, dos sfmbolos de OFDM del modo de FFT de 8k, cuatro sfmbolos de OFDM del modo de FFT de 4k, y ocho sfmbolos de OFDM del modo de FFT de 2k.

En otras palabras, un sfmbolo de OFDM unico que tiene el tamano de una FFT grande o varios sfmbolos de OFDM, cada uno de los cuales tiene el tamano de una FFT pequena, pueden estar contenidos en la segunda senal piloto P2, de modo que se puede mantener la capacidad capaz de ser transmitida al piloto.

Si la informaci6n a ser transmitida a la segunda senal piloto excede la capacidad del sfmbolo de OFDM de la segunda senal piloto, se pueden usar ademas los sfmbolos de OFDM despues de la segunda senal piloto. La informaci6n de L1 (Capa 1) y L2 (Capa 2) contenida en la segunda senal piloto se codifica por correcci6n de error y luego se intercala, de modo que se lleve a cabo la recuperaci6n de datosaunque ocurra un ruido impulsivo.

Como se describi6 anteriormente, tambien se puede incluir informaci6n de L2 en una PLP especffica que transporte la informaci6n de descripci6n de servicio.

La FIG. 3 muestra una ventana de senalizaci6n de acuerdo con la presente invenci6n. La trama de segmentaci6n de tiempo-frecuencia (TFS) muestra un concepto de desfase de la informaci6n de senalizaci6n. La informaci6n de Capa 1 (L1) contenida en la segunda senal piloto incluye informaci6n de construcci6n de trama e informaci6n de capa ffsica requerida por el aparato de recepci6n de senales que descodifica el sfmbolo de datos. Por lo tanto, si la informaci6n de los siguientes sfmbolos de datos ubicados despues de la segunda senal piloto, esta contenida en la segunda senal piloto, y se transmite la segunda senal piloto resultante, el aparato de recepci6n de senal puede ser incapaz de descodificar inmediatamente los sfmbolos de datos anteriores debido a un tiempo de descodificaci6n de la segunda senal piloto.

Por lo tanto, como se muestra en la FIG. 3, la informaci6n de L1 contenida en la segunda senal piloto (P2) incluye informaci6n de un tamano de trama de segmentaci6n de tiempo-frecuencia (TFS) unica, e incluye informaci6n contenida en la ventana de senalizaci6n en una ubicaci6n separada de la segunda senal piloto por el desfase de la ventana de senalizaci6n.

Mientras tanto, para realizar una estimaci6n de canal de un sfmbolo de datos que construye el servicio, el sfmbolo de datos puede incluir un piloto disperso y un piloto continuo.

El sistema de transmisi6n/recepci6n de senales capaz de transmitir/recibir las tramas de senal mostradas en las FIG. 1 - 3 se describira a continuaci6n. Servicios individuales pueden ser transmitidos y recibidos a traves de varios canales de RF. Un camino para transmitir cada uno de los servicios o una secuencia transmitida a traves de este camino se denomina una PLP. La PLP puede distribuirse entre las franjas divididas en el tiempo en varios canales de RF o una banda de RF unica. Esta trama de senal puede transportar la PLP dividida en el tiempo en al menos un canal de RF. En otras palabras, una unica PLP se puede transferir a traves de al menos un canal de RF con regiones divididas en el tiempo. A continuaci6n se revelaran los sistemas de transmisi6n/recepci6n de senales que transmiten/reciben una trama de senal a traves de al menos una banda de RF.

La FIG. 4 es un diagrama en bloques que ilustra un aparato para transmitir una senal de acuerdo con una realizaci6n de la presente invenci6n. Con referencia a la FIG. 4, el aparato de transmisi6n de senales incluye un procesador de entrada 110, una unidad de codificaci6n y modulaci6n 120, un formador de tramas 130, un codificador MIMO/MISO 140, una pluralidad de moduladores (150a, .,150r) del codificador MIMO/MISO 140, y una pluralidad de procesadores anal6gicos (160a,....160r).

El procesador de entrada 110 recibe secuencias equipadas con varios servicios, genera un numero P de tramas en banda base (P es un numero natural) que incluye informaci6n de modulaci6n y codificaci6n correspondiente a caminos de transmisi6n de los servicios individuales, y saca el numero P de tramas en banda base.

La unidad de codificaci6n y modulaci6n 120 recibe tramas en banda base desde el procesador de entrada 110, realiza la codificaci6n y el intercalado de canal en cada una de las tramas en banda base, y saca el resultado de la codificaci6n y intercalado de canal.

El formador de tramas 130 forma tramas que transmiten tramas en banda base contenidas en un numero P de PLP a un numero R de canales de RF (donde R es un numero natural), divide las tramas formadas, y saca las tramas divididas a los caminos correspondientes al numero R de canales de RF. Se pueden multiplexar varios servicios en un unico canal de RF en el tiempo. Las tramas de senal generadas a partir del formador de tramas 140 pueden incluir una estructura de segmentaci6n de tiempo-frecuencia (TFS) en la que se multiplexa el servicio en dominios de tiempo y frecuencia.

El codificador MIMO/MISO 140 codifica las senales a ser transmitidas al numero R de canales de RF, y saca las senales codificadas a los caminos que corresponden a un numero A de antenas (donde A es un numero natural). El codificador MIMO/MISO 140 saca la senal codificada en la que un unico a ser transmitido a un canal de RF unico se codifica al numero A de antenas, de modo que una senal se transmite/recibe a/desde una estructura MIMO (multiples entradas -multiples salidas) o MISO (multiples entradas -unica salida).

Los moduladores (150a,..., 150r) modulan senales en el dominio de frecuencia introducidas a traves del camino correspondiente a cada canal de RF en senales en el dominio del tiempo. Los moduladores (150a, 150r) modulan las senales de entrada de acuerdo con un esquema de multiplexaci6n por divisi6n de frecuencia ortogonal (OFDM), y sacan las senales moduladas.

Los procesadores anal6gicos (160a,.......,160r) convierten las senales de entrada en senales de RF, de modo que las senales de RF se pueden sacar a los canales de RF.

El aparato de transmisi6n de senales de acuerdo con esta realizaci6n puede incluir un numero predeterminado de moduladores (150a,...,150r) que corresponde al numero de canales de RF y un numero predeterminado de procesadores anal6gicos (160a,.....,160r) que corresponde al numero de canales de RF. Sin embargo, en el caso de usar el esquema MIMO, el numero de procesadores anal6gicos debe ser igual al producto de R (es decir, el numero de canales de RF) y A (es decir, el numero de antenas).

La FIG. 5 es un diagrama en bloques que ilustra un procesador de entrada 110 de acuerdo con una realizaci6n de la presente invenci6n. Con referencia a la FIG. 5, el procesador de entrada 110 incluye el primer multiplexor de secuencia 111a, el primer divisor de servicios 113a y una pluralidad de primeros formadores de tramas en banda base (88) (115a,...,115m). El procesador de entrada 110 incluye un segundo multiplexor de secuencia 111b, un segundo divisor de servicios 113b y una pluralidad de segundos formadores de tramas en banda base (88) (115n,...,115p).

Por ejemplo, el primer multiplexor de secuencia 111a recibe varias secuencias de transporte (TS) de MPEG-2, multiplexa las secuencias TS de MPEG-2 recibidas y saca las secuencias TS de MPEG-2 multiplexadas. El primer divisor de servicios 113a recibe las secuencias multiplexadas, divide las secuencias de entrada de servicios individuales y saca las secuencias divididas. Como se describi6 anteriormente, a condici6n de que el servicio transmitido a traves de un camino de canal ffsico se denomine PLP, el primer divisor de servicios 113a divide el servicio a ser transmitido a cada PLP, y saca el servicio dividido.

Los primeros formadores de tramas en 88 (115a,...,115m) forman datos contenidos en un servicio a ser transmitido a cada PLP en forma de una trama especffica, y saca los datos formateados en tramas especfficas. Los primeros formadores de tramas en 88 (115a,....,115m) forman una trama que incluye una cabecera y carga util equipada con

datos de servicio. La cabecera de cada trama puede incluir informaci6n de modo basada en la modulaci6n y codificaci6n de los datos de servicio, y un valor de contador basado en una velocidad de reloj del modulador para sincronizar las secuencias de entrada.

El segundo multiplexor de secuencia 111b recibe varias secuencias, multiplexa secuencias de entrada, y saca las secuencias multiplexadas. Por ejemplo, el segundo multiplexor de secuencias 111b puede multiplexar secuencias del protocolo de Internet (IP) en lugar de las secuencias TS de MPEG-2. Estas secuencias se pueden encapsular mediante un esquema de encapsulaci6n de secuencias genericas (GSE). Las secuencias multiplexadas por el segundo multiplexor de secuencias 111b pueden ser cualquiera de las secuencias. Por lo tanto, las secuencias mencionadas anteriormente diferentes de las secuencias TS de MPEG-2 se denominan secuencias genericas (secuencias GS).

El segundo divisor de servicios 113b recibe las secuencias genericas multiplexadas, divide las secuencias genericas recibidas de acuerdo con servicios individuales (es decir, tipos de PLP), y saca las secuencias GS divididas.

Los segundos formadores de tramas en 88 (115n,....,115p) forman datos de servicio a ser transmitidos a PLP individuales en forma de una trama especffica usada como una unidad de procesamiento de senales, y saca los datos de servicio resultantes. El formato de trama formado por los segundos formadores de tramas en 88 (115n,...,115p) puede ser igual a aquel de los primeros formadores de tramas en 88 (115a, 115m), segun sea necesario. Si se requiere, tambien se puede proponer otra realizaci6n. En otra realizaci6n, el formato de trama formado por los segundos formadores de tramas en 88 (115n,..., 115p) puede ser diferente de aquel de los primeros formadores de tramas en 88 (115a,.....,115m). La cabecera de TS de MPEG-2 incluye ademas una Palabra de Sincronizaci6n de Paquete que no esta contenida en la secuencia GS, provocando la aparici6n de diferentes cabeceras.

La FIG. 6 es un diagrama en bloques que ilustra una unidad de codificaci6n y modulaci6n de acuerdo con una realizaci6n de la presente invenci6n. La unidad de codificaci6n y modulaci6n incluye un primer intercalador 123, un segundo codificador 125 y un segundo intercalador 127.

El primer codificador 121 actua como un codificador externo de la trama en banda base de entrada, y es capaz de realizar la codificaci6n de correcci6n de errores. El primer codificador 121 realiza la codificaci6n de correcci6n de errores de la trama en banda base de entrada usando un esquema de 8ose-Chaudhuri-Hocquenghem (8CH). El primer intercalador 123 realiza un intercalado de los datos codificados, de modo que evita que sea generado un error de rafaga en una senal de transmisi6n. El primer intercalador 123 puede no estar contenido en la realizaci6n mencionada anteriormente.

El segundo codificador 125 actua como un codificador interno o bien de los datos de salida del primer codificador 121 o bien de los datos de salida del primer intercalador 123, y es capaz de realizar la codificaci6n de correcci6n de errores. Se puede usar un esquema de bits de paridad de baja densidad (LDPC) como esquema de codificaci6n de correcci6n de errores. El segundo intercalador 127 mezcla los datos codificados de correcci6n de errores generados a partir del segundo codificador 125, y saca los datos mezclados. El primer intercalador 123 y el segundo intercalador 127 son capaces de realizar un intercalado de datos en unidades de un bit.

La unidad de codificaci6n y modulaci6n 120 se refiere a una unica secuencia de PLP. La secuencia de PLP se codifica con correcci6n de errores y se modula mediante la unidad de codificaci6n y modulaci6n 120, y luego se transmite al formador de tramas 130.

La FIG. 7 es un diagrama en bloques que ilustra un formador de tramas de acuerdo con una realizaci6n de la presente invenci6n. Con referencia a la FIG. 7, el formador de tramas 130 recibe secuencias de varios caminos desde la unidad de codificaci6n y modulaci6n 120, y dispone las secuencias recibidas en una trama de senal unica. Por ejemplo, el formador de tramas puede incluir un primer asignador 131a y un primer intercalador 132a temporal en un primer camino, y puede incluir un segundo asignador 131b y un segundo intercalador temporal 132b en un segundo camino. El numero de caminos de entrada es igual al numero de las PLP para transmisi6n de servicio o al numero de secuencias transmitidas a traves de cada PLP.

El primer asignador 131a realiza una asignaci6n de datos contenidos en la secuencia de entrada de acuerdo con el primer esquema de asignaci6n de sfmbolos. Por ejemplo, el primer asignador 131a puede realizar una asignaci6n de los datos de entrada usando un esquema de QAM (por ejemplo, 16 QAM, 64 QAM y 256 QAM).

Si el primer asignador 131a realiza una asignaci6n del sfmbolo, los datos de entrada se pueden asignar a varios tipos de sfmbolos de acuerdo con varios esquemas de asignaci6n de sfmbolos. Por ejemplo, el primer asignador 131a clasifica los datos de entrada en una unidad de trama en banda base y una subunidad de trama en banda base. Los datos clasificados individuales se pueden asignar por sfmbolos hfbridos mediante al menos dos esquemas de QAM (por ejemplo, 16 QAM y 64 QAM). Por lo tanto, los datos contenidos en un unico servicio se pueden asignar a sfmbolos en base a diferentes esquemas de asignaci6n de sfmbolos en intervalos individuales.

El primer intercalador temporal 132a recibe una secuencia de sfmbolos asignada mediante el primer asignador 131a,

y es capaz de realizar el intercalado en un dominio temporal. El primer asignador 131a asigna datos, que estan contenidos en la unidad de trama con correcci6n de errores recibida desde la unidad de codificaci6n y modulaci6n 120, en sfmbolos. El primer intercalador temporal 132a recibe la secuencia de sfmbolos asignada mediante el primer asignador 131a, e intercala la secuencia de sfmbolos recibida en unidades de la trama corregida de errores.

De este modo, el asignador 131p de orden p o el intercalador temporal 132p de orden p recibe datos de servicio a ser transmitidos a la PLP de orden p, asigna los datos de servicio en sfmbolos de acuerdo con el esquema de asignaci6n de sfmbolos de orden p. Los sfmbolos asignados se pueden intercalar en un dominio de tiempo. Se deberfa senalar que este esquema de asignaci6n de sfmbolos y este esquema de intercalado son iguales a aquellos del primer intercalador temporal 132a y el primer asignador 131a.

El esquema de asignaci6n de sfmbolos del primer asignador 131a puede ser igual a o diferente de aquel del asignador 131p de orden p. El primer asignador 131a y el asignador 131p de orden p son capaces de asignar datos de entrada a sfmbolos individuales usando los mismos o diferentes esquemas de asignaci6n hfbrida de sfmbolos.

Los datos de los intercaladores de tiempo ubicados en caminos individuales (es decir, los datos de servicio intercalados por el primer intercalador temporal 132a y los datos de servicio a ser transmitidos al numero R de canales de RF por el intercalador temporal 132p de orden p) se entrelazan, de modo que el canal ffsico permita que los datos anteriores sean entrelazados sobre varios canales de RF.

En asociaci6n con las secuencias recibidas en tantos caminos como el numero de las PLP, el formador de tramas de TFS 133 forma la trama de senal de TFS tal como la senal de trama mencionada anteriormente, de modo que el servicio se desplaza en el tiempo de acuerdo con los canales de RF. El formador 133 de tramas de TFS divide los datos de servicio recibidos en cualquiera de los caminos, y saca los datos de servicio divididos en datos del numero R de bandas de RF segun un esquema de planificaci6n de senal.

El formador de tramas de TFS 133 recibe la primera senal piloto y la segunda senal piloto desde la unidad de informaci6n de senalizaci6n 135 (designada por la senal Ref/PL), dispone las senales piloto primera y segunda en la trama de senal, e inserta la senal de senalizaci6n (L1 y L2) de la capa ffsica mencionada anteriormente en la segunda senal piloto. En este caso, las senales piloto primera y segunda se usan como las senales de comienzo de la trama de senal contenida en cada canal de RF de entre la trama de senal de TFS recibida desde la unidad de informaci6n de senalizaci6n (senal de Ref/PL) 135. Como se muestra en la FIG. 2, la primera senal piloto puede incluir un tipo de transmisi6n y parametros de transmisi6n basicos, y la segunda senal piloto puede incluir un parametro ffsico e informaci6n de construcci6n de trama. Ademas, la segunda senal piloto incluye una senal de senalizaci6n de L1 (Capa 1) y una senal de senalizaci6n de L2 (Capa 2).

El numero R de intercaladores en frecuencia (137a,...., 137r) intercalan datos de servicio, a ser transmitidos a los canales de RF correspondientes de la trama de senal de TFS, en un dominio de frecuencia. Los intercaladores en frecuencia (137a,..., 137r) pueden entrelazar los datos de servicio a un nivel de celdas de datos contenidas en un sfmbolo de OFDM.

Por lo tanto, los datos a ser transmitidos a cada canal de RF en la trama de senal de TFS se procesan con desvanecimiento selectivo en frecuencia, de modo que no se puedan perder en un dominio de frecuencia especffico.

La FIG. 8 es una vista que muestra un primer ejemplo de una relaci6n de sfmbolos cuando los asignadores 131a y 131b realizan una asignaci6n hfbrida de sfmbolos. Esta Figura muestra el numero de bits transmitidos por una subportadora (celda) si la codificaci6n de correcci6n de errores es realizada por la unidad de codificaci6n y modulaci6n en un modo normal (la longitud del c6digo con codificaci6n de correcci6n de errores es de 64800 bits) del modo de codificaci6n de correcci6n de errores de LDPC.

Por ejemplo, si los asignadores 131a y 131b realizan una asignaci6n de sfmbolos usando 256QAM, se asignan 64800 bits a 8100 sfmbolos. Si los asignadores 131a y 131b realizan una asignaci6n hfbrida de sfmbolos (Hyb 128-QAM) usando 256QAM y 64QAM con una relaci6n de 3:2, el numero de sfmbolos asignados por 256QAM es de 4860 y el numero de sfmbolos asignados por 64QAM es de 4320. El numero de bits transmitidos por cada subportadora (celda) es de 7,0588.

Si se usa un metodo de asignaci6n de sfmbolos de 64QAM, los datos de entrada se pueden asignar con 10800 sfmbolos y se pueden transmitir seis bits por celda. Si los datos se asignan a los sfmbolos mediante un metodo de asignaci6n hfbrida de sfmbolos de 64QAM y 16QAM (64QAM:16QAM=3:2, Hyb32-QAM), se pueden transmitir cinco bits por una subportadora (celda).

Si se asignan datos a sfmbolos por el metodo 16QAM, los datos se asignan con 16200 sfmbolos, cada uno de los cuales se usa para transmitir cuatro bits.

De manera similar, si se asignan datos a sfmbolos mediante un metodo de asignaci6n hfbrida de sfmbolos de 16QAM y QPSK (16QAM:QPSK=2:3, Hyb8-QAM), se pueden transmitir tres bits mediante una subportadora (celda).

Si se asignan datos a sfmbolos mediante un metodo QPSK, los datos se pueden asignar a 32400 sfmbolos, cada uno de los cuales se usa para transmitir dos bits.

La FIG. 9 muestra metodos de asignaci6n de sfmbolos de datos con correcci6n de errores mediante un metodo de codificaci6n de correcci6n de errores deLDPC de un modo corta (la longitud del c6digo codificado con correcci6n de errores es de 16200 bits), que son iguales a los metodos de asignaci6n de sfmbolos de la FIG. 8, y los numeros de bits por subportadora de acuerdo con los metodos de asignaci6n de sfmbolos.

Los numeros de bits transmitidos por la subportadora son iguales a aquellos del modo normal (64800 bits) de acuerdo con los metodos de asignaci6n de sfmbolos tales como 256QAM, Hyb 128-QAM, 64-QAM, Hyb 32-QAM, 16QAM, Hyb8-QAM y QPSK, pero los numeros totales de sfmbolos transmitidos son diferentes de aquellos del modo normal. Por ejemplo, se transmiten 16200 bits por 2025 sfmbolos en 256QAM, se transmiten 16200 bits por 1215 sfmbolos de acuerdo con 256QAM y 1080 sfmbolos de acuerdo con 64QAM (2295 sfmbolos totales) en Hyb 128-QAM.

Por consiguiente, se puede ajustar una tasa de transmisi6n de datos por subportadora (celda) para cada PLP de acuerdo con un metodo de asignaci6n hfbrida de sfmbolos o un metodo de asignaci6n de sfmbolo unico.

La FIG. 10 es una vista que muestra el numero de sfmbolos y el numero de bits por palabra de celda de acuerdo con un metodo de asignaci6n de sfmbolos en un modo normal de LDPC. Si una trama de senal de TFS incluye al menos un canal de RF, se pueden asignar de manera uniforme a canales de RF los sfmbolos que configuran una PLP especffica. Las ubicaciones de los sfmbolos de PLP asignados a los canales de RF se pueden direccionar mas eficazmente. Por consiguiente, cuando el aparato de recepci6n de senales selecciona los canales de RF, los bits usados para direccionar la PLP especffica pueden reducirse.

En este dibujo, un metodo de asignaci6n de sfmbolos representado por 256-QAM indica un metodo de asignaci6n de bits que configuran un unico bloque codificado de correcci6n de errores a sfmbolos con una relaci6n de 256QAM:64QAM=8:1. De acuerdo con este metodo de asignaci6n de sfmbolos, el numero de bits en un unico bloque codificado de correcci6n de errores mediante el metodo 256-QAM es de 57600, el numero de bits en un unico bloque codificado de correcci6n de errores mediante el metodo 256-QAM es de 1200, el numero de sfmbolos totales en el bloque es de 8400, y el numero de bits por palabra de celda es de 7,714285714.

Un metodo de asignaci6n de sfmbolos representado por Hyb 128-QAM indica un metodo de asignaci6n de bits que configura un unico bloque codificado de correcci6n de errores a sfmbolos con una relaci6n de 256QAM:64QAM=8:7. De acuerdo con el metodo de asignaci6n de sfmbolos Hyb 128-QAM, el numero de sfmbolos totales en un unico bloque con codificaci6n de correcci6n de errores es de 9600, y el numero de bits por palabra de celda es de 6,75.

De acuerdo con un metodo de asignaci6n de sfmbolos representado por 64 QAM, el numero de sfmbolos totales en un unico bloque con codificaci6n de correcci6n de errores es de 10800 y el numero de bits por palabra de celda es de 6.

Un metodo de asignaci6n de sfmbolos representado por Hyb 32-QAM indica un metodo de asignaci6n de bits que configura un unico bloque codificado de correcci6n de errores a sfmbolos con una relaci6n de 64QAM:32QAM=5:4. De acuerdo con el metodo de asignaci6n de sfmbolos Hyb 32-QAM, el numero de sfmbolos totales en el bloque codificado de correcci6n de errores es de 13200, y el numero de bits por palabra de celda es de 4,9090909.

Un metodo de asignaci6n de sfmbolos representado por 16 QAM indica un metodo de asignaci6n de bits que configuran un unico bloque codificado de correcci6n de errores a sfmbolos con una relaci6n de 16QAM:QPSK=1:8. De acuerdo con el metodo de asignaci6n de sfmbolos 16 QAM, el numero de sfmbolos totales en un bloque codificado de correcci6n de errores es de 15600, y el numero de bits por palabra de celda es de 4,153846154.

Un metodo de asignaci6n de sfmbolos representado por Hyb 8-QAM indica un metodo de asignaci6n de bits que configura un unico bloque codificado de correcci6n de errores a sfmbolos con una relaci6n de 16QAM:QPSK=2:1. De acuerdo con el metodo de asignaci6n de sfmbolos Hyb 8-QAM, el numero de sfmbolos totales en un bloque codificado de correcci6n de errores es de 21600, y el numero de bits por palabra de celda es de 3.

De acuerdo con un metodo de asignaci6n de sfmbolos representado por QPSK, el numero de sfmbolos totales en un bloque codificado de correcci6n de errores es de 32400 y el numero de bits por palabra de celda es de 2.

Cuando los sfmbolos que configuran la PLP se asignan a los canales de RF, la ganancia de diversidad del dominio de frecuencia se puede maximizar cuando los numeros de los sfmbolos asignados a los respectivos canales de RF son iguales. Si se considera un maximo de seis canales de RF, el mfnimo comun multiplo de 1 a 6 es 60 y el maximo comun divisor de los numeros de sfmbolos asignados con un bloque codificado de correcci6n de errores es de 1200. Por consiguiente, si se asigna el multiplo entero de 1200/60=20 sfmbolos a cada uno de los canales de RF, los sfmbolos se pueden asignar de manera uniforme a todos los canales de RF. En este momento, si se consideran 20 sfmbolos como un grupo y se direcciona el grupo, puede reducirse la sobrecarga de direccionamiento de log2(20) 4,32 bits comparado con el caso en el que se direccionan los sfmbolos uno por uno.

La FIG. 11 es una vista que muestra otro ejemplo del numero de sfmbolos de acuerdo con un metodo de asignaci6n de sfmbolos en un modo normal de LDPC. En el ejemplo de este dibujo, se usaron como el metodo de asignaci6n de sfmbolos un metodo 256-QAM que usa sfmbolos 256QAM y 64QAM (256QAM:64QAM=4:1), un metodo Hyb 128-QAM que usa sfmbolos 256QAM y 64QAM (256QAM:64QAM=8:7), un metodo 64QAM, un metodo Hyb 32-QAM que usa sfmbolos 64QAM y 8QAM (64QAM:8QAM=3:2), un metodo 16 QAM que usa sfmbolos 16QAM y QPSK (16QAM:QPSK=1:14), un metodo Hyb 8-QAM que usa 16QAM:QPSK=2:1 y un metodo QPSK. El maximo comun divisor (GCD) de los numeros de sfmbolos totales de un bloque codificado de correcci6n de errores (modo normal) de acuerdo con los metodos de asignaci6n de sfmbolos es 720. Por consiguiente, si se asigna el multiplo entero de 12(=720/60) sfmbolos a cada uno de los canales de RF, los sfmbolos se pueden asignar de manera uniforme a todos los canales de RF. En este momento, si se consideran 12 sfmbolos como un grupo y se direcciona el grupo, puede reducirse la sobrecarga de direccionamiento de log2(12)3,58 bits comparado con el caso en el que se direccionan los sfmbolos uno por uno. El aparato de recepci6n de senales puede recoger los sfmbolos de PLP asignados mediante el esquema de direccionamiento y obtener una secuencia de servicio de PLP.

La FIG. 12 es una vista que muestra otro ejemplo del numero de sfmbolos de acuerdo con un metodo de asignaci6n de sfmbolos en un modo normal de LDPC. En el ejemplo de este dibujo, se usaron como metodo de asignaci6n de sfmbolos un esquema 256-QAM, un esquema Hyb 128-QAM, un esquema 64QAM, un esquema Hyb 32-QAM, un esquema 16 QAM, un esquema Hyb 8-QAM y un esquema QPSK. El metodo de asignaci6n de sfmbolos 256QAM usa sfmbolos 256QAM y 64QAM (256QAM: 64QAM=44:1) y el metodo de asignaci6n de sfmbolos Hyb 128-QAM usa sfmbolos 256QAM y 64QAM (256QAM: 64QAM=28:17). El metodo Hyb 32-QAM usa sfmbolos 64QAM y 8QAM (64QAM:8QAM=3:2), el metodo de asignaci6n de sfmbolos 16QAM usa sfmbolos 16QAM y QPSK (16QAM: QPSK=1:14) y el metodo de asignaci6n de sfmbolos Hyb 8-QAM usa sfmbolos 16QAM y QPSK (16QAM:QPSK=2:1). El GCD de los numeros de sfmbolos totales de un bloque codificado de correcci6n de errores (modo normal) de acuerdo con los metodos de asignaci6n de sfmbolos es 240. Por consiguiente, si se asigna el multiplo entero de 240/60=4 sfmbolos a cada uno de los canales de RF, los sfmbolos se pueden asignar de manera uniforme a todos los canales de RF. En este momento, si se consideran cuatro sfmbolos como un grupo y se direcciona el grupo, puede reducirse la sobrecarga de direccionamiento de log2(4)2 bits comparado con el caso en el que se direccionan los sfmbolos uno por uno. Por consiguiente, incluso cuando el numero de canales de RF es uno cualquiera de 1 a 6 en la trama de senal, los sfmbolos de PLP se pueden asignar de manera uniforme a los canales de RF.

La FIG. 13 es una vista que muestra el numero de sfmbolos de acuerdo con un metodo de asignaci6n de sfmbolos en un modo corto de LDPC. Como se describi6 anteriormente, si se realiza una asignaci6n de sfmbolos de acuerdo con este ejemplo, los sfmbolos de PLP se pueden asignar de manera uniforme a los canales de RF y se puede reducir la sobrecarga del direccionamiento de sfmbolos de PLP. Los metodos de asignaci6n de sfmbolos mostrados en este dibujo son iguales a aquellos mostrados en la FIG. 10. Sin embargo, dado que el numero de bits del modo corto de LDPC es diferente a aquel del modo normal, el GCD de los numeros de sfmbolos totales de un bloque codificado de correcci6n de errores (modo corto) de acuerdo con los metodos de asignaci6n de sfmbolos, es 300, a diferencia de la FIG. 10. Por consiguiente, si se asigna el multiplo entero de 300/60=5 sfmbolos a cada uno de los canales de RF, los sfmbolos se pueden asignar de manera uniforme a todos los canales de RF. En este momento, si se consideran cinco sfmbolos como un grupo y se direcciona el grupo, se puede reducir la sobrecarga de direccionamiento de log2(5) bits comparado con el caso en el que se direccionan los sfmbolos uno por uno. Por consiguiente, en esta realizaci6n, se ahorran log2(5) bits de los bits de direccionamiento cuando se direccionan los sfmbolos de PLP divididos.

La FIG. 14 es una vista que muestra un ejemplo del numero de sfmbolos de acuerdo con un metodo de asignaci6n de sfmbolos en un modo corto de LDPC. Los metodos de asignaci6n de sfmbolos de este dibujo son iguales a aquellos mostrados en la FIG. 11. En este ejemplo, el GCD de los numeros de sfmbolos totales de un bloque codificado de correcci6n de errores (modo corto) de acuerdo con los metodos de asignaci6n de sfmbolos es 180, que se puede usar para la asignaci6n de sfmbolos de PLP de un canal de RF y el direccionamiento de los sfmbolos asignados. En esta realizaci6n, se ahorran mediante log2(3) bits los bits de direccionamiento.

La FIG. 15 es una vista que muestra otro ejemplo del numero de sfmbolos de acuerdo con un metodo de asignaci6n de sfmbolos en un modo corto de LDPC. Los metodos de asignaci6n de sfmbolos de este dibujo son iguales a aquellos mostrados en la FIG. 12. En este ejemplo, el GCD de los numeros de sfmbolos totales de un bloque codificado de correcci6n de errores (modo corto) de acuerdo con los metodos de asignaci6n de sfmbolos es 60. En esta realizaci6n, se ahorran por log2(1) bits los bits de direccionamiento (es decir, no se ahorra bit de direccionamiento).

La FIG. 16 es una vista que muestra un ejemplo de cada uno de los asignadores de sfmbolos 131a y 131b mostrados en la FIG. 7. Cada uno de los asignadores de sfmbolos 131a y 131b incluye un primer asignador de orden 1315a, un segundo asignador de orden 131b, un fusionador de sfmbolos 1317 y un fusionador de bloque de correcci6n de errores 1318.

El analizador sintactico de secuencia de bits 1311 recibe la secuencia de servicio de PLP desde la unidad de codificaci6n y modulaci6n y divide la secuencia de servicio recibida.

El asignador de sfmbolos de primer orden 1315a asigna los bits de la secuencia de servicio divididos mediante un metodo de asignaci6n de sfmbolos de orden superior a sfmbolos. El asignador de sfmbolos de segundo orden 1315b asigna los bits de la secuencia de servicio divididos mediante un metodo de asignaci6n de sfmbolos de orden inferior a sfmbolos. Por ejemplo, en el ejemplo anterior, el asignador de sfmbolos de primer orden 1315a puede asignar la secuencia de bits a sfmbolos de acuerdo con 256QAM y el asignador de sfmbolos de segundo orden 1315b puede asignar la secuencia de bits a sfmbolos de acuerdo con 64QAM.

El fusionador de sfmbolos 1317 fusiona los sfmbolos sacados de los asignadores de sfmbolos 1315a y 1315b a una secuencia de sfmbolos y saca la secuencia de sfmbolos. El fusionador de sfmbolos 1317 puede sacar la secuencia de sfmbolos incluida en una PLP.

El fusionador de bloque de correcci6n de errores 1318 puede sacar una secuencia de sfmbolos fusionada por el fusionador de sfmbolos 1317 en la unidad de bloque de c6digo codificada de correcci6n de errores. El fusionador de bloque de correcci6n de errores 1318 puede sacar un bloque de sfmbolos de modo que los bloques de c6digo codificados de correcci6n de errores se asignen de manera uniforme a al menos a una banda de RF de la trama de senal de TFS. El fusionador de bloque de correcci6n de errores 1318 puede sacar el bloque de sfmbolos de modo que la longitud del bloque de sfmbolos del bloque codificado de correcci6n de errores de un modo normal sea igual a aquella del bloque de sfmbolos del bloque codificado de correcci6n de errores de un modo corto. Por ejemplo, se pueden fusionar cuatro bloques de sfmbolos del bloque codificado de correcci6n de errores del modo corto a un bloque de sfmbolos.

El fusionador de bloque de correcci6n de errores 1318 puede dividir la secuencia de sfmbolos de acuerdo con un multiplo comun del numero de bandas de RF de modo que el formador de tramas de senal disponga de manera uniforme los sfmbolos a las bandas de RF. Si el numero maximo de bandas de RF en la trama de senal es 6, el fusionador de bloque de correcci6n de errores 1318 saca el bloque de sfmbolos de modo que el numero total de sfmbolos se puede dividir por 60 que es un multiplo comun de 1, 2, 3, 4, 5 y 6.

Los sfmbolos incluidos en el bloque de sfmbolos de salida se pueden disponer para ser asignados de manera uniforme a las seis bandas de RF. Por consiguiente, aunque se combinan un modo de correcci6n de errores de acuerdo con una tasa de c6digo y un metodo de asignaci6n de sfmbolos, los sfmbolos que configuran la PLP se asignan de manera uniforme a las bandas de RF.

La FIG. 17 es una vista que muestra otra realizaci6n de cada uno de los asignadores de sfmbolos 131a y 131b. La realizaci6n de este dibujo es similar a la realizaci6n de la FIG. 16 excepto porque se incluyen ademas una unidad de calibraci6n de potencia de primer orden 1316a y una unidad de calibraci6n de potencia de segundo orden 1316b.

La unidad de calibraci6n de potencia de primer orden 1316a calibra la potencia de los sfmbolos asignados mediante el asignador de sfmbolos de primer orden 1315a de acuerdo con el tamano de la constelaci6n y saca los sfmbolos calibrados. La unidad de calibraci6n de potencia de segundo orden 1316b calibra la potencia de los sfmbolos asignados mediante el asignador de sfmbolos de segundo orden 1315b de acuerdo con el tamano de la constelaci6n y saca los sfmbolos calibrados. Por consiguiente, aunque el metodo de asignaci6n de sfmbolos se cambie en una PLP o se cambie entre una pluralidad de PLP, si la potencia del sfmbolo mediante el metodo de asignaci6n de sfmbolos se ajusta de acuerdo con el tamano de la constelaci6n, se puede mejorar el rendimiento de recepci6n de senales de un receptor.

El fusionador de sfmbolos 1317 fusiona los sfmbolos calibrados por las unidades de calibraci6n de potencia 1316a y 1316b y saca una secuencia de sfmbolos.

La FIG. 18 es una vista que muestra otra realizaci6n del asignador de sfmbolos. En la realizaci6n de esta Figura, el asignador de sfmbolos incluye el segundo codificador 125 y el segundo intercalador 127 incluidos en la unidad de codificaci6n y modulaci6n. Es decir, si se usa esta realizaci6n, la unidad de codificaci6n y modulaci6n puede incluir solamente el primer codificador 121, el primer intercalador 123 y el segundo codificador 125.

La realizaci6n del asignador de sfmbolos incluye un analizador sintactico de secuencia de bits 1311, un intercalador de bits de primer orden 1312a, un intercalador de bits de segundo orden 1312b, un demultiplexor de primer orden 1313a, un demultiplexor de segundo orden 1313b, un asignador de sfmbolos de primer orden 1315a, un asignador de sfmbolos de segundo orden 1315b y un fusionador de sfmbolos 1317.

Cuando el segundo codificador 125 realiza una codificaci6n de correcci6n de errores de LDPC, la longitud del bloque codificado de correcci6n de errores (por ejemplo, la longitud de 64800 bits y la longitud de 16200 bits) puede variar de acuerdo con un modo de LDPC. Si los bits incluidos en el bloque codificado de correcci6n de errores se asignan a los sfmbolos, las capacidades de correcci6n de errores de los bits incluidos en una palabra de celda que configura el sfmbolo pueden variar de acuerdo con las ubicaciones de los bits. Por ejemplo, la palabra de celda que es el sfmbolo se puede determinar segun la tasa de c6digo de la codificaci6n de correcci6n de errores y el metodo de asignaci6n de sfmbolos (ya sea que el metodo de asignaci6n de sfmbolos es el metodo de asignaci6n de sfmbolos de orden superior o el metodo de asignaci6n de sfmbolos de orden inferior). Si el c6digo de correcci6n de errores es el LDPC, las capacidades de correcci6n de errores de los bits varfan de acuerdo con las ubicaciones de los bits en el

bloque codificado de correcci6n de errores. Por ejemplo, las fiabilidades de los bits codificados de acuerdo con las caracterfsticas de la matriz H usada en el metodo irregular de codificaci6n de correcci6n de errores de LDPC pueden variar de acuerdo con las ubicaciones de los bits. Por consiguiente, el orden de los bits que configuran la palabra de celda asignada al sfmbolo se cambia de modo que se ajusten las capacidades de correcci6n de errores de los bits que son debiles frente a la correcci6n de errores en el bloque codificado de correcci6n de errores y se pueda ajustar la robustez frente al error en el nivel de bit.

En primer lugar, el segundo codificador 125, por ejemplo, realiza la codificaci6n de correcci6n de errores con respecto a la secuencia incluida en una PLP mediante el metodo de codificaci6n de correcci6n de errores de LDPC.

El analizador sintactico de secuencia de bits 1311 recibe la secuencia de servicio de acuerdo con la PLP y divide la secuencia de servicio recibida.

El intercalador de bits de primer orden 1312a intercala los bits incluidos en una primera secuencia de bits de las secuencias de servicio divididas. De manera similar, el intercalador de bits de segundo orden 1312b intercala los bits incluidos en una segunda secuencia de bits de las secuencias de servicio divididas.

El intercalador de bits de primer orden 1312a y el intercalador de bits de segundo orden 1312b pueden corresponder al segundo intercalador 127 usado como intercalador interno. El metodo de intercalado del intercalador de bits de primer orden 1312a y el intercalador de bits de segundo orden 1312b se describira mas tarde.

El demultiplexor de primer orden 1313a y el demultiplexor de segundo orden 1313b demultiplexan los bits de las secuencias de bits intercaladas por el intercalador de bits de primer orden 1312a y el intercalador de bits de segundo orden 1312b. Los demultiplexores 1313a y 1313b dividen la secuencia de bits de entrada en subsecuencias de bits que se asignaran a un eje real y un eje imaginario de una constelaci6n y sacan las subsecuencias de bits. Los asignadores de sfmbolos 1315a y 1315b asignan las subsecuencias de bits demultiplexadas mediante los demultiplexores 1313a y 1313b a los sfmbolos correspondientes.

Los intercaladores de bits 1312a y 1312b y los demultiplexores 1313a y 1313b pueden combinar las caracterfsticas de la palabra de c6digo de LDPC y las caracterfsticas de la fiabilidad de constelaci6n de la asignaci6n de sfmbolos de acuerdo con la constelaci6n. La realizaci6n detallada de los demultiplexores de primer orden 1313a y 1313b se describira mas tarde.

El asignador de sfmbolos de primer orden 1315a realiza una asignaci6n de sfmbolos de primer orden, por ejemplo, asignaci6n de sfmbolos de orden superior, y el asignador de sfmbolos de segundo orden 1315b realiza una asignaci6n de sfmbolos de segundo orden, por ejemplo, asignaci6n de sfmbolos de orden inferior. El asignador de sfmbolos de primer orden 1315a asigna las subsecuencias de bits sacadas desde el demultiplexor de primer orden 1313 a los sfmbolos y el asignador de sfmbolos de segundo orden 1315b asigna las subsecuencias de bits sacadas desde el demultiplexor de segundo orden 1313b a los sfmbolos.

El fusionador de sfmbolos 1317 fusiona los sfmbolos asignados por el asignador de sfmbolos de primer orden 1315a y el asignador de sfmbolos de segundo orden 1315b en una secuencia de sfmbolos y saca la secuencia de sfmbolos.

Como se describi6 anteriormente, en el LDPC, las capacidades de correcci6n de errores de los bits se pueden cambiar de acuerdo con las ubicaciones de los bits en el bloque codificado de correcci6n de errores. Por consiguiente, si el intercalador de bits y el demultiplexor se controlan de acuerdo con las caracterfsticas del codificador 125 de LDPC para cambiar el orden de los bits que configuran la palabra de celda, la capacidad de correcci6n de errores en el nivel de bits se puede maximizar.

La FIG. 19 es una vista que muestra otra realizaci6n de cada uno de los asignadores de sfmbolos 131a y 131b. La realizaci6n de este dibujo es similar a la realizaci6n de la FIG. 18, excepto porque se incluyen ademas una unidad de calibraci6n de potencia de primer orden 1316a y una unidad de calibraci6n de potencia de segundo orden 1316b.

La unidad de calibraci6n de potencia de primer orden 1316a calibra la potencia de los sfmbolos asignados por el asignador de sfmbolos de primer orden 1315a de acuerdo con el tamano de la constelaci6n y saca los sfmbolos calibrados. La unidad de calibraci6n de potencia de segundo orden 1316b calibra la potencia de los sfmbolos asignados por el asignador de sfmbolos de segundo orden 1315b de acuerdo con el tamano de la constelaci6n y saca los sfmbolos calibrados. Por consiguiente, aunque el esquema de asignaci6n de sfmbolos se cambie en una PLP o se cambie entre una pluralidad de PLP, si la potencia del sfmbolo se ajusta de acuerdo con el tamano de la constelaci6n, se puede mejorar el rendimiento de recepci6n de senales.

La FIG. 20 es una vista que muestra el concepto del intercalado de bits por los intercaladores de bits 1312a y 1312b de las Figs. 18 y 19.

Por ejemplo, se almacenan bits de entrada en y se leen de una memoria en forma de matriz que tiene un numero predeterminado de filas y columnas. Cuando se almacenan los bits de entrada, en primer lugar, se almacenan los bits en una primera columna en direcci6n de filas, y, si se llena la primera columna, se almacenan los bits en otra columna en direcci6n de filas. Cuando se leen los bits almacenados, los bits se leen en direcci6n de columnas y, si se leen todos los bits almacenados en una primera fila, se leen los bits en otra fila en direcci6n de columnas. En otras palabras, cuando se almacenan los bits, se almacenan los bits en forma de filas de modo que las columnas se llenen en serie. Y cuando se leen los bits almacenados, se leen los bits almacenados en forma de columnas desde la primera fila hasta la ultima fila en serie. En esta Figura, MS8 significa un bit mas significativo y LS8 significa un bit menos significativo.

Para asignar los bits codificados de correcci6n de errores de LDPC a los sfmbolos en la misma longitud de unidad de bloque de correcci6n de errores a diversas tasas de c6digo, los intercaladores de bits 1312a y 1312b pueden cambiar el numero de filas y columnas de la memoria de acuerdo con los tipos de los asignadores de sfmbolos 1315a y 1315b.

La FIG. 21 ilustra otro ejemplo de los intercaladores de bits que realizan intercalado. Si los intercaladores de bits 1312a y 1312b almacenan bits en unidades de columnas, pueden almacenar los bits para generar desfase de la ubicaci6n en que se almacena los bits, en cada columna. Si los intercaladores de bits 1312a y 1312b leen los bits almacenados en unidades de fila, pueden almacenar los bits tanto como el desfase de la ubicaci6n en que se leen los bits, en cada fila.

En el ejemplo de la FIG. 21, los puntos gruesos representan respectivamente la ubicaci6n del desfase. Por ejemplo, los intercaladores de bits almacenan bits en unidades de columna. En la primera columna, los bits se almacenan desde la primera fila a la fila de orden n (n es el numero de filas de la memoria) en el debido orden. En la segunda columna, los bits se almacenan desde la fila (referida como la fila de orden r1) con un punto grueso a la fila de orden n, y luego los bits se almacenan desde la primera fila a la fila de orden r1-1. En la tercera columna, los bits se almacenan desde la fila de orden r2 con un punto grueso a la fila de orden n, y luego los bits se almacenan desde la fila primera a la de orden r2-1. En este sentido, los bits se almacenan en cada columna de acuerdo con el direccionamiento circular de las filas desde la fila tan lejos como el desfase de la ubicaci6n almacenada.

Si los intercaladores de bits 1312a y 1312b leen los bits almacenados allf dentro, leen los bits de cada fila de acuerdo con direccionamiento circular de las columnas desde la ubicaci6n alejada tanto como el desfase. Por ejemplo, en la primera fila, los intercaladores de bits leen los bits almacenados desde la primera columna a la columna de orden m (m es el numero de columnas en la memoria) en el debido orden. En la segunda fila, los intercaladores de bits leen los bits almacenados desde la columna (referida como la fila de orden C1) con un punto grueso a la columna de orden m y luego desde la primera columna a la columna de orden (C1-1). En la tercera fila, los intercaladores de bits leen los bits almacenados desde la columna (conocida como columna de orden C2) con un punto grueso a la columna de orden m, y lee los bits desde la primera columna a la columna de orden (C2-1) de acuerdo con el direccionamiento circular de las columnas.

La FIG. 22 ilustra el desfase usado en el intercalado de bits de acuerdo con un metodo de asignaci6n de sfmbolos. nCol representa el numero de columnas de la memoria del intercalador de bits. Si el metodo de asignaci6n de sfmbolos es QPSK, el numero de columnas de la memoria podrfa ser dos (2). El intercalador de bits puede almacenar y leer los bits usando el desfase correspondiente a la segunda fila en la segunda columna Col2.

Si el metodo de asignaci6n de sfmbolos es 16QAM, el numero de columnas de la memoria podrfa ser cuatro (4). El intercalador de bits puede almacenar y leer los bits de acuerdo con el desfase correspondiente a la segunda fila en la segunda columna Col2, la cuarta fila en la tercera columna Col3, y la septima fila en la cuarta columna Col4.

Si el metodo de asignaci6n de sfmbolos es 64QAM, el numero de columnas de la memoria podrfa ser seis (6). El intercalador de bits puede almacenar y leer los bits de acuerdo con el desfase correspondiente a la segunda fila en la segunda columna Col2, la quinta fila en la tercera columna Col3, la novena fila en la cuarta columna Col4, la decima fila en la quinta columna Col5, y la decimotercera fila en la sexta columna Col6.

Si el metodo de asignaci6n de sfmbolos es 256QAM, el numero de columnas de la memoria podrfa ser ocho (8). El intercalador de bits puede almacenar y leer los bits de acuerdo con el desfase correspondiente a la segunda fila en la tercera columna Col3, la cuarta fila en la cuarta columna Col4, la cuarta fila en la quinta columna Col5, la quinta fila en la sexta columna Col6, la septima fila en la septima columna Col7, y la septima fila en la octava columna Col8.

Como se describi6 anteriormente, el numero de columnas en la memoria del intercalador de bits se varfa dependiendo del metodo de asignaci6n de sfmbolos, y el intercalador de bits puede almacenar y leer bits variando el desfase dependiendo del numero de columnas. El numero de columnas de bits incluido en un sfmbolo de acuerdo con el metodo de asignaci6n de sfmbolos podrfa ser identico al numero de columnas. Por consiguiente, despues de leer los bits, el intercalador de bits puede asignar los bits lefdos con un sfmbolo de acuerdo con el metodo de asignaci6n correspondiente. En este caso, los bits asignados con el sfmbolo se pueden permutar. Tambien, incluso aunque la capacidad de correcci6n de errores de bits en una ubicaci6n especffica se minimiza de acuerdo con un

metodo de sfmbolos con correcci6n de errores, dado que los bits asignados con el sfmbolo se permutan en el intercalador de bits, la capacidad de correcci6n de errores del metodo de sfmbolos con correcci6n de errores se puede maximizar.

La FIG. 23 es una vista que muestra un ejemplo del numero de filas y columnas de las memorias de los intercaladores de bits 1312a y 1312b de acuerdo con los tipos de los asignadores de sfmbolos 1315a y 1315b, si el modo de LDPC es el modo normal.

Por ejemplo, si el asignador de sfmbolos 1315a asigna los bits a sfmbolos 256QAM, el intercalador de primer orden 1312a intercala los bits mediante una memoria que tiene 8100 filas y 8 columnas. Si los sfmbolos se asignan mediante 64QAM, el intercalador de primer orden 1312a intercala los bits mediante una memoria que tiene 10800 filas y 6 columnas. Si los sfmbolos se asignan mediante 16QAM, el intercalador de primer orden 1312a intercala los bits mediante una memoria que tiene 16200 filas y 4 columnas.

Por ejemplo, si los asignadores de sfmbolos 1315a y 1315b asignan los bits a sfmbolos Hyb128-QAM, el intercalador de primer orden 1312a intercala los bits usando una memoria que tiene 4860 filas y 8 columnas, y el intercalador de segundo orden 1312b intercala los bits usando una memoria que tiene 4320 filas y 6 columnas.

De manera similar, si los asignadores de sfmbolos 1315a y 1315b asignan los sfmbolos mediante Hyb32-QAM, el intercalador de primer orden 1312a intercala los bits usando una memoria que tiene 6480 filas y 6 columnas, y el intercalador de segundo orden 1312b intercala los bits usando una memoria que tiene 6480 filas y 4 columnas.

La FIG. 24 es una vista que muestra un ejemplo del numero de filas y columnas de las memorias de los intercaladores de bits 1312a y 1312b de acuerdo con los tipos de los asignadores de sfmbolos 1315a y 1315b, si el modo de LDPC es el modo corto.

Por ejemplo, si el asignador de sfmbolos 1315a asigna los bits a sfmbolos 256QAM, el intercalador de primer orden 1312a intercala los bits mediante una memoria que tiene 2025 filas y 8 columnas. Si los asignadores de sfmbolos 1315a y 1315b asignan los sfmbolos mediante Hyb128-QAM, el intercalador de primer orden 1312a intercala los bits usando una memoria que tiene 1215 filas y 8 columnas, y el intercalador de segundo orden 1312b intercala los bits usando una memoria que tiene 1080 filas y 6 columnas.

Si el intercalado de bits se realiza con respecto al bloque codificado de correcci6n de errores, se pueden cambiar las ubicaciones de los bits en el bloque codificado de correcci6n de errores.

La FIG. 25 es un diagrama que muestra el concepto de otra realizaci6n para el intercalado de un intercalador de bits. En la realizaci6n mostrada en este dibujo, cuando se escriben bits en una memoria, los bits se escriben en una direcci6n de columnas. Cuando se leen los bits escritos, los bits de las ubicaciones desplazadas de manera circular se leen en una direcci6n de filas. En cada fila, los bits escritos en cada fila se desplazan de manera circular. Si los bits se escriben o se leen mediante un metodo de desplazamiento circular con respecto a la fila o la columna de la memoria, esto se denomina intercalado trenzado de bits. Esta realizaci6n se refiere al metodo de intercalado trenzado de bits que usa un metodo de lectura de los bits despues de que los bits se desplazan por una columna en la direcci6n de filas. En vez de desplazar los bits escritos en la memoria, se puede desplazar el punto para leer bits en la memoria o el punto para escribir bits en la memoria.

En esta realizaci6n, N designa la longitud del bloque codificado de correcci6n de errores y C designa la longitud de la columna. Cuando se escriben los bits, los bits se escriben en una primera columna (representada mediante una sombra) en el orden de 1, 2, 3, 4, . y C y los bits se escriben en una segunda columna en el orden de C+1, C+2, C+3,....

Los bits escritos se trenzan en la direcci6n de filas columna por columna.

Si se leen los bits escritos, los bits desplazados se leen en la direcci6n de filas. Por ejemplo, en esta realizaci6n, los bits se leen en una primera fila en el orden de 1, C+1,... y los bits se leen en una segunda fila en el orden de �1, 2, C+2,... (�1 es un bit en la primera columna de la segunda fila). Los bits se leen fila por fila y se leen los bits desplazados de manera circular. Por supuesto, en vez de desplazar los bits escritos en la memoria, se puede desplazar el punto para leer bits escritos en la memoria.

La FIG. 26 es una vista que muestra otra realizaci6n de intercalado de bits. En esta realizaci6n, N designa la longitud del bloque codificado de correcci6n de errores y C designa la longitud de la columna. Cuando se escriben los bits, los bits se escriben en una primera columna en el orden de 1, 2, 3, 4,., C-1, y C y los bits se escriben en una segunda columna en el orden de C+1, C+2, C+3,...

Los bits escritos se trenzan dos veces en la direcci6n de filas de dos columnas en dos columnas. Si se leen los bits escritos, los bits desplazados de manera circular en dos columnas se leen en la direcci6n de columna en cada fila. Este metodo se puede denominar un metodo de intercalado de bits de trenzado doble.

La FIG. 27 es una vista que muestra otra realizaci6n de intercalado de bits. En esta realizaci6n, N designa la longitud del bloque codificado de correcci6n de errores y C designa la longitud de la columna. Los bits se escriben en una primera columna en el orden de 1, 2, 3, 4,., C-1, y C y los bits se escriben en una segunda columna en el orden de C+1, C+2, C+3,...

Cuando se leen los bits escritos, en una primera regi6n de las filas, los bits se pueden leer mediante el metodo de intercalado de bits por trenzados.

En una segunda regi6n de las filas, los bits pueden leerse mediante el metodo de intercalado por trenzado doble.

En una tercera regi6n de las filas, los bits pueden leerse mediante el metodo de intercalado de bits trenzados.

Si los bits se entrelazan mediante al menos uno del metodo de intercalado de bits entrelazados y el metodo de intercalado trenzado doble, los bits en el bloque codificado de correcci6n de errores se pueden mezclar de manera mas aleatoria.

La FIG. 28 es una vista que muestra del intercalado de bits. Como otra realizaci6n del intercalado de bits, se pueden realizar diferentes intercalados de bits con respecto a los bits de informaci6n codificados de correcci6n de errores y bits de paridad.

Por ejemplo, en un proceso de codificaci6n de correcci6n de errores (por ejemplo, un proceso de codificaci6n de errores LDPC), los bits de informaci6n son bits intercalados como se muestra en las FIG. 21 y 22. Si los bits se escriben y leen en cada columna con respecto a los bits de informaci6n, se puede realizar el intercalado de bits de acuerdo con un desfase de una ubicaci6n inicial para escribir y leer los bits en cada columna.

En el proceso de codificaci6n de correcci6n de errores, los bits de paridad son bits intercalados mediante un esquema de trenzado de acuerdo con al menos uno de los esquemas mostrados en las FIG. 25 a 27. Los bits de paridad se escriben en cada columna y luego las filas se trenzan. Es decir, los bits escritos en las filas se pueden desplazar mediante una ubicaci6n predeterminada. Los bits trenzados se leen a lo largo de cada fila. Los bits de paridad escritos pueden incluir al menos una de una regi6n de filas trenzadas y una regi6n de filas trenzadas dobles.

Si el intercalado de bits se realiza con respecto a los bits de paridad mediante el metodo descrito anteriormente, se puede mejorar el rendimiento de descodificaci6n de los bits de paridad. Por ejemplo, los bits de paridad de una matriz de comprobaci6n de paridad usada en el proceso de codificaci6n de correcci6n de errores tal como una LDPC estructurada puede tener una forma de matriz doble. Sin embargo, si los bits de paridad con menos fiabilidad son consecutivos en una matriz de comprobaci6n de paridad, se puede deteriorar el rendimiento de descodificaci6n de correcci6n de errores. Por consiguiente, si el intercalado de bits se realiza con respecto a los bits de paridad mediante el metodo descrito anteriormente, se puede mejorar el rendimiento de descodificaci6n de correcci6n de errores.

Ahora, se describira una realizaci6n de un proceso de codificaci6n capaz de copiar con aparici6n de errores con respecto a al menos una informaci6n de capa 1 e informaci6n de capa 2 las cuales se transmiten/reciben.

La FIG. 29 es una vista que muestra el concepto de multiplexado de los bits de entrada de los demultiplexores 1313a y 1313b.

Los intercaladores de bits 1312a y 1312b intercalan los bits de entrada x0, x1,., y xn-1, y sacan los bits intercalados. El metodo de intercalado ya se ha descrito anteriormente.

Los demultiplexores 1313a y 1313b demultiplexan las secuencias de bits intercaladas. El metodo de demultiplexaci6n puede variar de acuerdo con la tasa de c6digo del metodo de codificaci6n de correcci6n de errores y el metodo de asignaci6n de sfmbolos del asignador de sfmbolos. Si el metodo de sfmbolos del asignador de sfmbolos es QPSK, los bits de entrada, por ejemplo, se intercalan a dos subsecuencias y el asignador de sfmbolos asigna las dos subsecuencias a los sfmbolos para corresponder al eje real y al eje imaginario de la constelaci6n. Por ejemplo, un primer bit y0 de la primera subsecuencia demultiplexada corresponde al eje real y un primer bit y1 de la segunda subsecuencia demultiplexada corresponde al eje imaginario.

Si el metodo de sfmbolos del asignador de sfmbolos es 16QAM, los bits de entrada, por ejemplo, se demultiplexan a cuatro subtramas. El asignador de sfmbolos selecciona los bits incluidos en las cuatro subsecuencias y asigna los bits seleccionados a los sfmbolos para corresponder al eje real y al eje imaginario de la constelaci6n.

Por ejemplo, los bits y0 e y2 de las subsecuencias demultiplexadas primera y tercera corresponden al eje real y los bits y1 e y3 de las subsecuencias demultiplexadas segunda y cuarta corresponden al eje imaginario.

De manera similar, si el metodo de sfmbolos del asignador de sfmbolos es 64QAM, los bits de entrada se pueden demultiplexar a seis secuencias de bits. El asignador de sfmbolos asigna las seis subsecuencias a los sfmbolos para corresponder al eje real y al eje imaginario de la constelaci6n. Por ejemplo, los bits y0, y2 e y4 de las subsecuencias demultiplexadas primera, tercera y quinta corresponden al eje real y los bits y1, y3 e y6 de las subsecuencias

demultiplexadas segunda, cuarta y sexta corresponden al eje imaginario.

De manera similar, si el metodo de sfmbolos del asignador de sfmbolos es 256QAM, los bits de entrada se pueden demultiplexar a ocho secuencias de bits. El asignador de sfmbolos asigna las ocho subsecuencias a los sfmbolos para corresponder al eje real y al eje imaginario de la constelaci6n. Por ejemplo, en primer lugar, los bits y0, y2, y4 e y6 de las subsecuencias demultiplexadas primera, tercera, quinta y septima corresponden al eje real y los bits y1, y3, y6 e y7 de las subsecuencias demultiplexadas segunda, cuarta, sexta y octava corresponden al eje imaginario.

Si el asignador de sfmbolos asigna los sfmbolos, las subsecuencias demultiplexadas mediante el demultiplexor se pueden asignar a las secuencias de bits del eje real y el eje imaginario de la constelaci6n.

El metodo de intercalado de bits descrito anteriormente, el metodo de demultiplexaci6n y el metodo de asignaci6n de sfmbolos son ejemplares y se pueden usar diversos metodos como el metodo para seleccionar los bits en las subsecuencias de modo que las subsecuencias demultiplexadas mediante el demultiplexor puedan corresponder al eje real y al eje imaginario de la constelaci6n.

La palabra de celda asignada a los sfmbolos puede variar segun uno cualquiera de las secuencias de bits con corregidas de errores, de acuerdo con la tasa de c6digo, el metodo de intercalado de secuencias de bits, el metodo de demultiplexaci6n y el metodo de asignaci6n de sfmbolos. El MS8 de la palabra de celda es superior al LS8 de la palabra de celda en la fiabilidad de la descodificaci6n de correcci6n de errores. Aunque la fiabilidad del bit de una ubicaci6n especffica del bloque codificado de correcci6n de errores es baja, la fiabilidad del bit se puede mejorar mediante el proceso de desasignaci6n de sfmbolos si el bit de la palabra de celda se dispone en el MS8 o cerca del MS8.

Por consiguiente, aunque se cambie la fiabilidad del bit codificado segun las caracterfsticas de la matriz H usada en el metodo de codificaci6n de correcci6n de errores de LDPC irregular, el bit se puede transmitir/recibir de forma robusta mediante el proceso de asignaci6n y desasignaci6n de sfmbolos y se puede ajustar el rendimiento del sistema.

La FIG. 30 es una vista que muestra una realizaci6n para demultiplexar una secuencia de entrada mediante el demultiplexor.

Si el metodo de asignaci6n de sfmbolos es QPSK, dos bits se asignan a un sfmbolo y los dos bits de una unidad de sfmbolo se demultiplexan en el orden de los fndices de bit (fndices 0 y 1 de b).

Si el metodo de asignaci6n de sfmbolos es 16QAM, 4 bits se asignan a un sfmbolo y los cuatro bits de una unidad de sfmbolo se demultiplexan de acuerdo con el resultado de calculo del m6dulo-4 de los fndices de bit (fndices 0, 1, 2 y 3 de b).

Si el metodo de asignaci6n de sfmbolos es 64QAM, 6 bits se asignan a un sfmbolo y los seis bits de una unidad de sfmbolo se demultiplexan de acuerdo con el resultado de calculo del m6dulo-6 de los fndices de bit (fndices 0, 1, 2, 3, 4 y 5 de b).

Si el metodo de asignaci6n de sfmbolos es 256QAM, 8 bits se asignan a un sfmbolo y los ocho bits de una unidad de sfmbolo se demultiplexan de acuerdo con el resultado de calculo del m6dulo-8 de los fndices de bit (fndices 0, 1, 2, 3, 4, 5, 6 y 7 de b).

El orden de demultiplexaci6n de las subsecuencias es ejemplar y puede modificarse.

La FIG. 31 es una vista que muestra un ejemplo de un tipo de demultiplexaci6n de acuerdo con un metodo de asignaci6n de sfmbolos. El metodo de asignaci6n de sfmbolos incluye QPSK, 16QAM, 64QAM y 256QAM, y el tipo de demultiplexaci6n incluye de un primer tipo a un sexto tipo.

El primer tipo es un ejemplo en el que los bits de entrada corresponden secuencialmente a fndices de numero par (0, 2, 4, 8,...) (o el eje real de la constelaci6n) y corresponden secuencialmente a fndices de numero impar (1, 3, 5, 7,...) (o el eje imaginario de la constelaci6n). A continuaci6n, la demultiplexaci6n de bits del primer tipo se puede representar mediante un identificador de demultiplexaci6n 10 (un numero binario de 1010; la ubicaci6n de 1 es la ubicaci6n del MS8 que corresponde al eje real y al eje imaginario de la constelaci6n).

El segundo tipo es un ejemplo en el que la demultiplexaci6n se realiza en orden inverso al del primer tipo, es decir, los LS8 de los bits de entrada corresponden secuencialmente a fndices de numero par (6, 4, 2, 0) (o el eje real de la constelaci6n) e fndices de numero impar (1, 3, 5, 7,...) (o el eje imaginario de la constelaci6n). A continuaci6n, la demultiplexaci6n de bits del segundo tipo se puede representar mediante un identificador 5 de demultiplexaci6n (un numero binario de 0101).

El tercer tipo es un ejemplo en el que los bits de entrada se disponen de modo que los bits de ambos extremos de la palabra de c6digo pasan a ser los MS8. Los bits de entrada se vuelven a disponer para llenar la palabra de c6digo desde ambos extremos de la palabra de c6digo. A continuaci6n, la demultiplexaci6n de bits del tercer tipo se puede

representar mediante un identificador 9 de demultiplexaci6n (un numero binario de 1001).

El cuarto tipo es un ejemplo en el que los bits de entrada se disponen de modo que un bit central de la palabra de c6digo pasa a ser el MS8. Un bit de los bits de entrada se llena en primer lugar en la ubicaci6n central de la palabra de c6digo y los bits restantes se vuelven a disponer entonces hacia ambos extremos de la palabra de c6digo en el orden de los bits de entrada. A continuaci6n, la demultiplexaci6n de bits del cuarto tipo se puede representar mediante un identificador 6 de demultiplexaci6n (un numero binario de 0110).

El quinto tipo es un ejemplo en el que los bits se demultiplexan de modo que un ultimo bit de la palabra de c6digo pasa a ser el MS8 y un primer bit de la misma pasa a ser el LS8, y el sexto tipo es un ejemplo en el que los bits se vuelven a disponer de modo que el primer bit de la palabra de c6digo pasa a ser el MS8 y el ultimo bit de la misma pasa a ser el LS8. A continuaci6n, la demultiplexaci6n de bits del quinto tipo se puede representar mediante un identificador 3 de demultiplexaci6n (un numero binario de 0011), y la demultiplexaci6n de bits del sexto tipo se puede representar mediante un identificador 12 de demultiplexaci6n (un numero binario de 1100).

Como se describi6 anteriormente, el tipo de demultiplexaci6n puede variar de acuerdo con el metodo de asignaci6n de sfmbolos o la tasa de c6digo del metodo de codificaci6n de correcci6n de errores. Es decir, se puede usar un tipo de demultiplexaci6n diferente si se cambia el metodo de asignaci6n de sfmbolos o la tasa de c6digo.

La FIG. 32 es una vista que muestra una realizaci6n para demultiplexar una secuencia de bits de entrada de acuerdo con un tipo de demultiplexaci6n. Esta realizaci6n puede incluir los intercaladores de bits 1312a y 1312b, los demultiplexores 1313a y 1313b y los asignadores 1315a y 1315b.

Los intercaladores de bits 1312a y 1312b intercalan las secuencias de servicio de PLP codificadas de correcci6n de errores. Por ejemplo, los intercaladores de bits 1312a y 1312b pueden realizar el intercalado de bits en las unidades de codificaci6n de correcci6n de errores de acuerdo con el modo de codificaci6n de correcci6n de errores. El metodo de intercalado de bits ya se describi6 anteriormente.

Los demultiplexores 1313a y 1313b pueden incluir demultiplexores 1313a1 y 1313b1,... de primer tipo, y demultiplexores 1313a2 y 1313b2 de tipo de orden n. Aquf, n es un numero entero. Los metodos de demultiplexar los bits mediante los n tipos de demultiplexor siguen los tipos mostrados en la FIG. 17. Por ejemplo, los demultiplexores del primer tipo pueden corresponder a la demultiplexaci6n de bits del primer tipo (1100) y los demultiplexores del segundo tipo (no se muestran) pueden corresponder a la demultiplexaci6n de bits del segundo tipo (0011). El demultiplexor 1313b de tipo de orden n demultiplexa la secuencia de bits de entrada de acuerdo con la multiplexaci6n de bits de tipo de orden n (por ejemplo, el identificador de demultiplexaci6n 1100) y saca la secuencia de bits demultiplexada. Los selectores 1313a3 y 1313b3 reciben una senal de selecci6n de demultiplexor del tipo de demultiplexaci6n adecuado para los bits de entrada y emiten la secuencia de bits demultiplexada de acuerdo con cualquiera del primer tipo al tipo de orden n y la senal de selecci6n de demultiplexor. La senal de selecci6n de demultiplexor puede variar de acuerdo con la tasa de c6digo de la codificaci6n de correcci6n de errores y el metodo de asignaci6n de sfmbolos de la constelaci6n. Por consiguiente, el tipo de demultiplexaci6n se puede determinar de acuerdo con la tasa de c6digo del metodo de codificaci6n de correcci6n de errores y/o el metodo de asignaci6n de sfmbolos de la constelaci6n. El ejemplo detallado de acuerdo con los sfmbolos asignados a la constelaci6n y/o la tasa de c6digo de la codificaci6n de correcci6n de errores de acuerdo con la senal de selecci6n de demultiplexor se describiran mas tarde.

Los asignadores 1315a y1315b pueden asignar las subsecuencias de bits demultiplexadas a los sfmbolos de acuerdo con la senal de selecci6n de demultiplexor y sacar los sfmbolos asignados.

La FIG. 33 es una vista que muestra un tipo de demultiplexaci6n que se determina de acuerdo con una tasa de c6digo de la codificaci6n de correcci6n de errores y el metodo de asignaci6n de sfmbolos.

En el metodo de asignaci6n de sfmbolos 4QAM, incluso cuando la tasa de c6digo cr del metodo de codificaci6n de correcci6n de errores de LDPC es cualquiera de 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 y 9/10, la secuencia de bits se puede demultiplexar de acuerdo con todos los tipos de demultiplexaci6n (designado por todos).

En el metodo de asignaci6n de sfmbolos 16QAM, si la tasa de c6digo del metodo de codificaci6n de correcci6n de errores de LDPC es 1/4, 1/3, 2/5 y 1/2, los sfmbolos se pueden asignar sin realizar el intercalado de bits y la demultiplexaci6n de bits (designadas por No-Int y No-Demux). Si la tasa de c6digo de la codificaci6n de correcci6n de errores es 3/5, el bit se puede demultiplexar de acuerdo con cualquiera de los identificadores 9, 10 y 12 de demultiplexaci6n. Si la tasa de c6digo de la codificaci6n con correcci6n de errores es 2/3, 3/4, 4/5, 5/6, 8/9 y 9/10, la secuencia de bits de entrada se puede demultiplexar de acuerdo con el identificador de demultiplexaci6n 6.

En el metodo de asignaci6n de sfmbolos 64QAM, si la tasa de c6digo de la codificaci6n de correcci6n de errores de LDPC es 1/4, 1/3, 2/5 y 1/2, los sfmbolos se pueden asignar sin realizar el intercalado de bits y la demultiplexaci6n de bits. Si la tasa de c6digo es 3/5, los bits se pueden demultiplexar de acuerdo con cualquiera de los identificadores de demultiplexaci6n 9 y 10. Si la tasa de c6digo es 2/3, 3/4, 4/5, 5/6, 8/9 y 9/10, los bits se pueden demultiplexar de acuerdo con el identificador de demultiplexaci6n 6.

En el metodo de asignaci6n de sfmbolos 256QAM, si la tasa de c6digo de la codificaci6n de correcci6n de errores de LDPC es 1/4, 1/3, 2/5 y 1/2, los sfmbolos se pueden asignar sin realizar el intercalado de bits y la demultiplexaci6n de bits. Si la tasa de c6digo es 3/5, los bits se pueden demultiplexar de acuerdo con el identificador de demultiplexaci6n 9. Si la tasa de c6digo es 2/3, 3/4, 4/5, 5/6, 8/9 y 9/10, los bits se pueden demultiplexar de acuerdo con el identificador de demultiplexaci6n 6.

Como se describi6 anteriormente, el tipo de demultiplexaci6n de bits puede variar de acuerdo con la tasa de c6digo usada para la codificaci6n de correcci6n de errores y el metodo de asignaci6n de sfmbolos. Por consiguiente, la capacidad de correcci6n de errores de un bit ubicado en una ubicaci6n especffica del bloque codificado de correcci6n de errores se puede ajustar asignando las subsecuencias demultiplexadas a los sfmbolos. Por consiguiente, es posible optimizar la robustez en el nivel de bit.

La FIG. 34 es una vista que muestra un ejemplo para expresar el metodo de demultiplexaci6n mediante una ecuaci6n. Por ejemplo, si el metodo de asignaci6n de sfmbolos es QPSK, los bits de entrada (xi, xN/2+i) corresponden

corresponden a los bits demultiplexados y0, y1, y2 e y3.

Si el metodo de asignaci6n de sfmbolos es 64QAM, los bits de entrada

corresponden a los bits demultiplexados y0, y1, y2, y3, y4 e y5. Si el metodo de asignaci6n de sfmbolos es 256QAM, los bits de entrada

corresponden a los bits demultiplexados y0, y1, y2, y3, y4, y5, y6 e y7.

Aquf, N designa el numero de bits asignados con los sfmbolos con respecto a la entrada del intercalador de bits.

La FIG. 35 es una vista que muestra un ejemplo para asignar un sfmbolo mediante un asignador de sfmbolos. Por ejemplo, en el metodo de asignaci6n de sfmbolos QPSK, los sfmbolos en la constelaci6n corresponden al valor del bit y0 de la primera subsecuencia demultiplexada y el valor del bit y1 de la segunda subsecuencia demultiplexada.

En la 16QAM, el eje real de los sfmbolos en la constelaci6n corresponde a los bits de las subsecuencias demultiplexadas primera y tercera (bits separados de la ubicaci6n del MS8 en 0 y 2) y el eje imaginario de la misma corresponde a los bits de las subsecuencias demultiplexadas segunda y cuarta (bits separados de la ubicaci6n del MS8 en 1 y 3).

En la 64QAM, el eje real de los sfmbolos en la constelaci6n corresponde a los bits de las subsecuencias demultiplexadas primera, tercera y quinta (bits separados de la ubicaci6n del MS8 por 0, 2 y 4) y el eje imaginario de la misma corresponde a los bits de las subsecuencias demultiplexadas segunda, cuarta y sexta (bits separados de la ubicaci6n del MS8 por 1, 3 y 5).

Por consiguiente, los bits que configuran el sfmbolo se pueden asignar con la palabra de celda en el orden de demultiplexaci6n. Si se demultiplexan los bits que configuran la palabra de celda, se cambian el MS8 y el LS8 de la palabra de celda y se puede ajustar la robustez de los bits aunque las fiabilidades de los bits codificados de correcci6n de errores de LDPC varfen de acuerdo con las ubicaciones.

La FIG. 36 es un diagrama de bloques que ilustra un codificador MIMO/MISO de acuerdo con una realizaci6n de la presente invenci6n. El codificador de MIMO/MISO codifica los datos de entrada usando el esquema de codificaci6n MIMO/MISO, y saca los datos codificados a varios caminos. Si un extremo de recepci6n de senales recibe la senal transmitida a los diversos trayectos desde uno o mas caminos, puede adquirir una ganancia (tambien denominada ganancia de diversidad, una ganancia de carga util o una ganancia de multiplexaci6n).

El codificador MIMO/MISO 140 codifica datos de servicio de cada camino generado a partir del formador de tramas 130, y saca los datos codificados al numero A de caminos que corresponden al numero de antenas de salida.

La FIG. 37 es un diagrama en bloques que ilustra un modulador de acuerdo con una realizaci6n de la presente invenci6n. El modulador incluye un primer controlador de potencia (PAPR Reduce1) 151, una unidad de transformaci6n en el dominio del tiempo (IFFT) 153, un segundo controlador de potencia (PAPR Reduce2) 157 y un insertador de intervalo de guarda 159.

El primer controlador de potencia 151 reduce una PAPR (Relaci6n de Potencia de Pico a Media) de datos transmitidos al numero R de caminos de senal en el dominio de la frecuencia.

La unidad de transformaci6n en el dominio del tiempo (IFFT) 153 convierte las senales recibidas en el dominio de la frecuencia en senales en el dominio del tiempo. Por ejemplo, las senales en el dominio de frecuencia se pueden convertir en las senales en el dominio del tiempo de acuerdo con el algoritmo de IFFT. Por lo tanto, los datos en el dominio de la frecuencia se pueden modular de acuerdo con el esquema de OFDM.

El segundo controlador de potencia (PAPR Reduce2) 157 reduce una PAPR (Relaci6n de Potencia de Pico a Media) de datos de canal transmitidos al numero R de caminos de senal en el dominio del tiempo. En este caso, se puede usar un esquema de reserva de tono, y un esquema de extensi6n de constelaci6n activa (ACE) para extender una constelaci6n de sfmbolos.

El insertador de intervalo de guarda 159 inserta el intervalo de guarda en el sfmbolo de OFDM de salida, y saca el resultado insertado. Como se describi6 anteriormente, la realizaci6n mencionada anteriormente puede llevarse a cabo en cada senal del numero R de caminos.

La FIG. 38 es un diagrama de bloques que ilustra un procesador anal6gico 160 de acuerdo con una realizaci6n de la presente invenci6n. El procesador anal6gico 160 incluye un convertidor digital a anal6gico (DAC) 161, una unidad de conversi6n ascendente 163 y un filtro anal6gico 165.

El DAC 161 convierte los datos de entrada en una senal anal6gica, y saca la senal anal6gica. La unidad de conversi6n ascendente 163 convierte un dominio de frecuencia de la senal anal6gica en un area de RF. El filtro anal6gico 165 filtra la senal de area de RF y saca la senal de RF filtrada.

La FIG. 39 es un diagrama en bloques que ilustra un aparato para recibir una senal de acuerdo con una realizaci6n de la presente invenci6n. El aparato de recepci6n de senales incluye un primer receptor 210a de senales, un receptor de senales de orden n 210n, un primer demodulador 220a, un demodulador 220n de orden n, un descodificador MIMO/MISO 230, un analizador sintactico de tramas 240, y un demodulador de descodificaci6n 250, y un procesador de salida 260.

En el caso de una senal de recepci6n de acuerdo con la estructura de trama de senal de TFS, varios servicios se multiplexan a R canales, y entonces se desplazan en el tiempo, de modo que se transmita el resultado desplazado en el tiempo.

El receptor puede incluir al menos un receptor de senales para recibir un servicio transmitido sobre al menos un canal de RF. La trama de senal de TFS transmitida al numero R (donde R es un numero natural) de canales de RF se puede transmitir a un multitrayecto a traves del numero A de antenas. Las A antenas se han usado para los R canales de RF, de modo que un numero total de antenas es R x A.

El primer receptor de senales 210a es capaz de recibir datos de servicio transmitidos a traves de al menos un camino de entre los datos de servicio globales transmitidos a traves de varios canales de RF. Por ejemplo, el primer receptor de senales 210a puede recibir la senal de transmisi6n procesada mediante el esquema MIMO/MISO a traves de varios caminos.

El primer receptor de senales 210a y el receptor de senales 210n de orden n pueden recibir varias unidades de datos de servicio transmitidas sobre n numero de canales de RF de entre varios canales de RF, como una unica PLP. Concretamente, esta realizaci6n muestra el aparato de recepci6n de senales capaz de recibir simultaneamente datos del numero R de canales de RF. Por lo tanto, si esta realizaci6n recibe un unico canal de RF, solamente se necesita el primer receptor 210a.

El primer demodulador 220a y el demodulador 220n de orden n demodulan senales recibidas en los receptores de senales 210a y 210n primero y de orden n de acuerdo con el esquema de OFDM, y sacan las senales demoduladas.

El descodificador MIMO/MISO 230 descodifica datos de servicio recibidos a traves de varios caminos de transmisi6n de acuerdo con el esquema de descodificaci6n MIMO/MISO, y saca los datos de servicio descodificados a un unico camino de transmisi6n. Si se recibe el numero R de servicios transmitidos sobre varios caminos de transmisi6n, el descodificador MIMO/MISO 230 puede sacar los datos de servicio de la unica PLP contenidos en cada uno de los R servicios que corresponden al numero R de canales. Si se transmite el numero P de servicios a traves del numero R de canales de RF, y se reciben senales de canales de RF individuales a traves del numero A de antenas, el receptor descodifica el numero P de servicios usando un total de (R x A) antenas de recepci6n.

El analizador sintactico de tramas 240 analiza sintacticamente la trama de senal de TFS que incluye varios servicios, y saca los datos de servicio analizados sintacticamente.

El demodulador de descodificaci6n 250 realiza la descodificaci6n de correcci6n de errores en los datos de servicio contenidos en la trama analizada sintacticamente, desasigna los datos de sfmbolos descodificados en datos de bits, y saca el resultado procesado desasignando.

El procesador de salida 260 descodifica una secuencia que incluye los datos de bits desasignados, y saca la

secuencia descodificada.

En la descripci6n mencionada anteriormente, cada uno del analizador sintactico de tramas 240, el demodulador de descodificaci6n 250, y el procesador de salida 260 recibe varias unidades de datos de servicio tantas como el numero de las PLP, y realiza un procesamiento de senal en los datos de servicio recibidos.

La FIG. 40 es un diagrama de bloques que ilustra un receptor de senales de acuerdo con una realizaci6n de la presente invenci6n. El receptor de senales puede incluir un sintonizador 211, un convertidor descendente 213 y un convertidor anal6gico a digital (ADC) 215.

El sintonizador 211 realiza saltos de algunos canales de RF capaces de transmitir servicios seleccionados por el usuario en todos los canales de RF cuando la PLP se incluye en varios canales de RF, y saca el resultado de los saltos. El sintonizador 211 realiza saltos de canales de RF contenidos en la trama de senal de TFS de acuerdo con las frecuencias centrales de RF de entrada, y al mismo tiempo sintoniza senales de frecuencia correspondientes, de modo que saca las senales sintonizadas. Si una senal se transmite a un numero A de multitrayectos, el sintonizador 211 realiza la sintonizaci6n a un canal de RF correspondiente, y recibe senales de recepci6n a traves del numero A de antenas.

El convertidor descendente 213 realiza una conversi6n descendente de la frecuencia de RF de la senal sintonizada mediante el sintonizador 211, y saca el resultado de la conversi6n descendente. El ADC 215 convierte una senal anal6gica en una senal digital.

La FIG. 41 es un diagrama en bloques que ilustra un demodulador de acuerdo con la presente invenci6n. El demodulador incluye un detector de tramas 221, una unidad de sincronizaci6n de tramas 222, un eliminador de intervalo de guarda 223, una unidad de transformaci6n en dominio de la frecuencia (FFT) 224, un estimador de canal 225, un ecualizador de canales 226, y un extractor de informaci6n de senalizaci6n 227.

Si el demodulador adquiere datos de servicio transmitidos a una unica secuencia de PLP, se llevara a cabo la siguiente demodulaci6n de senal. Una descripci6n detallada de la misma se describira a continuaci6n.

El detector de tramas 221 identifica un sistema de suministro de una senal de recepci6n. Por ejemplo, el detector de tramas 221 determina si la senal de recepci6n es una senal DV8-TS o no. Ademas, el detector de tramas 221 puede determinar tambien si una senal de recepci6n es una trama de senal de TFS o no. La unidad de sincronizaci6n de tramas 222 adquiere una sincronizaci6n en el dominio del tiempo y de la frecuencia de la trama de senal de TFS.

El controlador de intervalo de guarda 223 elimina un intervalo de seguridad ubicado entre sfmbolos de OFDM en el dominio del tiempo. El convertidor en el dominio de la frecuencia (FFT) 224 convierte una senal de recepci6n en una senal en el dominio de la frecuencia usando el algoritmo de FFT, de modo que adquiere datos de sfmbolos en el dominio de la frecuencia.

El estimador de canal 225 realiza una estimaci6n de canal de un canal de recepci6n usando un sfmbolo piloto contenido en datos de sfmbolo en el dominio de la frecuencia. El ecualizador de canales 226 realiza una ecualizaci6n de canales de datos de recepci6n usando informaci6n de canal estimada por el estimador de canal 225.

El extractor de informaci6n de senalizaci6n 227 puede extraer la informaci6n de senalizaci6n de una capa ffsica establecida en las senales piloto primera y segunda contenidas en datos de recepci6n de canales ecualizados.

La FIG. 42 es un diagrama en bloques que ilustra un descodificador MIMO/MISO de acuerdo con la presente invenci6n. El receptor de senales y el demodulador se disenan para procesar una senal recibida en un unico camino. Si el receptor de senales y el demodulador reciben datos de servicio de PLP proporcionando un unico servicio a traves de varios caminos de varias antenas, y demodulan los datos de servicio de PLP, el descodificador MIMO/MIMO 230 saca la senal recibida en varios caminos como datos de servicio transmitidos a una unica PLP. Por lo tanto, el descodificador MIMO/MISO 230 puede adquirir una ganancia de diversidad y una ganancia de multiplexaci6n a partir de datos de servicio recibidos en una PLP correspondiente.

El descodificador MIMO/MISO 230 recibe una senal de transmisi6n multitrayecto desde varias antenas, y es capaz de descodificar una senal usando un esquema de MIMO capaz de recuperar cada senal de recepci6n en forma de una unica senal. En caso contrario, el descodificador MIMO/MISO 230 es capaz de recuperar una senal usando un esquema de MIMO que recibe la senal de transmisi6n multitrayecto desde una unica antena y recupera la senal de transmisi6n multitrayecto recibida.

Por lo tanto, si la senal se transmite a traves del numero R de canales de RF (donde R es un numero natural), el descodificador MIMO/MISO 230 puede descodificar senales recibidas a traves del numero A de antenas de canales de RF individuales. Si el valor de A es igual a "1", las senales se pueden descodificar mediante el esquema de MISO. Si el valor de A es superior a "1", las senales se pueden descodificar mediante el esquema de MIMO.

La FIG. 43 es un diagrama de bloques que ilustra un analizador sintactico de tramas de acuerdo con una realizaci6n

de la presente invenci6n. El analizador sintactico de tramas incluye un primer desintercalador de frecuencia 241a, un desintercalador de frecuencia 241r de orden r, un analizador sintactico de tramas 243, un primer desintercalador temporal 245a, un desintercalador temporal 245p de orden p, un primer desasignador de sfmbolos 247a, y un desasignador de sfmbolos de orden p. El valor de "r" se puede decidir mediante el numero de canales de RF, y el valor de "p" se puede decidir mediante el numero de secuencias que transmiten datos de servicio de PLP generados a partir del analizador sintactico de tramas 243.

Por lo tanto, si se transmite un numero p de servicios a un numero p de secuencias de PLP sobre un numero R de canales de RF, el analizador sintactico de tramas incluye el numero r de desintercaladores de frecuencia, el numero p de desintercaladores de tiempo, y el numero p de desasignadores de sfmbolos.

En asociaci6n con un primer canal de RF, el primer intercalador de frecuencia 241a realiza el desintercalado de los datos de entrada en el dominio de la frecuencia, y saca el resultado del desintercalado.

El analizador sintactico de tramas 243 analiza sintacticamente la trama de senal de TFS transmitida a varios canales de RF usando informaci6n de planificaci6n de la trama de senal de TFS, y analiza sintacticamente los datos de servicio de PLP contenidos en la franja de un canal de RF especffico que incluye un servicio deseado. El analizador sintactico de tramas 243 analiza sintacticamente la trama de senal de TFS para recibir datos de servicio especfficos distribuidos a varios canales de RF de acuerdo con la estructura de trama de senal de TFS, y saca datos de servicio de PLP del primer camino.

El primer desintercalador de tiempo 245a realiza el desintercalado de los datos de servicio dePLP del primer camino analizados sintacticamente en el dominio del tiempo. El primer desasignador de sfmbolos 247a determina los datos de servicio asignados al sfmbolo para que sean datos de bits, de modo que pueda sacar una secuencia de PLP asociada a los datos de servicio de PLP del primer camino.

A condici6n de que los datos de sfmbolos se conviertan en datos de bits, y cada uno de los datos de sfmbolos incluya sfmbolos basados en el esquema de asignaci6n hfbrido de sfmbolos, el numero p de desasignadores de sfmbolos, cada uno de los cuales incluye el primer desasignador de sfmbolos, puede determinar que los datos de sfmbolos sean datos de bits que usan diferentes esquemas de desasignaci6n de sfmbolos en intervalos individuales de los datos de sfmbolos de entrada.

La FIG. 44 es una vista que muestra una realizaci6n de cada uno de los desasignadores de sfmbolos 247a y 247p. Los desasignadores de sfmbolos reciben las secuencias que corresponden a las PLP desde los intercaladores de tiempo 245a y 245p que corresponden respectivamente a los desasignadores de sfmbolos.

Cada uno de los desasignadores de sfmbolos 247a y 247p puede incluir un divisor de bloques de correcci6n de errores 2471, un divisor de sfmbolos 2473, un desasignador de primer orden 2475a, un desasignador de segundo orden 2475b y un fusionador 2478 de secuencias de bits.

El divisor de bloques de correcci6n de errores 2471 puede dividir la secuencia de PLP recibida a partir del correspondiente de los intercaladores temporales 245a y 245p en las unidades de bloque de correcci6n de errores. El divisor de bloques de correcci6n de errores 2471 puede dividir la secuencia de servicio en la unidad de bloque de LDPC de modo normal. En este caso, la secuencia de servicio puede dividirse en un estado en el que cuatro bloques, de acuerdo con el modo corto (el bloque que tiene la longitud de 16200 bits), se tratan como el bloque de correcci6n de errores de un bloque de acuerdo con el modo normal (el bloque que tiene la longitud de 64800 bits).

El divisor de sfmbolos 2473 puede dividir la secuencia de sfmbolos en el bloque dividido de correcci6n de errores de acuerdo con el metodo de asignaci6n de sfmbolos de la secuencia de sfmbolos.

Por ejemplo, el desasignador 2475a de primer orden convierte los sfmbolos de acuerdo con el metodo de asignaci6n de sfmbolos de orden superior en los bits. El desasignador 2475b de segundo orden convierte los sfmbolos de acuerdo con el metodo de asignaci6n de sfmbolos de orden inferior en los bits.

El fusionador de secuencia de bits 2478 puede recibir los bits convertidos y sacar una secuencia de bits.

La FIG. 45 es una vista que muestra otra realizaci6n de cada uno de los desasignadores de sfmbolos 247a y 247p. La realizaci6n de este dibujo es similar a la realizaci6n de la FIG. 44 excepto que se incluyen ademas una unidad de calibraci6n de potencia 2474a de primer orden y una unidad de calibraci6n de potencia 2474b de segundo orden.

La unidad de calibraci6n de potencia 2474a de primer orden recibe los sfmbolos divididos por el divisor de sfmbolos 2473, calibra la potencia de los sfmbolos recibidos de acuerdo con los esquemas de asignaci6n de sfmbolos, y saca los sfmbolos calibrados. La potencia de los sfmbolos recibidos puede tener la potencia calibrada de acuerdo con el tamano de la constelaci6n en base a los metodos de asignaci6n de sfmbolos. La unidad de calibraci6n de potencia 2474a de primer orden convierte la potencia calibrada en la potencia de sfmbolos original de la constelaci6n. El desasignador 2475a de primer orden puede desasignar los sfmbolos, de los cuales se calibra la potencia por la unidad de calibraci6n de potencia de primer orden, a los bits.

De manera similar, la unidad de calibraci6n de potencia 2474b de segundo orden recibe los sfmbolos divididos por el divisor de sfmbolos 2473, modifica la potencia calibrada de los sfmbolos recibidos a la potencia original de acuerdo con el tamano de la constelaci6n, y saca los sfmbolos modificados.

La FIG. 46 es una vista que muestra otra realizaci6n de cada uno de los desasignadores de sfmbolos 247a y 247p. Cada uno de los desasignadores de sfmbolos 247a y 247p puede incluir un divisor de sfmbolos 2473, un desasignador 2474a de primer orden, un desasignador 2474b de segundo orden, un multiplexor 2475a de primer orden, un multiplexor 2475b de segundo orden, un desintercalador de bits 2476a de primer orden, un desintercalador de bits 2476b de segundo orden y un fusionador de secuencia de bits 2478. Mediante esta realizaci6n, la realizaci6n de la unidad de descodificaci6n y demodulaci6n de la FIG. 36 incluye un primer descodificador 253, un primer desintercalador 255 y un segundo descodificador 257.

El divisor de sfmbolos 2473 puede dividir la secuencia de sfmbolos de la PLP de acuerdo con el metodo que corresponde al metodo de asignaci6n de sfmbolos.

El desasignador 2474a de primer orden y el desasignador 2474b de segundo orden convierten las secuencias de sfmbolos divididos en bits. Por ejemplo, el desasignador 2474a de primer orden realiza la desasignaci6n de sfmbolos de QAM de orden superior y el desasignador 2474b de segundo orden realiza la desasignaci6n de sfmbolos de QAM de orden inferior. Por ejemplo, el desasignador 2474a de primer orden puede realizar la desasignaci6n de sfmbolos de 256QAM y el desasignador 2474b de segundo orden puede realizar la desasignaci6n de sfmbolos de 64QAM.

El multiplexor 2475a de primer orden y el multiplexor 2475b de segundo orden multiplexan los bits asignados de sfmbolos. Los metodos de multiplexaci6n pueden corresponder a los metodos de demultiplexaci6n descritos con referencia a las FIG. 15 a 18. Por consiguiente, las subsecuencias demultiplexados se pueden convertir en una secuencia de bits.

El desintercalador 2476a de bits de primer orden desintercala las secuencias de bits multiplexadas por elmultiplexor 2475a de primer orden. El desintercalador 2476b de bits de segundo orden desintercala los bits multiplexados por el multiplexor 2475a de primer orden. El metodo de desintercalaci6n corresponde al metodo de intercalado de bits. El metodo de intercalado de bits se muestra en la FIG. 12.

El fusionador de secuencia de bits 2478 puede fusionar las secuencias de bits desintercaladas por los intercaladores de bits 2476a y 2476b a una secuencia de bits.

El primer descodificador 253 de la unidad de descodificaci6n y demodulaci6n puede descodificar la correcci6n de errores la secuencia de bits de salida de acuerdo con el modo normal o el modo corto y la tasa de c6digo de acuerdo con los modos.

La FIG. 47 es una vista que muestra otra realizaci6n de cada uno de los desasignadores de sfmbolos 247a y 247p. La realizaci6n de este dibujo es similar a la realizaci6n de la FIG. 46, excepto que se incluyen ademas una unidad de calibraci6n de potencia 2474a de primer orden y una unidad de calibraci6n de potencia 2474b de segundo orden. La unidad de calibraci6n de potencia 2474a de primer orden y la unidad de calibraci6n de potencia 2474b de segundo orden modifican las potencias calibradas de los sfmbolos de acuerdo con los metodos de asignaci6n de sfmbolos y sacan los sfmbolos modificados a los desasignadores de sfmbolos 2475a y 2475b.

La FIG. 48 es una vista que muestra una realizaci6n para multiplexar la subsecuencia demultiplexada. En esta realizaci6n, los desasignadores 2474a y 2474b deciden las palabras de celda que incluyen los bits. Los multiplexores 2475a y 2475b multiplexan las palabras de celda decididas de acuerdo con la senal de selecci6n del multiplexor. Las palabras de celda demultiplexadas se introducen en cualquiera de los primeros multiplexores 2475a2 y 2475b2, hasta los multiplexores 2475a3 y 2475b3 de orden n.

Los primeros multiplexores 2475a2 y 2475b2 hasta los multiplexores 2475a3 y 2475b3 de orden n cambian el orden de los bits en las palabras de celda introducidas de acuerdo con la senal de selecci6n del multiplexor. La senal de selecci6n del multiplexor se puede cambiar de acuerdo con la tasa de c6digo de la codificaci6n de correcci6n de errores o el metodo de asignaci6n de sfmbolos. Para generar una secuencia y las secuencias de bits suministradas a los multiplexores, el orden para seleccionar la subsecuencia se puede cambiar de acuerdo con la senal de selecci6n del multiplexor.

Los primeros demultiplexores 2475a1 y 2475b1 sacan las secuencias de bits desasignadas a sfmbolos a cualquiera de los primeros multiplexores 2475a2 y 2475b2 hasta los multiplexores 2475a3 y 2475b3 de orden n de acuerdo con la senal de selecci6n del multiplexor. Los primeros submultiplexores 2475a1 y 2475b1 pueden recibir las subsecuencias multiplexadas por los primeros multiplexores 2475a2 y 2475b2 a los multiplexores 2475a3 y 2475b3 de orden n y sacar una secuencia, de acuerdo con la senal de selecci6n del multiplexor.

Las palabras de celda que incluyen los bits cambiados se introducen a los intercaladores de bits 2476a y 2476b, y los desintercaladores de bits 2476a y 2476b desintercalan los bits de entrada y sacan los bits desintercalados.

La FIG. 49 es un diagrama de bloques que ilustra un demodulador de descodificaci6n de acuerdo con una realizaci6n de la presente invenci6n. El demodulador de descodificaci6n puede incluir varios bloques de funci6n que corresponden a la unidad de codificaci6n y modulaci6n. En esta realizaci6n, el demodulador de descodificaci6n de la FIG. 16 puede incluir un primer desintercalador 251, un primer descodificador 253, un segundo desintercalador 255, y un segundo descodificador 257. El segundo desintercalador 255 puede estar contenido selectivamente en el demodulador de descodificaci6n.

El primer desintercalador 251 actua como un desintercalador interno, y es capaz de realizar el desintercalado de la secuencia de PLP de orden p generada a partir del analizador sintactico de tramas.

El primer descodificador 253 actua como un descodificador interno, puede realizar una correcci6n de errores de los datos desintercalados, y puede usar un algoritmo de descodificaci6n con correcci6n de errores basado en el esquema de LDPC.

El segundo desintercalador 255 actua como un intercalador externo, y puede realizar el desintercalado de los datos descodificados de correcci6n de errores.

El segundo descodificador 257 actua como descodificador externo. Los datos desintercalados por el segundo desintercalador 255 o corregidos de errores por el primer descodificador 253 se corrigen de nuevo de errores, de modo que el segundo descodificador 257 saca los datos vueltos a corregir de errores. El segundo descodificador 257 descodifica datos usando el algoritmo de descodificaci6n de correcci6n de errores basado en el esquema 8CH, de modo que saca los datos descodificados.

El primer desintercalador 251 y el segundo desintercalador 255 son capaces de convertir el error de rafaga generado en datos contenidos en la secuencia de PLP en un error aleatorio. El primer descodificador 253 y el segundo descodificador 257 pueden corregir errores contenidos en los datos.

El demodulador de descodificaci6n muestra procesos de operaci6n asociados a una unica secuencia de PLP. Si existe el numero p de secuencias, se necesita el numero p de demoduladores de descodificaci6n, o el demodulador de descodificaci6n puede descodificar repetidamente datos de entrada p veces.

La FIG. 50 es un diagrama de bloques que ilustra un procesador de salida de acuerdo con una realizaci6n de la presente invenci6n. El procesador de salida puede incluir un numero p de analizadores sintacticos de tramas en banda base (88) (251a, ..., 261p), un primer fusionador de servicios 263a, un segundo fusionador de servicios 263b, un primer demultiplexor 265a y un segundo demultiplexor 265b.

Los analizadores sintacticos de tramas en 88 (261a,..., 261p) eliminan las cabeceras de trama en 88 de las primeras secuencias de PLP a las de orden p de acuerdo con los trayectos de PLP recibidos, y sacan el resultado eliminado. Esta realizaci6n muestra que se transmiten datos de servicio a al menos dos secuencias. Una primera secuencia es una secuencia TS MPEG-2, y una segunda secuencia es una secuencia GS.

El primer fusionador de servicios 263a calcula la suma de datos de servicio contenidos en la carga util de al menos una trama en 88, de modo que saca la suma de datos de servicio como una unica secuencia de servicio. El primer demultiplexor 255a puede demultiplexar la secuencia de servicio, y sacar el resultado demultiplexado.

De este modo, el segundo fusionador de servicio 263b calcula la suma de los datos de servicio contenidos en la carga util de al menos una trama en 88, de modo que pueda sacar otra secuencia de servicio. El segundo demultiplexor 255b puede demultiplexar la secuencia de servicio de formato GS, y sacar la secuencia de servicio demultiplexada.

La FIG. 51 es un diagrama de bloques que ilustra un aparato para transmitir una senal de acuerdo con otra realizaci6n de la presente invenci6n. El aparato de transmisi6n de senales incluye un compositor de servicios 310, un divisor de frecuencia 320 y un transmisor 400. El transmisor 400 codifica o modula una senal que incluye una secuencia de servicio a ser transmitida a cada banda de RF.

El compositor de servicios 310 recibe varias secuencias de servicio, multiplexa varias secuencias de servicio a ser transmitidas a canales de RF individuales, y saca los flujos de servicio multiplexados. El compositor de servicios 310 saca la informaci6n de planificaci6n, de modo que controla el transmisor 400 usando la informaci6n de planificaci6n, cuando el transmisor 400 transmite la PLP a traves de varios canales de RF. Mediante esta informaci6n de planificaci6n, el compositor de servicios 310 modula varias tramas de servicio a ser transmitidas a los diversos canales de RF mediante el transmisor 400, y transmite las tramas de servicio moduladas.

El divisor de frecuencia 320 recibe una secuencia de servicio a ser transmitida a cada banda de RF, y divide cada secuencia de servicio en varias subsecuencias, de modo que las bandas de frecuencia RF individuales se puedan asignar a las subsecuencias.

El transmisor 400 procesa las secuencias de servicio a ser transmitidas a bandas de frecuencia individuales, y saca

las secuencias resultantes procesadas. Por ejemplo, en asociaci6n con una secuencia de servicio especffico a ser transmitida al primer canal de RF, el primer asignador 410 asigna los datos de secuencia de servicio de entrada en sfmbolos. El primer intercalador 420 intercala los sfmbolos asignados para impedir el error de rafaga.

El primer insertador de sfmbolos 430 puede insertar una trama de senal equipada con una senal piloto (por ejemplo, una senal piloto de dispersi6n o una senal piloto continua) en la senal modulada.

El primer modulador 440 modula los datos intercalados mediante el esquema de modulaci6n de senal. Por ejemplo, el primer modulador 440 puede modular senales usando el esquema de OFDM.

El primer insertador de sfmbolos piloto 450 inserta la primera senal piloto y la segunda senal piloto en la trama de senal, y es capaz de transmitir la trama de senal de TFS.

Los datos de secuencia de servicio transmitidos al segundo canal de RF se transmiten a la trama de senal de TFS a traves de varios bloques 415, 425, 435, 445, y 455 de diferentes trayectos mostrados en el transmisor de la FIG. 18.

El numero de trayectos de procesamiento de senales transmitidas desde el transmisor 400 puede ser igual al numero de canales de RF contenidos en la trama de senal de TFS.

El primer asignador 410 y el segundo asignador pueden incluir respectivamente los demultiplexores 1313a y 1313b, y permitir que las ubicaciones del MS8 y el LS8 sean cambiadas en la palabra de celda asignada a sfmbolos.

La FIG. 52 es un diagrama en bloques que ilustra un aparato para recibir una senal de acuerdo con otra realizaci6n de la presente invenci6n. El aparato de recepci6n de senales puede incluir una unidad de recepci6n 510, una unidad de sincronizaci6n 520, un detector de modo 530, un ecualizador 540, un detector de parametros 550, un desintercalador 560, un desasignador 570, y un descodificador de servicios 580.

La unidad de recepci6n 500 es capaz de recibir senales de un primer canal de RF seleccionado por un usuario de entre la trama de senal. Si la trama de senal incluye varios canales de RF, la unidad de recepci6n 500 realiza saltos de los diversos canales de RF, y al mismo tiempo puede recibir una senal que incluye la trama de servicio seleccionada.

La unidad de sincronizaci6n 510 adquiere la sincronizaci6n de una senal de recepci6n, y saca la senal de recepci6n sincronizada. El demodulador 520 es capaz de demodular la senal adquirida de sincronizaci6n. El detector de modo 530 puede adquirir un modo de FFT (por ejemplo, longitud de operaci6n de FFT de 2k, 4k, 8k) de la segunda senal piloto usando la primera senal piloto dela trama de senal.

El demodulador 520 demodula la senal de recepci6n en el modo de FFT de la segunda senal piloto. El ecualizador 540 realiza una estimaci6n de canal de la senal de recepci6n, y saca la senal resultante de estimaci6n de canal. El desintercalador 560 desintercala la senal de recepci6n ecualizada de canal. El desasignador 570 desasigna el sfmbolo intercalado usando el esquema de desasignaci6n de sfmbolos que corresponde al esquema de asignaci6n de sfmbolos de la senal de transmisi6n (por ejemplo, QAM).

El detector de parametros 550 adquiere informaci6n de parametros ffsicos (por ejemplo, informaci6n de Capa 1 (L1)) contenida en la segunda senal piloto a partir de la senal de salida del ecualizador 540, y transmite la informaci6n de parametros ffsicos adquirida a la unidad de recepci6n 500 y a la unidad de sincronizaci6n 510. La unidad de recepci6n 500 es capaz de cambiar el canal de RF a otro canal usando informaci6n de red detectada por el detector de parametros 550.

El detector de parametros 550 saca la informaci6n asociada al servicio, el descodificador de servicios 580 descodifica los datos de servicio de la senal de recepci6n de acuerdo con la informaci6n asociada al servicio a partir del detector de parametros 550, y saca los datos de servicio descodificados.

El desasignador 570 puede incluir los multiplexores 2475a y 2475b y saca la secuencia de bits obtenida restaurando el orden de los bits de los cuales las ubicaciones del MS8 y el LS8 se cambian de acuerdo con la tasa de c6digo de la codificaci6n de correcci6n de errores y el metodo de asignaci6n de sfmbolos.

A continuaci6n, se describira un metodo para modular una primera senal piloto de una trama de senal que tiene al menos una banda de RF y un metodo y aparato para recibir la primera senal piloto modulada.

Los sfmbolos de PLP intercalados en el tiempo se transmiten a traves de regiones, que se dividen temporalmente en la trama de senal. Los sfmbolos de PLP intercalados en el tiempo se pueden transmitir a traves de regiones, que se dividen en el dominio de la frecuencia, si existe una pluralidad de bandas de RF. Por consiguiente, si la PLP se transmite o recibe, se puede obtener una ganancia de diversidad. Un modo de correcci6n de errores y un metodo de asignaci6n de sfmbolos se pueden cambiar de acuerdo con los servicios que corresponden a secuencias de transporte o se pueden cambiar en el servicio.

Una primera senal piloto y una segunda senal piloto se disponen en la ubicaci6n inicial de la trama de senal que

tiene tales caracterfsticas, como una senal de preambulo.

Como se describi6 anteriormente, la primera senal piloto incluida en la trama de senal puede incluir un identificador para identificar la trama de senal que tiene la estructura descrita anteriormente. La primera senal piloto puede incluir informaci6n acerca de la estructura de transmisi6n que indica si la trama de senal se transmite o no a traves de multiples trayectos e informaci6n acerca de un modo de FFT de una senal que sigue a la primera senal piloto. El receptor puede detectar la trama de senal a partir de la primera senal piloto y obtener la informaci6n acerca de la estimaci6n integral de desfase de frecuencia portadora e informaci6n acerca del modo de FFT del sfmbolo de datos.

La FIG. 53 es una vista que muestra una realizaci6n de la estructura de una primera senal piloto. Una parte designada mediante A es una parte util de la primera senal piloto. 8 designa el mismo prefijo cfclico que una primera parte de la parte A en el dominio del tiempo y C designa el mismo sufijo cfclico que una segunda parte de la parte A en la regi6n temporal. La primera parte se puede duplicar a partir de la segunda mitad de la parte A y la segunda parte se puede duplicar a partir de la primera mitad de la parte A.

8 y C se pueden obtener respectivamente duplicando la primera parte y la segunda parte y desplazando la frecuencia de las partes duplicadas. Una relaci6n entre 8 o C y A es la siguiente.

�Ecuaci6n 1�

En la ecuaci6n anterior, SH designa una unidad de desplazamiento del desplazamiento en frecuencia. Por consiguiente, los valores de desplazamiento en frecuencia de las partes 8 y C pueden ser inversamente proporcionales a las longitudes de las partes 8 y C.

Si la primera senal piloto se configura mediante desplazamiento en frecuencia del prefijo cfclico (8) y el sufijo cfclico (C), la probabilidad de que el sfmbolo de datos se detecte de manera err6nea al preambulo es baja y la probabilidad de que el preambulo se detecte de manera err6nea se reduce, aunque los sfmbolos de datos que configuran la PLP y los sfmbolos que configuran el preambulo se modulan en el mismo modo de FFT.

Si se incluye una interferencia de onda continua (CW) como una senal de TV anal6gica, se reduce la probabilidad de que el preambulo se detecte de manera err6nea debido a una componente de DC de ruido generada en un proceso de correlaci6n. Ademas, si el tamano de la FFT aplicada a los sfmbolos de datos que configuran la PLP es mayor que aquella de la FFT aplicada al preambulo, se puede mejorar el rendimiento de detecci6n de preambulo incluso en un canal de dispersi6n de retardo que tenga una longitud igual a o mayor que aquella de la parte A de sfmbolo util del preambulo. Dado que tanto el prefijo cfclico (8) como el sufijo cfclico (C) se usan en el preambulo, el desfase fraccional de frecuencia de portadora se puede estimar mediante el proceso de correlaci6n.

La FIG. 54 es una vista que muestra una realizaci6n para detectar una senal de preambulo mostrada en la FIG. 53 y que estima un desfase de tiempo y un desfase de frecuencia. Esta realizaci6n se puede incluir en el detector de tramas 221 o la unidad de sincronizaci6n de tramas 222.

Esta realizaci6n puede incluir una primera unidad de retardo 601, una unidad de calculo de conjugada compleja 603, un primer multiplicador 605, un segundo multiplicador 607, un primer filtro 611, una segunda unidad de retardo 615, un tercer multiplicador 609, un segundo filtro 613, un cuarto multiplicador 617, una unidad de busqueda de picos 619 y una unidad de medici6n de fase 621.

La primera unidad de retardo 601 puede retardar una senal recibida. Por ejemplo, la primera unidad de retardo 601 puede retardar la senal recibida por la longitud de la parte (A) de sfmbolo util de la primera senal piloto.

La unidad de calculo de conjugada compleja 603 puede calcular la conjugada compleja de la primera senal piloto retardada y sacar la senal calculada.

El primer multiplicador 605 puede multiplicar la salida de senal desde la unidad de calculo de conjugada compleja 603 por la senal recibida y sacar la senal multiplicada.

Dado que la primera senal piloto incluye las partes 8 y C obtenidas mediante desplazamiento en frecuencia de la parte A util, los respectivos valores de correlaci6n se obtienen mediante el desplazamiento de las senales recibidas por las respectivas cantidades de desplazamiento en frecuencia. En la primera senal piloto, la parte 8 es una parte que se desplaza en frecuencia de manera ascendente o se desplaza en frecuencia de manera descendente desde la parte A, y C es una parte que se desplaza en frecuencia de manera ascendente o se desplaza en frecuencia de

manera descendente desde la parte A.

Por ejemplo, si se usa la salida de la unidad de calculo de conjugada compleja 603, la salida del primer multiplicador 605 puede incluir el resultado de correlaci6n de 8 (o la conjugada compleja de 8) y A (o la conjugada compleja de A).

El segundo multiplicador 607 puede multiplicar la senal sacada desde el primer multiplicador 605 por la cantidad de desplazamiento en frecuencia (designada por ejπ fSHt) aplicada a la parte 8 y saca la senal multiplicada.

El primer filtro 611 realiza un promedio variable durante un periodo predeterminado con respecto a la senal sacada desde el segundo multiplicador 607. La parte de promedio variable puede llegar a ser la longitud del prefijo cfclico

(8) o la longitud del sufijo cfclico (C). En esta realizaci6n, el primer filtro 611 puede calcular una media de la senal incluida en la longitud de la parte 8. Entonces, en el resultado sacado desde el primer filtro 611, el valor de correlaci6n de las partes A y C incluidas en la parte, de la cual se calcula la media, llega a ser considerablemente cero y el resultado de la correlaci6n de las partes 8 y A permanece. Dado que la senal de la parte 8 es multiplicada por el valor de desplazamiento en frecuencia por el segundo multiplicador 607, es igual a la senal obtenida duplicando la segunda mitad de la parte A.

El tercer multiplicador 609 puede multiplicar la senal sacada desde el primer multiplicador 605 por la cantidad de desplazamiento en frecuencia (designada por -ejπ fSHt) aplicada a la parte C y sacar la senal multiplicada.

El segundo filtro 613 realiza un promedio variable durante un periodo predeterminado con respecto a la senal sacada desde el tercer multiplicador 609. La parte de promedio variable puede llegar a ser la longitud del prefijo cfclico (8) o la longitud del sufijo cfclico (C). En esta realizaci6n, el segundo filtro 613 puede calcular la media de la senal incluida en la longitud de la parte C. Entonces, en el resultado sacado desde el segundo filtro 613, el valor de correlaci6n de las partes A y 8 incluidas en la parte, de la cual se calcula la media, llega a ser considerablemente cero y el resultado de correlaci6n de las partes C y A permanece. Dado que la senal de la parte C se multiplica por el valor de desplazamiento en frecuencia mediante el tercer multiplicador 609, es igual a la senal obtenida duplicando la primera mitad de la parte A.

La longitud T8 de la parte de la cual el promedio variable se realiza por el primer filtro 611 y el segundo filtro 613 se expresa como sigue.

�Ecuaci6n 2�

donde, k designa un numero entero. En otras palabras, la unidad fSH del desplazamiento en frecuencia usado en las partes 8 y C se puede decidir por k/T8.

La segunda unidad de retardo 615 puede retardar la senal sacada desde el primer filtro 611. Por ejemplo, la segunda unidad de retardo 615 retarda la senal filtrada por el primer filtro 611 por la longitud de la parte 8 y saca la senal retardada.

El cuarto multiplicador 617 multiplica la senal retardada por la segunda unidad de retardo 615 por la senal filtrada por el segundo filtro 613 y saca la senal multiplicada.

La unidad de busqueda de picos 619 busca la ubicaci6n en la que se genera un valor pico a partir de la senal multiplicada sacada desde el cuarto multiplicador 617 y saca la ubicaci6n buscada a la unidad de medici6n de fase

621. El valor pico y la ubicaci6n se pueden usar para la estimaci6n del desfase de temporizaci6n.

La unidad de medici6n de fase 621 puede medir la fase cambiada usando el valor pico y la ubicaci6n sacada desde la unidad de busqueda de picos 619 y sacar la fase medida. El valor de fase se puede usar para la estimaci6n del desfase fraccional de frecuencia portadora.

Mientras tanto, un oscilador para generar la frecuencia usada para realizar el desplazamiento en frecuencia mediante el segundo multiplicador 607 y el tercer multiplicador 609 puede generar cualquier error de fase.

Incluso en este caso, el cuarto multiplicador 617 puede eliminar el error de fase del oscilador. Los resultados sacados del primer filtro 611 y el segundo filtro 613 y el resultado sacado desde el cuarto multiplicador 617 se pueden expresar mediante la siguiente ecuaci6n.

�Ecuaci6n 3�

en la que, yMAF1 e yMAF2 designan respectivamente las salidas del primer filtro 611 y del segundo filtro 613, e yProd designa la salida del cuarto multiplicador 617. Ademas, a1 y a2 designan respectivamente los niveles de los resultados de correlaci6n y �f y θ designan respectivamente el desfase de frecuencia y el error de fase del oscilador.

Por consiguiente, yMAF1 e yMAF2 pueden incluir los errores de fase del oscilador que tienen diferentes signos, pero el error de fase del oscilador se elimina en el resultado del cuarto multiplicador 617. Por consiguiente, el desfase de frecuencia �f se puede estimar independientemente del error de fase del oscilador del aparato de recepci6n de senales.

El desfase de frecuencia estimado se puede expresar mediante la siguiente ecuaci6n.

�Ecuaci6n 4�

en la que, el desfase de frecuencia estimado �f es 0�= �f�0,5.

La FIG. 55 es una vista que muestra otra realizaci6n de la estructura de la primera senal piloto. En la primera senal piloto, el desplazamiento en frecuencia de la primera mitad de la parte A util es el prefijo cfclico (8) y el desplazamiento en frecuencia del segundo desplazamiento de la parte A util es el sufijo cfclico (C). Las longitudes de la parte A util para generar las partes 8 y C pueden ser, por ejemplo, 1/2 de la longitud de la parte A, y las longitudes de 8 y C pueden ser diferentes.

La FIG. 56 es una vista que muestra una realizaci6n para detectar la primera senal piloto mostrada en la FIG. 55 y medir un desfase de temporizaci6n y un desfase de frecuencia usando el resultado detectado. En esta realizaci6n, por conveniencia de la descripci6n, 8 y C designan respectivamente el prefijo cfclico y el sufijo cfclico obtenidos mediante el desplazamiento en frecuencia de 1/2 de la longitud de la parte A.

Esta realizaci6n incluye una primera unidad de retardo 601, una unidad de calculo de conjugada compleja 603, un primer multiplicador 605, un segundo multiplicador 607, un primer filtro 611, una segunda unidad de retardo 615, un tercer multiplicador 609, un segundo filtro 613, un cuarto multiplicador 617, una unidad de busqueda de picos 619, y una unidad de medici6n de fase 621. Es decir, esta realizaci6n es igual a la realizaci6n de la FIG. 54, pero los rasgos de los componentes se pueden cambiar de acuerdo con la longitud de la parte A mediante la cual se generan las partes 8 y C. 8 designa una parte desplazada en frecuencia de manera descendente desde la parte A, y C designa una parte desplazada en frecuencia de manera ascendente desde la parte A.

La primera unidad de retardo 601 puede retardar una senal recibida. Por ejemplo, la primera unidad de retardo 601 puede retardar la senal recibida en 1/2 de la longitud de la parte A de sfmbolo util de la primera senal piloto.

El primer multiplicador 605 puede multiplicar la senal sacada desde la unidad de calculo de conjugada compleja 603 por la senal recibida y sacar la senal multiplicada.

El segundo multiplicador 607 puede multiplicar la senal sacada desde el primer multiplicador 605 por la cantidad de desplazamiento en frecuencia (designada por ejπ fSHt) aplicada a la parte 8 y sacar la senal multiplicada.

El primer filtro 611 realiza un promedio variable durante un periodo predeterminado con respecto a la senal sacada desde el segundo multiplicador 607. La parte de promedio variable puede llegar a ser la longitud del prefijo cfclico (8). En esta realizaci6n, el primer filtro 611 puede calcular la media de la senal incluida en la longitud de la parte 8. Entonces, en el resultado sacado desde el primer filtro 611, el valor de correlaci6n de las partes A y C incluido en la parte, de la cual se calcula la media, llega a ser considerablemente cero y el resultado de correlaci6n de las partes 8 y A permanece. Dado que la senal de la parte 8 se multiplica por el valor de desplazamiento en frecuencia mediante el segundo multiplicador 607, es igual a la senal obtenida duplicando la segunda mitad de la parte A.

El segundo filtro 613 realiza un promedio variable durante un periodo predeterminado con respecto a la senal emitida sacada desde el tercer multiplicador 609. La parte de promedio variable puede llegar a ser la longitud del sufijo cfclico (C). En esta realizaci6n, el segundo filtro 613 puede calcular la media de la senal incluida en la longitud de la parte C. Entonces, en el resultado sacado desde el segundo filtro 613, el valor de correlaci6n de A y 8 incluido en la parte, de la cual se calcula la media, llega a ser considerablemente cero y el resultado de correlaci6n de las partes C y A permanece. Dado que la senal de la parte C se multiplica por el valor del desplazamiento en frecuencia por el tercer multiplicador 609, es igual a la senal obtenida duplicando la primera mitad de la parte A.

La segunda unidad de retardo 615 puede retardar la senal sacada desde el primer filtro 611. Por ejemplo, la segunda unidad de retardo 615 retarda la senal filtrada por el primer filtro 611 por la longitud de la parte 8 + 1/2A y saca la senal retardada.

La unidad de medici6n de fase 621 puede medir la fase cambiada usando el valor pico y la ubicaci6n sacada desde la unidad de busqueda de picos 619 y sacar la fase medida. El valor de fase se puede usar para la estimaci6n fraccional del desfase de frecuencia portadora.

Como se describi6 anteriormente, un oscilador para generar la frecuencia usada para realizar el desplazamiento en frecuencia por el segundo multiplicador 607 y el tercer multiplicador 609 puede generar cualquier error de fase. Sin embargo, incluso en esta realizaci6n, el cuarto multiplicador 617 puede eliminar el error de fase del oscilador.

Los resultados sacados desde el primer filtro 611 y el segundo filtro 613 y el resultado sacado desde el cuarto multiplicador 617 se pueden expresar mediante la siguiente ecuaci6n.

�Ecuaci6n 5�

en la que, yMAF1 e yMAF2 designan respectivamente las salidas del primer filtro 611 y del segundo filtro 613, e yProd

designa la salida del cuarto multiplicador 617. Ademas, a1 y a2 designan respectivamente los niveles de los resultados de correlaci6n y Δ f y θ designan respectivamente el desfase de frecuencia y el error de fase del oscilador.

Por consiguiente, yMAF1 e yMAF2 pueden incluir los errores de fase del oscilador que tienen diferentes signos, pero el

error de fase del oscilador se elimina en el resultado del cuarto multiplicador 617. Por consiguiente, el desfase de frecuencia Δ f se puede estimar independientemente del error de fase del oscilador del aparato de recepci6n de senales.

�Ecuaci6n 6�

en la que, el desfase de frecuencia estimado Δ f es 0�= Δ f�1.

Es decir, se puede generar una distorsi6n por repliegue del espectro de fase en un intervalo de 0,5�= Δ f �1 en el desfase de frecuencia estimado en la �Ecuaci6n 4�, pero no se genera distorsi6n por repliegue del espectro de fase en el desfase de frecuencia estimado en la �Ecuaci6n 6�. Por consiguiente, el desfase de frecuencia se puede medir con mas precisi6n. La estructura de la primera senal piloto se puede usar en el sfmbolo de datos y la segunda senal de frecuencia. Si se usa tal estructura, se puede mejorar el rendimiento de estimaci6n de desfase tal como la interferencia de CW y se puede mejorar el rendimiento de recepci6n del receptor.

La FIG. 57 es una vista que muestra una realizaci6n para detectar la primera senal piloto y medir un desfase de temporizaci6n y un desfase de frecuencia usando el resultado detectado.

Esta realizaci6n incluye una primera unidad de retardo 601, una tercera unidad de retardo 602, una primera unidad de calculo de conjugada compleja 603, una segunda unidad de calculo de conjugada compleja 604, un primer multiplicador 605, un quinto multiplicador 606, un segundo multiplicador 607, un primer filtro 611, una segunda unidad de retardo 615, un tercer multiplicador 609, un segundo filtro 613, un cuarto multiplicador 617, una unidad de busqueda de picos 619 y una unidad de medici6n de fase 621.

En esta realizaci6n, la primera unidad de retardo 601 puede retardar una senal recibida. Por ejemplo, la primera unidad de retardo 601 puede retardar la senal recibida en la longitud del sufijo cfclico.

La tercera unidad de retardo 602 puede retardar la senal retardada mediante la primera unidad de retardo 601. Por ejemplo, la tercera unidad de retardo 602 retarda ademas la senal en una diferencia entre la longitud del prefijo cfclico y la longitud del sufijo cfclico.

La primera unidad de calculo de conjugada compleja 603 puede calcular la conjugada compleja de la senal retardada mediante la tercera unidad de retardo 602 y sacar la senal calculada. La segunda unidad de calculo de conjugada compleja 604 puede calcular la conjugada compleja de la senal retardada mediante la primera unidad de retardo 601 y sacar la senal calculada.

El primer multiplicador 605 puede multiplicar la senal sacada desde la primera unidad de calculo de conjugada compleja 603 por la senal recibida y sacar la senal multiplicada. El quinto multiplicador 606 puede multiplicar la conjugada compleja calculada por la segunda unidad de calculo de conjugada compleja 604 por la senal recibida y sacar la senal multiplicada.

El primer filtro 611 realiza un promedio variable durante un periodo predeterminado con respecto a la senal sacada desde el segundo multiplicador 607. La parte de promedio variable puede llegar a ser la longitud de la parte (A) util de la primera senal piloto.

El tercer multiplicador 609 puede multiplicar la senal sacada desde el segundo multiplicador 604 por la cantidad de desplazamiento en frecuencia (designada por -ejπ fSHt) aplicada a la parte C y sacar la senal multiplicada.

El segundo filtro 613 realiza un promedio variable durante un periodo predeterminado con respecto a la senal sacada desde el tercer multiplicador 609. La parte de promedio variable puede llegar a ser la longitud de la parte A util de la primera senal piloto.

La segunda unidad de retardo 615 puede retardar la senal sacada desde el primer filtro 611. Por ejemplo, la segunda unidad de retardo 615 retarda la senal filtrada por el primer filtro 611 en la longitud de la parte (A) util de la primera senal piloto y saca la senal retardada.

El cuarto multiplicador 617 multiplica la senal retardada por la segunda unidad de retardo 615 por la senal filtrada mediante el segundo filtro 613 y saca la senal multiplicada. El cuarto multiplicador 617 puede eliminar el error de fase del oscilador.

Las operaciones de la unidad de busqueda de picos 619 y la unidad de medici6n de fase 621 son iguales a aquellas de la realizaci6n descrita anteriormente. La unidad de busqueda de picos 619 busca la ubicaci6n en la que se genera un valor pico a partir de la senal multiplicada sacada desde el cuarto multiplicador 617 y saca la ubicaci6n buscada a la unidad de medici6n de fase 621. El valor pico y la ubicaci6n se pueden usar para la estimaci6n del desfase de temporizaci6n.

La FIG. 58 es una vista que muestra una realizaci6n de un metodo para transmitir una senal.

Una secuencia de transporte que transfiere un servicio se codifica con correcci6n de errores (S110). Un esquema de codificaci6n con correcci6n de errores se puede cambiar de acuerdo con las secuencias de transporte.

Se puede usar un esquema de codificaci6n de correcci6n de errores de LDPC ya que el esquema de codificaci6n de

correcci6n de errores y la codificaci6n de correcci6n de errores se pueden realizar a diversas tasas de c6digo. Los bits que se codifican de correcci6n de errores de acuerdo con una tasa especffica de c6digo de correcci6n de errores se pueden incluir en un bloque codificado de correcci6n de errores de acuerdo con el modo de codificaci6n de correcci6n de errores. Si el esquema de codificaci6n de correcci6n de errores es el LDPC, se pueden usar un modo normal (64800 bits) y un modo corto (16200 bits).

La secuencia de transporte codificada de correcci6n de errores se intercala (S120). El intercalado se puede realizar diferenciando las direcciones para escritura y lectura de los bits incluidos en el bloque codificado de correcci6n de errores en y desde una memoria. El numero de filas y el numero de columnas de la memoria se puede cambiar de acuerdo con el modo de codificaci6n de correcci6n de errores. El intercalado se puede realizar en la unidad de los bloques codificados de correcci6n de errores.

Los bits intercalados se asignan a sfmbolos (S130). Un metodo de asignaci6n de sfmbolos se puede cambiar de acuerdo con secuencias de transporte o en la secuencia de transporte. Por ejemplo, segun el metodo de asignaci6n de sfmbolos, se pueden usar un metodo de asignaci6n de sfmbolos de orden superior y un metodo de asignaci6n de sfmbolos de orden inferior. Cuando los sfmbolos se asignan, la secuencia de bits intercalados se puede demultiplexar de acuerdo con el metodo de asignaci6n de sfmbolos o la tasa de c6digo del c6digo de correcci6n de errores, y los sfmbolos se pueden asignar usando los bits incluidos en las subsecuencias demultiplexadas. Entonces, se puede cambiar la secuencia de los bits en la palabra de celda asignada a los sfmbolos.

Los sfmbolos asignados se intercalan (S140). Los sfmbolos asignados se pueden intercalar en la unidad de bloques codificados de correcci6n de errores. Los intercaladores de tiempo 132a y 132b pueden intercalar los sfmbolos en la unidad de bloques codificados de correcci6n de errores. Es decir, la secuencia de transporte se intercala de nuevo en el nivel de sfmbolo.

Los sfmbolos intercalados de la secuencia de transporte se dividen, los sfmbolos divididos se asignan a una trama de senal que tiene al menos una banda de frecuencia y que incluye franjas que se dividen temporalmente en las bandas de frecuencia, y un preambulo que incluye una primera senal piloto se dispone en una parte inicial de la trama de senal (S150). Los sfmbolos intercalados de la secuencia de transporte pueden configurar la PLP con respecto a la secuencia de transporte para proporcionar el servicio. Los sfmbolos que configuran la PLP se pueden dividir y asignar a la trama de senal. La PLP puede asignarse a al menos una trama de senal que tenga al menos una banda de frecuencia. Si se dispone una pluralidad de bandas de frecuencia, los sfmbolos que configuran la PLP se pueden disponer en las franjas desplazadas entre las bandas de frecuencia. Los bits incluidos en la secuencia de servicio se pueden disponer en la trama de senal en la unidad de bloques intercalados codificados de correcci6n de errores.

La trama de senal se convierte en un dominio del tiempo de acuerdo con un esquema de OFDM (S160).

El prefijo cfclico obtenido desplazando en frecuencia una primera parte de una parte util de la primera senal piloto y el sufijo cfclico obtenido desplazando en frecuencia una segunda parte de la parte util se inserta en los sfmbolos OFDM que incluyen la primera senal piloto en el dominio del tiempo (S170). Si el preambulo no se inserta en el dominio de la frecuencia, el preambulo que incluye la primera senal piloto y la segunda senal piloto se puede insertar en el dominio del tiempo. La primera senal piloto del dominio del tiempo puede incluir la parte util, el prefijo cfclico de la primera parte de la parte util y el sufijo cfclico de la segunda parte dela parte util. La primera parte puede ser una parte mas posterior o la parte mas anterior de la parte util. La segunda parte puede ser la parte mas anterior o la parte mas posterior de la parte util.

La trama de senal que incluye la primera senal de tramase transmite sobre al menos un canal de RF (S180).

Dado que la parte util de la primera senal piloto incluye el prefijo cfclico y el sufijo cfclico desplazados en frecuencia, la trama de senal se puede identificar claramente como la estructura de la primera senal piloto. El desfase de temporizaci6n o el desfase de frecuencia se puede estimar y compensar usando la estructura de la primera senal piloto.

La FIG. 59 es una vista que muestra una realizaci6n de un metodo para recibir una senal.

Una senal se recibe desde una banda de frecuencia especffica que transfiere tramas de senal (S210). La trama de senal se puede transmitir sobre al menos una banda de frecuencia. La senal se puede recibir desde una banda de frecuencia especffica.

A partir de la senal recibida, se identifica una primera senal piloto que incluye un prefijo cfclico obtenido desplazando en frecuencia una primera parte de una parte util y un sufijo cfclico obtenido desplazando en frecuencia una segunda parte de la parte util, y la trama de senal en que los bloques que incluyen los sfmbolos de la secuencia de transporte se asignan a una pluralidad de franjas del dominio del tiempo se demodula mediante el esquema de OFDM usando la primera senal piloto (S220). El proceso de demodulaci6n que usa la primera senal piloto se describira en detalle mas tarde.

La trama de senal identificada se analiza sintacticamente (S230). La trama de senal puede incluir al menos una banda de frecuencia. En la trama de senal, los bloques codificados de correcci6n de errores que incluyen los sfmbolos, a los que se asigna la secuencia de servicio, se puede asignar a sfmbolos de OFDM junto con los bloques codificados de correcci6n de errores de otra secuencia de transporte. Si la trama de senal incluye una pluralidad de bandas de frecuencia, los bloques codificados de correcci6n de errores se pueden asignar a los sfmbolos de OFDM que estan desplazados temporalmente en la pluralidad de bandas de frecuencia.

Los sfmbolos, a los que se asigna la secuencia de transporte, se desintercalan desde la trama de senal analizada sintacticamente (S240). El desintercalado se puede realizar en el nivel de sfmbolo al cual se asigna la secuencia de transporte. Por ejemplo, los desintercaladores de tiempo 245a y 245b pueden desintercalar los bloques codificados de correcci6n de errores que incluyen los sfmbolos, a los que se asigna la secuencia de transporte.

Luego, los sfmbolos desintercalados se desasignan para obtener la secuencia de transporte (S250). Cuando se desasignan los sfmbolos, se puede sacar una pluralidad de subsecuencias obtenidas desasignando los sfmbolos, se pueden multiplexar las subsecuencias sacadas, y se puede sacar la secuencia de transporte codificada de correcci6n de errores. El esquema de multiplexaci6n se puede cambiar de acuerdo con el metodo de asignaci6n de sfmbolos y la tasa de c6digo de correcci6n de errores. El metodo de desasignaci6n de sfmbolos se puede cambiar en una secuencia de transporte o de acuerdo con secuencias de servicio.

La secuencia de transporte se desintercala y la secuencia de transporte desintercalada se codifica con correcci6n de errores (S260).

De acuerdo con un aparato para transmitir y recibir una senal y un metodo para transmitir y recibir una senal de una realizaci6n de la presente invenci6n, es posible detectar y restaurar facilmente una senal transmitida. Ademas, es posible mejorar el rendimiento de transmisi6n/recepci6n de senales del sistema de transmisi6n/recepci6n.

La FIG. 60 es un diagrama de flujo que ilustra una realizaci6n para identificar una primera senal piloto y estimar un desfase en un proceso de demodulaci6n.

La primera senal piloto incluye el prefijo cfclico obtenido desplazando en frecuencia la primera parte de la parte util de la misma y el sufijo cfclico obtenido desplazando en frecuencia la segunda parte de la parte util de la misma. El desfase de temporizaci6n y el desfase de frecuencia se pueden calcular usando la primera senal piloto como sigue.

Se retarda (S311) la senal recibida. Por ejemplo, la parte de retardo puede ser la parte util de la primera senal piloto

o 1/2 de la parte util. Alternativamente, la parte de retardo puede ser la longitud del prefijo cfclico o la longitud del sufijo cfclico.

Se calcula (S313) la conjugada compleja de la senal retardada.

Se multiplican (S315) la conjugada compleja de la senal recibida y la senal retardada. La senal retardada multiplicada por la conjugada compleja puede ser la senal que tiene la longitud descrita anteriormente. Si la senal de retardo es la longitud del prefijo cfclico o el sufijo cfclico, se puede calcular la conjugada compleja de la senal retardada.

La senal multiplicada por la conjugada compleja se desplaza inversamente de acuerdo con el desplazamiento en frecuencia del prefijo cfclico (S317). Es decir, la senal multiplicada por la conjugada compleja se desplaza en la cantidad de desplazamiento inverso de la cantidad de desplazamiento en frecuencia de la senal de prefijo cfclico. Es decir, una senal que se desplaza en frecuencia de manera ascendente es desplazada en frecuencia de manera descendente (o la senal que se desplaza en frecuencia de manera descendente es desplazada en frecuencia de manera ascendente).

Entonces, se calcula una media de la senal que se desplaza inversamente de acuerdo con el desplazamiento en frecuencia del prefijo cfclico (S319). La parte de la cual se calcula la media puede llegar a ser la longitud del prefijo cfclico o la longitud de la parte A util de la primera senal piloto de acuerdo con las realizaciones. Dado que la media se calcula con respecto a la senal que tiene la misma longitud junto con la senal recibida, el valor del promedio variable se puede sacar junto con la senal recibida.

La senal de la cual se calcula la media se retarda (S321). La parte de retardo puede llegar a ser la suma de la longitud del prefijo cfclico y la longitud de 1/2 del periodo util, la longitud del prefijo cfclico, o la longitud de la parte A util de la primera senal piloto, de acuerdo con la realizaci6n.

La senal multiplicada en el paso S315 se desplaza inversamente de acuerdo con el desplazamiento en frecuencia del sufijo cfclico (S323). La senal multiplicada por la conjugada compleja se desplaza en la cantidad del desplazamiento inverso de la cantidad de desplazamiento en frecuencia de la senal de sufijo cfclico. Es decir, una senal que se desplaza en frecuencia de manera ascendente es desplazada en frecuencia de manera descendente (o la senal que se desplaza en frecuencia de manera descendente es desplazada en frecuencia de manera ascendente).

Se calcula una media con respecto a la senal que se desplaza inversamente de acuerdo con el desplazamiento en frecuencia del sufijo cfclico (S325). El promedio variable se efectua con respecto a la senal que corresponde a la longitud del sufijo cfclico calculado o a la longitud de la parte util de la primera senal piloto de acuerdo con las realizaciones.

La senal retardada en la etapa S321 y la senal de la cual se calcula la media en el paso S325 se multiplican (S327).

Se busca una ubicaci6n pico del resultado multiplicado (S329) y se mide la fase de la senal usando el pico (S331). El pico buscado se puede usar para estimar el desfase de temporizaci6n y la fase medida se puede usar para estimar el desfase de frecuencia.

En este diagrama de flujo, pueden cambiarse la longitud del sufijo cfclico, la longitud del prefijo cfclico y la cantidad de desplazamiento inverso en frecuencia.

De acuerdo con el aparato para transmitir y recibir la senal y el metodo para transmitir y recibir la senal de la invenci6n, si el sfmbolo de datos que configura la PLP y los sfmbolos que configuran el preambulo se modulan en el mismo modo de FFT, la probabilidad de que el sfmbolo de datos se detecte por el preambulo es baja y la probabilidad de que el preambulo se detecte err6neamente es reducida. Si se incluye una interferencia de onda continua (CW) como la senal de TV anal6gica, se reduce la probabilidad de que el preambulo sea detectado err6neamente por un componente de DC de ruido generado en el momento de la correlaci6n.

De acuerdo con el aparato para transmitir y recibir la senal y el metodo para transmitir y recibir la senal de la invenci6n, si el tamano de la FFT aplicada al sfmbolo de datos que configura la PLP es mayor que el de la FFT aplicada al preambulo, el rendimiento de detecci6n del preambulo se puede mejorar incluso en un canal de dispersi6n de retardo que tiene una longitud igual a o mayor que aquella de la parte A de sfmbolo util del preambulo. Dado que tanto el prefijo cfclico (8) como el sufijo cfclico (C) se usan en el preambulo, se puede estimar el desfase fraccional de frecuencia portadora.

A continuaci6n, se describira un ejemplo de un metodo para transmitir y recibir senales de acuerdo con el metodo de intercalado de bits anteriormente mencionado.

La FIG. 61 ilustra otro ejemplo de un metodo para transmitir y recibir senales de acuerdo con la presente invenci6n.

Las secuencias de transporte que incluyen servicio estan codificadas de correcci6n de errores (S411).

Los bits de las secuencias de transporte codificadas de correcci6n de errores se intercalan variando un metodo para almacenar los bits en la memoria y un metodo de lectura de los bits desde la memoria de acuerdo con el metodo de asignaci6n de sfmbolos (S413). En este caso, el intercalado de bits se realiza de tal manera que los bits se almacenan en la memoria en unidades de columna, en las que la memoria tiene una pluralidad de filas y columnas de acuerdo con el metodo de asignaci6n de sfmbolos, el desfase se genera entre ubicaciones de los primeros bits almacenados en cada columna de acuerdo con el metodo de asignaci6n de sfmbolos, y en cada columna, los bits se almacenan desde la ubicaci6n en la que se almacenan los primeros bits a la ubicaci6n en la que se almacenan los bits de acuerdo con un direccionamiento circular.

Si los bits almacenados se leen, los bits almacenados en la memoria de acuerdo con el metodo de asignaci6n de sfmbolos se leen en unidades de fila. En este caso, el desfase se deberfa generar en ubicaciones de los primeros bits lefdos desde cada fila de acuerdo con el metodo de asignaci6n de sfmbolos, y en cada columna, los bits se leen desde la ubicaci6n en la que los primeros bits se leen de acuerdo con un direccionamiento circular.

Los bits intercalados se asignan a sfmbolos de acuerdo con el metodo de asignaci6n de sfmbolos anterior (S415).

Los sfmbolos asignados se asignan a tramas de senal transmitidas a al menos un canal de RF, y un preambulo, el cual incluye una primera senal piloto que puede identificar las tramas de senal una desde otra, se dispone en las tramas de senal (S417).

Las tramas de senal se modulan y luego se transmiten (S419).

Un metodo para recibir y procesar la senal anterior se describira mas adelante.

Una senal de recepci6n que incluye tramas de senal transmitidas a al menos un canal de RF se recibe desde el primer canal de RF, y las tramas de senal se identifican a partir de la primera senal piloto del preambulo de las tramas de senal (S421).

Las tramas de senal se demodulan, y las tramas de senal demoduladas se analizan sintacticamente, de manera que se sacan (S423) los sfmbolos de la primera secuencia de transporte entre una pluralidad de franjas de tiempo.

Los sfmbolos se desasignan de acuerdo con el metodo de asignaci6n de sfmbolos a las secuencias de bits de salida (S425).

Las secuencias de bits de salida se desintercalan variando el metodo de almacenamiento de bits en la memoria y el metodo de lectura de los bits desde la memoria (S427). Se usa el intercalado de bits que corresponde al paso S413. Los bits se almacenan en la memoria en unidades de columna, en donde la memoria tiene una pluralidad de filas y columnas de acuerdo con el metodo de asignaci6n de sfmbolos. En este caso, los bits se deberfan almacenar en la memoria de manera que se genera un desfase entre ubicaciones de los primeros bits almacenados en cada columna de acuerdo con el metodo de asignaci6n de sfmbolos, y en cada columna, los bits se almacenan desde la ubicaci6n en donde los primeros bits estan almacenados a la ubicaci6n donde los bits se almacenan de acuerdo con un direccionamiento circular.

Si los bits almacenados se leen, los bits almacenados en la memoria de acuerdo con el metodo de asignaci6n de sfmbolos se leen en unidades de fila. En este caso, se deberfa generar un desfase en ubicaciones de los primeros bits lefdos de cada fila de acuerdo con el metodo de asignaci6n de sfmbolos, y en cada columna, los bits se leen desde la ubicaci6n donde se leen los primeros bits, de acuerdo con un direccionamiento circular.

Los bits desintercalados son descodificados con correcci6n de errores (S429).

La FIG. 62 es una vista que muestra otra realizaci6n de un aparato para transmitir una senal. El aparato de transmisi6n de senal mostrado en la FIG. 62 incluye un procesador de entrada 110, una unidad de codificaci6n y modulaci6n 120, un formador de tramas 130, un codificador MIMO/MISO 140, moduladores 150a, ., y 150r correspondientes a los multiples trayectos del codificador MIMO/MISO 140, y una pluralidad de procesadores anal6gicos 160a, ., y 160r. Esta realizaci6n es similar a la realizaci6n mostrada en la FIG. 4 excepto porque se incluye ademas un generador de informaci6n (L1/L2 1301 y un codificador de informaci6n (L1/L2) 1303 para codificar e intercalar informaci6n de capa 1 e informaci6n de capa 2. Los ejemplos del generador de informaci6n 1301 y el codificador de informaci6n 1303 se describira ahora en detalle.

Como se describi6 anteriormente, la informaci6n de capa 1 puede incluir informaci6n sobre una configuraci6n de la PLP de una trama de senal y se puede incluir en una segunda senal piloto. La informaci6n de capa 2 puede describir un servicio transmitido por una PLP incluida en la trama de senal y se puede transmitir a la segunda senal piloto o una PLP comun. Por ejemplo, aunque la segunda senal piloto y la PLP comun incluida en la trama de senal se transmiten a una pluralidad de canales de RF de la trama de senal, se transmite el mismo valor a la pluralidad de canales de RF. Por consiguiente, dado que no se puede obtener una ganancia de diversidad de frecuencia, las senales se pueden procesar de manera que la capacidad de recuperaci6n de informaci6n se mejore de acuerdo con la codificaci6n o intercalado con correcci6n de errores.

Si el formador de tramas 130 configura la trama de senal, el generador de informaci6n 1301 puede generar la informaci6n de capa 1 y la informaci6n de capa 2 las cuales se pueden incluir en la trama de senal. El generador de informaci6n 1301 puede generar una ubicaci6n de la trama de senal, a la cual se transmitira una secuencia de transporte para transmitir un servicio, y una modulaci6n y codificaci6n de informaci6n de la secuencia de transporte.

El codificador de informaci6n 1303 puede codificar la informaci6n de capa 1 y la informaci6n de capa 2 generadas por el generador de informaci6n 1301 de acuerdo con la informaci6n de modulaci6n y codificaci6n. El formador de tramas 130 inserta la informaci6n de capa 1 codificada mediante el codificador de informaci6n 1303 en la segunda senal piloto e inserta la informaci6n de capa 2 en la segunda senal piloto o la PLP comun. Por consiguiente, la informaci6n de la capa 1 y la informaci6n de la capa 2 se pueden proteger de un error de un canal de transmisi6n mediante el codificador de informaci6n 1303.

La FIG. 63 es una vista que muestra una realizaci6n del codificador de informaci6n 1303. El codificador de informaci6n puede incluir un primer codificador 1311, un primer intercalador 1313, un segundo codificador 1315 y un segundo intercalador 1317.

El primer codificador 1311 es un codificador exterior, que realiza la primera codificaci6n con correcci6n de errores con respecto a los datos de entrada (informaci6n de la capa 1 e informaci6n de la capa 2). Por ejemplo, los datos de entrada se pueden codificar con correcci6n de errores mediante un esquema de codificaci6n con correcci6n de errores 8CH. La codificaci6n con correcci6n de errores del primer codificador 1311 se realiza para suprimir el suelo de error de acuerdo con un esquema de codificaci6n con correcci6n de errores del segundo codificador.

El primer intercalador 1313 es un intercalador exterior, que puede intercalar los datos sacados del primer codificador 1311. El primer intercalador 1313 puede reducir un error de rafaga.

El segundo codificador 1315 es un codificador interior, que realiza la segunda codificaci6n con correcci6n de errores con respecto a la salida de datos del primer intercalador 1313. Por ejemplo, el segundo codificador 1315 puede codificar los datos intercalados por el primer intercalador 1313 mediante un esquema de codificaci6n con correcci6n de errores LDPC.

El segundo codificador 1315 puede realizar reducci6n y penetraci6n con respecto a los datos a ser codificados con correcci6n de errores, cuando se codifican los datos de entrada. Por ejemplo, dado que la cantidad de informaci6n de capa 1 e informaci6n de capa 2 es menor que aquella de los datos de la secuencia de transporte para transmitir

un servicio, se puede usar un c6digo con una longitud corta. Por consiguiente, el segundo codificador 1315 puede realizar acortamiento y perforaci6n desde un c6digo madre con una tasa de c6digo baja y sacar un c6digo con correcci6n de errores con una longitud corta. Como el c6digo madre, se puede usar un LDPC o un c6digo de convoluci6n.

El segundo codificador 1315 rellena de ceros (0) a un tamano pequeno de bits de informaci6n (rellenado de ceros), de manera que el segundo codificador 1315 ajusta el numero de bits de entrada para codificar LDPC (acortar). Despues de la codificaci6n LDPC, el segundo codificador 1315 elimina los ceros rellenados y realiza la perforaci6n en una parte de la paridad generada de los datos de codificaci6n para ajustarse a su tasa de bits.

El segundo intercalador 1317 es un intercalador interior, que realiza el intercalado de bits con respecto a los datos codificados por el segundo codificador 1315. El intercalador de bits se puede realizar mediante uno de los esquemas mostrados en las FIG. 20 a 28.

La FIG. 64 es una vista que muestra otra realizaci6n del aparato para recibir una senal. Esta realizaci6n es similar al aparato de recepci6n de senales mostrado en la FIG. 39. Por consiguiente, la realizaci6n del aparato de recepci6n de senales incluye un primer receptor de senales 210a, un receptor de senales de orden n 210n, un primer demodulador 220a, un demodulador de orden n 220n, un descodificador MIMO/MISO 230, un analizador sintactico de tramas 240, un demodulador de descodificaci6n 250 y un procesador de salida 260. La realizaci6n de este dibujo ademas incluye un descodificador de informaci6n (L1/L2) 2401 y un extractor de informaci6n (L1/L2) 2403.

El analizador sintactico de tramas 240 puede analizar sintacticamente la trama de senal. El analizador sintactico de tramas 240 puede analizar el preambulo de la trama de senal que incluye la primera senal piloto y la segunda senal piloto. El analizador sintactico de tramas 240 puede analizar sintacticamente el analizador sintactico de tramas comun.

El analizador sintactico de tramas 240 saca la informaci6n de la capa 1 y la informaci6n de la capa 2 incluida en la segunda senal piloto y la PLP comun al descodificador de informaci6n 2401. El descodificador de informaci6n 2401 descodifica la informaci6n de la capa 1 y la informaci6n de la capa 2. El ejemplo del descodificador de informaci6n 2401 se describira en detalle mas tarde. El extractor de informaci6n 2403 extrae la informaci6n de la capa descodificada de la capa 1 y la informaci6n de la capa 2 y saca la informaci6n de la capa 1 al analizador sintactico de tramas 240 y a un controlador del sistema (no se muestra). El analizador sintactico de tramas 240 puede comprobar la configuraci6n de las PLP incluidas en la trama de senal usando la informaci6n de capa 1 extrafda y saca una PLP seleccionada por un usuario de acuerdo con la informaci6n de la capa 1.

La FIG. 65 es una vista de una realizaci6n detallada de la informaci6n de la capa 1 y la informaci6n de la capa 2. Esta realizaci6n puede incluir un primer intercalador 2411, un primer descodificador 2413, un segundo intercalador 2415 y un segundo descodificador 2417.

El primer desintercalador 2411 realiza el intercalado interior con respecto a los datos de entrada que incluyen la informaci6n de capa 1 y la informaci6n de capa 2. El esquema de desintercalado del primer desintercalador 2411 se puede realizar mediante uno de los esquemas de intercalado de bits descrito con respecto a las FIG. 20 a 28.

El primer descodificador 2413 realiza la descodificaci6n con correcci6n de errores con respecto a los datos desintercalados de acuerdo con un primer esquema de codificaci6n de correcci6n de errores. En este caso, se pueden descodificar los datos que incluyen la informaci6n de capa 1 y la informaci6n de capa 2 acortada y perforada.

Por ejemplo, el primer descodificador 2413 realiza la desperforaci6n con respecto a los bits de paridad de la salida de datos desde el primer desintercalador 2411. Ademas, el primer descodificador 2413 anade 0 a los datos desperforados y realiza la descodificaci6n con correcci6n de errores. El primer descodificador 2413 elimina los 0 anadidos y saca los datos acortados.

El segundo desintercalador 2415 realiza el desintercalado con respecto a los datos descodificados con correcci6n de errores mediante el primer descodificador 2413, y el segundo descodificador 2417 realiza la descodificaci6n con correcci6n de errores con respecto a la salida de datos desde el segundo desintercalador 2415 de acuerdo con un segundo esquema de codificaci6n de correcci6n de errores. El segundo descodificador 2417 puede sacar los datos en bruto de la informaci6n de la capa 1 y la informaci6n de la capa 2.

Aunque, en la realizaci6n anteriormente descrita, la informaci6n de la capa 1 y la informaci6n de la capa 2 se codifican/descodifican con correcci6n de errores usando un esquema de acortamiento y el esquema de perforaci6n, al menos una de la informaci6n de la capa 1 y la informaci6n de la capa 2 se pueden codificar/descodificar con correcci6n de errores. Por ejemplo, el esquema de acortamiento y el esquema de perforaci6n se pueden usar con respecto solamente a la informaci6n de la capa 1. En este caso, las realizaciones de las FIG. 63 y 65 se pueden emplear con respecto solamente a la informaci6n de la capa 1. Las realizaciones de las FIG. 6 y 49 se pueden emplear con respecto solamente a la informaci6n de la capa 1, y viceversa.

La FIG. 66 es un diagrama de flujo que ilustra un metodo para transmitir y recibir una senal. A continuaci6n, se describira la realizaci6n de procesamiento de la informaci6n de la capa 1. Sin embargo, la informaci6n de la capa 2 se puede transmitir en un estado de estar dispuesta en la PLP comun similar a esta realizaci6n. A continuaci6n, se describira en detalle una realizaci6n de descodificaci6n y codificaci6n de la informaci6n de la capa 1.

La informaci6n de la capa 1 que se insertara en una trama de senal se genera (S501). La informaci6n de la capa 1 puede incluir informaci6n sobre la configuraci6n de la PLP de la trama de senal e informaci6n para identificar la trama de senal. La informaci6n sobre la configuraci6n de la PLP puede incluir informaci6n sobre las PLP incluidas en una supertrama incluida en una pluralidad de tramas de senal e informaci6n sobre las tramas de senal de la supertrama. La PLP puede ser una unidad en la cual las secuencias de transporte se codifican y modulan individualmente para transmitir las secuencias de transporte. La PLP se puede asignar a al menos un canal de RF de la trama de senal o a una pluralidad de tramas de senal.

La informaci6n de la capa 1 se codifica usando un esquema de codificaci6n de correcci6n de errores queincluye el esquema de acortamiento y el esquema de perforaci6n (S503). Dado que el tamano de la informaci6n de la capa 1 que se insertara en la trama de senal es pequena, la informaci6n de la capa 1 se puede codificar usando un esquema de codificaci6n de correcci6n de errores de acuerdo con un modo corto de un esquema de codificaci6n de correcci6n de errores tal como un esquema de codificaci6n LDPC.

Los bits de la informaci6n de la capa 1 codificados con correcci6n de errores se intercalan (S505).

Como la codificaci6n de correcci6n de errores, se puede realizar el primer proceso de codificaci6n de correcci6n de errores o el segundo proceso de codificaci6n de correcci6n de errores. Entonces, se realiza el primer intercalado despues de que la primera codificaci6n de correcci6n de errores y el segundo intercalado se realiza despues de la segunda codificaci6n de correcci6n de errores. Como la segunda codificaci6n de correcci6n de errores, se puede usar un esquema de codificaci6n de correcci6n de errores LDPC.

Por ejemplo, el segundo paso de codificaci6n de correcci6n de errores se realiza anadiendo 0 a los datos de entrada para comprobar un numero de datos de entrada (acortamiento). Despues de la segunda codificaci6n de correcci6n de errores, se perfora una parte de los bits de paridad generados y se ajusta la tasa de c6digo del segundo esquema de codificaci6n de correcci6n de errores (perforaci6n).

Los bits de intercalado de la informaci6n de la capa 1 se disponen en un preambulo de la trama de senal y las PLP se disponen en la trama de senal (S507). La trama de senal puede incluir las PLP que se transmitiran a traves de al menos un canal de RF.

La trama de senal se modula y transmite a traves de al menos un canal de RF (S509).

Si se recibe la senal, se recibe la trama de senal transmitida en una banda de RF que incluye al menos un canal de RF desde un primer canal de RF (S511).

La trama de senal de la senal recibida se demodula (S513).

El preambulo de la trama de senal que incluye la informaci6n de la capa 1 se analiza sintacticamente, y la informaci6n de la capa 1 se saca (S515).

Los bits de la informaci6n de la capa 1 se desintercalan (S517).

Los bits desintercalados se descodifican usando un esquema de descodificaci6n con correcci6n de errores que incluye el esquema de acortamiento y el esquema de perforaci6n (S519). En este paso, por ejemplo, los bits desintercalados se desperforan y se anade 0 de acuerdo con el esquema de codificaci6n de correcci6n de errores. Los datos a los cuales se anade 0 se descodifican con correcci6n de errores y el 0 anadido se elimina.

La trama de senal se analiza sintacticamente usando la informaci6n de la capa 1 descodificada con correcci6n de errores y las PLP se obtienen a partir de la trama de senal (S521).

Mediante este proceso, dado que la codificaci6n de correcci6n de errores se realiza con respecto al preambulo de la trama de senal mediante la cual no se puede obtener una ganancia de diversidad, es posible corregir un error de la informaci6n incluido en el preambulo. Por consiguiente, es posible mejorar el rendimiento de recepci6n de la informaci6n incluida en el preambulo preciso.

A continuaci6n, se describira una realizaci6n de manera eficiente que usa un preambulo de una trama de senal.

La FIG. 67 es una vista que muestra una estructura de un preambulo de una trama de senal. El preambulo de la trama de senal incluye una primera senal piloto P1 y una segunda senal piloto P2. La trama de senal puede incluir los sfmbolos de datos que incluyen al menos una PLP. La primera senal piloto puede incluir informaci6n para identificar la trama de senal. La estructura de la primera senal piloto se describi6 anteriormente.

La segunda senal piloto puede incluir informaci6n de la capa 1. La informaci6n de la capa 1 puede incluir una senal de senalizaci6n previa de capa 1 (L1) y una senal de senalizaci6n posterior de capa 1 (L1). La senal de senalizaci6n previa de L1 puede incluir informaci6n para recibir y descodificar la senal de senalizaci6n posterior de L1 (por ejemplo, informaci6n sobre el metodo de modulaci6n y el tamano de la senal de senalizaci6n de L1).

La senal de senalizaci6n posterior de L1 puede incluir informaci6n sobre la planificaci6n de PLP. Por ejemplo, la senal de senalizaci6n posterior de L1 incluye informaci6n que indica una ubicaci6n en que se dispone cualquier PLP en la trama de senal. La informaci6n sobre la senal de senalizaci6n posterior de L1 se describira en detalle mas tarde.

La segunda senal piloto puede incluir una regi6n de datos establecida por la informaci6n de la capa 1 y una regi6n de datos restantes, la cual aquf dentro se llama una tercera regi6n de datos (otros datos), en una regi6n de informaci6n de la capa 1. La tercera regi6n de datos puede incluir datos de relleno para hacer coincidir el tamano variable de la informaci6n de la capa 1 establecido en un tamano fijo o puede incluir una PLP para una transmisi6n de datos eficiente. Los contenidos relacionados con la misma se describiran en detalle mas tarde.

La FIG. 68 es una vista que muestra una estructura de la segunda senal piloto P2. La segunda senal piloto incluye una senal de senalizaci6n previa de L1, una senal de senalizaci6n posterior de L1 y una tercera regi6n de datos.

La senal de senalizaci6n posterior de L1 puede incluir una parte estatica que es una variable de una trama general, una parte configurable que es una variable de una supertrama, y una parte dinamica que es una variable de una trama de senal.

La parte dinamica puede incluir la informaci6n siguiente.

Un campo frame� id indica un identificador de una trama de senal.

Un campo notif�id indica el tamano de un mensaje de NOTIFICACI�N si la trama de senal incluye el mensaje de NOTIFICACI�N que indica un cambio de servicio y emergencia.

Un campo NUM�PLP indica el numero de PLP incluidas en la trama de senal.

Un campo PLP�LOOP indica un bucle que incluye informaci6n detallada sobre las PLP de acuerdo con el numero de PLP, por ejemplo, la informaci6n de ubicaci6n de las PLP.

La informaci6n que se puede incluir en el campo PLP�LOOP se describira ahora en detalle.

Un campo CRC�32 indica un c6digo de comprobaci6n de redundancia cfclico para recibir la informaci6n de la capa 1 y realizar la descodificaci6n con correcci6n de errores.

La tercera regi6n de datos de la regi6n de informaci6n de la capa 1 se puede rellenar de datos. Sin embargo, dado que la tercera regi6n de datos de la informaci6n de la capa 1 es una regi6n restante, si se anaden datos de relleno a la regi6n restante, se puede disminuir una tasa de transmisi6n de datos. Alternativamente, la tercera regi6n de datos se puede sobrecargar en la transmisi6n de datos.

Por consiguiente, se describira ahora una realizaci6n de las PLP de transmisi6n en la tercera regi6n de datos. Si las PLP se incluyen en la tercera regi6n de datos, se describira una realizaci6n de la senalizaci6n de las PLP.

Por ejemplo, la informaci6n de la capa 2 puede incluir informaci6n que describe un servicio entregado por una PLP incluida en la trama de senal (por ejemplo, la informaci6n de descripci6n de servicio tal como la informaci6n PSI/SI). La informaci6n de la capa 2 se puede incluir en todas las tramas de senal como una PLP comun. Esta PLP se puede llamar una PLP comun (PLP0).

La tercera regi6n de datos de la informaci6n de la capa 1 puede transmitir la PLP comun. Alternativamente, las secuencias de transporte para los servicios de transmisi6n estan codificadas con correcci6n de errores individualmente y las PLP de datos asignadas a sfmbolos se pueden incluir en la tercera regi6n de datos de la informaci6n de la capa 1.

La tercera regi6n de datos de la informaci6n de la capa 1 puede incluir una PLP comun o una PLP de datos. Si la PLP comun entera o la PLP de datos no se puede incluir en la tercera regi6n de datos, los datos consecutivos a la PLP comun o la PLP de datos se ubica en una carga util de la trama de senal.

Como se describi6 anteriormente, el PLP�LOOP puede incluir informaci6n de ubicaci6n de las PLP en cada trama de senal si las PLP estan ubicadas en al menos una trama de senal. En este momento, el orden de las PLP identificado en el bucle puede ser diferente del orden de las PLP dispuestas en la trama de senal.

El PLP�LOOP incluye identificadores PLP PLP�ID incluidos en la trama de senal que se identifica actualmente. Ademas, el PLP�LOOP puede incluir informaci6n de direcci6n inicial de la PLP PLP�START que indica las

ubicaciones iniciales de las PLP de la trama de senal con respecto a los identificadores de las PLP.

Por ejemplo, la direcci6n inicial de la PLP se puede representar mediante un numero de celda (portadora) incluido en un sfmbolo OFDM. Si se senala la direcci6n de la PLP de datos o la PLP comun incluida en la tercera regi6n de datos, una ubicaci6n inicial de la PLP comun o la PLP de datos de los numeros de celda incluidos en un ultimo sfmbolo OFDM de la tercera regi6n de datos se puede senalar como la direcci6n inicial de la PLP.

Por consiguiente, si se transmite la tercera regi6n de datos en la cual los datos de relleno se rellenan, una primera celda de una carga util siempre llega a ser la direcci6n de inicio de la PLP. Sin embargo, si la PLP comun o la PLP de datos se ubica en la tercera regi6n de datos de la informaci6n de la capa 1, una primera celda de un ultimo sfmbolo OFDM de la segunda senal piloto se puede ajustar a una direcci6n 0. Por consiguiente, si la PLP comun o la PLP de datos se incluye en la tercera regi6n de datos de la informaci6n de la capa 1, la ubicaci6n de la PLP comun o la PLP de datos se puede senalar como la direcci6n de inicio de la PLP de la parte dinamica de la senalizaci6n posterior de L1.

Como se describi6 anteriormente, dado que la senalizaci6n previa de L1 incluye informaci6n sobre el tamano de la senalizaci6n posterior de L1, el receptor puede conocer una ubicaci6n final de la senalizaci6n posterior de L1. El receptor puede saber la ubicaci6n inicial de la PLP comun o la PLP de datos consecutiva a la informaci6n de la capa 1 establecida usando la direcci6n inicial de la PLP PLP�START de la parte dinamica de la informaci6n de la capa 1. Por consiguiente, es posible transmitir de manera eficiente datos sin los datos de relleno en la segunda senal piloto.

El aparato para transmitir y recibir la segunda senal piloto se describira con referencia a los dibujos anteriormente descritos.

Con referencia a la FIG. 62, el generador de informaci6n 1301 puede fijar el numero de la celda que inicia la PLP de datos o la PLP comun del numero de celda del sfmbolo OFDM de la tercera regi6n de datos en la direcci6n inicial de la PLP de la parte dinamica aplicada a la trama de senal de la segunda senal piloto.

Si la PLP ubicada en la tercera regi6n de datos de la informaci6n de la capa 1 establecida es la PLP de datos, el analizador sintactico de tramas 130 dispone al menos una salida de PLP desde el modulador de codificaci6n 120 a ser ubicado en la tercera regi6n de datos de la informaci6n de la capa 1.

Alternativamente, si la PLP ubicada en la tercera regi6n de datos de la informaci6n de la capa 1 es la PLP comun, el analizador sintactico de tramas 130 dispone la salida de la PLP comun desde el codificador de informaci6n 1303 en la tercera regi6n de datos de la informaci6n de la capa 1 en la trama de senal.

Los moduladores 150a y 150r incluyen la PLP en la tercera regi6n de datos de la segunda senal piloto y modulan la trama de senal incluyendo la direcci6n inicial de la PLP en la parte dinamica de la informaci6n de la capa 1.

Los procesadores anal6gicos 160a y 160r transmiten la trama modulada a traves del canal de RF.

Los otros bloques incluidos en el aparato de transmisi6n se describieron anteriormente con referencia a las FIG. 4 y

62.

Con referencia a la FIG. 64, el analizador sintactico de tramas 240 analiza sintacticamente la segunda senal piloto y saca la senal analizada sintacticamente al descodificador de informaci6n 2401. El descodificador de informaci6n 2401 descodifica la informaci6n de la capa 1 de la segunda senal piloto y obtiene la direcci6n inicial de la PLP de datos o la PLP comun incluida en la tercera regi6n de datos de la segunda senal piloto a partir de la parte dinamica de la informaci6n de la capa 1.

Si el extractor de informaci6n 2403 extrae la direcci6n inicial, el analizador sintactico de tramas 240 analiza sintacticamente la PLP de datos o la PLP comun incluida en la tercera regi6n de datos de la informaci6n de la capa 1 apartir de la trama de senal. El demodulador de descodificaci6n 250 descodifica la PLP de datos o la PLP comun y saca la PLP descodificada como una informaci6n de descripci6n de servicio tal como la secuencia de transporte o PSI/SI.

La FIG. 69 es un diagrama de flujo que ilustra una realizaci6n de un metodo para transmitir y recibir una senal.

Una segunda senal piloto que incluye una tercera regi6n de datos, la cual es una regi6n restante de una regi6n de informaci6n de la capa 1 en la que se asigna la informaci6n de la capa 1, se genera (S531). La parte dinamica de la informaci6n de la capa 1 de la segunda senal piloto, puede incluir una direcci6n inicial de la PLP de una PLP a ser incluida en la segunda senal piloto. Alternativamente, un tamano de la senalizaci6n posterior de la capa 1 se puede fijar a la informaci6n de senalizaci6n previa de la capa 1 en la segunda senal piloto, y cuando se recibe la senal, un receptor puede buscar una direcci6n inicial de la PLP en la tercera regi6n de datos usando el tamano de la informaci6n de senalizaci6n posterior de la capa 1.

La segunda senal piloto generada se dispone en un preambulo de una trama de senal y se dispone una PLP en la tercera regi6n de datos y una regi6n de sfmbolos de datos de la trama de senal (S533).

La trama de senal se modula y transmite a traves al menos de un canal de RF (S535).

En caso de que un receptor reciba la senal de RF, una senal se recibe desde un canal de RF especffico (S541).

La senal recibida se demodula (S543).

Una trama de senal de la senal recibida se analiza sintacticamente (S545). La informaci6n de la capa 1 incluye

5 informaci6n de senalizaci6n previa e informaci6n de senalizaci6n posterior, y la informaci6n de senalizaci6n previa incluye un tamano de la informaci6n de senalizaci6n previa y la informaci6n de senalizaci6n posterior incluye una direcci6n inicial de la PLP. La direcci6n inicial de la PLP es el numero de una celda incluida en un ultimo sfmbolo OFDM para la informaci6n de la capa 1.

La PLP ubicada en la tercera regi6n de datos de la trama de senal se adquiere (S547). La PLP se obtiene usando al 10 menos uno de un tamano de la informaci6n de senalizaci6n posterior y una direcci6n inicial de la PLP.

Una secuencia de transporte se obtiene a partir de la PLP (S549).

Por consiguiente, dado que la PLP se transmite a traves del preambulo de la trama de senal, es posible usar de manera eficiente la trama de senal y senalar la ubicaci6n de la PLP incluida en el preambulo a traves de la informaci6n de la capa 1 del preambulo.

15 Sera evidente a aquellos expertos en la tecnica que se pueden hacer diversas modificaciones y variaciones en la presente invenci6n sin apartarse del alcance de la invenci6n. De esta manera, se pretende que la presente invenci6n cubra las modificaciones y variaciones de esta invenci6n a condici6n de que se encuentren dentro del alcance de las reivindicaciones adjuntas.

Modo para la invenci6n

20 Las realizaciones de la invenci6n se describen en el mejor modo de la invenci6n.

Aplicabilidad industrial

Se puede usar un metodo para transmitir/recibir una senal y se puede usar un aparato para transmitir/recibir una senal de la presente invenci6n en los campos de radiodifusi6n y comunicaci6n.

Claims

REIVINDICACIONES

1. Un metodo para transmitir una senal, el metodo que comprende:

generar (S531) informaci6n de la capa 1, la informaci6n de la capa 1 para senalizar los datos de Conducci6n de Capa Ffsica, PLP, que entregan una secuencia de servicio;

codificar los datos de PLP mediante un esquema de codificaci6n de c6digo de comprobaci6n de paridad de baja densidad LDPC;

formar (S533) una trama de senal que comprende una segunda senal piloto y una carga util que incluye una primera parte de los datos de PLP codificados, en el que la segunda senal piloto incluye informaci6n de la capa 1, informaci6n de la capa 2, L2, la cual incluye informaci6n de servicio para describir un servicio de radiodifusi6n en los datos PLP codificados, y una segunda parte de los datos de PLP codificados;

modular (S535) la trama de senal e insertar una primera senal piloto que precede la segunda senal piloto en la trama de senal; y

transmitir la trama de senal a traves de al menos un canal de radiofrecuencia, (RF), en el que la primera senal piloto tiene informaci6n para un tamano de una transformada rapida de Fourier, FFT, para los datos de PLP codificados,

caracterizado porque

la informaci6n de la capa 1 se codifica usando un esquema de codificaci6n de correcci6n de errores que incluye un esquema de reducci6n y un esquema de penetraci6n, en el que la informaci6n de la capa 1 codificada esta intercalada por bits; y

la primera senal piloto, P1, incluye una parte util, un prefijo cfclico obtenido desplazando en frecuencia una primera parte de la parte util, y un sufijo cfclico obtenido desplazando en frecuencia una segunda parte de la parte util.
2.

El metodo de acuerdo con la reivindicaci6n 1, en el que la informaci6n de capa 1 incluye una informaci6n de senalizaci6n previa e informaci6n de senalizaci6n posterior, y la informaci6n de senalizaci6n previa incluye un tamano de la informaci6n de senalizaci6n posterior y la informaci6n de senalizaci6n posterior incluye una direcci6n inicial de los datos de la PLP.
3.

El metodo de acuerdo con la reivindicaci6n 2, en el que la direcci6n inicial de los datos de la PLP se obtienen usando el tamano de la informaci6n de senalizaci6n posterior.
4.

El metodo de acuerdo con cualquiera de las reivindicaciones 1 a 3, en el que la informaci6n de la capa 1 se asigna en la segunda senal piloto y la segunda parte de los datos de la PLP se asignan en una parte restante en la segunda senal piloto despues de que se asigna la informaci6n de la capa 1.
5.

Un metodo para recibir una senal, el metodo que comprende:

recibir (S541) una senal transmitida desde un canal de radiofrecuencia, (RF), especffica, en el que la senal transporta una trama de senal que comprende una primera senal piloto, una segunda senal piloto y una parte de los datos de Conducci6n de Capa Ffsica, PLP, en el que la primera senal piloto, P1, tiene informaci6n para un tamano de una transformada rapida de Fourier, FFT, para los datos de PLP y en el que la segunda senal piloto incluye informaci6n de capa 1, informaci6n de capa 2 y una segunda parte de los datos de PLP, en el que la informaci6n de la capa 1 senala los datos de PLP, la informaci6n de la capa 2, L2, incluye informaci6n de servicio para describir un servicio de radiodifusi6n en los datos de PLP y los datos de PLP entregan una secuencia de servicio,

la primera senal piloto, P1, incluye una parte util, un prefijo cfclico obtenido desplazando la frecuencia de una primera parte de la parte util, y un sufijo cfclico obtenido desplazando en frecuencia una segunda parte de la parte util,

la informaci6n de capa 1 son datos codificados usando un esquema de codificaci6n de correcci6n de errores que incluye un esquema de reducci6n y un esquema de penetraci6n;

en el que el metodo ademas comprende:

detectar la primera senal piloto P1,

demodular (S543) la senal recibida;

analizar sintacticamente (S545) la trama de senal de la senal demodulada;

desintercalar la informaci6n de la capa 1 y descodificar la informaci6n de la capa 1 desintercalada mediante un esquema de descodificaci6n de correcci6n de errores de acuerdo con el esquema de reducci6n y el esquema de penetraci6n; y

obtener (S547) los datos de PLP a partir de la trama de senal; y

descodificar los datos de PLP mediante un esquema de descodificaci6n LDPC.
6.

El metodo de acuerdo con la reivindicaci6n 5, en el que la informaci6n de la capa 1 incluye informaci6n de senalizaci6n previa e informaci6n de senalizaci6n posterior, y la informaci6n de senalizaci6n previa incluye un tamano de la informaci6n de senalizaci6n posterior y la informaci6n de senalizaci6n posterior incluye una direcci6n inicial de la PLP.
7.

El metodo de la reivindicaci6n 6, en el que la PLP se obtiene usando al menos uno de un tamano de la informaci6n de senalizaci6n posterior y la direcci6n inicial de los datos PLP.
8.

El metodo de acuerdo con la reivindicaci6n 7, en el que la direcci6n inicial de los datos de PLP es el numero de una celda incluida en un ultimo sfmbolo de OFDM para la informaci6n de capa 1.
9.

El metodo de acuerdo con cualquiera de las reivindicaciones 5 a 8, en el que la informaci6n de capa 1 se asigna en la segunda senal piloto y la segunda parte de los datos de PLP se asignan en una parte restante en la segunda senal piloto despues de que se asigna la informaci6n de la capa 1.
10.

Un aparato para transmitir una senal, el aparato que comprende:

un generador de informaci6n (1301) configurado para generar la informaci6n de capa 1, la informaci6n de la capa 1 para senalizar los datos de la Conducci6n de Capa Ffsica, PLP, que entrega una secuencia de servicio;

un primer codificador (1303) configurado para codificar la informaci6n de capa 1 usando un esquema de codificaci6n de correcci6n de errores que incluye un esquema de reducci6n y un esquema de penetraci6n, en el que la informaci6n de capa 1 se intercala por bits.

un segundo codificador (120) configurado para codificar los datos de PLP mediante un esquema de codificaci6n de c6digo de comprobaci6n de paridad de baja densidad LDPC;

un formador de tramas (130) configurado para formar una trama de senal que comprende una segunda senal piloto y una carga util que incluye una primera parte de los datos de PLP codificados, en el que la segunda senal piloto incluye la informaci6n de capa 1 de bit intercalado, la informaci6n de capa 2, L2, la cual incluye informaci6n de servicio para describir un servicio de radiodifusi6n en los datos de PLP codificados, y una segunda parte de los datos de PLP codificados;

un modulador (150a, 150r) configurado para modular la trama de senal e insertar una primera senal piloto precediendo la segunda senal piloto en la trama de senal, en el que la primera senal piloto, P1, incluyeuna parte util, un prefijo cfclico obtenido desplazando en frecuencia una primera parte de la parte util, y un sufijo cfclico obtenido desplazando en frecuencia una segunda parte de la parte util; y

una unidad de transmisi6n (160a, 160r) configurada para transmitir la trama de senal modulada a traves de al menos un canal de radiofrecuencia, (RF), en el que la primera senal piloto tiene informaci6n para un tamano de una transformada rapida de Fourier, FFT, para los datos de PLP codificados.
11.

El aparato de acuerdo con la reivindicaci6n 10, en el que la informaci6n de capa 1 incluye informaci6n de senalizaci6n previa e informaci6n de senalizaci6n posterior, y la informaci6n de senalizaci6n previa incluye un tamano de la informaci6n de senalizaci6n posterior y la informaci6n de senalizaci6n posterior incluye una direcci6n inicial de los datos de PLP.
12.

Un aparato para recibir una senal, el aparato que comprende:

un receptor (210a, 210n) configurado para recibir una senal transmitida desde un canal de radiofrecuencia, (RF), especffico, en el que la senal transporta una trama de senal que comprende una primera senal piloto, una segunda senal piloto y una primera parte de los datos de la Conducci6n de Capa Ffsica, PLP, en el que la primera senal piloto, P1, tiene informaci6n para un tamano de una transformada rapida de Fourier, FFT, para los datos de PLP y en el que la segunda senal piloto incluye informaci6n de capa 1, informaci6n de capa 2 y una segunda parte de los datos de PLP, en el que la informaci6n de capa 1 senala los datos de PLP, la informaci6n de capa 2, L2, incluye informaci6n de servicio para describir un servicio de radiodifusi6n en los datos de PLP y los datos de PLP entregan una secuencia de servicio, y en el que la primera senal

piloto, P1, incluye una parte util, un prefijo cfclico obtenido desplazando en frecuencia una primera parte de la parte util, y un sufijo cfclico obtenido desplazando en frecuencia una segunda parte de la parte util,

en el que la informaci6n de la capa 1 son datos codificados usando un esquema de codificaci6n de correcci6n de errores que incluye un esquema de reducci6n y un esquema de penetraci6n;

5 un demodulador (220a, 220n) configurado para demodular la senal recibida;

un desintercalador configurado para desintercalar la informaci6n de la capa 1;

un primer descodificador (2401) configurado para descodificar la informaci6n de capa 1 desintercalada mediante un esquema de descodificaci6n de correcci6n de errores de acuerdo con el esquema de reducci6n y el esquema de penetraci6n;

10 un analizador sintactico (240) configurado para analizar sintacticamente la trama de senal de la senal demodulada; y obtener los datos de PLP a partir de la trama de senal; y

un segundo descodificador (250) configurado para descodificar los datos de PLP mediante un esquema de descodificaci6n LDPC.
13. El aparato de acuerdo con la reivindicaci6n 12, en el que la informaci6n de capa 1 incluye informaci6n de

15 senalizaci6n previa e informaci6n de senalizaci6n posterior, y la informaci6n de senalizaci6n previa incluye un tamano de la informaci6n de senalizaci6n posterior y la informaci6n de senalizaci6n posterior incluye una direcci6n inicial de los datos de PLP.
14. El aparato de acuerdo con la reivindicaci6n 13, en el que el analizador sintactico se configura ademas para

obtener la PLP usando al menos uno del tamano de informaci6n de senalizaci6n posterior y la direcci6n inicial de los 20 datos de PLP.
15. El aparato de acuerdo con la reivindicaci6n 14, en el que la informaci6n de capa 1 se asigna en la segunda senal piloto y la segunda parte de los datos de PLP se asignan en una parte restante en la segunda senal piloto despues de que se asigna la informaci6n de la capa 1.

FIG. 1

FIG. 2

FIG. 28

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FIG. ��

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