ES2347995T3 - Disposión de circuitos con conexión bondeada. - Google Patents

Disposión de circuitos con conexión bondeada. Download PDF

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ES2347995T3 ES08021975T ES08021975T ES2347995T3 ES 2347995 T3 ES2347995 T3 ES 2347995T3 ES 08021975 T ES08021975 T ES 08021975T ES 08021975 T ES08021975 T ES 08021975T ES 2347995 T3 ES2347995 T3 ES 2347995T3
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Nicole Walenta
Marco Lederer
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Semikron Elektronik GmbH and Co KG
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Semikron GmbH and Co KG
Semikron Elektronik GmbH and Co KG
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Abstract

Disposición de circuitos con un sustrato (2) que presenta circuitos impresos (22, 24, 26), por lo menos un primer componente semiconductor de potencia (4) y una conexión bondeada (5) asignada, presentando el primer componente semiconductor de potencia (4) una primera superficie de contacto de carga (40) y una segunda superficie de contacto de carga (42) de la misma polaridad, caracterizada porque la conexión bondeada (5) presenta un número impar N de hilos de bondeo (50, 52, 54), porque la primera mitad (50) de los N-1 hilos de bondeo alcanza desde un primer circuito impreso (22) del sustrato (2) la primera superficie de contacto de carga (40), porque la segunda mitad (52) de los N-1 hilos de bondeo alcanza desde este primer circuito impreso (22) la segunda superficie de contacto de carga (42), y el enésimo (54) hilo de bondeo, saliente del primer circuito impreso (22), presenta tanto en la primera superficie de contacto de carga (40) como en la segunda (42), por lo menos, una pata de bondeo (504, 524).

Description

La invención describe una disposición de circuitos con un sustrato, con circuitos impresos dispuestos encima, y por lo menos, un componente semiconductor de potencia dispuesto en por lo menos uno de dichos circuitos impresos. El componente semiconductor de potencia respectivo está conectado de forma electroconductora con un primer circuito impreso por medio de una conexión bondeada conocida, básicamente, desde hace mucho tiempo. Las disposiciones de circuitos de este tipo tienen aplicación preferente en módulos semiconductores de potencia.
Se conocen diferentes variantes de sustratos, preferentemente con un cuerpo básico aislante como, por ejemplo, como sustratos AMB (active metal braze), DCB (direct copper bonding) o IMS (insulated metal substrat). Encima de segundos circuitos impresos de estos sustratos están dispuestos los componentes semiconductores de potencia en unión, preferentemente, material y electroconductores.
Otros contactos eléctricos del componente semiconductor de potencia con otros circuitos impresos, por ejemplo con el primer circuito impreso se realizan, frecuentemente,
mediante
conexiones bondeadas que para las conexiones de
potencia
presentan una pluralidad de hilos de bondeo
individuales.
Gracias al perfeccionamiento de los componentes semiconductores de potencia disminuye su dilatación lateral y, por lo tanto, su superficie con una intensidad de
corriente máxima admisible no cambiante. Se conocen, por
ejemplo, componentes semiconductores de potencia con dos superficies de contacto de carga de la misma polaridad, por ejemplo superficies de contacto emisoras de transistores de potencia. De este modo, para la solicitación del componente semiconductor de potencia es preferente si ambas superficies de contacto emisoras pueden ser alimentadas de corriente en forma homogénea.
La intensidad de corriente máxima admisible de la conexión eléctrica por medio de una conexión bondeada es determinada por el diámetro del hilo de bondeo individual y el número de hilos de bondeo. Por lo tanto, en una conexión bondeada puede ser necesario y apropiado disponer un número
impar
de hilos de bondeo desde un circuito impreso del
sustrato
a las superficies de contacto de carga del
transistor de potencia.
En una pluralidad de aplicaciones, las superficies de contacto de carga de diodos de potencia están conectadas, adicionalmente, con las superficies de contacto de carga de los transistores de potencia por medio de la misma conexión bondeada. Con ello, el tamaño de la superficie de contacto de carga del diodo de potencia puede delimitar el número de hilos de bondeo por cada conexión bondeada.
El documento DE 10237561 da a conocer un diseño de circuitos impresos para módulos semiconductores de potencia que presentan componentes semiconductores de potencia y líneas de conexión sobre un sustrato aislado. Además, la descripción de la invención presenta conductores de conexión de corriente continua adyacentes y dispuestos paralelos y adyacentes estrechamente a la superficie del sustrato, y un
conductor de corriente alterna extendido igualmente paralelo a la superficie de sustrato.
La invención tiene el objetivo de indicar una disposición de circuitos que posibilita una alimentación homogénea de corriente de dos superficies de contacto de carga de la misma polaridad de un componente semiconductor de potencia con un número impar de hilos de bondeo en una conexión bondeada.
Dicho objetivo es conseguido de conformidad con la invención por medio de una disposición de circuitos con las características de la reivindicación 1. Las formas de realización preferentes se describen en las reivindicaciones secundarias.
El punto de partida de la disposición de circuitos de conformidad con la invención es un sustrato, preferentemente del tipo mencionado anteriormente. El mismo presenta una pluralidad de circuitos impresos, estando sobre un segundo de estos circuitos impresos dispuestos, por lo menos, un primer componente semiconductor de potencia. Éste, por lo menos, único componente semiconductor de potencia está conectado de forma electroconductora con un primer circuito impreso por medio de una conexión bondeada asignada.
El primer componente semiconductor de potencia respectivo presenta una primera y una segunda superficie de contacto de carga de la misma polaridad. La conexión bondeada de la disposición de circuitos presenta un número impar N de hilos de bondeo, alcanzando la primera mitad de los hilos de bondeo N-1 de un primer circuito impreso del sustrato la primera superficie de contacto de carga. La
segunda mitad de los N-1 hilos de bondeo alcanza desde dicho
primer circuito impreso la segunda superficie de contacto de carga. De conformidad con la invención, el enésimo hilo de bondeo que parte del primer circuito impreso presenta tanto en la primera superficie de contacto de carga como en la segunda, por lo menos, una pata de bondeo.
Gracias a dicha configuración, se consigue una alimentación de corriente homogénea de ambas superficies de contacto de carga y, por lo tanto, de todo el componente semiconductor de potencia. Ello es necesario para conseguir la capacidad completa del componente semiconductor de potencia, también en el funcionamiento al límite de su capacidad. Los perfeccionamientos preferentes de dicha disposición de circuitos están mencionados en la descripción respectiva de los modelos de fabricación. Por lo demás, la solución de conformidad con la invención se explica en detalle en base a los modelos de fabricación de las figuras 1 a 3.
La figura 1 muestra una primera disposición de circuitos de conformidad con la invención.
La figura 2 muestra la disposición de los hilos de bondeo de una conexión bondeada de un componente semiconductor de potencia de una disposición de circuitos de conformidad con la invención.
La figura 3 muestra una segunda disposición de circuitos de conformidad con la invención.
La figura 1 muestra una primera disposición de circuitos de conformidad con la invención, configurada como conexión en paralelo de una pluralidad de interruptores de potencia, tal como es, por ejemplo, parte de un módulo semiconductor
de potencia. Aquí, la disposición de circuitos se compone,
por ejemplo, de un potencial de corriente alterna, un segundo potencial de corriente continua (24) de polaridad positiva y terceros circuitos impresos (26) conducen potencial de mando.
En el segundo circuito impreso (24) y conectados a éste de forma electroconductora están dispuestos primeros componentes semiconductores de potencia (4) conectados en paralelo, en este caso transistores de potencia de efecto de campo. Dichos transistores de potencia (4) presentan en su cara apartada respecto del sustrato (2) dos superficies de contacto de carga (40, 42) de la misma polaridad, y una superficie de contacto de mando (46). La superficie de contacto de mando (46) respectiva está conectada en forma electroconductora con un tercer circuito impreso (26) asignado del sustrato (2) por medio de una conexión por hilo de bondeo (56).
La conexión electroconductora entre el primer circuito impreso (22) del sustrato (2) y las superficies de contacto de carga (40, 42) del transistor de potencia (4) respectivo está conformada, del mismo modo, en cada caso por medio de una conexión bondeada (5). En este caso, debido a que ello es suficiente para la intensidad de corriente máxima admisible de la conexión, la conexión bondeada (5) presenta un número impar de hilos de bondeo (50, 52, 54). La primera mitad (52) de cuatro de estos cinco hilos de bondeo es suficiente para la primera superficie de contacto de carga
(40) del transistor de potencia (4) y presenta sobre la misma dos patas de bondeo (500, 502) por cada hilo de bondeo. La segunda mitad (52) de cuatro de estos cinco hilos
de bondeo es suficiente para la segunda superficie de
contacto de carga (42) del transistor de potencia (4) y presenta sobre la misma dos patas de bondeo (520, 522) por cada hilo de bondeo.
De conformidad con la invención, el quinto de hilo de bondeo (54) llega desde el primer circuito impreso (22) a la primera superficie de contacto de carga (40) del transistor de potencia (4) y presenta sobre la misma una pata de bondeo (504). Además, este quinto hilo de bondeo (54) llega hasta la segunda superficie de contacto de carga (42) e, igualmente, presenta con esta una pata de bondeo (524). Por lo tanto, la conexión bondeada (5) presenta entre el primer circuito impreso (22) del sustrato (2) con el transistor de potencia (4) cinco hilos de bondeo (50, 52, 54) y, en cada caso, cinco patas de bondeo por cada superficie de contacto de carga (40, 42). De este modo, la alimentación de corriente del transistor de potencia (4) puede realizarse distribuida homogéneamente sobre sus dos superficies de contacto de carga (40, 42) de la misma polaridad.
La figura (2) muestra la disposición de los hilos de bondeo (50, 52, 54) de una conexión bondeada (5) de un componente semiconductor de potencia (4), aquí un transistor de potencia IGBT de una disposición de circuito de conformidad con la invención. Se muestra un transistor de potencia (4) con dos superficies de contacto de carga (40, 42) de la misma polaridad, en este caso la conexión emisora, y una superficie de contacto de mando (46), la conexión de compuerta. Ambas superficies de contacto de carga (40, 42) muestran aquí, como preferente, una misma área.
La conexión bondeada, mostrada sólo en parte (5, véase
la figura 3), de este transistor de potencia (4) presenta un
número impar de hilos de bondeo (50, 52, 54), en este caso cinco. Los primeros dos hilos de bondeo (50) están asignados a las primeras superficies de contacto de carga (40) y presentan, en cada caso, dos patas de bondeo (500, 502) sobre dicha superficie de contacto de carga (40). Los segundos dos hilos de bondeo (52) están asignados a la segunda superficie de contacto de carga (42) y presentan, igualmente, en cada caso, dos patas de bondeo (520, 522) sobre dicha superficie de contacto de carga (42).
De conformidad con la invención, el quinto hilo de bondeo (54) de la conexión bondeada (5) presenta una pata de bondeo (504) con la primera superficie de contacto de carga
(40) y una pata de bondeo (524) con la segunda superficie de contacto de carga (42). Por consiguiente, en la totalidad de cinco hilos de bondeo (50, 52, 54), con, sumadas, diez patas de bondeo (500, 500, 504, 520, 522, 524) en ambas superficies de contacto de carga (40, 42) se ha asegurado que la alimentación de corriente por superficie de contacto de carga (40, 42) es homogénea. Por lo tanto, en servicio el transistor de potencia (4) puede ser alimentado de corriente uniformemente.
La figura 3 muestra una segunda disposición de circuito de conformidad con la invención, igualmente una conexión en paralelo de una pluralidad de interruptores de potencia, aquí compuesta de un transistor de potencia (4) y un diodo de potencia (7) conectado en forma antiparalela. Con ello, se hace evidente que un segundo componente semiconductor de potencia puede limitar el número de hilos de bondeo de una conexión bondeada. En el segundo circuito impreso (24) del
sustrato (2) se muestra aquí, en cada caso, un transistor de
potencia IGBT (4), véase la figura 2, y, en cada caso, un diodo de potencia (7) asignado al mismo. Las superficies de contacto de carga (40, 42, 70) de los componentes semiconductores de potencia (4, 7), asignadas una a la otra, están conectadas una con la otra por medio de una conexión bondeada (5) y en forma electroconductora con el primer circuito impreso (22) del sustrato (2).
Por razones económicas se seleccionan, en este caso, componentes semiconductores de potencia (4, 7) cuya superficie es mínima a la intensidad de corriente máxima admisible necesaria. Por razones tecnológicas en la fabricación de la conexión bondeada, en el ejemplo mostrado sólo es posible disponer un máximo de cinco hilos de bondeo (50, 52, 54) yuxtapuestos sobre la superficie de contacto de carga (70) del diodo (7). En el sentido del recorrido del hilo de bondeo (50, 52, 54) respectivo, el mismo presenta dos patas de bondeo (570) con el diodo (7). Una cantidad menor de hilos de bondeo (50, 52, 54) por cada conexión bondeada (5) tampoco es posible, porque los mismos reducirían en un quinto la intensidad de corriente máxima admisible de la conexión bondeada (5) y, por lo tanto, no podría aprovecharse completamente la potencia de los componentes semiconductores de potencia (4, 7) y, por consiguiente, de la disposición de circuitos.
Mediante dicha delimitación de la conexión bondeada (5) respectiva a cinco hilos de bondeo (50, 52, 54), en el ulterior recorrido de la conexión bondeada (5) es necesario alimentar el transistor de potencia IGBT (4) de corriente en forma homogénea, lo que se realiza por medio de la configuración, de conformidad con la invención, de la
disposición del quinto hilo de bondeo (54). Éste presenta, en cada caso, una pata de bondeo (504, 524) tanto con la primera superficie de contacto de carga (40) como con la segunda superficie de contacto de carga (42) del transistor 5 de potencia TGBT (4). Los restantes cuatro hilos de bondeo (50, 52) presentan, como es sabido, dos patas de bondeo (500, 500, 520, 122) por cada superficie de contacto de carga (40, 42) de igual polaridad asignadas.
10 

Claims (5)

  1. REIVINDICACIONES
    1.
    Disposición de circuitos con un sustrato (2) que presenta circuitos impresos (22, 24, 26), por lo menos un primer componente semiconductor de potencia (4) y una conexión bondeada (5) asignada, presentando el primer componente semiconductor de potencia (4) una primera superficie de contacto de carga (40) y una segunda superficie de contacto de carga (42) de la misma polaridad, caracterizada porque la conexión bondeada (5) presenta un número impar N de hilos de bondeo (50, 52, 54), porque la primera mitad (50) de los N-1 hilos de bondeo alcanza desde un primer circuito impreso (22) del sustrato (2) la primera superficie de contacto de carga (40), porque la segunda mitad (52) de los N-1 hilos de bondeo alcanza desde este primer circuito impreso (22) la segunda superficie de contacto de carga (42), y el enésimo (54) hilo de bondeo, saliente del primer circuito impreso (22), presenta tanto en la primera superficie de contacto de carga (40) como en la segunda (42), por lo menos, una pata de bondeo (504, 524).
  2. 2.
    Disposición de circuitos según la reivindicación 1, en la que el primer componente semiconductor de potencia (4) es un transistor de potencia.
  3. 3.
    Disposición de circuitos según la reivindicación 1, en la que el sustrato (2) es un sustrato aislante con una pluralidad de circuitos impresos (22, 24, 26) dispuestos sobre una superficie y el, por lo menos, único componente semiconductor de potencia (4) está conectado en unión material y en forma electroconductora con un segundo circuito impreso (24).
  4. 4.
    Disposición de circuitos según la reivindicación 1, en la que la conexión bondeada (5) conecta, en cada caso, el
  5. 5.
    Disposición de circuitos según la reivindicación 4, en la que el segundo componente semiconductor de potencia
    primer
    circuito impreso (22) con el primer componente
    semiconductor
    de potencia (4) y un segundo componente
    semiconductor de potencia (7).5 
    (7) es un diodo de potencia.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6901902B2 (ja) 2017-04-27 2021-07-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6960868B2 (ja) 2018-02-05 2021-11-05 株式会社東芝 半導体モジュールおよびその製造方法
DE102019128394A1 (de) * 2019-10-21 2021-04-22 Infineon Technologies Ag Halbleiter-die, halbleitervorrichtung und igbt-modul
CN116544127B (zh) * 2023-07-07 2023-09-22 赛晶亚太半导体科技(浙江)有限公司 一种具有大电流的功率器件的制备方法及连接结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE29823619U1 (de) * 1998-08-21 1999-09-30 Semikron Elektronik Gmbh Leistungshalbleiterschaltungsanordnung mit schwingungsgedämpfter Parallelschaltung
DE10237561C1 (de) * 2002-08-16 2003-10-16 Semikron Elektronik Gmbh Induktivitätsarme Schaltungsanordnung bzw. Schaltungsaufbau für Leistungshalbleitermodule
US20040217488A1 (en) * 2003-05-02 2004-11-04 Luechinger Christoph B. Ribbon bonding
DE102005016650B4 (de) * 2005-04-12 2009-11-19 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit stumpf gelöteten Anschluss- und Verbindungselementen

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