ES2344847T3 - Circuito de control paralelo y dispositivo semiconductor. - Google Patents
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Abstract
Un circuito monitor en paralelo (1A) para monitorizar uno de una pluralidad de capacitores conectados en serie (C1, C2) que reciben una corriente de recarga directa, que comprende un transistor de derivación (Q1) para sortear el capacitor (C1) con la corriente de recarga cuando la tensión de un capacitor supera una tensión de monitor determinada por un circuito de control de tensión con el fin de recargar igualmente los capacitores, una unidad de transferencia (Decodificador 13) para transferir un circuito de ajuste de tensión (VS1) y un circuito interno (CMP11, CMP12) conectado al circuito de ajuste de tensión (VS1) a un modo en espera cuando el circuito de ajuste de tensión (VS1) recibe una combinación específica de códigos de tensión (RC1a a RC1d), y caracterizado porque se detecta una tensión de capacitor negativa y se detecta un funcionamiento anómalo mediante el circuito interno (CMP12) después de que el circuito interno ha sido transferido al modo en espera y se ha interrumpido la detección de tensión.
Description
Circuito de control paralelo y dispositivo
semiconductor.
La presente invención se refiere en general a un
circuito monitor en paralelo y un aparato de semiconductores que
tiene dicho circuito monitor en paralelo para monitorizar uno de
varios capacitores eléctricos de doble capa conectados en serie con
el fin de recargar igualmente los capacitores, y específicamente se
refiere a dicho circuito monitor en paralelo en el que puede
variarse una tensión de monitor para cambiar el circuito a un modo
en espera.
Un capacitor eléctrico de doble capa puede
recargarse rápidamente, en comparación con una batería secundaria
que requiere una gran cantidad de tiempo para la recarga. Además, el
capacitor eléctrico doble tiene una ventaja que no alcanza la
batería secundaria, ya que puede almacenar una gran cantidad de
energía. Sin embargo, el capacitor eléctrico de doble capa tiene
una tensión nominal baja de 2,7 V, y por tanto habitualmente se
conectan en serie varios capacitores para conseguir la alta tensión
necesaria.
Así, los varios capacitores conectados en serie
tienen el problema de que la recarga no es uniforme o igual para
cada capacitor debido a la variación de capacitancia,
auto-recarga, auto-descarga,
etc.
Con el fin de abordar el problema de la recarga
desigual, normalmente se usa un circuito igualador de recarga
denominado "circuito monitor en paralelo".
La Fig. 4 es un diagrama de circuitos de una
parte de dicho circuito monitor en paralelo desvelado en la patente
japonesa nº 3.313.647.
Aunque la Fig. 4 sólo muestra un circuito
monitor en paralelo, habitualmente se emplea una pluralidad de
circuitos monitores en paralelo conectados en serie. Cada uno de
los circuitos monitores en paralelo se conecta a un capacitor. Los
circuitos monitores en paralelo tienen la misma estructura, por
tanto, a continuación se da una explicación con respecto sólo a un
circuito monitor en paralelo.
Como se muestra en la Fig. 4, el circuito
monitor en paralelo comprende dos suministros de tensión de
referencia Vr1 y Vr2, un circuito comparador CMP para comparar
estas tensiones de referencia con la tensión de un capacitor C1,
dos conmutadores S1 y S2 para conmutar la conexión a las tensiones
de referencia Vr1 y Vr2, un transistor Tr1 para sortear el
capacitor C1 con una corriente eléctrica para recargar el capacitor
C1, y un circuito de control de conmutación.
La tensión de referencia Vr1 se ajusta a 3 V que
es la misma que la tensión de plena recarga para el capacitor C1.
La tensión de referencia Vr2 se ajusta a 0,8 V, menor que la tensión
de plena recarga. En la fase inicial del procedimiento de recarga,
el conmutador S1 se conecta a la tensión de referencia Vr2 (0,8 V).
Cuando la tensión del capacitor C1 alcanza 0,8 V, la salida del
circuito comparador CMP se invierte a H, activando el transistor
Tr1. Después de que se activa el transistor Tr1, el capacitor C1 se
descarga con una constante de tiempo que está determinada por
factores de resistencia que incluyen el transistor Tr1.
El circuito de control de conmutación monitoriza
las salidas de todos los circuitos comparadores CMP. Mientras el
capacitor C1 se está descargando, si cualquier otro capacitor Cn
alcanza 0,8 V, los conmutadores del circuito de control de
conmutación conmutan S1 a la tensión de referencia Vr1 para liberar
el modo de derivación para el capacitor C1 y recargar el capacitor
C1 hasta la tensión de plena recarga de 3 V.
En dichos circuitos monitores en paralelo
convencionales, la energía eléctrica es suministrada siempre al
circuito comparador CMP incluso aunque no se realice el control de
recarga, con el resultado de un derroche de consumo de energía, lo
que supone un problema.
En general, se conoce un modo en espera para
ahorrar energía para resolver el problema anterior. En dicho modo
en espera, aunque los circuitos incluidos en un aparato de
semiconductores no se requieren para funcionar, el funcionamiento
del circuito se detiene y la energía suministrada se reduce. Sin
embargo, con el fin de cambiar o transferir el aparato de
semiconductores al modo en espera, es necesario que el aparato de
semiconductores tenga un terminal en espera, a través del cual un
circuito de control externo que incluye una CPU suministra una
señal de espera al aparato de semiconductores.
Sin embargo, dado que los circuitos monitores en
paralelo reciben señales de control del circuito de control externo
para controlar la recarga de muchos capacitores conectados a los
mismos, necesitan muchos terminales. El número de terminales es muy
importante cuando un aparato de semiconductores que incluye dichos
circuitos monitores en paralelo se encapsula en un paquete de uso
genérico.
En más detalle, para controlar paso por paso
desde el CI más bajo al CI más alto entre el aparato de
semiconductores conectado en serie, se necesitan dos terminales
para una señal. Cuando es necesaria una pluralidad de controles de
estado, dos terminales para activación/desactivación de un estado
conllevan altos costes de fabricación, complejos diseños de
circuitos y una gran zona para la tarjeta de conexiones.
Si el número de terminales necesarios es
superior al número de terminales de un paquete de uso genérico en
sólo uno, debe usarse un paquete más grande y más caro.
El documento WO-02/097.945
desvela un sistema para gestión de energía en una serie de unidades
de almacenamiento de energía en las que se monitoriza la corriente
suministrada a las unidades de almacenamiento de energía y la
corriente se desvía de una unidad de almacenamiento de energía a
otra en respuesta a la velocidad de carga y a la capacidad de la
unidad de almacenamiento de energía.
En consecuencia, un objeto general de la
presente invención es proporcionar un circuito monitor en paralelo
y un aparato de semiconductores que emplea el circuito monitor en
paralelo, en el que la monitorización puede producirse durante un
modo en espera, de acuerdo con las reivindicaciones 1 y 5
respectivamente.
En la descripción mostrada a continuación se
exponen las características y ventajas de la presente invención, y
en parte serán evidentes a partir de la descripción y de los dibujos
adjuntos, o pueden aprenderse mediante la práctica de la invención
según las enseñanzas proporcionadas en la descripción. Los objetos,
así como las características y ventajas de la presente invención,
se realizarán y alcanzarán mediante un circuito monitor en paralelo
expuesto en particular en la memoria descriptiva en términos tan
completos, claros, concisos y exactos que permiten que el experto
en la materia pueda poner en práctica la invención.
Para conseguir estas y otras ventajas y de
acuerdo con el fin de la invención, según se expone y describe
ampliamente en este documento la invención se proporciona del modo
siguiente.
Según un primer aspecto de la presente invención
se proporciona un circuito monitor en paralelo para monitorizar uno
de una pluralidad de varios capacitores conectados en serie que
reciben una corriente de recarga directa, que comprenden un
transistor de derivación para sortear el capacitor con la corriente
de recarga cuando la tensión de un capacitor supera una tensión de
monitor determinada por un circuito de control de tensión con el
fin de recargar igualmente los capacitores, una unidad de
transferencia para transferir un circuito de ajuste de tensión y un
circuito interno conectado al circuito de control de tensión en un
modo en espera cuando el circuito de ajuste de tensión recibe una
combinación específica de códigos de tensión, y caracterizado
porque se detecta una tensión de capacitor negativa y se detecta
funcionamiento anómalo mediante el circuito interno después de que
el circuito interno se ha transferido al modo en espera y se ha
interrumpido la detección de tensión.
Preferentemente se emite una señal de espera
cuando todos los bits de los códigos de tensión tienen valor
alto.
Preferentemente, la entrada de los códigos de
tensión al circuito de ajuste de tensión puede usarse para
proporcionar señales de control de estado que no requieren código
de ajuste de tensión, usando terminales de control para conectar
varios aparatos de semiconductores, sin añadir un terminal
dedicado.
Preferentemente, se usan líneas de señales y
terminales de control para conectar una pluralidad de aparatos de
semiconductores, sin añadir un terminal dedicado.
Según un segundo aspecto de la invención, se
proporciona un aparato de semiconductores que tiene una pluralidad
de los circuitos monitores en paralelo según el primer aspecto de la
invención.
La Fig. 1 es un diagrama de circuitos que
ilustra circuitos monitores en paralelo y un aparato de
semiconductores que emplea los circuitos monitores en paralelo
según una forma de realización de la presente invención;
la Fig. 2 es un diagrama de circuitos que
ilustra en detalle una estructura del circuito de ajuste de tensión
VS1 mostrado en la Fig. 1;
la Fig. 3 es un diagrama de circuitos del
conmutador analógico mostrado en la Fig. 2;
la Fig. 4 es un diagrama de circuitos de una
parte de un circuito monitor en paralelo convencional;
la Fig. 5 es una tabla que muestra las
relaciones entre las señales de código RC1a\simRC1d de
entrada a un decodificador 13 y las señales de salida
OUT1\simOUT16 del decodificador 13;
la Fig. 6 ilustra la conexión entre terminales
de control de varios aparatos de semiconductores según una forma de
realización de la presente invención; y
la Fig. 7 ilustra la conexión entre un circuito
de control y un circuito de ajuste de tensión según una forma de
realización de la presente invención.
A continuación, se describen formas de
realización de la presente invención con referencia a los dibujos
adjuntos.
La Fig. 1 es un diagrama de circuitos que
ilustra circuitos monitores en paralelo y un aparato de
semiconductores que emplea los circuitos monitores en paralelo
según una forma de realización de la presente invención.
Un aparato de semiconductores 1A incluye n (n es
un número entero) circuitos monitores en paralelo que se muestran
rodeados por una línea discontinua. Un terminal Vdd y un terminal
Vss están conectados a una fuente de alimentación VB y a tierra,
respectivamente. Entre un terminal Cell_{n} y un terminal
Cell_{n+1} de cada circuito monitor en paralelo n, se conectan un
capacitor Cn y un transistor de derivación Qn que tiene un emisor
conectado a una resistencia Rn. Una base del transistor de
derivación Qn se conecta por medio de un terminal Outn a un
drenador de un transistor activador de derivación Mn.
Como todos los circuitos monitores en paralelo
1\simn incluidos en el aparato de semiconductores 1 A tienen la
misma estructura, a continuación sólo se explica de forma
representativa un circuito monitor en paralelo 1. El circuito
monitor en paralelo 1 comprende un circuito de ajuste de tensión
VS1, una tensión de referencia Vr1, dos circuitos comparadores
CMP11 y CMP12, un circuito de control de salida OC1 y un transistor
de activación de derivación
M1.
M1.
El circuito de ajuste de tensión VS1 genera una
tensión proporcional a una tensión del capacitor C1. Se establece
una proporción constante mediante una señal de código RC1 que es
enviada desde un circuito de control externo (no mostrado).
La señal de código RC1 es una señal digital de 4
bits, y puede designar cualquiera de las 15 tensiones de monitor
desde un nivel de inicialización a un nivel de recarga plena
dependiendo de las combinaciones de los códigos de bits.
El circuito comparador CMP12 tiene
características de histéresis en su circuito de entrada, y compara
la tensión de referencia Vr1 con una tensión VSo1 emitida desde el
circuito de ajuste de tensión VS1. Cuando la tensión de salida VSo1
supera la tensión de referencia Vr1, el circuito comparador CMP12
invierte su salida a un nivel alto.
Dos entradas del circuito comparador CMP11 están
conectadas a lados correspondientes del capacitor C1. El circuito
comparador CMP11 es un circuito de comparación para detectar que el
capacitor C1 se recarga a una tensión negativa. La detección de la
tensión negativa del capacitor C1 se realiza teniendo
características de histéresis en su terminal de entrada. Cuando una
tensión del capacitor C1 se convierte en -0,2 V, el circuito
comparador CMP11 emite una señal de nivel alto. Esta señal es
enviada como una señal de detección de baja tensión LVD1 al
circuito de control. Al recibir la señal de detección de baja
tensión LVD1, el circuito de control interrumpe la descarga del
capacitor C1.
El circuito comparador CMP11 es un circuito de
protección que detecta la sobredescarga del capacitor C1, y evita
que el capacitor eléctrico de doble capa C1 reciba una tensión
inversa.
El circuito de control de salida OC1 está
controlado por una señal de habilitación de salida ENIN1 que es
enviada desde el circuito de control. Cuando la ENIN1 está activa,
el circuito de control de salida OC1 conecta la salida del circuito
comparador CMP12 con una puerta del transistor de activación de
derivación M1.
Cuando la tensión del capacitor C1 pasa
gradualmente a nivel alto y la tensión de salida VSo1 del circuito
de ajuste de tensión VS1 supera la tensión de referencia Vr1, el
circuito comparador CMP12 se invierte y produce una señal de nivel
alto. Esta señal es enviada como una señal de detección de tensión
alta HVD1 al circuito de control. Al recibir la señal de detección
de tensión alta HVD1, el circuito de control realiza un
procedimiento predeterminado y envía la señal de habilitación de
salida ENIN1 al circuito monitor en paralelo para hacer que el
circuito de control de salida OC1 esté activo. Cuando el circuito de
control de salida OC1 se vuelve activo, la salida del comparador
CMP12 se conecta a la puerta del transistor de activación de
derivación M1 para activar el transistor de activación de
derivación M1 y activar el transistor de activación de derivación
Q1. Cuando el transistor de derivación Q1 se activa, fluye una
corriente eléctrica para recargar el capacitor C1 a través de la
resistencia R1 y el transistor de derivación Q1, sorteando el
capacitor C1.
Cuando el circuito de control determina que uno
de los capacitores conectados a uno de los circuitos monitores en
paralelo está totalmente recargado, envía una señal de código RC1
específica a uno de los circuitos monitores en paralelo 1. Al
recibir la señal de código RC1 específica, el circuito de ajuste de
tensión VS1 envía una señal EN1 y cambia los circuitos comparadores
CMP11 y CMP12 a estado de espera, y reduce su propio consumo de
corriente según se explica más adelante.
La Fig. 2 es un diagrama de circuitos que
ilustra en detalle una estructura del circuito de ajuste de tensión
VS1 mostrado en la Fig. 1.
El circuito de ajuste de tensión VS1 comprende
un decodificador 13 para decodificar señales de código de 4 bits
RC1a\simRC1d, conmutadores analógicos
ASW1\simASW15 que se activan/desactivan dependiendo de las salidas
del decodificador 13, resistencias conectadas en serie r0\simr18,
un transistor NMOS M1a cuyo drenador y fuente están conectados
entre un extremo de la resistencia r18 y un terminal Cell2, un
elemento fusible F1 conectado a la resistencia r16 en paralelo, un
conmutador analógico ASW16 conectado a la resistencia r17 en
paralelo y un inversor INV1 cuya salida se conecta a un terminal de
control ASGB del conmutador analógico ASW16.
Las señales de códigos de 4 bits
RC1a\simRC1d enviadas desde el circuito de control son
decodificadas por el decodificador 13. El decodificador 13 tiene 16
salidas OUT1\simOUT16 y salidas invertidas OUT1B\simOUT16B.
La Fig. 5 es una tabla que muestra las
relaciones entre señales de código RC1a\simRC1d que entran
al decodificador 13 y las señales de salida OUT1\simOUT16 del
decodificador 13.
Entre los terminales de salida OUT1\simOUT16,
el terminal igual al "Nº" en la columna más a la izquierda
adopta el valor alto. Se omiten las salidas de los terminales de
salida OUT4\simOUT13. Las salidas en los terminales de salida
OUT1B\simOUT16B son señales invertidas de las salidas en el
terminal de salida OUT1\simOUT16, y no se muestran.
La Fig. 3 es un diagrama de circuitos del
conmutador analógico mostrado en la Fig. 2. Los terminales de salida
OUT1 y OUT1B del decodificador 13 están conectados a los terminales
de control ASG y ASGB del conmutador analógico ASW1,
respectivamente. Análogamente, los terminales de salida OUT2 y OUT2B
del decodificador 13 están conectados a terminales de control ASG y
ASGB del conmutador analógico ASW2, respectivamente. Análogamente,
los terminales de salida OUT3\simOUT15 y OUT3B\simOUT15B del
decodificador 13 están conectados a terminales de control ASG y ASGB
de los conmutadores analógicos ASW 3\simASW15,
respectivamente.
Según se muestra en la Fig. 3, los conmutadores
analógicos ASW1\simASW16 pueden comprender un transistor NMOS 10A
y un transistor PMOS 11A conectados en paralelo.
Los terminales de entrada IN a los conmutadores
analógicos ASW1\simASW15 están todos conectados a un nodo entre
una resistencia r0 y una resistencia r1. Un terminal de salida OUT
del conmutador analógico ASW1 se conecta a un nodo entre la
resistencia r1 y la resistencia r2. Análogamente, un terminal de
salida OUT del conmutador analógico ASWn se conecta a un nodo entre
la resistencia rn y la resistencia rn+1.
El fusible F1 se conecta a la resistencia r16 en
paralelo. Al cortar el fusible F1 se puede cambiar el intervalo de
tensión que puede ajustarse mediante el circuito de ajuste de
tensión VS1. En otras palabras, una estructura de circuitos puede
proporcionar dos clases de aparatos de semiconductores que tienen
diferentes intervalos de tensión.
Los extremos de la resistencia r17 están
conectados a la entrada IN y la salida OUT del conmutador analógico
ASW16, respectivamente. El terminal de control ASG del conmutador
analógico ASW16 se conecta a la salida del comparador CMP12. El
terminal de control ASGB del conmutador analógico ASW16 se conecta a
la salida invertida del inversor INV1.
El transistor NMOS M1a está conectado entre un
extremo de la resistencia r18 y el terminal Cell2. Una puerta del
transistor NMOS M1a se conecta al terminal de salida OUT16B del
decodificador 13. La salida ENB1 del terminal de salida OUT16B es
para detectar una tensión de espera. El transistor NMOS M1a es una
clase de unidad de control que corta la corriente eléctrica al
detectar un estado de espera.
La tensión de salida VSo1 del circuito de ajuste
de tensión VS1 se extrae de un nodo entre la resistencia r0 y la
resistencia r1, y se conecta con una salida de inversión del
circuito comparador CMP12.
Se conecta una tensión de referencia Vr1 entre
una entrada de no inversión del circuito comparador CMP12 y un
terminal Cell1 (Vdd).
Aunque la combinación de las señales de código
RC1a\simRC1d está comprendida dentro del intervalo del Nº
1\simNº 15 mostrado en la Fig. 5, la correspondiente a los
conmutadores analógicos ASW1\simASW15 se activa. En este momento,
dado que la salida OUT16B del decodificador 13 está en un nivel
alto, el transistor NMOS M1a se activa y conecta las resistencias
en serie r0-r18 al terminal Cell2. Como el otro
extremo de la resistencia r0 está conectado a la fuente de
alimentación Vdd, la tensión de salida VSo1 del circuito de ajuste
de tensión VS1 es una tensión dividida que es igual a la tensión de
la fuente de alimentación Vdd dividida por [la resistencia r0 más
la suma de las resistencias r1-r18], después
multiplicada por [la suma de las resistencias
r1-r18].
Cuando el conmutador analógico ASWn se activa,
las resistencias r1\simrn entre el terminal de entrada IN y el
terminal de salida OUT del conmutador analógico ASWn se
cortocircuitan, y la tensión de salida VSo1 del circuito de ajuste
de tensión VS1 se reduce. Como el valor n es más grande, la caída de
tensión a través de la resistencia r0 se incrementa, y reduce la
tensión de monitor VSo1.
Dependiendo de la combinación de las señales de
código RC1, cualquier conmutador analógico ASW puede activarse
fácilmente, y por tanto la tensión del monitor para sortear el
capacitor C1 puede ajustarse de forma libre y sencilla.
Como la tensión entre el terminal Cell1 y el
terminal Cell2 es baja en la fase inicial de recarga del capacitor
C1, la caída de tensión a través de la resistencia r0 es menor que
la tensión de referencia Vr1, y por tanto la salida del circuito
comparador CMP12 está en un nivel bajo. Cuando la recarga del
capacitor C1 prosigue y la caída de tensión a través de la
resistencia r0 supera la tensión de referencia Vr1, la salida del
circuito comparador CMP12 se invierte a un nivel alto.
Posteriormente, el funcionamiento es el mismo que el mencionado
anteriormente con referencia a la Fig. 1.
Cuando el circuito de control determina que cada
capacitor conectado al circuito monitor en paralelo correspondiente
se ha recargado completamente, cambia todas las señales de código
RC1a\simRC1d a niveles altos, y produce la condición Nº 16
mostrada en la tabla de combinación de la Fig. 5. Como consecuencia,
la salida OUT16 del decodificador pasa a valor alto, y la salida
OUT16B pasa a valor bajo, y el transistor NMOS M1a se desactiva,
con el resultado de ausencia de corriente que fluya a través de las
resistencias en serie r0\simr18, lo que ahorra consumo de
energía. Además, como la salida OUT16 del decodificador 13 se
conecta al terminal de habilitación IN del circuito comparador
CMP12, la salida OUT16 hace que el circuito comparador CMP12 detenga
su funcionamiento y se transfiera al modo en espera de consumo de
baja energía. Como se muestra en la Fig. 1, dado que la salida IN1
del decodificador 13 también se conecta al terminal de habilitación
IN del circuito comparador CMP11, el circuito comparador CMP11 se
transfiere o cambia a modo en espera.
De esta manera, la señal para transferir los
circuitos monitores en paralelo a estado de espera se proporciona
dependiendo de la combinación específica de señales de código de
ajuste de tensión RC1 para el circuito de ajuste de tensión VS1. En
consecuencia, se realiza un modo en espera sin un terminal dedicado
para modo en espera.
A continuación se explican los funcionamientos
de la resistencia r17 y del conmutador analógico ASW16.
Cuando la salida del comparador CMP12 está en un
nivel bajo, el conmutador analógico ASW16 se desactiva, y la
resistencia r17 se añade a las resistencias en serie. Por otra
parte, cuando la salida del comparador CMP12 pasa a valor alto, el
conmutador analógico ASW16 se activa, y la resistencia r17 se
cortocircuita. A continuación, la tensión de salida VSo1 del
circuito de ajuste de tensión VS1 se reduce. La tensión de salida
VSo1 del circuito de ajuste de tensión VS1 se conecta a la entrada
de inversión del circuito comparador CMP12; lo que significa que la
entrada del circuito comparador CMP12 recibe características de
histéresis.
Según se menciona anteriormente, el conmutador
analógico ASW16 se activa para cortocircuitar la resistencia r17. A
continuación la tensión de salida VSo1 del circuito de ajuste de
tensión VS1 se reduce, para dar las características de histéresis
al circuito comparador CMP12. En consecuencia, aun cuando la
detección de tensión no se accione, la detección de tensión
negativa puede realizarse y el circuito comparador CMP12 puede
realizar una detección anómala.
Según se muestra en la Fig. 7, las señales de
código RC1a\simRC1d son impulsadas por medio de las
resistencias Ra, Rb, Rc y Rd, respectivamente, a una fuente de
alimentación Vdd dentro del aparato de semiconductores 1A. Las
señales de código RCa, RCb, RCc y RCd están conectadas con los
circuitos monitores en paralelo correspondientes en el aparato de
semiconductores. Por tanto, si las líneas de señales de código
RCa\simRCd están separadas del aparato de semiconductores 1A
debido a algún problema, las señales de código RCa\simRCd pasan a
ser señales de nivel alto.
Si la conexión entre el aparato de
semiconductores 1A y el circuito de control está separada y los
terminales de señales de código del aparato de semiconductores 1A
se abren, los circuitos monitores en paralelo se transfieren al
modo en espera y puede evitarse la recarga anómala de los
capacitores C1\simCn.
La Fig. 6 ilustra la conexión entre los
terminales de control de varios aparatos de semiconductores según
una forma de realización de la presente invención.
Según se muestra en la Fig. 6, las señales de
control de estado de un circuito de control (o microprocesador de
control) son señales de enlace ascendente. Las señales de control de
estado del circuito de control son entradas para los terminales de
conexión CI de tensión baja de un CI1 (CIn). Las señales de enlace
ascendente que entran en el CI1 son procesadas por señal dentro de
un circuito interno, y a continuación se emiten desde terminales de
conexión CI de tensión alta a terminales de conexión CI de tensión
baja de un CI2 (CIn+1). Repitiendo esta conexión, las señales de
control de estado pueden transmitirse a un CI que tenga la tensión
más alta.
Las señales de enlace descendente conectadas
desde terminales de conexión de CI de tensión baja de un CI alto a
terminales de conexión de CI de tensión alta de un CI de tensión
baja que es menor en uno. Las señales de enlace ascendente se
conectan desde terminales de conexión CI de tensión alta de un CI de
tensión baja a terminales de conexión de CI de tensión baja de un
CI de tensión alta que es mayor en uno.
Según se muestra en la Fig. 6, existen cuatro
clases de terminales de control, terminales de salida de conexión
CI de tensión alta, terminales de entrada de conexión CI de tensión
alta, terminales de salida de conexión CI de tensión baja y
terminales de entrada de conexión CI de tensión baja.
Según un procedimiento de la presente invención,
las señales de código RCa\simRCd se combinan en la señal de
control de estado sin necesidad de código de ajuste de tensión, y
por tanto el aparato de semiconductores 1A puede cambiarse a la
condición de espera sin añadir el número de terminales.
Según otro procedimiento de la presente
invención, las líneas de señales se combinan codificando las señales
de control de estado. Es decir, según se menciona anteriormente,
las líneas de señales se combinan mediante señales de control de
estado que se codifican por medio de las cuatro clases de terminal,
un terminal de salida de conexión CI de tensión alta, un terminal
de entrada de conexión CI de tensión alta, un terminal de salida de
conexión CI de tensión baja y un terminal de entrada de conexión CI
de tensión baja, y por tanto el aparato de semiconductores 1A puede
cambiarse al modo en espera sin aumentar el número de
terminales.
Convencionalmente, cada uno de los CI conectados
en serie es controlado desde el CI más bajo al CI más alto uno a
uno, y una señal necesita dos terminales para controlar el estado,
incrementándose así el coste de fabricación.
Con el fin de evitar el aumento de los
terminales, la presente invención puede emplear al menos dos
procedimientos. Uno consiste en combinar las señales y las señales
de control de estado que no requieren código de tensión. Dichas
señales de control de estado pueden obtenerse a partir de
combinaciones específicas de la señal de código. El otro consiste
en codificar las señales de código de estado y en combinar las
líneas de señales. Las líneas de señales para terminales
correspondientes de varios circuitos monitores en paralelo se
conectan conjuntamente.
De esta manera, no se requieren terminales o
cableado especiales para cambiar los circuitos monitores en paralelo
a un modo en espera. Por tanto, puede usarse un paquete que tenga
menos terminales para reducir el coste de fabricación.
La presente invención no se limita a estas
formas de realización, sino que pueden realizarse variaciones y
modificaciones sin apartarse del ámbito de la presente invención
según se define mediante las reivindicaciones adjuntas.
Claims (5)
1. Un circuito monitor en paralelo (1A) para
monitorizar uno de una pluralidad de capacitores conectados en
serie (C1, C2) que reciben una corriente de recarga directa, que
comprende un transistor de derivación (Q1) para sortear el
capacitor (C1) con la corriente de recarga cuando la tensión de un
capacitor supera una tensión de monitor determinada por un circuito
de control de tensión con el fin de recargar igualmente los
capacitores, una unidad de transferencia (Decodificador 13) para
transferir un circuito de ajuste de tensión (VS1) y un circuito
interno (CMP11, CMP12) conectado al circuito de ajuste de tensión
(VS1) a un modo en espera cuando el circuito de ajuste de tensión
(VS1) recibe una combinación específica de códigos de tensión (RC1a
a RC1d), y caracterizado porque se detecta una tensión de
capacitor negativa y se detecta un funcionamiento anómalo mediante
el circuito interno (CMP12) después de que el circuito interno ha
sido transferido al modo en espera y se ha interrumpido la
detección de tensión.
2. El circuito monitor en paralelo (1A) según la
reivindicación 1, caracterizado porque se proporciona un
medio por el que se produce una señal de espera cuando todos los
bits de los códigos de tensión (RC1a a RC1d) tienen valor alto.
3. El circuito monitor en paralelo (1A) según la
reivindicación 1, caracterizado porque los códigos de tensión
(RC1a a RC1d) de entrada al circuito de ajuste de tensión (VS1)
pueden usarse para proporcionar señales de control de estado que no
requieren código de ajuste de tensión, usando terminales de control
(ASG, ASGB) para conectar varios aparatos de semiconductores, sin
añadir un terminal dedicado.
4. El circuito monitor en paralelo (1A) según la
reivindicación 1, caracterizado porque se usan líneas de
señales (RCa-RCd) y terminales de control (ASG,
ASGB) para conectar una pluralidad de aparatos de semiconductores,
sin añadir un terminal dedicado.
5. Un aparato de semiconductores que tiene una
pluralidad de los circuitos monitores en paralelo (1A) según la
reivindicación 1.
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| JP3720211B2 (ja) * | 1999-05-24 | 2005-11-24 | シャープ株式会社 | 無線通信システムの電池電圧表示装置 |
| EP1205022A4 (en) * | 1999-06-11 | 2004-07-14 | Pri Automation Inc | ULTRA-CAPACITOR POWER SUPPLY FOR AN ELECTRIC VEHICLE. |
| US6323623B1 (en) * | 1999-08-23 | 2001-11-27 | Casio Computer Co., Ltd. | Charging device and charging method thereof |
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