CN220382758U - 一种静电防护电路、soc芯片及电子设备 - Google Patents

Abstract

本申请提供一种静电防护电路、SOC芯片及电子设备，涉及电子电路的技术领域。静电防护电路，包括：基础防护电路、第一防护电路、放电电路，基础防护电路的第一端被配置为与总线连接，基础防护电路的第二端被配置为与待保护电路连接，基础防护电路的第三端接地，基础防护电路用于阻滞由总线输入到待保护电路的ESD电流；第一防护电路的第一端被配置为连接外部电源，第一防护电路的第二端接地，第一防护电路的第三端与基础防护电路的第四端连接；第一防护电路的第三端还通过放电电路接地；基础防护电路、第一防护电路和放电电路配合，用于将第一防护电路的第三端充电至与外部电源相同的电压。

Description

一种静电防护电路、SOC芯片及电子设备

技术领域

本申请涉及电子电路的技术领域，具体而言，涉及一种静电防护电路、SOC芯片及电子设备。

背景技术

ESD(ElectroStatic Discharge，静电释放)事件会出现在芯片制造、封装、测试、运输等过程中。随着晶体管尺寸减小，芯片的规模越来越大，会导致ESD的可靠性降低。因此，不影响系统正常工作，并且可靠的ESD防护电路变得越来越重要。

目前，通常通过HBM(Human Body Model，人体模型)电路、CDM(Charged DeviceModel，充电器件模型)电路等作为ESD防护电路(静电防护电路)，用于阻滞由总线输入到连接于总线上的设备的ESD电流。但是，在总线多设备(多个设备与总线连接)通信，且总线有电的情况下，现有的ESD防护电路会导致总线与掉电设备之间存在漏电通路，影响与总线连接的其他设备之间的正常通信。

实用新型内容

本申请提供一种静电防护电路、SOC芯片及电子设备，以解决现有技术中在总线多设备(多个设备与总线连接)通信，且总线有电的情况下，ESD防护电路会导致总线与掉电设备之间存在漏电通路，影响与总线连接的其他设备之间的正常通信的问题。

第一方面，本申请提供一种静电防护电路，包括：基础防护电路、第一防护电路、放电电路，所述基础防护电路的第一端被配置为与总线连接，所述基础防护电路的第二端被配置为与待保护电路连接，所述基础防护电路的第三端接地，所述基础防护电路用于阻滞由所述总线输入到所述待保护电路的ESD电流；所述第一防护电路的第一端被配置为连接外部电源，所述第一防护电路的第二端接地，所述第一防护电路的第三端与所述基础防护电路的第四端连接；所述第一防护电路的第三端还通过所述放电电路接地；所述基础防护电路、所述第一防护电路和所述放电电路配合，用于将所述第一防护电路的第三端充电至与所述外部电源相同的电压。

本申请实施例中，由于第一防护电路的第三端充电至与外部电源相同的电压，因此，即使总线多设备通信，且总线有电的情况下，由于第一防护电路的第三端充电至与外部电源相同的电压，使得第一防护电路的第三端与总线之间不存在电势差，因此，总线与掉电设备之间不会出现漏电通路，也就不会影响与总线连接的其他设备之间的正常通信。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述静电防护电路还被配置为：利用所述基础防护电路、所述第一防护电路和所述放电电路中的至少两个配合来释放因ESD现象产生的ESD电流。

本申请实施例中，通过基础防护电路、第一防护电路和放电电路进行配合，可以提高释放ESD电流的能力，且使得该静电防护电路能针对多种位置发生的ESD现象进行防护，使得本方案提供的静电防护电路可以应用于更多的场景中。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，在所述基础防护电路的第一端发生ESD现象产生第一ESD电流的情况下，所述基础防护电路被配置为将所述第一ESD电流从所述基础防护电路与所述总线连接的一端流向所述基础防护电路的第四端；所述放电电路被配置为将所述第一ESD电流从所述基础防护电路的第四端流向所述放电电路的接地端。

本申请实施例中，在基础防护电路的第一端发生ESD现象的情况下，通过基础防护电路和放电电路配合，即可使第一ESD电流流向接地端，完成对第一ESD电流的释放。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，若所述放电电路的接地端空接，所述第一防护电路，还被配置为将所述第一ESD电流从所述接地端流向所述第一防护电路的第一端。

本申请实施例中，当放电电路的接地端空接时，由于第一ESD电流无法从接地端释放，因此，第一防护电路将将第一ESD电流流向第一防护电路的第一端，以使第一ESD电流流出静电防护电路，完成对第一ESD电流的释放。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，在所述第一防护电路的第一端发生ESD现象产生第二ESD电流的情况下，所述第一防护电路被配置为将所述第二ESD电流从所述第一防护电路的第一端流向所述第一防护电路的第三端；所述放电电路被配置为将所述第二ESD电流从所述基础防护电路的第四端流向所述放电电路的接地端。

本申请实施例中，在第一防护电路的第一端发生ESD现象的情况下，通过第一防护电路和放电电路配合，即可使第二ESD电流流向接地端，完成对第二ESD电流的释放。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，若所述放电电路的接地端空接，所述基础防护电路，被配置为将所述第二ESD电流从所述接地端流向所述基础防护电路的第一端。

本申请实施例中，当放电电路的接地端空接时，由于第二ESD电流无法从接地端释放，因此，基础防护电路将将第二ESD电流流向基础防护电路的第一端，以使第二ESD电流流出静电防护电路，完成对第二ESD电流的释放。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述第一防护电路，包括：第一晶体管、第二晶体管，所述第一晶体管的第一端被配置为与所述外部电源连接，所述第一晶体管的第二端与所述基础防护电路的第四端连接，所述第一晶体管的第二端还通过所述放电电路接地；所述第二晶体管的第一端与所述第一晶体管的第一端连接，所述第二晶体管的第二端接地。

本申请实施例中，通过第一晶体管和第二晶体管即可实现第一防护电路，降低了防护电路的电路复杂度。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述放电电路，包括：放电晶体管，所述第一防护电路的第三端通过所述放电晶体管接地，所述放电晶体管的使能端被配置为接收控制信号，所述控制信号用于控制所述放电晶体管的导通或关断，且在发生ESD现象的情况下，控制所述放电晶体管导通。

本申请实施例中，放电电路包括放电晶体管，从而可以实现在发生ESD现象的情况下，放电晶体管导通，以便于通过该放电晶体管将ESD电流导向接地端。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述放电电路，还包括：电源检测电路，所述电源检测电路的第一端与所述第一防护电路的第三端连接，所述电源检测电路的第二端接地，所述电源检测电路的第三端与所述放电晶体管的使能端连接，所述电源检测电路用于生成所述控制信号。

本申请实施例中，由于放电电路还包括电源检测电路，进而可以通过该电源检测电路识别是否出现ESD现象，从而可以通过电源检测电路控制放电晶体管的导通状态。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述电源检测电路，包括：电阻电容电路、反向电路，所述电阻电容电路的第一端与所述第一防护电路的第三端连接，所述电阻电容电路的第二端接地，所述电阻电容电路被配置为响应所述第一防护电路的第三端输出的电压的变化，调整所述电阻电容电路第三端的输出电压；所述电阻电容电路的第三端通过所述反向电路与所述放电晶体管的使能端连接，所述反向电路被配置为将所述电阻电容电路第三端的输出电压反向，得到所述控制信号。

本申请实施例中，通过电阻电容电路可以检测到第一防护电路的第三端的电压变化，从而可以识别是否出现ESD现象时。进而在出现ESD现象(第一防护电路的第三端出现大于外接电源的电压)时，通过反向电路控制放电晶体管导通。通过电阻电容电路、反向电路即可实现电源检测电路的功能，降低了电路复杂度。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述电阻电容电路包括：第一电阻、第一电容；在所述放电晶体管为PMOS管的情况下，所述第一电容的第一端与所述第一防护电路的第三端连接，所述第一电容的第二端通过所述第一电阻接地，所述第一电容的第二端还通过所述反向电路与所述放电晶体管的使能端连接；在所述放电晶体管为NMOS管的情况下，所述第一电阻的第一端与所述第一防护电路的第三端连接，所述第一电阻的第二端通过所述第一电容接地，所述第一电阻的第二端还通过所述反向电路与所述放电晶体管的使能端连接。

本申请实施例中，由于PMOS管和NMOS管的导通条件不同，因此，电阻电容电路需要根据放电晶体管的导通类型选择不同的连接方式。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述放电晶体管为PMOS管，所述反向电路，包括：第一PMOS管、第一NMOS管，所述第一PMOS管的源极与所述第一防护电路的第三端连接，所述第一PMOS管的栅极与所述电阻电容电路的第三端连接；所述第一NMOS管的漏极分别与所述第一PMOS管的漏极和所述放电晶体管的栅极连接，所述第一NMOS管的源极接地，所述第一NMOS管的栅极与所述电阻电容电路的第三端连接。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，若所述放电晶体管为NMOS管，所述反向电路，包括：第二PMOS管、第二电阻，所述第二PMOS管的源极与所述第一防护电路的第三端连接，所述第二PMOS管的栅极与所述电阻电容电路的第三端连接，所述第二PMOS管的漏极与所述放电晶体管的栅极连接；所述第二PMOS管的漏极通过所述第二电阻接地。

结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述基础防护电路包括：第二防护电路、充电接触防护电路，所述第二防护电路的第一端被配置为与总线连接，所述第二防护电路的第二端接地，所述第二防护电路的第三端与所述第一防护电路的第三端连接；所述充电接触防护电路的第一端被配置为与所述总线连接，所述充电接触防护电路的第二端接地，所述充电接触防护电路的第三端被配置为与待保护电路连接，所述充电接触防护电路的第四端与所述第一防护电路的第三端连接。

第二方面，本申请提供一种SOC(System on Chip，系统级芯片)芯片，包括：总线、多个待保护电路和如上述第一方面和/或结合上述第一方面任一可能的实施方式提供的静电防护电路，每个所述待保护电路均通过一个所述静电防护电路与所述总线连接。

第三方面，本申请提供一种电子设备，包括：如上述第二方面提供的SOC芯片。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例示出的一种静电防护电路的结构框图；

图2为本申请实施例示出的第一种放电电路的电路图；

图3为本申请实施例示出的第二种放电电路的电路图；

图4为本申请实施例示出的一种静电防护电路的电路图。

具体实施方式

术语“第一”、“第二”、“第三”等仅用于区分描述，并不表示排列序号，也不能理解为指示或暗示相对重要性。

在本申请的描述中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。

下面将结合附图对本申请的技术方案进行详细地描述。

鉴于在总线多设备(多个设备与总线连接)通信，且总线有电的情况下，现有的ESD防护电路会导致总线与掉电设备之间存在漏电通路，影响与总线连接的其他设备之间的正常通信。基于此，本申请提供一种静电防护电路，能降低总线与掉电设备之间存在漏电通路的情况的出现。

请参阅图1，如图1所示，静电防护电路100包括基础防护电路110和第一防护电路120、放电电路130。

基础电路的第一端(图1所示的A1端)被配置为与总线连接，基础电路的第二端(图1所示的A2端)被配置为与待保护电路连接，基础电路的第三端(图1所示的A3端)接地。第一防护电路120的第一端(图1所示的B1端)被配置为连接外部电源，第一防护电路120的第二端(图1所示的B2端)接地，第一防护电路120的第三端(图1所示的B3端)与基础电路的第四端(图1所示的A4端)连接。第一防护电路120的第三端通过放电电路130接地。

基础防护电路110、第一防护电路120和放电电路130配合，用于将第一防护电路120的第三端充电至与外部电源相同的电压。

由于第一防护电路120的第三端充电至与外部电源相同的电压，因此，即使总线多设备通信，且总线有电的情况下，由于第一防护电路120的第三端充电至与外部电源相同的电压，使得第一防护电路120的第三端与总线之间不存在电势差，因此，总线与掉电设备之间不会出现漏电通路，也就不会影响与总线连接的其他设备之间的正常通信。

考虑到由于ESD事件发生的位置不同(例如可以是芯片的引脚、电源接口等位置)，使得现有的ESD防护电路，如HBM电路、CDM电路等，难以针对所有类型的ESD事件进行防护。本申请还利用静电防护电路中的基础防护电路、第一防护电路和放电电路中的至少两个电路的配合，来释放因ESD现象产生的ESD电流，以实现对多种类型的ESD事件进行防护。

一种实施方式下，静电防护电路还被配置为：利用基础防护电路110、第一防护电路120和放电电路130中的至少两个配合来释放因ESD现象产生的ESD电流。

其中，ESD电流可以包括第一ESD电流、第二ESD电流和第三ESD电流。不同ESD电流的产生位置不同。

可选的，在基础防护电路110的第一端发生ESD现象产生第一ESD电流的情况下，基础防护电路110被配置为将第一ESD电流从基础防护电路与总线连接的一端流向基础防护电路110的第四端。放电电路130被配置为将第一ESD电流从基础防护电路110的第四端流向放电电路130的接地端。

可选的，在基础防护电路110的第一端发生ESD现象，且放电电路130的接地端空接的情况下，第一防护电路120被配置为将第一ESD电流从接地端流向第一防护电路120的第一端。

可选的，在第一防护电路120的第一端发生ESD现象产生第二ESD电流的情况下，第一防护电路120被配置为将第二ESD电流从第一防护电路120的第一端流向第一防护电路120的第三端。放电电路130被配置为将第二ESD电流从基础防护电路110的第四端流向放电电路130的接地端。

可选的，在第一防护电路120的第一端发生ESD现象，且放电电路130的接地端空接，基础防护电路110，被配置为将第二ESD电流从接地端流向基础防护电路110的第一端。

可选的，当静电防护电路100接地的一端发生ESD现象产生第三ESD电流时，此时基础电路的接地的一端产生高电压，基础电路将第三ESD电流从基础电路的第三端流向基础电路的第一端。

可选的，当静电防护电路100接地的一端发生ESD现象时，也可以是通过第一防护电路120将第三ESD电流从接地端流向外部电源。

一种实施方式下，第一防护电路120包括第一晶体管和第二晶体管。

第一晶体管的第一端(第一防护电路的第一端)被配置为与外部电源连接，第一晶体管的第二端(第一防护电路的第三端)与基础电路的第四端连接，且第一晶体管的第二端通过放电电路130接地。第一晶体管用于限制电流从第一晶体管的第一端流向第一晶体管的第二端。

可选的，第一晶体管可以是二极管、MOS管等，只要第一晶体管能实现限制电流从第一晶体管的第一端流向第一晶体管的第二端即可。

当第一晶体管为二极管时，第一晶体管的第一端为二极管的正极，第一晶体管的第二端为二极管的负极。

当第一晶体管为PMOS管时，第一晶体管的第一端为PMOS管的源极，第一晶体管的第二端为PMOS管的漏极。同时，PMOS管的栅极用于接受导通信号，以使PMOS管导通。

当第一晶体管为NMOS管时，第一晶体管的第一端为NMOS管的漏极，第一晶体管的第二端为NMOS管的源极。同时，NMOS管的栅极用于接受导通信号，以使NMOS管导通。

第二晶体管的第一端与第一晶体管的第一端连接，第二晶体管的第二端(第一防护电路的第二端)接地。第二晶体管用于限制电流从第二晶体管的第二端流向第二晶体管的第一端。

可选的，第二晶体管可以是二极管、MOS管等，只要第二晶体管能实现限制电流从第二晶体管的第一端流向第二晶体管的第二端即可。

当第二晶体管为二极管时，第二晶体管的第一端为二极管的负极，第二晶体管的第二端为二极管的正极。

当第二晶体管为PMOS管时，第二晶体管的第一端为PMOS管的漏极，第二晶体管的第二端为PMOS管的源极。同时，PMOS管的栅极用于接受导通信号，以使PMOS管导通。

当第二晶体管为NMOS管时，第二晶体管的第一端为NMOS管的源极，第二晶体管的第二端为NMOS管的漏极。同时，NMOS管的栅极用于接受导通信号，以使NMOS管导通。

一种实施方式下，放电电路130可以包括放电晶体管。

其中，第一防护电路120的第三端通过放电晶体管接地，放电晶体管的使能端被配置为接受控制信号，控制信号用于控制放电晶体管的导通状态，其中，控制信号用于在发生ESD现象时，控制放电晶体管导通。

放电晶体管可以是PMOS管、NMOS管、三极管等具有开关特性的晶体管。当发生ESD现象时，控制信号控制放电晶体管导通，以使电流通过该放电晶体管流向接地端。

其中，控制信号可以是通过其它设备发送给放电晶体管的使能端，或者，也可以是静电防护电路100内的部分电路向放电晶体管的使能端发送控制信号。

又一种实施方式下，当控制信号来自静电防护电路100内的部分电路时，上述的放电电路130可以包括放电晶体管和电源检测电路。

其中，电源检测电路的第一端与第一防护电路120的第三端连接，电源检测电路的第二端接地，电源检测电路的第三端与放电晶体管的使能端连接，电源检测电路用于生成控制信号。

一种实施方式下，电源检测电路可以包括电阻电容电路(RC电路)和反向电路。

电阻电容电路的第一端与第一防护电路120的第三端连接，电阻电容电路的第二端接地，电阻电容电路的第三端通过反向电路与放电晶体管的使能端连接。

电阻电容电路被配置为响应第一防护电路120的第三端输出的电压的变化，更新自身第三端输出的电压大小。反向电路被配置为将电阻电容电路第三端输出的电压反向，并基于反向后的电压控制放电晶体管的导通状态。

电阻电容电路可以包括第一电阻和第一电容。

在放电晶体管为PMOS管的情况下，第一电容的第一端与第一防护电路120的第三端连接，第一电容的第二端通过第一电阻接地，第一电容的第二端通过反向电路与放电晶体管的使能端连接。

当第一防护电路120的第三端突变为高电平时，第一电容短路，因此，第一电容的第二端为高电平。

其中，第一电容可以是任意型号的电容，或者，第一电容也可以是利用MOS管作为电容。

当放电晶体管为PMOS管时，第一电容可以是第三PMOS管，此时，第三PMOS管的源极和漏极均与第一防护电路120的第三端连接，第三PMOS管的栅极通过第一电阻接地。

在放电晶体管为NMOS管的情况下，第一电阻的第一端与第一防护电路120的第三端连接，第一电阻的第二端通过第一电容接地，第一电阻的第二端通过反向电路与放电晶体管的使能端连接。

当第一防护电路120的第三端突变为高电平时，第二电容短路，因此，第一电阻的第二端接地，也即第一电阻的第二端为低电平。

当放电晶体管为NMOS管时，第一电容可以是第二NMOS管，此时，第二NMOS管的源极和漏极均接地，第一电阻的第二端与第二NMOS管的栅极连接。

反向电路可以是任意类型的反相器，只要其能实现将电阻电容电路第三端输出的电压反向即可。

可选的，在放电晶体管为PMOS管的情况下，反向电路可以包括：第一PMOS管、第一NMOS管，第一PMOS管的源极与第一防护电路120的第三端连接，第一PMOS管的栅极与电阻电容电路的第三端连接；第一NMOS管的漏极分别与第一PMOS管的漏极和放电晶体管的栅极连接，第一NMOS管的源极接地，第一NMOS管的栅极与电阻电容电路的第三端连接。

当电阻电容电路的第三端输出高电平信号时，第一PMOS管断开，第一NMOS管导通，由于第一NMOS管的源极接地，因此，第一NMOS管的漏极为低电平，也即放电晶体管(PMOS管)的栅极为低电平，放电晶体管导通。

可选的，在放电晶体管为NMOS管的情况下，反向电路可以包括：第二PMOS管、第二电阻，第二PMOS管的源极与第一防护电路120的第三端连接，第二PMOS管的栅极与电阻电容电路的第三端连接，第二PMOS管的漏极与放电晶体管的栅极连接；第二PMOS管的漏极通过第二电阻接地。

当电阻电容电路的第三端输出低电平信号时，第二PMOS管导通，由于放电晶体管(NMOS管)的使能端(栅极)管通过第二电阻接地，因此，放电晶体管的栅极为高电平，放电晶体管导通。

为了便于理解上述的放电电路130，请参阅图2，图2所示的放电电路130仅为本申请实施例示出的放电电路130的一种具体实现方式，不应将其作为对本申请的限制。

如图2所示，放电晶体管为PMOS管(图2所示的MP2)，电阻电容电路的第一电容(图2所示的MP0)的第一端(MP0的源极和漏极)与第一防护电路120的第三端(图2所示的V1)连接，第一电容的第二端(MP0的栅极)通过第一电阻(图2所示的R0)接地(图2所示的VSS)。

反向电路包括第一PMOS管(图2所示的MP1)、第一NMOS管(图2所示的MN0)，第一PMOS管的源极与第一防护电路120的第三端连接，第一PMOS管的栅极与第一电容的第二端连接；第一NMOS管的漏极分别与第一PMOS管的漏极和放电晶体管的栅极连接，第一NMOS管的源极接地，第一NMOS管的栅极与第一电容的第二端连接。

当第一防护电路120的第三端突变为高电平时，第一电容短路，因此，第一电容的第二端为高电平。此时，第一PMOS管断开，第一NMOS管导通，由于第一NMOS管的源极接地，因此，第一NMOS管的漏极为低电平，也即放电晶体管(PMOS管)的栅极为低电平，放电晶体管导通。

为了便于理解上述的放电电路130，请参阅图3，图3所示的放电电路130仅为本申请实施例示出的放电电路130的一种具体实现方式，不应将其作为对本申请的限制。

如图3所示，放电晶体管为NMOS管(图3所示的MN1)，电阻电容电路的第一电阻(图3所示的R0)的第一端与第一防护电路120的第三端连接，第一电阻的第二端通过第一电容(图3所示的MN2，其中，MN2的源极和漏极接地，MN2的栅极与第一电阻的第二端连接)接地。

反向电路包括第二PMOS管(图3所示的MP3)、第二电阻(图3所示的R1)，第二PMOS管的源极与第一防护电路120的第三端连接，第二PMOS管的栅极与第一电阻的第二端连接，第二PMOS管的漏极与放电晶体管的栅极连接；第二PMOS管的漏极通过第二电阻接地。

当第一防护电路120的第三端突变为高电平时，第二电容短路，因此，第一电阻的第二端接地，也即第一电阻的第二端为低电平。此时，第二PMOS管导通，由于放电晶体管(NMOS管)的使能端(栅极)管通过第二电阻接地，因此，放电晶体管的栅极为高电平，放电晶体管导通。

一种实施方式下，基础电路包括第二防护电路和充电接触防护电路。

第二防护电路的第一端被配置为与总线连接，第二防护电路的第二端接地，第二防护电路的第三端与第一防护电路120的第三端连接。

可选的，第二防护电路可以包括第三晶体管和第四晶体管。

第三晶体管的第一端被配置为与总线连接，第三晶体管的第二端与第一防护电路120的第三端连接。第四晶体管的第一端与第三晶体管的第一端连接，第四晶体管的第二端接地。

可选的，第三晶体管可以是二极管、MOS管等，只要第三晶体管能实现限制电流从第三晶体管的第一端流向第三晶体管的第二端即可。

当第三晶体管为二极管时，第三晶体管的第一端为二极管的正极，第三晶体管的第二端为二极管的负极。

当第三晶体管为PMOS管时，第三晶体管的第一端为PMOS管的源极，第三晶体管的第二端为PMOS管的漏极。同时，PMOS管的栅极用于接受导通信号，以使PMOS管导通。

当第三晶体管为NMOS管时，第三晶体管的第一端为NMOS管的漏极，第三晶体管的第二端为NMOS管的源极。同时，NMOS管的栅极用于接受导通信号，以使NMOS管导通。

可选的，第四晶体管可以是二极管、MOS管等，只要第四晶体管能实现限制电流从第四晶体管的第一端流向第四晶体管的第二端即可。

当第四晶体管为二极管时，第四晶体管的第一端为二极管的负极，第四晶体管的第二端为二极管的正极。

当第四晶体管为PMOS管时，第四晶体管的第一端为PMOS管的漏极，第四晶体管的第二端为PMOS管的源极。同时，PMOS管的栅极用于接受导通信号，以使PMOS管导通。

当第四晶体管为NMOS管时，第四晶体管的第一端为NMOS管的源极，第四晶体管的第二端为NMOS管的漏极。同时，NMOS管的栅极用于接受导通信号，以使NMOS管导通。

充电接触防护电路的第一端被配置为与总线连接，充电接触防护电路的第二端接地，充电接触防护电路的第三端被配置为与待保护电路连接，充电接触防护电路的第四端与第一防护电路120的第三端连接。

可选的，充电接触防护电路可以包括第五晶体管、第六晶体管、第三电阻。

第三电阻的第一端被配置为与总线连接，第三电阻的第二端与第五晶体管的第一端连接。第五晶体管的第二端与第一防护电路120的第三端连接。第六晶体管的第一端与第三电阻的第二端连接，第六晶体管的第二端接地。

可选的，第五晶体管可以是二极管、MOS管等，只要第五晶体管能实现限制电流从第五晶体管的第一端流向第五晶体管的第二端即可。

当第五晶体管为二极管时，第五晶体管的第一端为二极管的正极，第五晶体管的第二端为二极管的负极。

当第五晶体管为PMOS管时，第五晶体管的第一端为PMOS管的源极，第五晶体管的第二端为PMOS管的漏极。同时，PMOS管的栅极用于接受导通信号，以使PMOS管导通。

当第五晶体管为NMOS管时，第五晶体管的第一端为NMOS管的漏极，第五晶体管的第二端为NMOS管的源极。同时，NMOS管的栅极用于接受导通信号，以使NMOS管导通。

可选的，第六晶体管可以是二极管、MOS管等，只要第六晶体管能实现限制电流从第六晶体管的第一端流向第六晶体管的第二端即可。

当第六晶体管为二极管时，第六晶体管的第一端为二极管的负极，第六晶体管的第二端为二极管的正极。

当第六晶体管为PMOS管时，第六晶体管的第一端为PMOS管的漏极，第六晶体管的第二端为PMOS管的源极。同时，PMOS管的栅极用于接受导通信号，以使PMOS管导通。

当第六晶体管为NMOS管时，第六晶体管的第一端为NMOS管的源极，第六晶体管的第二端为NMOS管的漏极。同时，NMOS管的栅极用于接受导通信号，以使NMOS管导通。

为了便于理解上述都静电防护电路100，如图4所示，图4所示的静电防护电路100仅为本申请实施例示出的静电防护电路100的一种具体实现方式，不应将其作为对本申请的限制。

如图4所示，第二防护电路(图4所示的HBM2)的第三晶体管(图4所示的D0)的正极被配置为与总线(图4所示的PAD)连接，第三晶体管的负极与第一晶体管(图4所示的D4)的负极(第一防护电路120的第三端，图4所示的VDDPESD)连接。第四晶体管(图4所示的D1)的负极与第三晶体管的正极连接，第四晶体管的正极接地。

充电接触防护电路(图4所示的CDM)的第三电阻(图4所示的R2)的第一端被配置为与总线连接，第三电阻的第二端与第五晶体管(图4所示的D2)的正极连接。第五晶体管的负极与第一晶体管的负极连接。第六晶体管(图4所示的D3)的负极第三电阻的第二端、第三晶体管的正极连接，第六晶体管的正极接地。

第一防护电路120(图4所示的HBM1)的第一晶体管(图4所示的D4)的正极被配置为与外部电源连接，第一晶体管的负极通过放电电路130接地。第二晶体管(图4所示的D5)的负极与第一晶体管的正极连接，第二晶体管的证据接地。

当静电防护电路100与总线连接的一端(图4所示的PAD端)发生ESD现象产生第一ESD电流时，PAD端为高电压，第一ESD电流从PAD端经过第三晶体管D0流向放电电路130，此时，第三晶体管D0的负极为高电平，放电电路130导通，使得第一ESD电流从第三晶体管D0的负极经过放电电路130流向接地端(图4所示的VSS)。

可选的，在电流从第二晶体管D0的负极经过放电电路130流向接地端后，若接地端空接，第一ESD电流还可以通过第二晶体管流向VDD端。

当静电防护电路100接地的一端发生ESD现象产生第三ESD电流时，此时VSS端为高电压，第三ESD电流从第二晶体管的第二端流向第二晶体管的第一端，通过PAD端流出。

可选的，第三ESD电流也可以是从第二晶体管D0的负极流向第二晶体管D0的正极，从VDD端流出。

当静电防护电路100连接外部电源的一端(图4所示的VDD端)发生ESD现象产生第二ESD电流时，此时第一晶体管的第一端产生高电压，第二ESD电流从第一晶体管的正极流向第一晶体管的负极，第一晶体管的第二端为高电压，使得放电电路130导通。第二ESD电流通过放电电路130流向VSS端。

可选的，在第二ESD电流通过放电电路130流向VSS端后，若VSS端空接，第二ESD电流还可以从第二晶体管的第二端流向第二晶体管的第一端，通过PAD端流出。

基于同样的发明构思，本申请还提供一种SOC芯片，该SOC芯片包括总线、多个上述的静电防护电路和多个待保护电路。每个待保护电路均通过一个静电防护电路与总线连接。

其中，SOC芯片可以是任意类型的处理器芯片，例如中央处理器(CentralProcessing Unit，CPU)、网络处理器(Network Processor，NP)等；还可以是数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific IntegratedCircuit，ASIC)等。

其中，静电防护电路的具体实现方式及原理在前文已叙述清楚，为简要描述，此处不再赘述。

基于同样的发明构思，本申请还提供一种电子设备，该电子设备包括上述的SOC芯片。

上述的电子设备，包括但不限于个人电脑、服务器、手机、车载设备等。

其中，SOC芯片的具体实现方式及原理在前文已叙述清楚，为简要描述，此处不再赘述。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (16)

1.一种静电防护电路，其特征在于，包括：

基础防护电路，所述基础防护电路的第一端被配置为与总线连接，所述基础防护电路的第二端被配置为与待保护电路连接，所述基础防护电路的第三端接地，所述基础防护电路用于阻滞由所述总线输入到所述待保护电路的静电电流；

第一防护电路，所述第一防护电路的第一端被配置为连接外部电源，所述第一防护电路的第二端接地，所述第一防护电路的第三端与所述基础防护电路的第四端连接；

放电电路，所述第一防护电路的第三端还通过所述放电电路接地；

所述基础防护电路、所述第一防护电路和所述放电电路配合，用于将所述第一防护电路的第三端充电至与所述外部电源相同的电压。

2.根据权利要求1所述的静电防护电路，其特征在于，所述静电防护电路还被配置为：利用所述基础防护电路、所述第一防护电路和所述放电电路中的至少两个配合来释放因ESD现象产生的ESD电流。

3.根据权利要求2所述的静电防护电路，其特征在于，在所述基础防护电路的第一端发生ESD现象产生第一ESD电流的情况下，所述基础防护电路被配置为将所述第一ESD电流从所述基础防护电路与所述总线连接的一端流向所述基础防护电路的第四端；

所述放电电路被配置为将所述第一ESD电流从所述基础防护电路的第四端流向所述放电电路的接地端。

4.根据权利要求3所述的静电防护电路，其特征在于，若所述放电电路的接地端空接，所述第一防护电路，还被配置为将所述第一ESD电流从所述接地端流向所述第一防护电路的第一端。

5.根据权利要求2所述的静电防护电路，其特征在于，在所述第一防护电路的第一端发生ESD现象产生第二ESD电流的情况下，所述第一防护电路被配置为将所述第二ESD电流从所述第一防护电路的第一端流向所述第一防护电路的第三端；

所述放电电路被配置为将所述第二ESD电流从所述基础防护电路的第四端流向所述放电电路的接地端。

6.根据权利要求5所述的静电防护电路，其特征在于，若所述放电电路的接地端空接，所述基础防护电路，被配置为将所述第二ESD电流从所述接地端流向所述基础防护电路的第一端。

7.根据权利要求1所述的静电防护电路，其特征在于，所述第一防护电路，包括：

第一晶体管，所述第一晶体管的第一端被配置为与所述外部电源连接，所述第一晶体管的第二端与所述基础防护电路的第四端连接，所述第一晶体管的第二端还通过所述放电电路接地；

第二晶体管，所述第二晶体管的第一端与所述第一晶体管的第一端连接，所述第二晶体管的第二端接地。

8.根据权利要求1所述的静电防护电路，其特征在于，所述放电电路，包括：

放电晶体管，所述第一防护电路的第三端通过所述放电晶体管接地，所述放电晶体管的使能端被配置为接收控制信号，所述控制信号用于控制所述放电晶体管的导通或关断，且在发生ESD现象的情况下，控制所述放电晶体管导通。

9.根据权利要求8所述的静电防护电路，其特征在于，所述放电电路，还包括：

电源检测电路，所述电源检测电路的第一端与所述第一防护电路的第三端连接，所述电源检测电路的第二端接地，所述电源检测电路的第三端与所述放电晶体管的使能端连接，所述电源检测电路用于生成所述控制信号。

10.根据权利要求9所述的静电防护电路，其特征在于，所述电源检测电路，包括：

电阻电容电路，所述电阻电容电路的第一端与所述第一防护电路的第三端连接，所述电阻电容电路的第二端接地，所述电阻电容电路被配置为响应所述第一防护电路的第三端输出的电压的变化，调整所述电阻电容电路第三端的输出电压；

反向电路，所述电阻电容电路的第三端通过所述反向电路与所述放电晶体管的使能端连接，所述反向电路被配置为将所述电阻电容电路第三端的输出电压反向，得到所述控制信号。

11.根据权利要求10所述的静电防护电路，其特征在于，所述电阻电容电路包括：

第一电阻、第一电容；

在所述放电晶体管为PMOS管的情况下，所述第一电容的第一端与所述第一防护电路的第三端连接，所述第一电容的第二端通过所述第一电阻接地，所述第一电容的第二端还通过所述反向电路与所述放电晶体管的使能端连接；

在所述放电晶体管为NMOS管的情况下，所述第一电阻的第一端与所述第一防护电路的第三端连接，所述第一电阻的第二端通过所述第一电容接地，所述第一电阻的第二端还通过所述反向电路与所述放电晶体管的使能端连接。

12.根据权利要求10所述的静电防护电路，其特征在于，所述放电晶体管为PMOS管，所述反向电路，包括：

第一PMOS管，所述第一PMOS管的源极与所述第一防护电路的第三端连接，所述第一PMOS管的栅极与所述电阻电容电路的第三端连接；

第一NMOS管，所述第一NMOS管的漏极分别与所述第一PMOS管的漏极和所述放电晶体管的栅极连接，所述第一NMOS管的源极接地，所述第一NMOS管的栅极与所述电阻电容电路的第三端连接。

13.根据权利要求10所述的静电防护电路，其特征在于，若所述放电晶体管为NMOS管，所述反向电路，包括：

第二PMOS管，所述第二PMOS管的源极与所述第一防护电路的第三端连接，所述第二PMOS管的栅极与所述电阻电容电路的第三端连接，所述第二PMOS管的漏极与所述放电晶体管的栅极连接；

第二电阻，所述第二PMOS管的漏极通过所述第二电阻接地。

14.根据权利要求1所述的静电防护电路，其特征在于，所述基础防护电路包括：

第二防护电路，所述第二防护电路的第一端被配置为与总线连接，所述第二防护电路的第二端接地，所述第二防护电路的第三端与所述第一防护电路的第三端连接；

充电接触防护电路，所述充电接触防护电路的第一端被配置为与所述总线连接，所述充电接触防护电路的第二端接地，所述充电接触防护电路的第三端被配置为与待保护电路连接，所述充电接触防护电路的第四端与所述第一防护电路的第三端连接。

15.一种SOC芯片，其特征在于，包括：

总线；

多个待保护电路和如权利要求1-14任一项所述的静电防护电路，每个所述待保护电路均通过一个所述静电防护电路与所述总线连接。

16.一种电子设备，其特征在于，包括：

如权利要求15所述的SOC芯片。