TW201806275A

TW201806275A - Esd保護積體電路以及esd檢測電路

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Publication number: TW201806275A
Application number: TW106125815A
Authority: TW
Inventors: 饒哲源; 黃柏獅
Original assignee: 聯發科技股份有限公司
Priority date: 2016-08-02
Filing date: 2017-08-01
Publication date: 2018-02-16
Also published as: TWI653797B

Abstract

本發明提供了一種ESD保護積體電路以及ESD檢測電路。ESD保護積體電路包括功能電路和ESD檢測電路，功能電路耦接到第一電源電壓和第二電源電壓，功能電路包括至少一個功能封裝球，以及ESD檢測電路耦接到第二電源電壓，ESD檢測電路不耦接到第一電源電壓並且不耦接到功能電路的至少一個功能封裝球。本發明可以減少ESD失效分析的時間成本，並且還可以用以改善IC裝配或測試期間的ESD保護。

Description

ESD保護積體電路以及ESD檢測電路

本發明涉及靜電放電（Electrostatic Discharge，ESD）檢測電路以及應用了該ESD檢測電路的ESD保護積體電路（integrated circuit，IC）。

現代高密度IC容易受到來自帶電體(人類或其他)的ESD的損害，特別係當帶電體接觸IC時。靜電放電現象將給半導體器件帶來損害，且會影響IC的正常功能。

當電荷量超過通過IC的電傳導路徑的能力時，發生ESD損害。典型的ESD失效機制包括在金屬氧化物半導體（metal-oxide-semiconductor，MOS）背景下的結短路（junction shorting）引起的熱耗散（thermal runaway）和閘結短路引起的介質擊穿（dielectric breakdown）。

IC可能在製造過程中、組裝、測試期間或系統應用中受到ESD事件的損害。因此，對IC設計者來說，在設計階段提高積體電路的ESD保護以增加ESD敏感度係一個必要的目標。

有鑑於此，本發明提供一種ESD保護積體電路以及ESD檢測電路，以解決上述問題。

根據至少一個實施方式，提供了一種ESD保護積體電路，包括功能電路和ESD檢測電路，該功能電路耦接到第一電源電壓和第二電源電壓，該功能電路包括至少一個功能封裝球，以及該ESD檢測電路耦接到該第二電源電壓，該ESD檢測電路不耦接到該第一電源電壓並且不耦接到該功能電路的該至少一個功能封裝球。

根據至少一個實施方式，提供了一種ESD檢測電路，用於ESD保護積體電路中，該ESD保護積體電路包括具有至少一個功能封裝球並且耦接到第一電源電壓和第二電源電壓的功能電路，該ESD檢測電路包括：至少一個ESD封裝球，該ESD檢測電路的該ESD封裝球不耦接到該功能電路的該功能封裝球並且不耦接到該第一電源電壓；並行連接的複數個放電路徑，耦接在該ESD封裝球和該第二電源電壓之間，用於對ESD應激事件放電，該複數個放電路徑具有彼此不同的放電電流；以及ESD指示電路，耦接在該ESD封裝球和該第二電源電壓之間，該ESD指示電路處於與ESD合格相關的開啟狀態或者處於與ESD失效相關的短路狀態。

通過本發明可以減少ESD失效分析的時間成本，並且還可以用以改善IC裝配或測試期間的ESD保護。

所屬技術領域中具有通常知識者在閱讀附圖所示優選實施例的下述詳細描述之後，可以毫無疑義地理解本發明的這些目的及其它目的。

以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。

文中所用術語“基本”或“大致”係指在可接受的範圍內，所屬技術領域中具有通常知識者能夠解決所要解決的技術問題，基本達到所要達到的技術效果。舉例而言，“大致等於”係指在不影響結果正確性時，所屬技術領域中具有通常知識者能夠接受的與“完全等於”有一定誤差的方式。

第1圖根據本發明的一個實施方式示出了ESD保護IC 100的原理框圖。如第1圖所示，ESD保護IC 100包括ESD檢測電路110和功能電路120。ESD檢測電路110包括封裝球（即，ESD封裝球）0-1、…0-a（“a”係大於或等於1的整數）。功能電路120包括電路120-1、…120-N（N係大於或等於1的整數）。功能電路120的電路120-1包括封裝球（即，功能封裝球）1-1、…1-b（“b”係大於或等於1的整數）。功能電路120的電路120-N包括封裝球N-1、…N-n（“n”係大於或等於1的整數）。

如第1圖所示，ESD檢測電路110的封裝球0-1、…0-a不耦接到高電源電壓VDD。功能電路120的封裝球1-1、…N-n耦接到高電源電壓VDD（也稱為第一電源電壓）、信號引腳或者接地。並且，功能電路120的封裝球1-1、…N-n中的至少一個封裝球耦接到高電源電壓VDD，其他的封裝球可以耦接到信號引腳或者接地。此外，ESD檢測電路110的封裝球0-1、…0-a不耦接到功能電路120的封裝球1-1、…N-n。但是，ESD檢測電路110和功能電路120共用低電源電壓VSS（也稱為第二電源電壓）。

在正常操作（即，沒有ESD應激事件發生）時，功能電路120係正常的，並且ESD檢測電路110的等效電阻高於電阻閾值（例如，但不限於，ESD檢測電路110的正常等效電阻可以係幾千歐姆）。也就係講，如果ESD檢測電路110從未被比ESD檢測電路的ESD保護閾值高的ESD應激事件衝擊，則ESD檢測電路110處於開啟狀態（open state）（即，ESD合格（ESD pass））。

當ESD應激事件發生時，ESD檢測電路110將對ESD應激事件放電以保護功能電路120。然而，如果ESD應激事件ESD超過了ESD檢測電路110的ESD保護閾值，那麼ESD檢測電路110將被損壞，因而ESD檢測電路110的等效電阻將非常低（例如，但不限於1歐姆）。即，如果ESD檢測電路110已被比ESD檢測電路的ESD保護閾值高的ESD應激事件衝擊，則ESD檢測電路110的等效電阻會低於電阻閾值，並且ESD檢測電路110處於短路狀態（short state）（例如，ESD失效（ESD failed））。

因此，通過將ESD檢測電路110的封裝球耦接到ESD測試引腳（未示出）用於讀取ESD檢測電路110的等效電阻，則可以確定ESD檢測電路110是否損壞（由於ESD應激事件高於保護閾值）。也就係說，如果ESD檢測電路110的等效電阻比電阻閾值高，則ESD檢測電路110係正常的。如果ESD檢測電路110的等效電阻低於電阻閾值，則ESD檢測電路110由於非常高的ESD應激事件已經係損壞的。

第2圖至第5圖根據本發明的幾個可能的實施方式示出了ESD檢測電路。現在參考第2圖。如第2圖所示，根據本發明的一個實施方式，ESD檢測電路110A包括放電路徑P1、P2和ESD指示電路210。放電路徑P1、P2並行連接。

放電路徑P1包括二極體D1。二極體D1耦接在封裝球0-1與低電源電壓VSS之間。放電路徑P1對ESD保護IC處的負ESD應激電壓進行放電。

放電路徑P2包括串聯的二極體D2和D3。二極體D2耦接在封裝球0-1和二極體D3的一端之間。二極體D3耦接在二極體D2的一端和低電源電壓VSS之間。放電路徑P2對ESD保護IC處的正ESD應激電壓進行放電。因此，放電路徑P1和P2具有彼此不同的放電方向。並且，放電路徑P1和P2具有相反的放電方向。

ESD指示電路210由例如但不限於NMOS電晶體MN1實現。NMOS電晶體MN1包括耦接到封裝球0-1的第一端（例如但不限於閘極）、均耦接到低電源電壓VSS的第二端和第三端（例如但不限於源極和漏極）。

正常情況下，在ESD保護IC中沒有ESD應激事件。因此，正常情況下，放電路徑P1和P2上沒有放電電流，並且ESD指示電路210係關斷的。因此，正常情況下，ESD指示電路210具有高等效電阻。

如果在ESD保護IC中發生的ESD應激事件低於ESD檢測電路110A的保護閾值，則放電路徑P1和P2中至少一個放電路徑導電對ESD應激事件進行放電用於保護ESD保護IC。然而，如果ESD應激事件過高，超過了ESD檢測電路110A的保護閾值，則ESD指示電路210的NMOS電晶體MN1將損壞（即使過高ESD應激事件通過放電路徑P1或P2放電），因此，NMOS電晶體MN1的等效電阻將非常低（即，ESD失效）。

因此，通過檢查ESD檢測電路110A的等效電阻，可以確定高ESD應激事件是否已經發生。

現在參考第3圖。如第3圖所示，根據本發明的一個實施方式，ESD檢測電路110B包括放電路徑P1、P2和ESD指示電路310。放電路徑P1、P2可以與第2圖中類似，此處不再贅述。

ESD指示電路310由例如但不限於複數個級聯的NMOS電晶體MN2和MN3實現。NMOS電晶體MN2包括浮動的第一端（例如但不限於閘極）、耦接到封裝球0-1的第二端（例如但不限於漏極）和耦接到NMOS電晶體MN3的第三端（例如但不限於源極）。NMOS電晶體MN3包括耦接到低電源電壓VSS的第一端（例如但不限於閘極）、耦接到NMOS電晶體MN2的第三端的第二端（例如但不限於漏極）和耦接到低電源電壓VSS的第三端（例如但不限於源極）。

正常情況下，在ESD保護IC中沒有ESD應激事件。因此，正常情況下，放電路徑P1和P2上沒有放電電流，並且ESD指示電路310係關斷的（即，NMOS電晶體MN2和MN3係關斷的）。因此，正常情況下，ESD指示電路310具有高等效電阻（即，ESD合格）。

如果在ESD保護IC中發生的ESD應激事件低於ESD檢測電路110B的保護閾值，則放電路徑P1和P2中至少一個放電路徑導電對ESD應激事件進行放電用於保護ESD保護IC。然而，如果ESD應激事件過高，超過了ESD檢測電路110B的保護閾值，則ESD指示電路310的NMOS電晶體MN2和MN3將損壞（即使過高ESD應激事件通過放電路徑P1或P2放電），因此，NMOS電晶體MN2和MN3都將發生漏-源短路。因此，如果ESD應激事件過高並且超過了ESD檢測電路110B的保護閾值，NMOS電晶體MN2和MN3的等效電阻將非常低（即，ESD失效）。

因此，通過檢查ESD檢測電路110B的等效電阻，可以確定高ESD應激事件是否已經發生。

現在參考第4圖。如第4圖所示，根據本發明的一個實施方式，ESD檢測電路110C包括放電路徑P1、P2和ESD指示電路410。放電路徑P1、P2可以與第2圖中類似，此處不再贅述。

ESD指示電路410由例如但不限於複數個級聯的PMOS電晶體MP1和MP2實現。PMOS電晶體MP1的第一端（例如但不限於閘極）耦接到封裝球0-1、第二端（例如但不限於漏極）耦接到PMOS電晶體MP2、第三端（例如但不限於源極）耦接到封裝球0-1和PMOS電晶體MP1的第一端。PMOS電晶體MP2的第一端（例如但不限於閘極）係浮動的、第二端（例如但不限於漏極）耦接到低電源電壓VSS、第三端（例如但不限於源極）耦接到PMOS電晶體MP1的第二端。

正常情況下，在ESD保護IC中沒有ESD應激事件。因此，正常情況下，放電路徑P1和P2上沒有放電電流，並且ESD指示電路410係斷開的（即，PMOS電晶體MP1和MP2係關斷的）。因此，正常情況下，ESD指示電路410具有高等效電阻。

如果在ESD保護IC中發生的ESD應激事件低於ESD檢測電路110C的保護閾值，則放電路徑P1和P2中至少一個放電路徑導電對ESD應激事件進行放電用於保護ESD保護IC。然而，如果ESD應激事件過高，超過了ESD檢測電路110C的保護閾值，則ESD指示電路410的PMOS電晶體MP1和MP2將損壞（即使過高ESD應激事件通過放電路徑P1或P2放電），因此，PMOS電晶體MP1和MP2都將發生漏-源短路。因此，如果ESD應激事件過高並且超過了ESD檢測電路110C的保護閾值，PMOS電晶體MP1和MP2的等效電阻將非常低。

因此，通過檢查ESD檢測電路110C的等效電阻，可以確定高ESD應激事件是否已經發生。

現在參考第5圖。如第5圖所示，根據本發明的一個實施方式，ESD檢測電路110D包括放電路徑P1、P2和ESD指示電路510。放電路徑P1、P2可以與第2圖中類似，此處不再贅述。

ESD指示電路510由例如但不限於PMOS電晶體MP3實現。PMOS電晶體MP3的第一端（例如但不限於閘極）耦接到低電源電壓VSS、第二端和第三端（例如但不限於漏極和源極）均耦接到封裝球0-1。

正常情況下，在ESD保護IC中沒有ESD應激事件。因此，正常情況下，放電路徑P1和P2上沒有放電電流，並且ESD指示電路510係斷開的。因此，正常情況下，ESD指示電路510具有高等效電阻。

如果在ESD保護IC中發生的ESD應激事件低於ESD檢測電路110D的保護閾值，則放電路徑P1和P2中至少一個放電路徑導電對ESD應激事件進行放電用於保護ESD保護IC。然而，如果ESD應激事件過高，超過了ESD檢測電路110D的保護閾值，則ESD指示電路510的PMOS電晶體MP3將損壞（即使過高ESD應激事件通過放電路徑P1或P2放電），因此，PMOS電晶體MP3的等效電阻將非常低。

因此，通過檢查ESD檢測電路110D的等效電阻，可以確定高ESD應激事件是否已經發生。

在本發明的其他可能的實施方式中，ESD保護IC可以包括保護閾值彼此不同的兩個或兩個以上的ESD檢測電路。例如但不限於，ESD保護IC可以包括保護閾值分別係125V和250V的兩個ESD檢測電路。因此，當100V的ESD應激事件發生時，兩個ESD檢測電路都具有較高的等效電阻。當在125V和250V（例如但不限於200V）之間的ESD應激事件發生時，其中一個ESD檢測電路具有較高的等效電阻，另一個ESD檢測電路的具有低等效電阻。當高於250V的ESD應激事件發生時，兩個ESD檢測電路都具有較低的等效電阻。

在本發明的實施方式中，ESD檢測電路的ESD保護閾值可以基於放電路徑的二極體的尺寸和ESD指示電路的電晶體的比例尺寸確定。因此，ESD檢測電路的ESD保護閾值可以通過改變放電路徑的二極體的尺寸或者ESD指示電路的電晶體的比例尺寸而改變。

在本發明的其他實施方式中，ESD檢測電路可以包括放電路徑（即，ESD檢測電路不包括ESD指示電路），並且ESD檢測電路的ESD保護閾值可以基於放電路徑的二極體的尺寸確定。因此，ESD檢測電路的ESD保護閾值可以通過改變放電路徑的二極體的尺寸而改變。

在本發明的其他實施方式中，ESD檢測電路可以包括ESD指示電路（即，ESD檢測電路不包括放電路徑），並且ESD檢測電路的ESD保護閾值可以基於ESD指示電路的電晶體的比例尺寸確定。因此，ESD檢測電路的ESD保護閾值可以通過改變ESD指示電路的電晶體的比例尺寸而改變。

本發明的實施方式具有快速ESD測試能力，因為可以通過檢查ESD檢測電路的等效電阻來確定ESD測試是否通過或失敗。因此，本發明可以減少ESD失效分析的時間成本。此外，本發明的實施方式還可以用以改善IC裝配或測試期間的ESD保護。

已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更，例如，可以通過結合不同實施例的若干部分來得出新的實施例。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍應當視所附的申請專利範圍所界定者為准。本領域所屬技術領域中具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。

100‧‧‧ESD保護IC
110、110A、110B、110C、110D‧‧‧ESD檢測電路
120_1、120_N‧‧‧電路
120‧‧‧功能電路
VDD‧‧‧高電源電壓
VSS‧‧‧低電源電壓
210、310、410、510‧‧‧ESD指示電路
D1、D2、D3‧‧‧二極體
P1、P2‧‧‧放電路徑
MN1、MN2、MN3‧‧‧NMOS電晶體
MP1、MP2、MP3‧‧‧PMOS電晶體

通過閱讀後續的詳細描述和實施例可以更全面地理解本發明，該實施例參照附圖給出，其中：第1圖根據本發明的一個實施方式示出了ESD保護IC的原理框圖。第2圖至第5圖根據本發明的不同實施方式示出了ESD檢測電路。在下面的詳細描述中，為了說明的目的，闡述了許多具體細節，以便本領域所屬技術領域中具有通常知識者能夠更透徹地理解本發明實施例。然而，顯而易見的係，可以在沒有這些具體細節的情況下實施一個或複數個實施例，不同的實施例可根據需求相結合，而並不應當僅限於附圖所列舉的實施例。

100‧‧‧ESD保護IC

110‧‧‧ESD檢測電路

120_1、120_N‧‧‧電路

120‧‧‧功能電路

VDD‧‧‧高電源電壓

Claims

一種靜電放電ESD保護積體電路，包括: 功能電路，耦接到第一電源電壓和第二電源電壓，該功能電路包括至少一個功能封裝球；以及 ESD檢測電路，耦接到該第二電源電壓，該ESD檢測電路不耦接到該第一電源電壓並且不耦接到該功能電路的該至少一個功能封裝球。
根據申請專利範圍第1項所述之ESD保護積體電路，其中，該第一電源電壓高於該第二電源電壓。
根據申請專利範圍第1項所述之ESD保護積體電路，其中，該ESD檢測電路包括至少一個ESD封裝球，該ESD檢測電路的該ESD封裝球不耦接到該功能電路的該功能封裝球。
根據申請專利範圍第1項所述之ESD保護積體電路，其中，正常情況下，該ESD檢測電路的等效電阻高於電阻閾值，並且該ESD檢測電路處於與ESD合格相關的開啟狀態。
根據申請專利範圍第1項所述之ESD保護積體電路，其中，當ESD應激事件發生時，該ESD檢測電路對該ESD應激事件放電；以及當該ESD應激事件高於該ESD檢測電路的ESD保護閾值時，該ESD檢測電路損壞，並且該ESD檢測電路處於與ESD失效相關的短路狀態。
根據申請專利範圍第1項所述之ESD保護積體電路，其中，該ESD檢測電路包括：並行連接的複數個放電路徑，耦接到該ESD封裝球和該第二電源電壓之間，用於對ESD應激事件放電，該複數個放電路徑具有彼此不同的放電電流；以及 ESD指示電路，耦接到該ESD封裝球和該第二電源電壓之間，該ESD指示電路處於與ESD合格相關的開啟狀態或者處於與ESD失效相關的短路狀態。
根據申請專利範圍第1項所述之ESD保護積體電路，其中，該ESD檢測電路包括：並行連接的複數個放電路徑，耦接到該ESD封裝球和該第二電源電壓之間，用於對ESD應激事件放電，該複數個放電路徑具有彼此不同的放電電流。
根據申請專利範圍第1項所述之ESD保護積體電路，其中，該ESD檢測電路包括： ESD指示電路，耦接到該ESD封裝球和該第二電源電壓之間，該ESD指示電路處於與ESD合格相關的開啟狀態或者處於與ESD失效相關的短路狀態。
一種靜電放電ESD檢測電路，用於ESD保護積體電路中，該ESD保護積體電路包括具有至少一個功能封裝球並且耦接到第一電源電壓和第二電源電壓的功能電路，該ESD檢測電路包括：至少一個ESD封裝球，該ESD檢測電路的該ESD封裝球不耦接到該功能電路的該功能封裝球並且不耦接到該第一電源電壓；並行連接的複數個放電路徑，耦接到該ESD封裝球和該第二電源電壓之間，用於對ESD應激事件放電，該複數個放電路徑具有彼此不同的放電電流；以及 ESD指示電路，耦接到該ESD封裝球和該第二電源電壓之間，該ESD指示電路處於與ESD合格相關的開啟狀態或者處於與ESD失效相關的短路狀態。
根據申請專利範圍第9項所述之ESD檢測電路，其中，該第一電源電壓高於該第二電源電壓。
根據申請專利範圍第9項所述之ESD檢測電路，其中，正常情況下，該ESD指示電路的等效電阻高於電阻閾值，並且該ESD檢測電路處於與ESD合格相關的開啟狀態。
根據申請專利範圍第9項所述之ESD檢測電路，其中，當該ESD應激事件發生時，該並行連接的複數個放電路徑對該ESD應激事件放電；以及當該ESD應激事件高於該ESD檢測電路的ESD保護閾值時，該ESD指示電路損壞並且處於與ESD失效相關的短路狀態。
根據申請專利範圍第9項所述之ESD檢測電路，其中，並行連接的每個放電路徑包括耦接在該ESD封裝球和該第二電源電壓之間的至少一個二極體。
根據申請專利範圍第9項所述之ESD檢測電路，其中，該ESD指示電路包括耦接到該ESD封裝球和該第二電源電壓之間的電晶體，當比該ESD檢測電路的ESD保護閾值高的ESD應激事件發生時，該電晶體損壞。
根據申請專利範圍第9項所述之ESD檢測電路，其中，該ESD指示電路包括耦接到該ESD封裝球和該第二電源電壓的至少兩個電晶體，當比該ESD檢測電路的ESD保護閾值高的ESD應激事件發生時，該至少兩個電晶體漏-源極短路。