ES2342136T3

ES2342136T3 - Procedimiento para sincronizar datos e interfaz de transmision.

Info

Publication number: ES2342136T3
Application number: ES97935444T
Authority: ES
Inventors: Walter Kohl; Richard Schleupen; Thomas Koss; Lothar Jakobi; Guenter Nasswetter; Helmut Suelzle
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1996-07-24
Filing date: 1997-07-22
Publication date: 2010-07-01
Anticipated expiration: 2017-07-22
Also published as: DE59713030D1; EP0852859B1; EP0852859A1; US6567476B2; WO1998005139A1; US20010031026A1; JPH11513231A

Abstract

SE PROPONEN INTERFACES MUY SENCILLAS PARA LA TRANSMISION Y RECEPCION DE DATOS, QUE ADEMAS PUEDEN OPERARSE CON UN PROCEDIMIENTO DE GRAN SIMPLICIDAD. EN LA INVENCION SE HA PREVISTO QUE POR EL BUS SE TRANSMITAN TRES NIVELES DIFERENTES. UNO DE ESTOS NIVELES (V0) SIRVE PARA GENERAR UNA SEÑAL DE SINCRONIZACION PARA LA TRANSMISION SUBSIGUIENTE DE UN BIT ALTO O DE UN BIT BAJO. LOS BITS SE TRANSMITEN A LOS OTROS DOS NIVELES (V2, V1). EN UNA VARIANTE, SE INTERCAMBIAN INFORMACIONES POR INTERFACES O POR LINEAS DE UNION QUE SE REPRESENTAN CON AYUDA DE DOS NIVELES DIFERENTES. EN ESTA VARIANTE SE GENERAN IMPULSOS DE SINCRONIZACION, ASI COMO DOS IMPULSOS DE INFORMACION DIFERENTES, QUE SE DIFERENCIAN POR SU LONGITUD.

Description

Procedimiento para sincronizar datos e interfaz de transmisión.

Estado actual del arte

La presente invención hace referencia a un procedimiento para la transmisión de datos o de interfaces para la transmisión o la recepción de datos de acuerdo al tipo de las reivindicaciones independientes y hace referencia especialmente a un regulador de tensión con interfaz en un automóvil.

De la DE 35 06 118 ya se conoce un procedimiento para la transmisión de datos mediante una línea de datos, en el que se transmiten a través de la línea de datos una secuencia de primeros y segundos estados, que pueden ser distinguidos unos de otros. En este caso, estos estados representan un bit alto o un bit bajo.

La GB-A-2180712 hace referencia a un procedimiento para la transmisión de datos mediante una línea de transmisión mediante la transmisión de una secuencia de un primer o de un segundo estado, que pueden ser distinguidos entre sí y que representan un bit alto o un bit bajo, en la línea de transmisión, con lo que en la línea de transmisión se puede generar un tercer estado que se puede distinguir de los dos primeros estados, y el tercer estado es utilizado como señal de sincronización. En este caso, los estados son distinguidos entre sí con ayuda de la amplitud del pulso.

Además, la US-A-2794858 muestra un procedimiento para la transmisión de datos desde un primer dispositivo, que se encuentra conectado a través de, al menos, una línea de transmisión con un segundo dispositivo, con lo que en la línea de transmisión se generan secuencias de un primer o de un segundo estado, que pueden ser distinguidos entre sí, y en la línea de transmisión se puede generar un tercer estado que es diferente a los dos primeros estados, y el tercer estado es utilizado como señal de sincronización. En este caso, los dos primeros estados que representan señales de información se pueden distinguir en su amplitud de puso, mientras que la señal de sincronización como tercer estado es distinguida de las señales de información debido a una duración de pulso diferente.

Al respecto, la EP 00 082 38 A2 muestra un sistema multiplex de procesamiento de información en el que la información se encuentra codificada en su amplitud de pulso en forma de pares de dos bit. Sin embargo, debido a la tolerancia de sincronización del 25% en el marco del muestreo de bit en los, respectivos, dos bits de información el primer y el segundo bit se encuentran determinados en su duración de pulso y más precisamente de manera tal, que el segundo bit siempre posee el doble de la duración que el primer bit. De esta manera se garantiza que el muestreo del segundo bit realmente se realice siempre en el segundo bit, a pesar de la tolerancia mencionada del 25%. A cada transmisión de información se antepone, además, un pulso de sincronización que presenta una duración de pulso notablemente aumentada en relación con los bit de información para poder reconocerlo de forma unívoca como pulso de sincronización. De esta manera existen en total tres duraciones de pulso diferentes, con lo que, sin embargo, en el caso de los bits de información la duración del pulso siempre es igual y se encuentra determinada, de manera que la información o el respectivo estado se encuentra codificado en la amplitud del pulso de forma usual mediante
bits.

La GB-A-2072463 muestra una red de transmisión de voz o de datos en la que una fuente de pulsos conectada a una línea de alimentación bifilar marca el final de ciclos temporales multiplex, con una ranura de control y ocho pares de ranuras de tiempo. Un microprocesador que realiza una llamada encuentra un par de ranura de tiempo libre y direcciona el punto de conexión llamado en la ranura de control. Las interfaces temporales multiplex de los dispositivos del punto de control que realizan y reciben la llamada transmiten pulsos en las ranuras de tiempo. Las interfaces de líneas de alimentación provocan una modulación y demodulación del ancho del pulso de los pulsos para la transmisión de voz en dúplex completo. Para ello, el microprocesador envía y recibe datos excluyendo pulsos que representan bits cero. Los datos se encuentran formateados de manera tal, que la interrupción más prolongada posible de la transmisión de voz asciende a diez ciclos de tiempo multiplex, en los que se pueden transmitir entonces datos digitales. Para la sincronización se encuentra prevista una señal de sincronización, cuya duración es claramente mayor que una señal de datos.

Es objeto de la presente invención, representar un sistema que pueda ser realizado de manera más sencilla y sin embargo más segura en relación con el estado actual del arte.

Ventajas de la invención

El procedimiento o las interfaces conforme a la invención con las características identificativas de las reivindicaciones independientes presenta en cambio la ventaja, de que los tres estados se pueden distinguir claramente a través de su duración de pulsos y que debido a la sincronización de cada bit alto o bit bajo los errores y tolerancias sólo son válidos para bits individuales.

Por ello, la sincronización puede ser generada en una de las estaciones de datos participantes y ser comunicada a las otras estaciones participantes a través de la línea de datos. De esta manera es posible, que sólo una de las estaciones de datos participantes presente internamente los medios para generar una señal de sincronización, mientras que las demás estaciones no deben presentar medios de este tipo.

Es especialmente ventajoso que también se pueda trabajar con dos niveles de tensión. Esta ventaja se logra realizando los pulsos de sincronización así como las otras dos informaciones, por ejemplo una información cero y una información uno, a través de pulsos con diferentes duraciones de señales. De forma ventajosa los pulsos que comprenden ambas informaciones comienzan simultáneamente con el pulso de sincronización correspondiente. De manera ventajosa la transmisión se realiza entre una primera estación de datos y una segunda estación de datos, que se encuentran unidas entre sí a través de una línea de transmisión Es especialmente ventajoso, que el sistema también se pueda implementar en el caso de múltiples receptores y que se genere un protocolo de transmisión.

En las reivindicaciones dependientes se indican perfeccionamientos y mejoras ventajosas del procedimiento o de la interfaz de acuerdo a las reivindicaciones independientes. La señal de sincronización es especialmente sencilla cuando consiste en que la línea de transmisión sea llevada al tercer estado por un tiempo mínimo predeterminado. La estación receptora puede ser sincronizada entonces en e flanco de señal que indica el final del tercer estado. La lectura de un bit alto o de un bit bajo es realizada entonces de manera sencilla porque después de la señal de sincronización es leído si la línea de datos se encuentra en el primer o en el segundo estado. Es ventajoso además, que la duración de la señal de sincronización o del bit alto o de un bit bajo no importa mientras superen un tiempo mínimo predeterminado que es necesario para el reconocimiento fiable del estado correspondiente en la línea de datos. Los diferentes estados son realizados de manera especialmente sencilla a través de diferentes niveles de tensión en la línea de datos.

La implementación de las interfaces conforme a la invención y del procedimiento conforme a la invención para la transmisión de datos es posible, de manera ventajosa, como aplicación de una interfaz sincrónica de bit en un automóvil. Una aplicación especialmente ventajosa de la interfaz es la conexión entre el regulador de tensión y la red de a bordo de un automóvil. Una conexión entre el regulador de tensión y el microordenador de la electrónica digital del motor como parte integrante del dispositivo de control también es posible de manera ventajosa.

Dibujos

Ejemplos de ejecución de la invención se explican en la siguiente descripción y se encuentran representados en los dibujos. La figura 1 muestra esquemáticamente dos estaciones de datos que se encuentran conectadas con una línea de datos; la figura 3 dos interfaces conforme a la invención y la figura 4 una lógica simple para la valoración de datos.

La figura 2 muestra un ejemplo de diferentes estados un línea de datos.

La figura 5 muestra, además, un diseño de la técnica de conmutación de una interfaz entre el regulador de tensión y la red de a bordo en un automóvil o la interfaz entre la electrónica digital del motor (DME) y el regulador de tensión. En la figura 6 se indica un protocolo de transmisión y en la figura 7 una codificación de bits. La figura 8 muestra una propuesta para un procedimiento o las amplitud de funciones de un regulador de tensión con interfaz y la figura 9 muestra una ejemplo de ejecución de un regulador de tensión con interfaz como esquema del circuito de conexiones. En las tablas 1 a 5 se indican diferentes informaciones para la interfaz regulador de tensión-red de a bordo, con lo que la tabla 2 indica posibles comandos, la tabla 3 posibles informaciones, la tabla 4 una secuencia de inicio/detención y la tabla 5 una valoración de errores.

Descripción

En la figura 1 se muestra una primera estación de datos 31 y una segunda estación de datos 32 que se encuentran conectadas entre sí a través de una línea de transmisión 15. La primera estación de datos 31 presenta un microprocesador 33 y una interfaz 2 que se encuentran conectados entre sí mediante múltiples líneas 34. La segunda estación de datos 32 presenta un circuito lógico 35 que se encuentra conectado mediante múltiples líneas 36 con una interfaz 3. Las interfaces 2 y 3 tienen como objeto preparar los datos que reciben del microprocesador 33 o de la unidad lógica 35 para la transmisión a través de la línea de transmisión 15 o preparar correspondientemente los datos que las interfaces 2, 3 reciben de la línea de transmisión 15 para el microprocesador 33 o la unidad lógica 35. En este caso es esencial, que las interfaces 2, 3 se encuentran conformadas de manera tal, que en la línea de transmisión 15 se realizan tres estados diferentes.

Los diferentes estados que se realizan en la línea de transmisión 15 son representados en un diagrama en la figura 2. Se encuentra registrado el tiempo t en relación con la señal s, con lo que aquí la señal se encuentra realizada como diferente nivel de tensión V0, V1 y V2. En ese caso V2 es el nivel de tensión más alto y V0 el nivel de tensión más bajo. En el intervalo temporal o la duración temporal t1 la línea de transmisión 15 se encuentra en estado de reposo, que aquí es realizado por el nivel de tensión V2. Para la siguiente descripción se toma como base, que la primera estación de datos 31 transmite una señal a la segunda estación de datos 32. En el intervalo temporal t2 la interfaz 2 lleva a la línea de transmisión 15 al nivel de tensión V1. De esta manera se indica que se debe realizar una transmisión de datos. Una preadvertencia de este tipo de la segunda estación de datos 32 puede ser utilizada, por ejemplo, para activar un programa correspondiente en la segunda estación de datos 32 que realiza el procesamiento de los datos, siempre que la segunda estación de datos 32 también presente un microordenador para la valoración de los datos. La duración temporal t2 y la subsiguiente duración temporal t3 en la que en la línea de transmisión 15 se ajusta nuevamente el nivel de reposo V2 son medidos en su duración de manera tal, que queda a disposición tiempo suficiente para la preparación de la segunda estación de datos 32 para la recepción de datos. En lo sucesivo, el nivel de bus V2 representa el estado de bit alto, mientras que el nivel de bus V1 representa en estado de bit cero. Además, la línea de transmisión 15 puede ser colocada por las interfaces 2, 3 también en el nivel V0, como es el caso en el intervalo temporal t4. Este intervalo temporal t4 con el nivel de tensión V0 representa una señal de sincronización en la línea de transmisión 15. Esta señal de sincronización es generada, por ejemplo, en el microprocesador 33 y luego es transmitido a través de una línea 34 a la interfaz 2. La señal de sincronización también es denominada señal de reloj o reloj (CLK). De acuerdo a esta señal de sincronización del microprocesador 33 la interfaz 2 genera la señal de sincronización en la línea de transmisión 15 para lo cual la línea de transmisión 15 es llevada al nivel de tensión V0 por una duración de tiempo mínimo predeterminada t4. En este caso la duración del tiempo mínimo se encuentra diseñada de manera tal, que la segunda estación de datos receptora 32 puede reconocer de forma segura esta señal en la línea de transmisión 15. Luego, esta segunda estación de datos receptora 32 utiliza esta señal de sincronización para generar una señal de sincronización interna con la que es sincronizado el procesamiento de los datos. Para ello, la estación de datos receptora se puede sincronizar, por ejemplo, en el final de la duración temporal t4. Como se puede observar en la figura 2, después de cada vez que se adopta el nivel de bus V0, se adopta el nivel de bus V1 o el nivel de bus V2, es decir, que después de la señal de sincronización se transmite cada vez un bit alto o bien un bit bajo. Por ello, después de finalizar el estado de tensión V0 la estación de datos receptora debe explorar en cada caso el nivel de tensión en la línea de transmisión 1 para reconocer un bit alto o un bit bajo. En el intervalo t5, por ejemplo, con el nivel de tensión V2 se transmite un bit alto. En el intervalo temporal t6 se realiza nuevamente una señal de sincronización y en el intervalo temporal t7 el nivel de tensión V2 indica a su vez un bit alto. Después de la señal de sincronización en el intervalo temporal t8, en el intervalo temporal t9 se indica un bit bajo en la línea de transmisión 15. Del mismo modo, en el intervalo temporal t10 se transmite un bit de sincronización y en el intervalo temporal t11 un bit bajo subsiguiente. Hasta este momento en la figura 2 las señal de sincronización siempre fueron representadas, en cada caso, por intervalos temporales t4, t6, t8, t10 con la misma duración y los estados de bit por intervalos temporales t5, t7, t9 y t11 con la misma duración. Sin embargo, debido a la sencilla sincronización no es necesario, que la duración temporal para la señal de sincronización o el bit de datos individual presente una duración predeterminada, siempre que se respete una cierta duración mínima que es necesaria para la identificación suficiente del nivel de tensión en la línea de transmisión. En el intervalo temporal t12 y en el intervalo temporal t13 se muestran de modo ejemplar una señal de sincronización y un bit bajo, que presentan una duración temporal divergente t12 o t13. De esta manera, el proceso de transmisión aquí representado no depende de que para el nivel de señal se respeten las duraciones predeterminadas.

En la figura 1 sólo se representó una única línea de datos 15 que puede ser realizada, por ejemplo, por un cable que une entre sí ambas estaciones de datos 31 y 32. De manera alternativa también es posible que en lugar de una línea de datos 15 también existan dos líneas de datos que son operadas con una señal diferencial. La señal de la figura 2 no consistiría entonces en un nivel de tensión absoluto en una línea de transmisión, sino en una diferencia de los niveles de tensión que existen en ambas líneas de datos. En lugar de nivel de tensión también se podrían utilizar una o dos líneas de datos en las que fluyen corrientes. Además también son adecuadas fibras ópticas como línea de transmisión, con lo que entonces la señal podría consistir en diferentes intensidades de luz.

Para la primera estación de datos 31 se diseñó, que presente un microprocesador 33, mientras que la segunda estación de datos 32 presenta un circuito lógico 35. El procedimiento conforme a la invención es especialmente ventajoso para la transmisión de datos, si una de las estaciones de datos participante presenta una mayor "inteligencia" y la otra estación de datos o las otras estaciones de datos se encuentran diseñadas de forma simple en comparación. Por ello, la estación de datos inteligente 31 presenta un microordenador 33 que puede procesar múltiples tareas complejas. Además, el microordenador 33 presenta un reloj interno (clock) con el que se pone a disposición una señal de reloj interna para la generación de señales de sincronización. Esta señal de sincronización es transmitida entonces por la línea de transmisión 15 y sirve como escala para el procesamiento de los datos en la segunda estación de datos 32, diseñada de forma simple. La segunda estación de datos 32 presenta, por ejemplo, sólo un circuito lógico simple 35 que es sincronizado por la señal de sincronización. Un ejemplo simple para un circuito lógico de este tipo se describe en la figura 4. Además también es posible conformar la estación de datos 31 como circuito lógico que presenta una fuente para una señal de sincronización. Entonces, esta estación puede enviar información en intervalos temporales a la estación de datos 32, por ejemplo. Además, la estación de datos puede presentar un microordenador que a través de líneas de bus paralelas emite datos a transmitir a una unidad lógica, que luego realiza la transmisión real a través de la línea de datos 15.

En la figura 1 se describe el intercambio de datos entre una primera y una segunda estación de datos 31, 32. De la misma manera, el procedimiento conforme a la invención también puede ser aplicado cuando participan múltiples estaciones de datos, con lo que en este caso al menos una de las estaciones de datos puede generar una señal de sincronización. En este caso, los datos transmitidos deberían presentar direcciones con las que se indique a qué estación corresponden los datos respectivos.

En la figura 3 se representa un diseño concreto de las interfaces 2 y 3. En la interfaz 2 la línea de transmisión 15 se encuentra conectada con un nodo 4 de un divisor de tensión de las resistencias 5 y 6. El nodo 4 se encuentra conectado con una tensión de alimentación VCC a través de la resistencia 5 y un interruptor 15. Además, a través de la resistencia 6 el nodo 4 se encuentra conectado con el colector de un transistor 7 cuyo emisor se encuentra conectado con masa. La base del transistor 7 se encuentra conectada a través de una línea Out-Data con el microprocesador 33 aquí no representado. Además, en la interfaz 2 la línea de transmisión 15 se encuentra conectado con el colector de un transistor 8 cuyo emisor se encuentra conectado con masa. La conexión base del transistor 8 se encuentra conectada a través de una línea Out-CLK con el microprocesador 33 aquí no representado. Además, en la interfaz 2 la línea de transmisión 15 se encuentra conectada con una entrada de un comparador 9, con lo que el comparador presenta otra entrada para una tensión de comparación V. El comparador 9 presenta una salida In-Data que se encuentra unida con el microprocesador 33.

En la interfaz 3 la línea de transmisión 15 se encuentra conectada con, en cada caso, una entrada de un comparador 10 y de un comparador 11. Cada uno de estos comparadores 10, 11 presenta otra entrada para una tensión de comparación V. El comparador 10 presenta una salida In-Data que se encuentra unida con el circuito lógico 35, aquí no representado. El comparador 11 presenta una salida IN-CLK que también se encuentra unida con el circuito lógico. Además, en la interfaz 3 la línea de transmisión 15 se encuentra conectada con el colector de un transistor 13 a través de una resistencia 12. El emisor del transistor 13 se encuentra conectado con masa. La base del transistor 13 se encuentra conectada a través de una línea Out-Data con el circuito lógico 35.

Cuando el interruptor 15 de la interfaz 2 se encuentra cerrado, la línea de transmisión 15 se encuentra conectada con el potencial VCC a través de la resistencia 5 y de esta manera se ajusta el potencial de reposo V2 en la línea de transmisión 15. Cuando en la línea Out-Data existe una señal, el transistor 7 es conmutado para conducir y la línea de transmisión 15 es llevada a un potencial V1 a través de los divisores de tensión de las resistencias 5 y 6. Cuando en la línea Out-CLK existe una señal, la resistencia 8 es conmutada para conducir y la línea de transmisión 15 es conectada con baja impedancia con masa, de manera que entonces en la línea de transmisión se ajusta un potencial V0. De esta manera la interfaz 2 presenta todos los medios para realizar en la línea de transmisión 15 los tres niveles de tensión V2, V1 y V0 de acuerdo a las señales de control del microprocesador 33.

En la interfaz 3 la tensión de comparación V para el comparador 10 se encuentra seleccionada de manera tal, que en la salida In-Data del comparador existe una señal, por ejemplo un nivel alto, cuando la línea de transmisión 15 se encuentra en el valor V2. Además, la tensión de comparación V se encuentra seleccionada de manera tal, que en la salida In-Data no existe una señal o una señal baja cuando la línea de transmisión 15 se encuentra en el nivel de tensión V1. Para ello usualmente se escoge una tensión de comparación que se encuentra entre V1 y V2. El comparador 11 presenta una tensión de comparación V que se encuentra seleccionada para que el tercer estado, es decir el nivel de tensión V0, pueda ser reconocido de forma segura. Para ello la tensión de comparación se encuentra entre V0 y V1. De esta manera, la interfaz 3 presenta medios para diferenciar el primer, segundo y tercer nivel de tensión en la línea de transmisión 15 y en rezón del mismo poner a disposición señales para el circuito lógico 35. Para ello, debido a las señales de sincronización que son generadas por la interfaz 2 en la línea de transmisión 15, en la interfaz 3 se pone a disposición una señal de reloj en la línea In-CLK (CLK=clock), con la cual el circuito lógico 35 es alimentado con una señal de reloj. El control de la interfaz 2 a través del microprocesador 33 se realiza de manera tal, que antes de la emisión de cada bit alto o bit bajo se emite una señal de sincronización. Para la segunda interfaz y la unidad lógica conectada a la misma 35, esta señal de sincronización representa la señal de sincronización con la que se sincroniza el procesamiento de los niveles de bit en la interfaz 2 y la unidad lógica 35. Además, en la figura 3 se encuentran previstos medios que permiten una retransmisión de datos desde la interfaz 3 a la interfaz 2. Para ello, la interfaz 3 presenta el transistor 13 que se encuentra unida con la línea Out-Data del circuito lógico 35. Así, a través de la resistencia 12, que junto con la resistencia 5 de la interfaz 2 forma un divisor de tensión, la línea de transmisión 15 puede ser cargada opcionalmente con el potencial V2 o V1. El comparador 9 de la interfaz 2 se encuentra unido con un potencial de comparación V correspondiente que entonces permite distinguir entre los estados de tensión V2 y V1 en la línea de transmisión 15. En ese caso se debe considerar, que la interfaz 3 no presenta ningún tipo de medios que permitan realizar el tercer estado con el nivel de tensión V0 en la línea de transmisión 15. Sólo la interfaz 2 presenta los medios para ello. Entonces, cuando se encuentra planeada una transmisión de datos desde la interfaz 3 a la interfaz 2, al igual que antes la señal de reloj es puesta a disposición por la interfaz 2. Para ello la interfaz 2 emite una señal de sincronización en la línea de transmisión 15, para lo cual es conectada con masa a través del transistor 8. Entonces, cuando el transistor 8 bloquea, de acuerdo al estado de conmutación del transistor 13 de la interfaz 3 se ajustará un nivel de tensión correspondiente V2 o V1 en la línea de transmisión 15.

El interruptor 15 también puede ser utilizado para llevar a la estación de datos 32 desde un estado "stand-by", con bajo consumo de corriente, a un estado de funcionamiento. Para ello la línea de transmisión o de datos 15 debería ser conectada también con un componente que en el estado "stand-by" reconozca la carga de la línea de datos 15 con el nivel de tensión V2. En el caso de un regulador para una dínamo, el interruptor 16 se acoplaría con la cerradura de encendido.

Cuando múltiples interfaces se encuentran conectadas con la línea de transmisión 15, el sistema total se encuentra diseñado de manera tal, que en todo momento sólo una única estación puede generar una señal de sincronización en la línea de transmisión 15. Lo ventajoso de este sistema es especialmente, que sólo la estación que genera la señal de sincronización debe presentar cierta inteligencia y debe poseer los medios para generar una señal de sincronización. Las demás estaciones de datos pueden estar diseñadas de forma particularmente sencilla, en estas estaciones no deben existir, especialmente circuitos oscilantes con los que es generada una señal de reloj. Además, estas estaciones pueden estar realizadas en forma de un circuito lógico simple.

En la figura 4 se muestra un ejemplo simple de un circuito lógico 35. Este ejemplo hace referencia a un regulador para una dínamo, como las que se utilizan en un automóvil. En el caso de un regulador de este tipo es deseable, que una unidad de control del motor pueda transmitir una señal a un regulador de la dínamo con la que se ajuste la tensión de regulación del regulador de la dínamo. De esta manera, a través de una línea de transmisión se debe transmitir al regulador una señal analógica que corresponde a una tensión. Ya que un automóvil se presentan numerosas tensiones perturbadoras es posible, transmitir directamente una señal analógica de este tipo, debido a que los niveles de tensión en la línea pueden variar a causa de las perturbaciones. Sin embargo, el regulador sólo debe comprender la señal de tensión transmitido en forma de bits y por lo demás puede estar conformado de manera sencilla. Un regulador de este tipo, que se encuentra posconectado a una interfaz 3, es mostrado en la figura 4. El regulador presenta un registro de desplazamiento 41 cuya entrada de datos se encuentra unida con la línea In-Data de la interfaz 3. Además, el registro de desplazamiento 41 presenta una entrada de sincronización 46 que se encuentra conectada con un retardo 45. En el caso de un retardo de este tipo se puede tratar de cualquier componente con el que se encuentre relacionado un breve retardo de la señal. Esto es necesario, ya que después de la transición de V0 a uno de los niveles de bit V1 o V2, en la entrada de datos del registro de desplazamiento 41 primero se debe generar un nivel de señal definido. Cuando a través de la línea de transmisión 15 se envió la secuencia de niveles de tensión, como se encuentran representadas en la figura 2, entonces en el registro de desplazamiento 41 es leído el valor 11000. Este valor existe entonces en las líneas de salida paralelas 42 del registro de desplazamiento 41 y sirve como valor de entrada para un convertidor digital-analógico 43. De acuerdo a los bits que existen en las líneas paralelas 42 se emite entonces un valor de salida en la línea de salida 44 del convertidor digital-analógico, por ejemplo una tensión de salida analógica. Un valor de tensión tal representa entonces el nivel de conmutación del regulador del generador.

Además, el registro de desplazamiento 41 presenta una entrada de reseteo 48 con el cual el contenido del registro de desplazamiento 41 puede ser colocado en un valor inicial predeterminado. La entrada de reseteo 48 se encuentra conectada con un módulo de reseteo 47, que se encuentra conectado con la línea In-Data y la línea In-CLK. El módulo de reseteo 47 reconoce si se ha realizado una modificación de tensión en la línea In-Data, sin que antes hubiera existido una señal en la línea In-CLK. Si este es el caso se genera una señal de reseteo con la cual el registro de desplazamiento 41 es colocado en el valor de inicio. Una señal de este tipo es utilizada en la figura 2 en el intervalo t2 para señalizar el comienzo de una transmisión de datos. De esta manera, el registro de desplazamiento 41 puede ser cargado nuevamente, siempre partiendo de un valor de inicio predeterminado.

Como se puede observar en la figura 4, del lado receptor se pueden utilizar circuitos lógicos de conmutación simples para valorar las palabras de datos transmitidas de manera digital mediante la línea de transmisión 15. Una cierta inteligencia para operar la transmisión de datos esencialmente debe estar presente en sólo una estación, que también pone a disposición la señal de sincronización. Por ello el sistema es especialmente adecuado, cuando una estación principal inteligente opera una o múltiples estaciones, que en comparación se encuentran conformadas de manera simple.

En las figuras 5 a 9 se representan diseños de la invención. Con una interfaz sincrónica de bit se puede realizar un procedimiento para la transmisión de datos, en el que la información a transmitir se puede representa con dos niveles de tensión diferentes.

Una interfaz sincrónica de bit se puede implementar, por ejemplo, en un automóvil, con lo que la conexión entre el regulador de tensión y la red de a bordo o entre el regulador de tensión y el dispositivo de control con la electrónica digital del motor es especialmente adecuada.

La figura 5 muestra la construcción de la interfaz. Si esta interfaz es implementada en una red de a bordo ya conocido con un regulador de tensión conforme a la figura 9 se puede construir un sistema de regulación de tensión que garantice un estado de carga óptimo de la batería y que mejore el balance de carga en relación con sistemas convencionales. En el caso de un regulador multifunción son posibles conexiones óptimas hacia el dispositivo de control de la electrónica del motor sin que se generen costes adicionales. Se puede realizar una regulación rápida y segura in situ con una generación central de variables de ajuste.

Las diferentes posibilidades son logradas a través de las medidas indicadas en las tablas 1 a 5. Se deben entender en relación con las figuras y los detalles indicados a continuación.

\vskip1.000000\baselineskip

Interfaz regulador-red de a bordo

\vskip1.000000\baselineskip

TABLA 1

1

Interfaz regulador-red de a bordo Comandos posibles

\vskip1.000000\baselineskip

TABLA 2

\vskip1.000000\baselineskip

2

\vskip1.000000\baselineskip

\vskip1.000000\baselineskip

Interfaz regulador-red de a bordo Información posible

\vskip1.000000\baselineskip

TABLA 3

\vskip1.000000\baselineskip

3

Interfaz regulador-red de a bordo Secuencia inicio/detención

\vskip1.000000\baselineskip

TABLA 4

\vskip1.000000\baselineskip

4

\vskip1.000000\baselineskip

\vskip1.000000\baselineskip

Interfaz regulador-red de a bordo Valoración de errores

\vskip1.000000\baselineskip

TABLA 5

\vskip1.000000\baselineskip

5

\vskip1.000000\baselineskip

En la figura 5 se encuentra descrita la interfaz entre un regulador de tensión 50 y la electrónica digital del motor 51, por ejemplo el dispositivo de control de una máquina de combustión interna o de un, así llamado, aparato de control de red de a bordo o de otro tipo de electrónica. La conexión se realiza únicamente a través de una línea 52 que se encuentra entre los amplificadores 53 del regulador y 54 de la electrónica digital del motor. En la salida de ambos amplificadores 53, 54 se produce la señal DataIN. A la base de un transistor 55 del regulador 50 cuyo colector se encuentra conectado con masa con la línea 52 y con su emisor es transmitida la señal DataOUT. En la electrónica digital del motor DME 51 existe un transistor 56 cuyo emisor se encuentra en masa y cuyo colector se encuentra conectado con la línea 52. A través de una resistencia 57 y un medio de conmutación 58 el colector del transistor 56 puede ser colocado en tensión de batería UB. A la base del transistor 56 se conduce la señal DataOUT.

Con la interfaz representada en la figura 5 entre el regulador 50 y DME 51 se puede realizar un procedimiento conforme a la invención para la transmisión de datos y para la recepción de datos. Una transmisión bidireccional, sincrónica de bit de información de bit se puede realizar con los bit de información SYNC, 0 y 1. Las tres informaciones se diferencian mediante un periodo único codificado de pausa de pulso. El transcurso de la señal se encuentra representado en la figura 7. Si una información tal es dada a través de la línea 52 se pueden transmitir los datos deseados. Para la sincronización el maestro envía informaciones SYNC continuas, sólo durante un mensaje de transmisión de n-bits se transmiten 0 o 1 información desde o hacia el maestro. Es decir, que se transmite una secuencia de pulsos de sincronización-mensaje de transmisión-pulsos de sincronización. En la figura 6 se encuentra representado un protocolo de transmisión que muestra el transcurso temporal de la señal transmitida. Con DIR se hace referencia al bit para la dirección de datos, con lo que se envía desde el maestro (DME) 51 al esclavo (regulador) 50 o desde el esclavo (regulador) al maestro (DME). Con ADDRESS se denominan bits para los que es válido: cuando se envía desde el maestro (DME) aquí se indica la dirección del receptor, cuando se envía desde el esclavo (regulador), esta parte de la señal denomina a la dirección del esclavo.

Con COMMAND se identifican comandos o un índice de registro. Bajo DATA se entregan los datos de emisión o recepción. P identifica la paridad del emisor y ACKN la confirmación del receptor.

Ya que en la transmisión bidireccional sincrónica de bit de informaciones de bit representada en las figuras 6 y 7 sólo se trabaja con dos niveles de tensión y las diferentes informaciones son incluidas en distintas relaciones de pausa de pulsos, se puede aprovechar la carrera de tensión completa y con ello, alcanzar la relación señal/ruido máxima. La señal SYNC siempre proviene del maestro, por ello se pueden utilizar osciladores one-chip sin cuarzo, ya que existe la posibilidad de la sincronización. La sincronización puede seguir a la información bit, es decir, que errores y tolerancias sólo son válidos para bits individuales y no son sumados en la palabra de transmisión. Como ya se ha mencionado, la transmisión bidireccional se realiza sólo mediante la prolongación simple de la señal SYNC a una información 0 o 1. Es posible una priorización, ya que la información 1 es más larga que la información 0, por ejemplo.

Una composición de la función básica así como posibles funciones de confort se indican en la figura 8, con lo que, por un lado, se encuentra conformada una señal de 2 niveles. Además una señal modulada en la duración del pulso, una interfaz sincrónica de bit y un bus CAN. Una interfaz sincrónica de bit así como el bus CAN se pueden extender para las funciones básicas y las funciones de confort. Como función básica se indica una curva característica para la función de regulación. Las funciones de confort son una función load-response, un monitor DF con el que es procesada la señal que existe en el borne DF. Otra función de confort es una indicación de error, con la que se puede realizar la indicación en sí así como un diagnóstico. Son posibles otras funciones.

En la figura 9 se representa una posibilidad de aplicación de la interfaz conforme a la invención o del procedimiento conforme a la invención para una red de a bordo de un vehículo. De manera conocida, esta red de a bordo del vehículo comprende un generadores de corriente trifásica 90, el porta-escobilla 91 con los bornes de conexión B+, DF y V. El regulador 92, que corresponde al regulador 50 conforme a la figura 5, posee el borne D- y de manera conocida comprende una sección de potencia 93 y una sección de control 94. La sección de control 94 del regulador 92 se encuentra conectado a través de la interfaz COM con la DME 95, que corresponde, por ejemplo, a la electrónica digital de motor 51 conforme a la figura 5. Entre la DME 95 y el regulador 92 se intercambian señales de control ST y señales de diagnóstico DI. Una conexión no mostrada en detalle de la lámpara de control de carga 96 posibilita una indicación de error. De la red de a bordo 97 sólo se encuentra representada la batería 98, un consumidor 99 así como el arrancador 100. En ese caso el consumidor 99 se puede conectar con medios de conmutación 101 con el polo positivo de la batería 98, y el arrancador 100 se puede conectar a través del interruptor 102 (interruptor de arranque ZS) con el borne Kl.15 que a través del arrancador conduce a su vez al borne Kl. 30 y, con ello, a la batería 98.

La corriente de generador IG es desacoplada a través del borne B+ y conduce a la conexión positiva de la batería 98. En la salida del puente rectificador 104 formado, por ejemplo, por seis diodos Zener se encuentra otro condensador 105. Del generador de corriente trifásica 90 sólo se encuentran representados el arrollamiento del campo 106 así como los arrollamientos del estator 107, 108 y 109.

Entre el dispositivo de control DME 95 y el regulador de tensión 92 o su sección de control 94 puede transcurrir la transmisión de datos conforme a la invención, con lo que una transferencia de datos en posible en ambas direcciones. De esta manera se pueden conducir informaciones del regulador de tensión al dispositivo de control 95, el dispositivo de control 95 puede ejecutar, a su vez, las funciones de regulación deseadas, por ejemplo las funciones básicas o de confort enumeradas en la figura 8.

Claims

1. Procedimiento para la transmisión de datos mediante una línea de transmisión (15) mediante la transmisión de una secuencia de un primer o de un segundo estado, que pueden ser distinguidos entre sí, en la línea de transmisión, con lo que el primer estado corresponde a un bit alto y el segundo estado, a un bit bajo, con lo que en la línea de transmisión (15) se puede generar un tercer estado que se puede distinguir de los dos primeros estados, y que el tercer estado es utilizado como señal de sincronización, con lo que los estados son representados mediante duraciones de pulsos y las duraciones de los pulsos de los tres estados se diferencian entre sí, caracterizado porque para formar la señal de sincronización la línea de transmisión es llevada al tercer estado por un tiempo mínimo predeterminado, con lo que la línea de transmisión además es llevada por un tiempo mínimo predeterminado al primer o al segundo estado para indicar un bit alto o un bit bajo, y que antes de cada bit alto o bit bajo es transmitida una señal de sincronización.

2. Procedimiento conforme a la reivindicación 1, caracterizado porque la línea de transmisión presenta un estado de reposo si es mantenida en uno de los tres estados, y que el comienzo de una transmisión de datos es indicado porque la línea de transmisión es llevada a otro estado, diferente al de reposo.

3. Procedimiento conforme a una de las reivindicaciones anteriores, caracterizado porque los tres estados diferentes son realizados porque en un conductor eléctrico son generados diferentes niveles de tensión.

4. Procedimiento conforme a la reivindicación 1, caracterizado porque el primer dispositivo es un microprocesador, especialmente un dispositivo de control en un automóvil, y el segundo dispositivo es el regulador de tensión del automóvil.

5. Procedimiento conforme a la reivindicación 1 o 4, caracterizado porque existen múltiples receptores y se genera un protocolo de transmisión.

6. Interfaz (2) para emitir datos y que se encuentra unida a una línea de transmisión, con lo que la interfaz presenta primeros medios para generar una secuencia de un primer o un segundo estado, que pueden ser distinguidos entre sí, en la línea de transmisión, con lo que el primer estado corresponde a un bit alto y el segundo estado, a un bit bajo, y se encuentran previstos segundos medios para generar, cuando se implementa una señal de sincronización, un tercer estado en la línea de datos que puede ser distinguido el primer y del segundo estado, con lo que los medios representan los estados mediante duraciones de pulsos y las duraciones de los pulsos de los tres estados se diferencian entre sí, caracterizado porque los segundos medios se encuentran diseñados de manera tal, que para formar la señal de sincronización la línea de transmisión es llevada al tercer estado por un tiempo mínimo predeterminado, con lo que los primeros medios se encuentran diseñados de manera de llevar la línea de transmisión, además, por un tiempo mínimo predeterminado al primer o al segundo estado para indicar un bit alto o un bit bajo, y los segundos medios se encuentran diseñados de manera tal, que antes de cada bit alto o bit bajo es transmitida una señal de sincronización.

7. Interfaz conforme a la reivindicación 6, caracterizada porque los tres estados diferentes son realizados por niveles de tensión en un conductor eléctrico.

8. Interfaz conforme a la reivindicación 7, caracterizada porque los primeros medios presentan un divisor de tensión con una primera resistencia (5) y una segunda resistencia (6), porque la primera resistencia (5) se encuentra dispuesta entre una primera tensión (VCC) y un nodo, porque la segunda resistencia se encuentra dispuesta entre el nodo y un interruptor, y porque el interruptor se encuentra dispuesto entre la segunda resistencia (6) y una segunda tensión (masa), porque el interruptor se puede conmutar opcionalmente para la emisión de un bit alto o un bit bajo, y porque la línea de transmisión (15) se encuentra unido con el nodo (4).

9. Interfaz conforme a la reivindicación 8, caracterizada porque los segundos medios presentan un interruptor con el que la línea de transmisión se puede conectar con la primera o la segunda tensión, y que el interruptor se puede conmutar dependiendo de las señales de sincronización.

10. Interfaz conforme a la reivindicación 7 a 9, caracterizada porque para la activación de los interruptores se encuentran previstas una línea de datos (out-data) y una línea de sincronización (Out-CLK), y porque la línea de datos (Out-Data) y la línea de sincronización (Out-CLK) se encuentran conectadas con un microprocesador, especialmente un microprocesador de una unidad de control de motor.

11. Dispositivo con una interfaz conforme a la reivindicación 6.

12. Dispositivo conforme a la reivindicación 11, caracterizado porque los tres estados diferentes son realizados por niveles de tensión que pueden ser diferenciados entre sí.