ES2258109T3 - Procedimiento de funcionamiento de un sistema controlado por procesador. - Google Patents
Procedimiento de funcionamiento de un sistema controlado por procesador.Info
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Abstract
Procedimiento de funcionamiento de un sistema controlado por un procesador (1) en el que, para vigilar el estado de funcionamiento del procesador (1), una unidad de vigilancia integrada (6) independiente del procesador (1) se integra junto con el procesador (1) en un circuito integrado (8), y en el que, para evitar las acciones que afectan al sistema, una unidad watchdog(5) debe ser devuelta cíclicamente al estado inicial por parte de la unidad de vigilancia integrada (6), caracterizado porque tiene lugar un retorno al estado inicial de la unidad watchdog (5) de acuerdo con una consulta dirigida por la unidad de vigilancia integrada (6) al procesador (1).
Description
Procedimiento de funcionamiento de un sistema
controlado por procesador.
La invención se refiere a un procedimiento de
funcionamiento de un sistema controlado por procesador.
Los sistemas controlados por procesador, p. ej.
los sistemas controlados por microprocesadores o microcontroladores,
se utilizan principalmente para realizar determinadas aplicaciones
como, p. ej., la implementación de funciones o procesos
predefinidos. Debido a un error en el sistema, p. ej., debido a un
funcionamiento erróneo del procesador o a un error de bit en una
unidad de memoria del sistema, puede producirse un error en la
aplicación, realizándose y ejecutándose, p. ej., un proceso erróneo
o una función no prevista. Este funcionamiento erróneo es molesto y
genera trastornos, debiendo evitarse, especialmente en sistemas
controlados por procesador que estén destinados a la implementación
de aplicaciones críticas para la seguridad (en vehículos de motor:
p. ej., el tempomat, el airbag o la identificación del ángulo de
giro o los aparatos de mando con influencia sobre el motor del
vehículo).
Para reconocer y/o evitar comportamientos
erróneos del sistema, especialmente en aplicaciones críticas para
la seguridad, puede hacerse vigilar el procesador mediante una
unidad de vigilancia externa, especialmente mediante un ordenador
de vigilancia externo o mediante un circuito integrado de aplicación
específica (ASIC) externo; restaurándose el estado inicial del
sistema, dejando este de funcionar o pasándose a un estado seguro
cuando la unidad externa detecta un funcionamiento erróneo del
procesador. Las desventajas estriban en las dificultades de
sincronización del procesador y la unidad de vigilancia externa, los
posibles problemas de comunicación entre el procesador y la unidad
de vigilancia externa, en especial las perturbaciones
electromagnéticas en las líneas de interconexión de procesador y
unidad de vigilancia externa, los costes adicionales de la unidad de
vigilancia externa así como los gastos correspondientes al hardware,
desarrollo y programación de la unidad de vigilancia externa.
Un procedimiento de tal naturaleza ya se conoce a
través de la DE 33 45 863 A1. Un procesador da una señal con dos
valores distintos que se alternan periódicamente a un
watchdog-timer que vigila la ejecución del programa
controlado por el procesador. El watchdog-timer
dispone de un registro, un circuito de comparación y un contador de
ciclos. El registro del watchdog-timer almacena los
dos valores. En el circuito de comparación está almacenado un valor
de referencia que se corresponde con uno de los dos valores. En caso
de concordancia entre el valor de referencia y el valor almacenado
en el registro, el circuito de comparación genera una señal de
salida. Un contador cuenta impulsos de ciclo y da una señal para
que el procesador retorne al estado inicial cuando se ha alcanzado
un valor predefinido. El^{} contador es devuelto al estado inicial
por la señal de salida del comparador. Cuando el programa deja de
estar bajo control, el circuito comparador deja de generar
periódicamente su señal de salida. El contador no vuelve al estado
inicial, alcanza el valor predefinido y devuelve el procesador al
estado inicial.
La invención tiene como finalidad especificar un
procedimiento para el funcionamiento de un sistema controlado por un
procesador, en el que el correcto funcionamiento del sistema, en
especial para aplicaciones críticas para la seguridad, puede
supervisarse de manera sencilla y económica.
Esta finalidad es resuelta por la invención
mediante las características descritas en el punto 1 de las
reivindicaciones.
Las restantes reivindicaciones incluyen
desarrollos ventajosos de la invención.
El procesador previsto para controlar el sistema,
p. ej. un procesador que implementa una determinada función o un
proceso determinado en, p. ej., un microcontrolador implementado en
un aparato de control, es supervisado por una unidad de vigilancia
integrada con el procesador en un circuito integrado e independiente
del procesador en cuanto a su modo de funcionamiento, unidad de
vigilancia que, p. ej., como unidad de vigilancia integrada externa
configurada como unidad lógico-aritmética
independiente del procesador, está unida al sistema a través de las
líneas de un sistema de bus interno del circuito integrado. Al
inicializarse el sistema y tras comprobar su correcto
funcionamiento, el procesador hace que la unidad de vigilancia
arranque, y a partir de ese momento pasa a funcionar
independientemente del procesador, esto es, a partir de ese momento
el procesador ya no puede ejercer ninguna influencia sobre la
unidad de vigilancia integrada y, en especial, sobre su salida o
sobre su señal de salida, excepto desconectar por completo la
unidad de vigilancia integrada; p. ej., cuando el test de la unidad
de vigilancia integrada por parte del procesador durante la fase de
inicialización resulta negativo. El arranque y la desconexión de la
unidad de vigilancia integrada, esto es el inicio y el fin de la
vigilancia del procesador por parte de la unidad de vigilancia y un
desplazamiento del ciclo del procesador y/o la unidad de vigilancia
integrada, son supervisados por una unidad watchdog conectada con la
unidad de vigilancia integrada; esta unidad watchdog está prevista
en muchos sistemas controlados por procesador (en especial para
implementar aplicaciones críticas para la seguridad), para reconocer
los estados indefinidos del sistema (p. ej., bucles infinitos en el
software debido a errores en el código) y, en especial, para
finalizar mediante un retorno al estado inicial del sistema (un
reset). Para evitar las acciones que afectan al sistema,
especialmente para impedir una vuelta al estado inicial (reset) del
procesador y con ello del sistema controlado por procesador, esta
unidad watchdog ha de ser devuelta cíclicamente al estado inicial
durante el tiempo de ejecución del programa del procesador,
controlándose así de modo permanentemente el procesador; caso de
producirse un error, la unidad watchdog no es devuelta al estado
inicial, con lo que, como acciones afectando al sistema, p. ej.,
bien se fuerza un reset del procesador y, por tanto, del sistema,
bien el sistema deja de funcionar o bien el sistema pasa a un estado
seguro (que ya no puede verse afectado por el procesador).
La unidad watchdog, como unidad funcional
independiente del sistema controlado por procesador, también puede
estar integrada en un circuito integrado - en este caso la unidad
watchdog puede conectarse también al sistema interno de bus del
circuito integrado - o bien puede estar dispuesta fuera del circuito
integrado - en este caso, la conexión entre el circuito integrado,
especialmente entre la unidad de vigilancia integrada y el
procesador, por un lado, como de la unidad watchdog, por otro lado,
puede llevarse a cabo a través de una línea de datos externa.
La comunicación entre el procesador y la unidad
de vigilancia integrada para la vigilancia del procesador puede
implementarse a través de, p. ej., un sistema de
pregunta-respuesta, en dependencia de cuyos
resultados la unidad de vigilancia integrada será impulsada por la
unidad watchdog. A través de la unidad de vigilancia integrada, p.
ej. mediante la especificación de un valor numérico (p. ej.
almacenado en una tabla) como valor de comparación, puede llevarse a
cabo una determinada consulta al procesador, que en dependencia de
esto ejecuta un algoritmo asociado al valor de comparación y
comunica el valor resultante (p. ej. un resultado en forma de un
"0" lógico o de un "1" lógico) a la unidad de vigilancia
integrada, que, por su parte, compara este resultado con un valor
esperado almacenado internamente (p. ej. almacenado en una tabla);
en dependencia de esta comparación, tras, p. ej., un tratamiento
posterior y/o una valoración del resultado en forma de, p. ej., una
ponderación del resultado (p. ej., mediante un contador de errores)
y/o una repetición de la consulta, la unidad watchdog volverá o no
al estado inicial, con lo que las correspondientes reacciones en el
procesador y/o el sistema se iniciarán o no tendrán lugar.
El procedimiento presentado tiene la ventaja de
que tanto un sistema (especialmente cuando sea crítico para la
seguridad) como la correcta ejecución de la función del sistema
pueden supervisarse de manera sencilla y económica, sin necesidad
de disponer de una unidad de vigilancia externa y, por tanto, sin
necesidad de hardware adicional o gastos de desarrollo y
programación adicionales. Además, la comunicación entre procesador
y unidad de vigilancia integrada y la sincronización de procesador y
unidad de vigilancia integrada pueden realizarse de manera sencilla
e inmune a las perturbaciones (en especial frente a perturbaciones
electromagnéticas). Puesto que la unidad watchdog solamente recibe
instrucciones de la unidad de vigilancia integrada, puede preverse
un sencillo watchdog, especialmente un sencillo (p. ej. integrado en
el circuito integrado) watchdog de
ventana.
ventana.
Con ayuda del croquis se define el procedimiento
con más detalle.
La figura 1 muestra un ejemplo de ejecución de
los componentes de un procesador conformado como un
microcontrolador, procesador que está implementado en un aparato de
control para el control de una función de manejo crítica para la
seguridad de un vehículo de motor,
la figura 2 muestra un diagrama de secuencia
para las rutinas de vigilancia de la unidad de vigilancia
integrada.
El microcontrolador 1 configurado como sistema de
un solo procesador está implementado en, p. ej., un aparato de
control para el control del cambio automático de un vehículo de
motor. El microcontrolador 1 integrado en el circuito integrado 8
dispone como unidades funcionales según la figura 1 de, p. ej., al
menos una unidad central de proceso 3 (CPU) y una unidad de memoria
4; las unidades funcionales del microcontrolador 1 están unidas
entre sí internamente a través de las líneas de bus 7 del sistema de
bus 2 para el intercambio de señales de datos y señales de control.
En el circuito integrado 8 está integrada como unidad de vigilancia
integrada 6 una unidad lógico-aritmética integrada
para la vigilancia del microcontrolador 1, unidad que también está
conectada a las líneas de bus 7 del sistema de bus 2 y que incluye,
p. ej., una tabla 9 con valores numéricos como valores de consulta
que se corresponde con un determinado número de algoritmos (p. ej.
16 algoritmos) y los valores esperados (p. ej. binarios) asociados
a los algoritmos o bien a los valores de consulta. Además, en el
circuito integrado 8 está previsto un watchdog 5 impulsado por la
unidad lógico-aritmética 6 y que dispone de una
salida de reset 10 unida con la CPU 3 del microcontrolador 1 así
como de, p. ej., una salida de conmutación 11 que pone en acción
las etapas de excitación del aparato de control. El watchdog 5
conformado como, p. ej., un watchdog de ventana ha ser puesto en
acción cíclicamente por la unidad lógico-aritmética
integrada 6 para vigilar el correcto funcionamiento del aparato de
control, p. ej. cada 10 ms dentro de un intervalo de tiempo
predefinido (dentro de una ventana temporal de, p. ej., 30 ms).
En la figura 2, el proceso de vigilancia del
procesador (microcontrolador) 1 mediante la unidad de vigilancia
integrada (unidad lógico-aritmética) 6 e incluyendo
el watchdog 5 se ha representado en un diagrama de flujo.
Tras conectarse el aparato de control (aplicación
de la tensión de alimentación o bien "power on") en el paso
S1, en la fase de inicialización del paso S2 se comprueba el
correcto funcionamiento de la unidad
lógico-aritmética integrada 6 a través de la
llamada sucesiva de todos los valores de consulta contenidos en la
tabla 9 de la unidad lógico-aritmética integrada 6
y, por tanto, de los algoritmos del microcontrolador 1, y de la
comparación de sus resultados con los valores esperados contenidos
en la tabla 9 de la unidad lógico-aritmética
integrada 6.
Una vez que la inicialización se ha llevado a
cabo con éxito, esto es en especial así cuando la unidad
lógico-aritmética integrada 6 funciona
correctamente, en el paso S3 se devuelve al estado inicial la
memoria de respuestas de la CPU 3 del microcontrolador 1, en el
paso S4 el watchdog 5 es puesto en acción mediante la unidad
lógico-aritmética integrada 6 (devuelto al estado
inicial) y en el paso S5 se devuelve a la posición inicial el
contador de tiempo de la unidad lógico-aritmética
integrada 6.
En el paso S6, mediante la especificación de un
determinado valor de consulta, el microcontrolador 1 ordenará a la
unidad lógico-aritmética 6 la ejecución del
algoritmo correspondiente a este valor de consulta.
En el paso S7 se averigua si se ha producido una
respuesta por parte del microcontrolador 1, esto es, si, una vez
ejecutado el algoritmo predefinido, almacenado, p. ej., en una
unidad de memoria (p. ej. una RAM) del microcontrolador 1 o del
circuito integrado 8 (p. ej., este algoritmo será ejecutado
empleando operaciones matemáticas y/o algebraicas predefinidas), un
resultado del microcontrolador 1 (p. ej., un código binario como
resultado) está dentro de un determinado intervalo de tiempo o de
una determinada ventana temporal. Si este es el caso, se tomará la
memoria de respuestas de la CPU 3 del microcontrolador 1 y la
respuesta del microcontrolador 1 será valorada por la unidad
lógico-aritmética 6 en el paso S8, esto es, si el
resultado suministrado por el microcontrolador 1 (p. ej. el código
binario) se corresponde con el valor esperado contenido en la tabla
9 de la unidad lógico-aritmética integrada 6 y
asociado al algoritmo ejecutado:
\bullet Si la respuesta del microcontrolador
1 a la consulta por parte de la unidad
lógico-aritmética integrada 6 es correcta, en el
paso S9 se decrementará (p. ej. se decrementará en + 1) un contador
de errores dispuesto en la unidad lógico-aritmética
integrada 6 y se dirigirá una nueva consulta al microcontrolador 1
con un valor de consulta incrementado en + 1 en el paso S10, esto es
el microcontrolador 1 debe ejecutar el siguiente de los algoritmos
definidos en la tabla 9 de la unidad
lógico-aritmética integrada 6 y calcular el
correspondiente resultado, etc. Con lo que se asegura un control
continuo (cíclico) del correcto funcionamiento del microcontrolador
1.
\bullet Si la respuesta del microcontrolador
1 a la consulta por parte de la unidad
lógico-aritmética integrada 6 es incorrecta, en el
paso S11 se incrementará (p. ej. se incrementará en + 3) el contador
de errores de la unidad lógico-aritmética integrada
6; tras compararse en el paso S12 el contador de errores con un
valor umbral de error predefinido (este valor umbral de error
asciende, p. ej, a + 15):
- \bullet
- en caso de no alcanzarse el valor umbral de error, la unidad lógico-aritmética integrada 6 repetirá la consulta al microcontrolador 1 empleando el mismo valor de consulta (pasos S3 a S6)
- \bullet
- en caso de sobrepasarse el valor umbral de error, en especial, no se dirigirá una nueva pregunta al microcontrolador 1 por parte de la unidad lógico-aritmética integrada 6 y ni el contador de tiempo ni el watchdog 5 serán devueltos al estado inicial; para ello se conmutarán adecuadamente las salidas del watchdog 5, en especial en la salida de reset 10 (circuito (b) según figura 1) se llevará a cabo un (breve) reset de la CPU 3 del microcontrolador 1 y, por tanto, del aparato de control y, por medio de una correspondiente señal de conmutación en la salida de conmutación 11 (circuito (a) según figura 1), se pondrá el aparato de control en un estado del sistema seguro (en este estado del sistema, el microcontrolador 1 ya no tiene ninguna influencia sobre el funcionamiento del aparato de control), p. ej. mediante la desconexión de excitadores, p. ej. mediante la desconexión eléctrica de válvulas magnéticas (estado final del sistema en el paso S13).
Si en el paso S7 no se produce una respuesta del
microcontrolador 1 a una consulta por parte de la unidad
lógico-aritmética integrada 6, dentro de una ventana
temporal definida por el contador de tiempo (comprobación de que el
contador de tiempo ha llegado a su fin en el paso S15, tras haberse
incrementado previamente el contador de tiempo en el paso S14 en,
p. ej., + 1), se considera que el microcontrolador 1 ha contestado
erróneamente la pregunta (incremento del contador de errores en, p.
ej., + 3). Si el contador de tiempo es inferior al valor umbral de
error (consulta en paso S12), se repetirá la consulta por parte de
la unidad lógico-aritmética integrada 6 al
microcontrolador 1 utilizando el mismo valor de consulta (pasos S3 a
S6); si el contador de errores es mayor que el valor umbral de error
(consulta en paso S12), se conmutarán en consecuencia las salidas
10, 11 del watchdog 5 (estado final del sistema en paso
S13).
S13).
Claims (10)
1. Procedimiento de funcionamiento de un
sistema controlado por un procesador (1) en el que, para vigilar el
estado de funcionamiento del procesador (1), una unidad de
vigilancia integrada (6) independiente del procesador (1) se
integra junto con el procesador (1) en un circuito integrado (8), y
en el que, para evitar las acciones que afectan al sistema, una
unidad watchdog(5) debe ser devuelta cíclicamente al estado
inicial por parte de la unidad de vigilancia integrada (6),
caracterizado porque tiene lugar un retorno al estado inicial
de la unidad watchdog (5)de acuerdo con una consulta dirigida
por la unidad de vigilancia integrada (6) al procesador (1).
2. Procedimiento según la reivindicación 1,
caracterizado porque la unidad de vigilancia integrada (6) es
supervisada por el procesador (1) al inicializarse el sistema.
3. Procedimiento según las reivindicaciones 1 o
2, caracterizado porque el correcto funcionamiento del
procesador (1) es supervisado por la unidad de vigilancia integrada
(6) hasta su desconexión.
4. Procedimiento según la reivindicación 3,
caracterizado porque la unidad de vigilancia integrada (6)
puede ser desconectada por el procesador (1).
5. Procedimiento según una de las
reivindicaciones 1 a 4, caracterizado porque la unidad de
vigilancia integrada (6) está unida mediante un sistema de bus (2)
con las unidades funcionales (3, 4) del procesador (1).
6. Procedimiento según una de las
reivindicaciones 1 a 5, caracterizado porque la unidad
watchdog (5) debe ser devuelta a la posición inicial por parte de la
unidad de vigilancia integrada (6) dentro de una ventana
temporal.
7. Procedimiento según una de las
reivindicaciones 1 a 6, caracterizado porque la unidad
watchdog(5) está integrada en el circuito integrado (8).
8. Procedimiento según la reivindicación 1,
caracterizado porque la consulta al procesador (1) tiene
lugar a través de un valor de consulta predefinido por la unidad de
vigilancia integrada (6), según el cual se ejecuta en el procesador
(1) un determinado algoritmo, cuyo resultado se compara con un valor
esperado de la unidad de vigilancia integrada (6).
9. Procedimiento según una de las
reivindicaciones 1 a 8, caracterizado porque, caso de que la
unidad watchdog (5) no vuelva al estado inicial, se devolverá el
procesador (1) al estado inicial.
10. Procedimiento según una de las
reivindicaciones 1 a 9, caracterizado porque, caso de no
tener lugar la vuelta al estado inicial de la unidad watchdog (5),
el sistema será llevado a un estado del sistema independiente del
procesador (1).
Applications Claiming Priority (2)
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|---|---|---|---|
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