ES2218643T3 - Demodulador digital y metodo correspondiente. - Google Patents
Demodulador digital y metodo correspondiente.Info
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Abstract
UN DEMODULADOR DIGITAL ELIMINA LOS ERRORES DE FRECUENCIA Y FASE EXISTENTES EN UNA SEÑAL DIGITAL Y CONVIERTE ESTA SEÑAL DIGITAL, CON LOS ERRORES YA ELIMINADOS, EN UNA SEÑAL EN BANDA BASE. EL DEMODULADOR DIGITAL UTILIZA UNA FRECUENCIA, QUE ES EL DOBLE QUE LA VELOCIDAD DE TRANSMISION, COMO FRECUENCIA DE LA SEÑAL DE RELOJ DE MUESTREO DE UN CONVERTIDOR ANALOGICO-DIGITAL (AD), Y DEMODULA LA SEÑAL RECIBIDA MEDIANTE UN PROCESO DIGITAL USANDO UN CONVERTIDOR AD DE BAJA VELOCIDAD. ADEMAS, TODO EL PROCESO DE LA SEÑAL RECIBIDA PUEDE SER DIGITALIZADO.
Description
Demodulador digital y método correspondiente.
La presente invención se refiere a un receptor
para recibir una señal de alta definición y, más particularmente, a
un demodulador digital para un receptor de televisor de alta
definición (referido en lo sucesivo como HDTV) así como un método
correspondiente.
Desde la llegada del televisor en blanco y negro
y del televisor en color, ha habido una tendencia continuada de
desarrollar televisores cada vez más realistas, más grandes y con
una mejor definición. En consecuencia, se ha propuesto en Estados
Unidos el sistema GA (Grand Alliance)-HDTV, en el
que se ha adoptado un método de modulación de banda lateral
vestigial (VSB) como método de modulación del sistema
GA-HDTV. Por lo tanto, a medida que el estándar de
transmisión HDTV de Estados Unidos se determine como un método de
modulación 8-VSB, se realizarán difusiones HDTV en
un futuro próximo.
Por su parte, la demodulación de un receptor
GA-HDTV existente se lleva a cabo mediante un
método de demodulación analógico. Tras la demodulación analógica de
una señal receptora, se lleva a cabo el procesamiento de señal
digital para restaurar la señal original.
La figura 1 es un diagrama de bloque de un
receptor GA-HDTV convencional que utiliza un método
de modulación VSB de 8 niveles. Haciendo referencia a la figura 1,
una señal de radio frecuencia (RF) recibida se envía como una señal
de frecuencia intermedia (IF) a través de doble conversión mediante
un sintonizador de doble conversión 102. Esto es, un sintetizador
104 proporciona una primera frecuencia de oscilación local (LO) al
sintonizador de doble conversión 102 según la sintonización de
canal. Un primer mezclador (no representado) en el sintonizador de
doble conversión 102 mezcla la señal RF recibida con la primera
frecuencia de oscilación local (LO) para así enviar una primera
señal IF de una frecuencia predeterminada (920 MHz), y después
ajusta constantemente la amplitud de la primera señal IF según una
señal de control automático de ganancia (a partir de ahora referida
como AGC) generada desde un generador de AGC 138. En este momento,
la sintonización de canal se controla mediante un microprocesador
(no representado). La primera señal IF con control automático de
ganancia se mezcla con una segunda frecuencia LO, controlada
mediante un circuito de enganche de fase y de frecuencia (FPLL)
111, en un segundo mezclador (no representado) del sintonizador de
doble conversión 102 y se envía como una segunda señal IF de una
frecuencia predeterminada deseada (44 MHz).
El sintonizador de doble conversión 102 no sólo
transmite con precisión señales HDTV cuya banda es de 6 MHz, sino
que también transmite señales de co-canal, ya que
sus características de filtro no son perfectas. Las señales de
co-canal ocasionan interferencias con señales de un
canal deseado. En consecuencia, para solucionar el problema
anterior, la salida del sintonizador de doble conversión 102 se
transmite a través de un filtro de onda acústica superficial (SAW)
106 correspondiente a un filtro paso banda provisto de un ancho de
banda de 6 MHz exactamente.
Un amplificador IF 108, destinado a mantener
continuadamente el nivel de una señal de entrada de un convertidor
analógico a digital (A/D) 132, controla la amplitud de la señal IF
transmitida a través del filtro SAW 106 según la señal AGC generada
desde el generador de AGC 138.
Un multiplicador 110 multiplica la señal IF de
ancho de banda de 6 MHz transmitida a través del filtro SAW 106 por
una señal de onda senoidal procedente de un conversor de fase 114
que recibe una tercera frecuencia LO fija generada desde un
oscilador local 112, con lo cual se envía una señal demodulada en
una banda base. Aquí, el primer multiplicador 110 corresponde a un
tercer mezclador, y la tercera frecuencia LO fija es de 46,69 MHz
correspondiente a una frecuencia piloto.
Un primer filtro pasa bajos (LPF) 116 elimina un
componente de armónico de segundo orden generado después de la
demodulación y transmite sólo señales de banda base. El primer LPF
116 envía una señal I en un eje en fase. Aquí, cuando se lleva a
cabo el control automático de frecuencia (AFC) durante la
adquisición de frecuencia, se utilizan una señal I, una señal Q en
un eje de cuadratura fase y una señal piloto. No obstante, en otros
bloques de procesamiento de datos de un receptor, sólo se utiliza
la señal I.
Esto es, un filtro pasa bajos de control
automático de frecuencia (AFC LPF) 118 envía señales de ritmo
generadas por una diferencia de frecuencia entre la salida de un
oscilador controlado por voltaje (VCO) interno y señales piloto de
entrada. En consecuencia, el AFC LPF 118 casi elimina frecuencia de
radio y sólo permanece la frecuencia de ritmo piloto.
Un limitador 120 envía "+1" si la salida del
AFC LPF 118 es superior a "0", y si no lo es, envía "
-1". Así, la señal de ritmo piloto está limitada a una señal
\pm1 con una amplitud constante de (\pm1).
Entretanto, un segundo multiplicador 122
multiplica la señal IF procedente del amplificador IF 108 por la
tercera frecuencia LO fija procedente del oscilador local 112, con
lo cual se envía una señal Q en un eje de cuadratura fase.
Un segundo LPF 124 elimina un componente de
armónico de segundo orden de la salida del segundo multiplicador
122 del mismo modo que el primer LPF 116 y transmite sólo la señal Q
con una banda base. Un tercer multiplicador 126 multiplica la
salida del limitador 120 por la salida del segundo LPF 124. Así, el
resultado de la multiplicación acciona un filtro pasa bajos de
control automático de fase (APC LPF) 128.
El APC LPF 128 envía una señal de "corriente
continua (CC)", y acciona un VCO 130 según la señal de CC. Esto
es, la señal de CC procedente del APC LPF 128 se retroalimenta al
sintonizador de doble conversión 102 a fin de reducir la diferencia
de frecuencia descrita anteriormente y controla la segunda
frecuencia LO.
Cuando la frecuencia se bloquea por la repetición
de tales operaciones, el limitador 120 envía "-1" o bien
"+1". En este momento, el tercer multiplicador 126 bloquea la
salida del segundo limitador 120 en la fase de la tercera frecuencia
LO fija que se envía a través del segundo LPF 124. Mediante tal
proceso de control, los errores de fase de una frecuencia de
portadora en una frecuencia de banda base pasan a ser "0".
Entretanto, un convertidor A/D 132 muestrea la
salida del circuito FPLL 111 según una señal de reloj de símbolos
restaurada por un restaurador de sincronización de símbolos 134 y
la convierte en datos digitales. El restaurador de sincronización
de símbolos 134 genera una señal de reloj de símbolos y una señal de
reloj operativa de todo el sistema prediciendo un punto de
referencia de muestreo de un convertidor analógico a digital (A/D)
132. Un detector de señal síncrona 136 detecta una variedad de
señales síncronas mediante la señal de salida del convertidor A/D
110 y envía una señal síncrona necesaria para cada parte a un
procesador de señales HDTV 142, y detecta una señal síncrona de
segmento de datos y envía el resultado al generador de AGC 138. El
generador de AGC 138 genera una señal AGC según la amplitud de la
señal síncrona de segmento de datos y aplica el resultado al
sintonizador de doble conversión 102 y al amplificador IF 108.
Un eliminador de CC 140 elimina un componente de
CC generado por la característica no lineal del convertidor A/D 132.
Un procesador de señales HDTV 142 procesa la salida del eliminador
de CC 142 y restaura el resultado a la señal original.
Como se describe en la figura 1, el circuito FPLL
111 como demodulador analógico de un receptor HDTV supone un
obstáculo para la miniaturización de un sistema. Por consiguiente,
si se desarrolla un demodulador digital en lugar de un demodulador
analógico, se puede digitalizar el procesamiento de señales completo
de un receptor. En este caso, resulta sencillo desarrollar un
demodulador con un chip ASIC único, con lo cual se pueden obtener
receptores de bajo coste y se puede garantizar un rendimiento
uniforme de estos.
No obstante, puesto que el demodulador digital
convencional muestrea directamente una señal IF de 44 MHz, debe
utilizar una frecuencia al menos dos veces superior a la frecuencia
de señal IF (44 MHz), como frecuencia de muestreo. En consecuencia,
se necesita un convertidor A/D de alta velocidad con lo cual los
costes aumentan.
Con la intención de solucionar o reducir los
problemas anteriores, un objetivo de las formas de realización
preferidas de la presente invención es proporcionar un demodulador
digital destinado a digitalizar el procesamiento de cada una de las
señales recibidas al tiempo que se utiliza un convertidor A/D de
baja velocidad, en un receptor para recibir una señal de alta
definición.
Otro objetivo de las formas de realización de la
presente invención es proporcionar un método de demodulación para
digitalizar el procesamiento de demodulación de señales recibidas,
en un receptor para recibir una señal de alta definición.
Según un primer objetivo de la invención, se
prevé un demodulador digital para eliminar errores de frecuencia y
fase presentes en una señal digital y convertir la señal digital
sin errores en una señal de banda base, para utilizar en un receptor
para recibir una señal de alta definición, comprendiendo dicho
demodulador digital: un divisor de fase para dividir dicha señal
digital en una primera señal provista de un componente de número
real y una segunda señal provista de un componente de imaginario; un
multiplicador complejo para multiplicar dichas señales primera y
segunda por señales de fase primera y segunda provistas de
frecuencias predeterminadas, respectivamente, y enviar las señales
de banda base primera y segunda; un discriminador de frecuencia
para recibir dicha primera señal de banda base y detectar un
desplazamiento de frecuencia; un detector de fase para multiplicar
la señal de salida de dicho discriminador de frecuencia por dicha
segunda señal de banda base y detectar un desplazamiento de fase de
la salida multiplicada a fin de bloquear la señal de salida de dicho
divisor de fase en la fase de la segunda señal de banda base, y un
oscilador digital para realizar una oscilación en una señal piloto
de frecuencia predeterminada según la señal de salida de dicho
detector de fase y generar dichas señales de fase primera y
segunda.
Preferentemente, dicho oscilador digital
comprende un oscilador controlado numéricamente (NCO).
Preferentemente, dichas señales primera y segunda
son una señal I (en fase) y una señal Q (en cuadratura),
respectivamente.
Dicha señal piloto provista de una frecuencia
predeterminada es preferentemente una señal de tono piloto de 3,65
MHz.
Preferentemente, dichas señales de fase primera y
segunda son señales de onda senoidal y cosenoidal, respectivamente,
cada una de las cuales tiene una frecuencia de tono piloto de 3,65
MHz.
Dicha señal piloto puede posicionarse en una
banda de baja frecuencia entre bandas de señal de alta definición
predeterminadas.
Dicho discriminador de frecuencia puede
comprender: un filtro pasa bajos de control automático de
frecuencia (AFC LPF) para enviar una señal de ritmo generada por
una diferencia de frecuencia entre la salida de un oscilador
controlado por voltaje instalado internamente y dicha señal piloto
procedente de dicho multiplicador complejo, y un limitador para
limitar dicha señal de ritmo procedente de dicho AFC LPF a una
señal con una amplitud constante.
Preferentemente, dicho detector de fase
comprende: un multiplicador para multiplicar la señal de salida de
dicho discriminador de frecuencia por dicha segunda señal de banda
base, y un filtro pasa bajos de control automático de fase (APC
LPF) para convertir la señal de salida de dicho multiplicador en una
señal de corriente continua.
Según un segundo objetivo de la invención, se
prevé un receptor para recibir una señal de alta definición que
comprende: un sintonizador para convertir una señal de alta
definición de una banda de radio frecuencia (RF) en una señal de
frecuencia intermedia (IF); un convertidor analógico a digital
(A/D) para convertir dicha señal IF en una señal IF digital según
una señal de reloj de muestreo cuya frecuencia es un múltiplo
predeterminado de la velocidad de transmisión de dicha señal de alta
definición e inferior a dicha frecuencia IF, y un demodulador
digital para eliminar los errores de fase y de frecuencia presentes
en dicha señal IF digital y convertir la señal IF digital sin
errores en una señal de banda base; en el que dicho demodulador
digital comprende un demodulador digital según el primer
objetivo.
Preferentemente, dicha señal piloto se controla
mediante un sintonizador de tal modo que dicha señal piloto puede
posicionarse en una banda de baja frecuencia entre bandas de señal
de alta definición predeterminadas.
Según un tercer objetivo de la invención se prevé
un método de demodulación digital para demodular una señal digital
en una señal de banda base, comprendiendo dicho método de
demodulación digital las etapas siguientes: (a) enviar dicha señal
digital en unas señales primera y segunda respectivamente provistas
de un componente de número real y un componente de imaginario; (b)
multiplicar dichas señales primera y segunda por señales de fase
primera y segunda provistas de frecuencias predeterminadas,
respectivamente, y enviar las señales de banda base primera y
segunda; (c) recibir dicha primera señal de banda base y detectar un
desplazamiento de frecuencia; (d) multiplicar dicha segunda señal
de banda base por dicho desplazamiento de frecuencia detectado y
detectar un desplazamiento de fase de la señal multiplicada, y (e)
generar dichas señales de fase primera y segunda provistas de una
frecuencia predeterminada de una señal piloto para compensar dichos
desplazamientos de frecuencia y fase detectados y retroalimentar el
resultado a dicha etapa (b).
Preferentemente, dichas señales primera y segunda
son una señal I (en fase) y una señal Q (en cuadratura),
respectivamente.
Dichas señales de fase primera y segunda son
señales de onda senoidal y cosenoidal, respectivamente, cada una de
las cuales tiene una frecuencia de tono piloto de 3,65 MHz.
Otro objetivo de la invención comprende un método
de recepción de una señal de alta definición que comprende las
etapas siguientes: (a) convertir una señal de alta definición de
banda de radio frecuencia (RF) recibida en una señal de frecuencia
intermedia (IF); (b) muestrear dicha señal IF a una frecuencia que
es un múltiplo predeterminado de la velocidad de transmisión e
inferior a la frecuencia IF y convertir del resultado en una señal
IF digital, y (c) demodular dicha señal IF digital en una señal de
banda base, en el que dicha etapa (c) comprende las etapas
siguientes: (c1) enviar dicha señal IF digital en unas señales
primera y segunda, respectivamente, provistas de un componente de
número real y un componente de imaginario; (c2) multiplicar dichas
señales primera y segunda por señales de fase primera y segunda
provistas de frecuencias predeterminadas; respectivamente, y enviar
las señales de banda base primera y segunda; (c3) detectar un
desplazamiento de frecuencia de dicha primera señal de banda base;
(c4) multiplicar dicha segunda señal de banda base por un
desplazamiento de frecuencia detectado y detectar un desplazamiento
de fase de la señal multiplicada, y (c5) generar dichas señales de
fase primera y segunda provistas de una frecuencia predeterminada
de una señal piloto para compensar dichos desplazamientos de
frecuencia y fase detectados y retroalimentar el resultado a dicha
etapa (c2).
Dichas señales primera y segunda pueden ser una
señal I (en fase) y una señal Q (en cuadratura),
respectivamente.
Dichas señales de fase primera y segunda pueden
ser señales de onda senoidal y cosenoidal, respectivamente, cada
una de las cuales tiene una frecuencia de tono piloto de 3,65
MHz.
Para una mejor comprensión de la invención, y
para mostrar cómo las formas de realización de ésta pueden llevarse
a cabo, se hará referencia ahora, como ejemplo, a los dibujos
esquemáticos anexos, en los que:
la figura 1 es un diagrama de bloque de un
receptor de TV de alta definición (HDTV) según un método
GA-VSB;
la figura 2 es un diagrama de bloque de un
receptor HDTV al cual se aplica la presente invención;
la figura 3A es una vista de espectro que muestra
la frecuencia de una señal de salida del sintonizador de doble
conversión representado en la figura 1;
la figura 3B es una vista de espectro que muestra
la frecuencia de una señal de salida del sintonizador de doble
conversión representado en la figura 2;
la figura 3C es una vista de espectro que muestra
la frecuencia de la señal de salida del sintonizador de doble
conversión, que ha sido muestreada por el convertidor A/D
representado en la figura 2;
la figura 4 es un diagrama de circuito detallado
del demodulador digital representado en la figura 2;
la figura 5A es una vista de espectro que muestra
la frecuencia de una señal de salida del divisor de fase
representado en la figura 4;
la figura 5B es una vista de espectro que muestra
la frecuencia de una señal de salida del multiplicador complejo
representado en la figura 4, y
la figura 5C es una vista de espectro que muestra
la frecuencia de una señal demodulada.
Haciendo referencia a la figura 2, una señal HDTV
se recibe mediante una antena. Una señal RF de la señal HDTV
recibida por un sintonizador de doble conversión 202 se mezcla con
una primera frecuencia LO, con lo cual se envía una primera señal IF
provista de una frecuencia predeterminada (920 MHz). La amplitud de
la primera señal IF se controla constantemente según una señal AGC
generada por un generador de AGC 220. La señal IF controlada por
ganancia se mezcla con una segunda frecuencia LO y se convierte en
una señal de banda IF de 44 MHz.
Un sintonizador de doble conversión 102
representado en la figura 1 recibe la primera frecuencia LO según
una selección de canal a través de un microprocesador no
representado y el sintetizador 104, y una segunda frecuencia de
oscilación local del VCO 130 del circuito FPLL 111 correspondiente
a un demodulador analógico. No obstante, en el sintonizador de
doble conversión 202 representado en la figura 2, una primera
frecuencia LO con respecto a cada canal se controla directamente
mediante un microprocesador 204 y una segunda frecuencia LO pasa a
ser una frecuencia fija predeterminada.
El sintonizador de doble conversión 202 transmite
una señal con un ancho de banda ligeramente superior al ancho de
banda de señal deseado, ya que también se envía una señal de
co-canal, con lo cual el rendimiento del receptor
disminuye. Por tanto, se utiliza un filtro SAW 206 como filtro paso
banda con una excelente característica de corte para eliminar la
señal co-canal transmitida.
Un amplificador IF 208 envía una señal
transmitida a través del filtro SAW 206 como una señal con una
amplitud constante, según la señal AGC generada desde un generador
de AGC 220.
La frecuencia de muestreo de un convertidor A/D
210 para convertir la señal de salida del amplificador IF 208 en
una señal digital es 21,52 MHz, lo cual es el doble de la velocidad
de transmisión (10,76 MHz) de una señal HDTV. El punto de
referencia de muestreo se determina mediante un restaurador de
sincronización de símbolos 216. Así, la presente invención utiliza
una frecuencia que es el doble de la velocidad de transmisión sin
utilizar un múltiplo predeterminado de la frecuencia IF como
frecuencia de muestreo, de tal modo que se puede utilizar un
convertidor A/D de baja velocidad.
Un eliminador de CC 212 elimina un componente de
CC generado por la característica no lineal del convertidor A/D 210,
puesto que el componente de CC actúa de forma contraproducente como
ruido de interferencia con respecto a una señal real una vez
completada la demodulación. Un demodulador digital 214 elimina los
errores de frecuencia y fase presentes en una señal recibida
mediante una señal IF digital y convierte el resultado en una señal
de banda base que puede procesar un procesador de señales HDTV
222.
Un restaurador de sincronización de símbolos 216
restaura una señal de sincronización de símbolos de la salida del
demodulador digital 214 para predecir de este modo el punto de
muestreo del convertidor A/D 210. Un detector de señal síncrona 218
detecta varias señales síncronas mediante la salida del demodulador
digital 214 y envía las señales síncronas necesarias para cada
parte a un procesador de señales HDTV 222, y detecta una señal
síncrona de segmento de datos. El generador de AGC 220 genera una
señal AGC según la amplitud de la señal síncrona de segmento de
datos y la aplica al sintonizador de doble conversión 202.
Como es bien sabido, el procesador de señales
HDTV 222 puede estar constituido por un filtro eliminador de NTSC
para evitar la degradación de la señal HDTV ocasionada por una
señal NTSC en una condición de co-canal en la que la
señal HDTV y la señal NTSC se difunden simultáneamente; un
ecualizador para eliminar el ruido multitrayecto que se genera
cuando se transmite una señal de transmisión por un canal de
transmisión; un circuito de seguimiento de fase (PTL) para eliminar
el ruido de fase (errores de fase) no eliminado por un demodulador
digital 214; un decodificador Trellis para llevar a cabo una
separación y una decodificación convolucional de la salida del
circuito PTL a fin de proteger la salida de éste de interferencia a
ráfagas como un ruido de impulsos o una interferencia de
co-canal NTSC; un desentrelazador para desentrelazar
la salida del decodificador Trellis; un decodificador R/S
(Reed-Solomon) para corregir errores de los datos
desentrelazados usando una paridad, y un desaleatorizador para
enviar los datos con errores corregidos como un código de secuencia
seudoaleatoria (PRS).
Entretanto, la figura 3A muestra el espectro de
frecuencia de una señal de salida del sintonizador de doble
conversión 102 representado en la figura 1, y la figura 3B muestra
el espectro de frecuencia de la señal de salida del sintonizador de
doble conversión 202 representado en la figura 2.
El sintonizador de doble conversión 202 propuesto
por la presente invención se caracteriza porque permite que una
señal de tono piloto de una señal HDTV recibida se posicione en una
parte de baja frecuencia entre una banda de señal de 6MHz, como se
muestra en la figura 3B. Esto puede llevarse a cabo fácilmente si el
microprocesador 204 cambia una segunda frecuencia LO fija de un
oscilador local en el sintonizador de doble conversión 202.
Esto es, sólo cuando la característica de
espectro de salida del sintonizador 202 es igual a la representada
en la figura 3B, no se produce solapamiento aunque la velocidad de
muestreo del convertidor A/D 210 esté definida en 21,52 MHz. Si la
característica de espectro de salida del sintonizador 202 es la
misma que la que se representa en la figura 3A, el muestreo de una
señal IF no puede estar definida en 21,52 MHz.
La figura 3C muestra un espectro de frecuencia
cuando una señal de banda IF de 44 MHz, que es la salida del
sintonizador de doble conversión 202 representado en la figura 2,
se muestrea a una velocidad de símbolo de una frecuencia (21,52
MHz) correspondiente al doble de la velocidad de transmisión. Esto
es, según la figura 3C, cuando la salida del sintonizador de doble
conversión 202 se muestrea a una frecuencia de velocidad de símbolo
(21,52 MHz) que es el doble de la velocidad de transmisión, varios
espectros de señal se copian sobre toda la banda de frecuencia, lo
cual se basa en la teoría del muestreo.
Por consiguiente, el demodulador digital 214
convierte una señal recibida convertida A/D en una señal de banda
base puesto que lo anterior no es lo último, y hace un seguimiento
de los desplazamientos de frecuencia y fase que genera el
sintonizador de doble conversión 202.
La figura 4 muestra un diagrama de circuito
detallado del demodulador digital 214 según una forma de
realización de la presente invención. Haciendo referencia a la
figura 4, un divisor de fase 232 divide una señal de entrada en
componentes de número real y de número imaginario y genera las
señales de número complejas I y Q. Por ejemplo, el divisor de fase
232 puede incluir dos filtros de respuesta de impulso finito (FIR);
esto es, un retardo y un transformador de Hilbert ambos compuestos
de un filtro FIR.
Un multiplicador complejo 234 multiplica las
señales complejas I y Q procedentes del divisor de fase 232 por
señales de fase (cos\theta) y (sin\theta)) generadas desde un
oscilador controlado numéricamente (NCO) 244, respectivamente,
convirtiendo de este modo el resultado en una banda base como se
muestra en la figura 5B.
Esto es, la salida del multiplicador complejo 234
puede representarse mediante la fórmula siguiente (1).
...(1)(I + jQ)
(cos\theta+ jsin\theta) = (I \cdot cos\theta- Q \cdot sin\theta) +
j(I \cdot sin\theta + Q \cdot cos\theta)
En consecuencia, el componente de número real de
la salida del multiplicador complejo 234 se envía al procesador de
señales HDTV 222 representado en la figura 2 simultáneamente a un
AFC LPF 236, y el componente de número imaginario de esta se recibe
en un multiplicador 240. En este punto, una frecuencia de ejecución
libre inicial del NCO 244 se define para que sea igual a
la frecuencia de una señal de tono piloto de 3,65 MHz entre las
señales de tono piloto representadas en la figura 5A.
Entretanto, el AFC LPF 236 y un limitador 238 se
utilizan como un discriminador de frecuencia y presupone el grado
de un desplazamiento de frecuencia. Esto es, si no se consigue el
bloqueo de frecuencia, el AFC LPF 236 envía una señal de ritmo
producida por una diferencia de frecuencia entre la salida del VCO
interno y una señal piloto procedente del multiplicador complejo
234. El limitador 238 envía un valor "+1" si la salida del AFC
LPF 236 es mayor que un valor "0", y envía un valor "-1"
en el caso contrario; por lo cual la señal de ritmo piloto está
limitada a una señal (\pm1) con una amplitud constante
(\pm1).
El multiplicador 240 multiplica la salida del
limitador 238 por el componente de número imaginario procedente del
multiplicador complejo 234. Un APC LPF 242 envía el resultado
multiplicado como una señal de CC. Entonces, el NCO 244 ajusta una
frecuencia de oscilación local según la señal de CC y devuelve el
resultado al multiplicador complejo 234. En este punto, la
frecuencia de oscilación local generada por el NCO 244 corresponde
a una tercera frecuencia LO. La tercera frecuencia LO representada
en la figura 1 es fija, pero, en la presente invención, la segunda
frecuencia LO que ha de recibir el sintonizador 202 es fija y la
tercera frecuencia LO es variable.
Una vez que se consigue la adquisición de
frecuencia de este modo; esto es, se alcanza el bloqueo de
frecuencia, el APC LPF 242 se utiliza como circuito de enganche de
fase (PLL), que es un filtro pasa bajos que determina las
características del PLL. El valor de salida del APC LPF 242 se
recibe en el NCO 244, y el NCO 244 controla las señales de fase
(cos\theta) y (sin\theta) provistas de frecuencias de
oscilación local. A continuación, las señales de fase (cos\theta)
y (sin\theta) se retroalimentan al multiplicador complejo 234.
Así, el multiplicador complejo 234 bloquea las señales de salida
del divisor de fase 232 en las fases de las señales de fase
(cos\theta) y (sin\theta).
La figura 5C muestra un espectro de frecuencia de
una señal recibida deseada después de que el demodulador digital
214 haya realizado la demodulación. En consecuencia, sólo cuando la
señal IF se muestrea a una frecuencia que es solo el doble de la
velocidad de transmisión y se transmite por el demodulador digital
214, se puede obtener el resultado deseado.
Como se ha descrito anteriormente, las formas de
realización de la presente invención pueden emplear un convertidor
A/D de baja velocidad utilizando una frecuencia que es el doble de
la velocidad de transmisión como frecuencia de muestreo y pueden
digitalizar todo el procesamiento de la señal recibida procesando la
demodulación digitalmente. Así, se puede obtener un receptor de
bajo coste y rendimiento uniforme.
Claims (16)
1. Demodulador digital para eliminar los errores
de frecuencia y fase presentes en una señal digital y para
convertir la señal digital sin errores en una señal de banda base
para su utilización en un receptor para recibir una señal de alta
definición, comprendiendo dicho demodulador digital:
un divisor de fase (232) para dividir dicha señal
digital en una primera señal provista de un componente de número
real y una segunda señal provista de un componente de
imaginario.
un multiplicador complejo (234) para multiplicar
dichas señales primera y segunda por señales de fase primera y
segunda provistas de frecuencias predeterminadas, respectivamente, y
enviar las señales de banda base primera y segunda;
un discriminador de frecuencia (236, 238) para
recibir dicha primera señal de banda base y detectar un
desplazamiento de frecuencia;
un detector de fase (240, 242) para multiplicar
la señal de salida de dicho discriminador de frecuencia por dicha
segunda señal de banda base y detectar un desplazamiento de fase de
la salida multiplicada a fin de bloquear la señal de salida de
dicho divisor de fase en la fase de la segunda señal de banda base,
y
un oscilador digital (244) para realizar una
oscilación en una señal piloto de frecuencia predeterminada según
la señal de salida de dicho detector de fase y generar dichas
señales de fase primera y segunda.
2. Demodulador digital según la reivindicación 1,
en el que dicho oscilador digital (244) comprende un oscilador
controlado numéricamente (NCO).
3. Demodulador digital según la reivindicación 1
ó 2, en el que dichas señales primera y segunda son una señal I (en
fase) y una señal Q (en cuadratura), respectivamente.
4. Demodulador digital según la reivindicación 1,
2 ó 3, en el que dicha señal piloto provista de una frecuencia
predeterminada es una señal de tono piloto de 3,65 MHz.
5. Demodulador digital según la reivindicación 4,
en el que dichas señales de fase primera y segunda son señales de
onda senoidal y cosenoidal, respectivamente, cada una de las cuales
tiene una frecuencia de tono piloto de 3,65 MHz.
6. Demodulador digital según cualquiera de las
reivindicaciones anteriores, en el que dicha señal piloto puede
posicionarse en una banda de baja frecuencia entre bandas de señal
de alta definición predeterminadas.
7. Demodulador digital según cualquiera de las
reivindicaciones anteriores, en el que dicho discriminador de
frecuencia comprende:
un filtro pasa bajos de control automático de
frecuencia (AFC LPF) (236) para enviar una señal de ritmo generada
por una diferencia de frecuencia entre la salida de un oscilador
controlado por voltaje instalado internamente y dicha señal piloto
procedente de dicho multiplicador complejo (234); y
un limitador (238) para limitar dicha señal de
ritmo procedente de dicho AFC LPF a una señal con una amplitud
constante.
8. Demodulador digital según cualquiera de las
reivindicaciones anteriores, en el que dicho detector de fase
comprende:
un multiplicador (240) para multiplicar la señal
de salida de dicho discriminador de frecuencia por dicha segunda
señal de banda base, y
un filtro pasa bajos de control automático de
fase (APC LPF) (242) para convertir la señal de salida de dicho
multiplicador (240) en una señal de corriente continua.
9. Receptor para recibir una señal de alta
definición, que comprende:
un sintonizador (202-208) para
convertir una señal de alta definición de una banda de radio
frecuencia (RF) en una señal de frecuencia intermedia (IF);
un convertidor analógico a digital (A/D) (210)
para convertir dicha señal IF en una señal IF digital según una
señal de reloj de muestreo cuya frecuencia es un múltiplo
predeterminado de la velocidad de transmisión de dicha señal de alta
definición e inferior a dicha frecuencia IF, y
un demodulador digital para eliminar los errores
de fase y de frecuencia presentes en dicha señal IF digital y
convertir la señal IF digital sin errores en una señal de banda
base;
en el que dicho demodulador digital comprende un
demodulador digital según cualquiera de las reivindicaciones
anteriores.
10. Receptor según la reivindicación 9, en el que
dicha señal piloto está controlada por un sintonizador de tal modo
que dicha señal piloto puede posicionarse en una banda de baja
frecuencia entre bandas de señal de alta definición
predeterminadas.
11. Método de demodulación digital para demodular
una señal digital en una señal de banda base, comprendiendo dicho
método de demodulación digital las etapas siguientes:
(a) enviar dicha señal digital en unas señales
primera y segunda respectivamente provistas de un componente de
número real y un componente de imaginario;
(b) multiplicar dichas señales primera y segunda
por señales de fase primera y segunda provistas de frecuencias
predeterminadas, respectivamente, y enviar las señales de banda
base primera y segunda;
(c) recibir dicha primera señal de banda base y
detectar un desplazamiento de frecuencia;
(d) multiplicar dicha segunda señal de banda base
por dicho desplazamiento de frecuencia detectado y detectar un
desplazamiento de fase de la señal multiplicada; y
(e) generar dichas señales de fase primera y
segunda provistas de una frecuencia predeterminada de una señal
piloto para compensar dichos desplazamientos de frecuencia y fase
detectados y retroalimentar el resultado a dicha etapa (b).
12. Método de demodulación digital según la
reivindicación 11, en el que dichas señales primera y segunda son
una señal I (en fase) y una señal Q (en cuadratura),
respectivamente.
13. Método de demodulación digital según la
reivindicación 11 ó 12, en el que dichas señales de fase primera y
segunda son señales de onda senoidal y cosenoidal, respectivamente,
cada una de las cuales tiene una frecuencia de tono piloto de 3,65
MHz.
14. Método de recepción de una señal de alta
definición que comprende las etapas siguientes:
(a) convertir una señal de alta definición
recibida de banda de radio frecuencia (RF) en una señal de
frecuencia intermedia (IF);
(b) muestrear dicha señal IF a una frecuencia que
es un múltiplo predeterminado de la velocidad de transmisión y que
es inferior a la frecuencia IF y convertir el resultado en una
señal IF digital, y
(c) demodular dicha señal IF digital en una señal
de banda base;
en el que dicha etapa (c) comprende las etapas
siguientes:
(c1) enviar dicha señal digital IF en unas
señales primera y segunda respectivamente provistas de un componente
de número real y un componente de imaginario;
(c2) multiplicar dichas señales primera y segunda
por señales de fase primera y segunda provistas de frecuencias
predeterminadas, respectivamente, y enviar las señales de banda
base primera y segunda;
(c3) detectar un desplazamiento de frecuencia de
dicha primera señal de banda base;
(c4) multiplicar dicha segunda señal de banda
base por un desplazamiento de frecuencia detectado y detectar un
desplazamiento de fase de la señal multiplicada, y
(c5) generar dichas señales de fase primera y
segunda provistas de una frecuencia predeterminada de una señal
piloto para compensar dichos desplazamientos de frecuencia y fase
detectados y retroalimentar el resultado a dicha etapa (c2).
15. Método según la reivindicación 14, en el que
dichas señales primera y segunda son una señal I (en fase) y una
señal Q (en cuadratura), respectivamente.
16. Método según la reivindicación 14 ó 15, en el
que dichas señales de fase primera y segunda son señales de onda
senoidal y cosenoidal, respectivamente, cada una de las cuales
tiene una frecuencia de tono piloto de 3,65 MHz.
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