EP4652467A1

EP4652467A1 - Analogschaltung mit mitteln zur umkonfiguration für einen stresstest und oder für einen iddq-test und zugehörige verfahren

Info

Publication number: EP4652467A1
Application number: EP24717585.4A
Authority: EP
Inventors: Rüdiger ARNOLD; Michal Cwiklinski; Lamine Hafiane; Olaf STÖVER; Carsten LEITNER; Vadim BARKOW; Christian Thum
Original assignee: Elmos Semiconductor SE
Current assignee: Elmos Semiconductor SE
Priority date: 2023-03-22
Filing date: 2024-03-22
Publication date: 2025-11-26
Also published as: WO2024193771A1; CN120660004A; DE102023107250A1

Abstract

Die Erfindung betrifft eine Analogschaltung (1) auf MOS-, BCMOS- oder CMOS-Basis. Die Analogschaltung (1) ist dazu eingerichtet, einen vorbestimmten Schaltungszweck in einem Normalzustand der Analogschaltung (1) zu erfüllen. Die Analogschaltung (1) weist ein analoges Eingangs- oder Ausgangssignal oder ein analoges Signal innerhalb der Analogschaltung (1) auf. Die Analogschaltung (1) ist mit einer Testlogik (38) gekoppelt. Die Testlogik (38) ist dazu eingerichtet, die Analogschaltung (1) in den Normalzustand und zumindest einen ersten Testzustand zu versetzen. Die Analogschaltung (1) umfasst erste Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30), die dazu eingerichtet sind, eine Funktion der Analogschaltung (1) entsprechend dem vorbestimmten Schaltungszweck im Normalbetrieb ausführen. Erfindungsgemäß umfasst die Analogschaltung (1) darüber hinaus zweite Bauteile (S1 bis S9; Gl bis G9), die dazu eingerichtet sind, im Falle des mindestens einen, ersten Testzustands der Analogschaltung (1) der Testlogik (38) eine Einstellung von Schaltzuständen der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) zu ermöglichen.

Description

Analogschaltung mit Mitteln zur Umkonfiguration für einen Stresstest und/oder für einen IDDQ-Test und zugehörige Verfahren

Feld der Erfindung

Die Erfindung richtet sich auf eine IDDQ-testfähige und/oder stresstestfähige Analogschaltung.

Allgemeine Einleitung

Eine wesentliche Voraussetzung für die Verwendung mikroelektronischer Schaltkreise in Kraftfahrzeugen ist eine hohe Qualität und niedrige Ausfallrate dieser Schaltkreise. Bei der Fertigung von Mixed-Signal-CMOS-Schaltkreisen für die Automobilindustrie ist es daher unabdingbar, dass die mikroelektronischen Schaltkreise nach der Fertigung mit einer ausreichenden Testabdeckung geprüft werden. Für die digitalen Schaltungsteile solcher automobilen, mikroelektronischen Schaltkreise ist beispielsweise der IDDQ-Test bekannt.

Die IDDQ-Prüfung ist eine Methode zur Prüfung integrierter CMOS-Schaltungen auf das Vorhandensein von Fertigungsfehlern. Sie beruht auf der Messung des Versorgungsstroms (Idd) im Ruhezustand (wenn der Schaltkreis nicht schaltet und die Eingänge auf statischen Werten gehalten werden). Der in diesem Zustand verbrauchte Versorgungsstrom wird allgemein als IDDQ-Ruhestrom für den IDD-Ruhestrom bezeichnet. Die Versorgungsleitung wird oft als VDD-Leitung bezeichnet und der zugehörige Versorgungsstrom als IDD-Strom, daher der Name.

Der IDDQ-Test beruht auf dem Prinzip, dass es in einer korrekt arbeitenden digitalen CMOS- Schaltung im Ruhezustand keinen statischen Strompfad zwischen der positiven Spannungsversorgungsleitung und der negativen Versorgungsspannungsleitung gibt. Am Ende der Produktion des mikroelektronischen Schaltkreises testet eine vollautomatische Testvorrichtung den gefertigten mikroelektronischen Schaltkreis. Typischerweise sind die digitalen Schaltungsteile des mikroelektronischen Schaltkreises mit einem Takt getaktet. Mit jeder Taktflanke ändern Schaltungsknoten innerhalb des digitalen Schaltungsteils der mikroelektronischen Schaltung ihre logischen Zustände. Diese logischen Zustände dieser Schaltungsknoten sind mit Spannungspegeln des Potenzials dieser Schaltungsknoten gegenüber einem Bezugsknoten auf einem Bezugspotenzial verbunden. Da die Schaltungsknoten immer eine parasitäre Knotenkapazität aufweisen, muss diese Kapazität elektrisch bei einer Änderung des logischen Zustands und damit des elektrischen Potenzials auf das neue elektrische Potenzial umgeladen werden. Daher fließt infolge der Taktung des digitalen Schaltungsteils der mikroelektronischen Schaltung ein elektrischer Umladestrom. Wird der Takt angehalten, so halten bei Standard-CMOS-Schaltungen die Schaltungsknoten typischerweise ihre elektrischen Potenziale und damit ihre logischen Pegel, da innerhalb des Digitalteils der mikroelektronischen Schaltung jeder potenzielle Strompfad typischerweise zumindest einen P- Kanaltransistor und einen N-Kanal-Transistor umfasst, von denen immer einer gesperrt und der andere komplementär dazu leitend ist. Somit kann abgesehen von Leckströmen nach dem Anhalten des Takts des Digitalteils der mikroelektronischen Schaltung kein elektrischer Strom von der positiven Versorgungsspannungsleitung der mikroelektronischen Schaltung zu der negativen Versorgungsspannungsleitung der mikroelektronischen Schaltung über diesen Digitalteil fließen. Der Zustand des Digitalteils der mikroelektronischen Schaltung mit abgeschaltetem Takt ist der besagte Ruhezustand des Digitalteils der mikroelektronischen Schaltung.

In der Realität fließt jedoch ein geringer Leckstrom von der positiven Versorgungsspannungsleitung der mikroelektronischen Schaltung zu der negativen Versorgungsspannungsleitung der mikroelektronischen Schaltung über diesen Digitalteil, wenn die Takte des Digitalteils angehalten sind. Im Normalfall hat dieser Leckstrom einen sehr geringen, im Wesentlichen vernachlässigbaren Wert.

Weist nun einer der Digitaltransistoren des Digitalteils einen Fehler auf, so führt dies sehr häufig dazu, dass sein Leckstrom erhöht ist. Dies ist insbesondere dann messbar, wenn er aufgrund seiner Ansteuerung eigentlich sperren sollte. Um diesen Transistor prüfen zu können, steuert die Testvorrichtung den mikroelektronischen Schaltkreis mit speziellen Signalsequenzen, sogenannten Pattern, an. Der zu testende Transistor liegt in einem oder mehreren Strompfaden zwischen der positiven Versorgungsspannungsleitung und der negativen Versorgungspannungsleitung. Die Testvektoren, die das Testsystem beim Test an die mikroelektronische Schaltung anlegt, sind so konstruiert, dass dann, wenn das Testsystem Takte anhält, zum Ersten an zumindest einer Zeitposition in den Testvektoren der zu testende Transistor gesperrt ist und zum Zweiten an dieser Zeitposition gleichzeitig in zumindest einem der Strompfade, in dem der zu testende Transistor liegt, alle anderen Transistoren dieses Strompfads leitend geschaltet sind.

Weist der zu testende Transistor einen erhöhten Leckstrom auf, so fließt dann über diesen Strompfad ein erhöhter Leckstrom zwischen der positiven Versorgungsspannungsleitung und der negativen Versorgungspannungsleitung. Das Testsystem erfasst den elektrischen Strom in einer der beiden Versorgungsspannungsleitungen. Der Test, den das Testsystem ausführt, kann diesen Stromwert nutzen und auf einen oder mehrere schadhafte Transistoren schließen, wenn dieser Stromwert zu hoch, insbesondere über einem Schwellwert, liegt. Im Falle eines Fehlers bewegt sich typischerweise der Anstieg des Stromwerts des Leckstroms durch den getesteten Transistor gegenüber dem Stromwert für den fehlerfreien Fall im Bereich von Größenordnungen. Daher ist es überhaupt möglich, diesen Fehler am Versorgungsstrom zu erkennen. Ein weiterer Vorteil des IDDQ- Tests ist, dass das Testsystem die mikroelektronische Schaltung mit wenigen Messungen auf relativ viele mögliche Transistorfehler relativ vieler Transistoren überprüfen kann. Ein weiterer Vorteil besteht darin, dass das Testsystem dadurch Fehler der Transistoren erkennen kann, die mit herkömmlichen Testvektoren (Pattern) für statische Fehler nicht gefunden werden können.

Der IDDQ-Test

Der IDDQ-Test ist etwas komplexer als die einfache Messung des Versorgungsstroms. Wenn eine Leitung beispielsweise mit der positiven Versorgungsspannung kurzgeschlossen ist, wird sie auch dann keinen zusätzlichen Strom ziehen, wenn eine logische Schaltung, die das Signal erzeugt, versucht, es auf einen High-Pegel zu setzen. Wenn die logische Schaltung jedoch nun versucht, das Signal auf einen Low-Pegel zu ziehen, ergibt sich ein starker Anstieg des Leckstroms. Dieser Anstieg des Betrags des Leckstroms über einen Stromschwellwert signalisiert damit ein Ausfallbauteil. Das Testsystem verwirft solche Ausfallbauteile. Wichtig ist, dass für IDDQ-Testeingänge nur die Kontrollierbarkeit der logischen Zustände der Knoten des Digitalteils erforderlich ist, nicht aber die Beobachtbarkeit dieser Knoten im Sinne einer logischen Beobachtbarkeit erforderlich ist. Die Beobachtbarkeit der Fehlerauswirkungen erfolgt über den Leckstrom mittels der Beobachtung und Bewertung der Stromaufnahme von Versorgungsspannungsanschlüssen der Schaltung.

Diese Kontrollierbarkeit der Zustände der Steuersignale der Transistoren von Analogschaltungen ist aber genau das Problem, warum in Analogteilen von Mixed-Signal-Schaltungen IDDQ-Tests nach dem Stand der Technik nicht anwendbar sind. Daher verfügen Mixed-Signal-Schaltungen oft über separate positive analoge Versorgungsspannungsleitungen, die den Analogteil mit elektrischer Energie versorgen, und digitale positive Versorgungsspannungsleitungen, die den Digitalteil mit elektrischer Energie versorgen. Zusätzlich Schaltungen ermöglichen eine Abtrennung der analogen Schaltungsteile von den digitalen Schaltungsteilen.

Die hier vorgelegte Schrift erläutert das Problem an einer einfachen, hier als Anwendungsbeispiel vorgestellten Differenzverstärkerstufe als Beispiel für eine Analogschaltung. Figur 1 zeigt eine solche beispielhafte Analogschaltung 1. Die hier beschriebenen und im Folgenden vorgeschlagenen Prinzipien lassen sich aber auf andere Analogschaltungen übertragen.

Die Spannungsquelle 2 versorgt die beispielhafte Analogschaltung 1 mit elektrischer Energie. Eine Stromquelle 4 entnimmt der Versorgungsspannungsleitung 3 elektrische Energie und speist einen Referenzstrom 5 in einen ersten Knoten 6 ein. Der als MOS-Diode verschaltete erste Transistor 7 entnimmt als Referenzknoten dem ersten Knotern 6 diesen Referenzstrom 5 und leitet ihn zur Bezugspotenzialleitung 8 ab. Der als MOS-Diode verschaltete erste Transistor 7 wandelt den Referenzstrom 5 in eine Referenzspannung 27 um. Die Referenzspannung 27 liegt zwischen dem ersten Knoten 6 und der Bezugspotenzialleitung 8 an. Ein zweiter Transistor 9 bildet mit dem als MOS-Diode verschalteten ersten Transistor 7 einen Stromspiegel. Der zweite Transistor 9 arbeitet daher als Stromquelle für die Differenzstufe aus dem dritten Transistor 10 und dem vierten Transistor 11 und dem fünften Transistor 12 und dem sechsten Transistor 13. Die Steuerelektrode 28 des dritten Transistors 10 und die Steuerelektrode 29 des vierten Transistors 11 bilden den differentiellen Eingang des beispielhaften Differenzverstärkers. Der fünfte Transistor 12 ist als MOS- Diode verschaltet und dient als Arbeitswiderstand des linken Verstärkerastes aus drittem Transistor 10 und fünften Transistor 12. Der sechste Transistor 13 ist als Stromquelle eines Stromspiegels aus sechstem Transistor 13 und MOS-Diode 12 verschaltet und dient als Arbeitswiderstand des rechten Verstärkerastes aus viertem Transistor 11 und sechsten Transistor 13.

Der siebte Transistor 15 nimmt das Signal am zweiten Knoten 14 zwischen dem vierten Transistor 11 und dem sechsten Transistor 13 ab und verstärkt die Leistung als Teil einer Source-Folger-Schaltung aus siebten Transistor 15 und achtem Transistor 16. Der achte Transistor 16 arbeitet dabei als Stromquellentransistor und damit als Arbeitswiderstand der Source-Folger-Schaltung. Der achte Transistor 16 ist Teil eines Stromspiegels aus achtem Transistor 16 und dem als MOS-Diode verschalteten ersten Transistor 7.

Ein Inverter 17 erzeugt aus einem digitalen Transporttakt 18 einen invertierten digitalen Transporttakt 19 für nachfolgende Transfergatter.

In dem Beispiel der Figur 1 kann ein erstes Transfergatter aus einem neunten Transistor 20 und einem zehnten Transistor 21 einen Zwischenknoten 25 auf das Potenzial des Ausgangs des Source- Folgers 26 laden, wenn der digitale Transporttakt 18 auf einem High-Pegel liegt. Der invertierte digitale Transporttakt 19 liegt dann auf einem Low— Pegel. Liegt der digitale Transporttakt 18 auf einem Low-Pegel und damit der invertierte digitale Transporttakt auf einem High-Pegel, so sperrt das erste Transfergatter aus dem neunten Transistor 20 und dem zehnten Transistor 21. In dem Fall behält der Zwischenknoten 25 aufgrund parasitärer Kapazitäten seinen Spannungspegel im Wesentlichen bei.

In dem Beispiel der Figur 1 kann ein zweites Transfergatter aus einem elften Transistor 22 und einem zwölften Transistor 23 einen Eingangsknoten 24 eines nachfolgenden Analogschaltkreises auf das Potenzial des Zwischenknotens 25 laden, wenn der digitale Transporttakt 18 auf einem High-Pegel liegt. Der invertierte digitale Transporttakt 19 liegt dann auf einem Low— Pegel. Liegt der digitale Transporttakt 18 auf einem Low-Pegel und damit der invertierte digitale Transporttakt 19 auf einem High-Pegel, so sperrt das zweite Transfergatter aus dem elften Transistor 22 und dem zwölften Transistor 23. In dem Fall behält der Eingangsknoten 24 aufgrund parasitärer Kapazitäten seinen Spannungspegel im Wesentlichen bei.

Ein dreizehnter Transistor 30 kann den Zwischenknoten 25 mit dem Bezugspotenzial 8 verbinden.

Ein erstes Problem ist nun, dass die Referenzspannungsquelle aus Stromquelle 4 und erstem Transistor 7 aufgrund der MOS-Dioden-Verschaltung des ersten Transistors 7 einen permanenten Ruhestrom aufweist. Dessen Stromwert liegt weit oberhalb des Leckstroms eines gesperrten ersten Transistors 7. Der erste Transistor 7 ist daher in der Schaltung der Figur 1 dem IDDQ-Test nicht zugänglich.

Ein zweites Problem ist nun, dass der zweite Transistor 9 stets eine solche Referenzspannung an seinem Steuereingang, seinem Gate, aufweist, dass er als Stromquelle arbeitet und daher ebenfalls einen kontinuierlichen Ruhestrom aufweist. Dessen Stromwert liegt weit oberhalb des Leckstroms eines gesperrten zweiten Transistors 9. Der zweite Transistor 9 ist daher in der Schaltung der Figur 1 dem IDDQ-Test nicht zugänglich.

Ein drittes Problem ist nun, dass der achte Transistor 16 stets eine solche Referenzspannung an seinem Steuereingang, seinem Gate, aufweist, dass er als Stromquelle arbeitet und daher ebenfalls einen kontinuierlichen Ruhestrom aufweist. Dessen Stromwert liegt weit oberhalb des Leckstroms eines gesperrten achten Transistors 16. Der achte Transistor 16 ist daher in der Schaltung der Figur 1 dem IDDQ-Test nicht zugänglich.

Ein viertes Problem ist nun, dass die Referenzspannungsquelle aus zweitem Transistor 9 und fünften Transistor 12 aufgrund der MOS-Dioden-Verschaltung des fünften Transistors 12 einen permanenten Ruhestrom aufweist, wenn der dritte Transistor 10 durchgeschaltet ist. Der Stromwert des fünften Transistors 12 liegt typischerweise weit oberhalb des Leckstroms eines gesperrten fünften Transistors 12. Der fünfte Transistor 12 ist daher in der Schaltung der Figur 1 dem IDDQ-Test nicht zugänglich.

Ein fünftes Problem ist nun, dass der sechste Transistor 13 stets eine solche Referenzspannung an seinem Steuereingang, seinem Gate, aufweist, dass er als Stromquelle arbeitet und daher ebenfalls einen kontinuierlichen Ruhestrom aufweist. Dessen Stromwert liegt weit oberhalb des Leckstroms eines gesperrten sechsten Transistors 13. Der sechste Transistor 13 ist daher in der Schaltung der Figur 1 dem IDDQ-Test nicht zugänglich.

Ein sechstes Problem ist nun, dass der siebte Transistor 15 stets eine solche Spannung an seinem Steuereingang, seinem Gate, aufweist, dass er nicht Ruhestromfrei ist. Er weist daher ebenfalls einen kontinuierlichen Ruhestrom auf. Dessen Stromwert liegt weit oberhalb des Leckstroms eines gesperrten siebten Transistors 15. Der siebte Transistor 15 ist daher in der Schaltung der Figur 1 dem IDDQ-Test nicht zugänglich.

Aufgrund der Stromquellenfunktion des zweiten Transistors 9 durchströmt ein Ruhestrom sowohl den dritten Transistor 10 als auch den vierten Transistor 11. Zwar kann man einen der beiden Transistoren über den Eingang abschalten, jedoch erzeugt dann immer noch der andere Verstärkerast in den Versorgungsleitungen 3, 8 jeweils einen Ruhestrom, der weit über dem Leckstrom gesperrter Transistoren liegt. Der dritte Transistor 10 und der vierte Transistor 11 sind daher in der Schaltung der Figur 1 dem IDDQ-Test nicht zugänglich. Aus dem gleichen Grund sind der fünfte Transistor 12 und der sechste Transistor 11 in der Schaltung der Figur 1 daher ebenfalls dem IDDQ-Test nicht zugänglich.

Aufgrund der Stromquellenfunktion des achten Transistors 16 durchströmt ein Ruhestrom sowohl den achten Transistor 16 als auch den siebten Transistor 15. Der siebte Transistor 15 und der achte Transistor 16 sind daher in der Schaltung der Figur 1 dem IDDQ-Test nicht zugänglich.

Die Transfergatter werden demgegenüber nicht zwangsweise von einem Leckstrom durchströmt. Befinden sich der Ausgang 26 des Source-Folgers und der Zwischenknoten 25 auf gleichen oder im Wesentlichen gleichen Potenzial, so durchfließt kein elektrischer Leckstrom den neunten Transistor 20 und den zehnten Transistor 21. Es fehlt hier für einen IDDQ-Test des neunten Transistors 20 und des zehnten Transistors 21s somit schon die Stimulierbarkeit eines Leckstroms durch diese Transistoren. Gleiches gilt für den elften Transistor 22 und den zwölften Transistor 23. Es fehlt hier für einen IDDQ-Test des elften Transistors 22 und des zwölften Transistors 23 somit ebenfalls die Stimulierbarkeit eines Leckstroms durch diese Transistoren.

Im Sinne einer verbesserten funktionalen Sicherheit ist jedoch der Stresstest aller Transistoren einer Mixed-Signal-Schaltung im IDDQ-Test mit einer erhöhten Betriebsspannung wünschenswert, um nicht perfekt gefertigte Transistoren und Schaltungsteile erkennen zu können und ggf. noch nicht aktivierte Fehler durch die Stressspannung aktivieren zu können.

Besteht somit ein aktuelles Problem für die Erzeugung von Testvektoren für analoge Teile und ein Bedürfnis nach einer Anwendbarkeit des IDDQ-Tests für Transistoren des Analogteils von Mixed Signal Schaltungen. Die funktionalen Testmuster für große digitale Steuerbusse von Analogteilen innerhalb von Mixed-Signal-Schaltungen haben in der Regel aus den obigen Gründen eine viel zu geringe Testabdeckung.

Außerdem können die Konstrukteure nicht wie bei Digitalschaltungen die Testmuster für die analogen Schaltungsteile vollautomatisch erzeugen. Eine vollautomatische Testvektorerzeugung (Abkürzung ATPG für Englisch "automatic test pattern generation") für die analogen Schaltungsteile wäre für eine optimale Testabdeckung sehr hilfreich. Die Steuersignale des Digitalteils, die den Analogteil steuern, (im Folgenden als D2A-Steuersignale bezeichnet) dürfen in der Regel nicht frei verändert werden, um Kurzschlüsse und Beschädigungen und dergleichen zu vermeiden. Die statische Stromaufnahme des Analogteils und deren Streuung sind deutlich höher als die erwarteten Leckströme der Transistoren im Fehlerfall. Die Angabe eines Testschwellwerts für den Ruhestrom ist daher zumindest schwierig, wenn nicht unmöglich.

Erfahrungsgemäß belastet ein Spannungsstress mit einer eingeprägten erhöhten Spannung zwischen der positiven Versorgungsspannungsleitung 3 des Analogteils des Mixed-Signal-Schaltkreises und der Bezugspotenzialleitung 8 VDDA fast keine Transistoren im Analogteil. Die Experimente und Untersuchungen bei der Ausarbeitung der hier vorgestellten technischen Lehre ergaben einen Belastungsgrad von nur 2% der Transistoren im Analogteil. Dies ist ein Wert, der als "nicht testbar" einstufbar ist.

Die Implementierung eines Bussystems vom Digitalteil eines Mixed-Signal-Schaltkreises zu dem Analogteil des Mixed-Signal-Schaltkreises erfordert typischerweise eine Vielzahl von Speicherzellen (Latches), die im 5V-Bereich sehr viele Transistoren umfassen können und erhebliche Steuerelektrodenflächen aufweisen. Im Sinne einer Nullfehlerstrategie sollte eine solch große Steuerelektrodenfläche einem Spannungsstresstest unterworfen werden.

Aus der US 2005 / 0 024 075 Al ist eine Vorrichtung bekannt, bei der mittels der Verwendung von „Fault-Injection-Transistoren" fehlerhafte Zustände in analogen Schaltungen erzeugt werden, die die Detektion fehlerhafter Zustände erlauben. Allerdings offenbart die technische Lehre der US 2005 / 0 024 075 Al kein Verfahren und keine zugehörigen Vorrichtungen, die die Durchführung eines IDDQ-Tests entsprechend dem von digitalen Schaltungen erlaubt.

Die technische Lehre der US 2005 / 0 024 075 Al offenbart die Einspeisung fehlerhafter Knotenpotenziale mittels „fault injection transistoren". Hierdurch verbessert die US 2005 / 0 024 075 Al die Stimulierbarkeit der zu testenden Analogschaltungen.

Die technische Lehre der US 2005 / 0 024 075 Al löst jedoch nicht das Problem der fehlenden IDDQ- Testbarkeit einer Analogschaltung. Die in den Beispielen der US 2005 / 0 024 075 Al angeführten Schaltungsbeispiele sind allesamt nicht vollständig IDDQ-testfähig. Vollständig bezieht sich hierbei auf einen IDDQ-Test ALLER Analogtransistoren. Die technische Lehre der US 2005 / 0 024 075 Al löst daher ein ganz anderes Problem.

Die technische Lehre der US 2005 / 0 024 075 Al sieht vor, in die Massezuleitung eines analogen

CMOS-Schaltungsblock - in der US 2005 / 0 024 075 Al als CUT bezeichnet - einen Testblock - in der US 2005 / 0 024 075 Al als BICS bezeichnet - einzufügen und mit diesem den Betriebsstrom des analoggen Schaltungsblocks CUT zu überwachen. Dies ist jedoch kein IDDQTest, wie er in der in der Testtechnologie verstanden wird.

Hierzu zitieren wir hier Wikipedia (zu finden unter https://en.wikipedia.org/wiki/lddq_testing):

"Iddq testing is a method for testing CMOS integrated circuits for the presence of manufacturing faults. It relies on measuring the supply current (Idd) in the quiescent state (when the circuit is not switching and inputs are held at static values). The current consumed in the state is commonly called Iddq for Idd (quiescent) and hence the name.

Iddq testing uses the principle that in a correctly operating quiescent CMOS digital circuit, there is no static current path between the power supply and ground, except for a small amount of leakage. Many common semiconductor manufacturing faults will cause the current to increase by orders of magnitude, which can be easily detected. This has the advantage of checking the chip for many possible faults with one measurement. Another advantage is that it may catch faults that are not found by conventional stuck-at fault test vectors.

Iddq testing is somewhat more complex than just measuring the supply current. If a line is shorted to Vdd, for example, it will still draw no extra current if the gate driving the signal is attempting to set it to '1'. However, a different input that attempts to set the signal to 0 will show a large increase in quiescent current, signalling a bad part. Typical Iddq tests may use 20 or so inputs. Note that Iddq test inputs require only controllability, and not observability. This is because the observability is through the shared power supply connection."

Die deutsche Übersetzung lautet: "Die Iddq-Prüfung ist eine Methode zur Prüfung integrierter CMOS- Schaltungen auf das Vorhandensein von Herstellungsfehlern. Sie beruht auf der Messung des Versorgungsstroms (Idd) im Ruhezustand (wenn der Schaltkreis nicht schaltet und die Eingänge auf statischen Werten gehalten werden). Der in diesem Zustand verbrauchte Strom wird allgemein als Iddq für Idd (Ruhestrom) bezeichnet, daher der Name.

Die Iddq-Prüfung beruht auf dem Prinzip, dass es in einer korrekt arbeitenden digitalen CMOS- Schaltung im Ruhezustand keinen statischen Strompfad zwischen der Stromversorgung und der Masse gibt, abgesehen von einer geringen Menge an Leckstrom. Viele gängige Fehler in der Halbleiterfertigung führen zu einem Anstieg des Stroms um Größenordnungen, was sich leicht feststellen lässt. Dies hat den Vorteil, dass der Chip mit einer einzigen Messung auf viele mögliche Fehler überprüft werden kann. Ein weiterer Vorteil ist, dass dadurch Fehler erkannt werden können, die mit herkömmlichen Testvektoren für festsitzende Fehler nicht gefunden werden.

Die Iddq-Prüfung ist etwas komplexer als die einfache Messung des Versorgungsstroms. Wenn eine Leitung beispielsweise mit Vdd kurzgeschlossen ist, wird sie auch dann keinen zusätzlichen Strom ziehen, wenn das Gate, das das Signal steuert, versucht, es auf '1' zu setzen. Ein anderer Eingang, der versucht, das Signal auf 0 zu setzen, zeigt jedoch einen starken Anstieg des Ruhestroms an und signalisiert damit ein schlechtes Bauteil. Für typische Iddq-Tests können etwa 20 Eingänge verwendet werden. Beachten Sie, dass für Iddq-Testeingänge nur die Kontrollierbarkeit, nicht aber die Beobachtbarkeit erforderlich ist. Das liegt daran, dass die Beobachtbarkeit über die gemeinsame Stromversorgungsverbindung erfolgt."

Die technische Lehre der US 2005 / 0 024 075 Al weist jedoch immer noch statische Strompfade zwischen der positiven und der negativen Versorgungsspannung auf. Wenn in Abschnitt [0042] der US 2005 / 0 024 075 Al von „IDDQ. current" die Rede ist, so ist dies kein Leckstrom einer Digitalschaltung im statische Schaltzustand, sondern der Ruhestrom einer Analogschaltung, der einem statischen Strompfad entspringt.

Die technische Lehre der US 2005 / 0 024 075 Al ermöglicht nicht die vollautomatische Erzeugung von IDDQ-Testpattern. Dies erschwert den Nachweis der entsprechenden Testabdeckung bei Schaltungsentwicklungen mit Anforderungen der funktionalen Sicherheit entsprechen ISO 26262.

Die technische Lehre der US 2005 / 0 024 075 Al lehrt auch keine Vorschläge, wie mit Rückkopplungszweigen innerhalb der analogen Schaltung umzugehen wäre

In der Schaltung der Figur 4 der US 2005 / 0 024 075 Al fließt auch in einem Testzustand stets ein Betriebsstrom und nicht nur der Leckstrom der gesperrten Transistoren. Die US 2005 / 0 024 075 Al offenbart daher KEINE Schaltung, die in irgendeinem Zustand IDDQ. testfähig im Sinne des hier vorgelegten Dokuments oder im Sinne der Wikipedia Definition ist.

Aus der JP 2003- 156545 A ist ein Halbleiterchip bekannt, in dem eine analoge Schaltung und eine digitale Schaltung integriert sind. Gemäß der technischen Lehre der JP 2003- 156545 A wird DIESER Halbleiterchip montiert. Ein gemeinsamer Stromversorgungsanschluss des Halbleiterchips wird gemäß der technischen Lehre der JP 2003- 156545 A verwendet, um eine Halbleitervorrichtung, die eine Stromversorgungsspannung an die analoge Schaltung und die digitale Schaltung liefert, auf ein Stromleck in der digitalen Schaltung zu untersuchen. Das Verfahren der JP 2003- 156545 A besteht laut der JP 2003- 156545 A darin, die Stromversorgungsleitung von der Stromversorgungsklemme zur digitalen Schaltung zum Zeitpunkt der Prüfung zu unterbrechen und die digitale Schaltung in den Testmodus gemäß der JP 2003- 156545 A zu versetzen.

Aufgabe

Dem Vorschlag liegt daher die Aufgabe zugrunde, eine Lösung zu schaffen die die obigen Nachteile des Stands der Technik nicht aufweist und weitere Vorteile aufweist. Diese Aufgabe wird durch die technische Lehre der unabhängigen Ansprüche gelöst. Weitere Ausgestaltungen sind ggf. Gegenstand von Unteransprüchen.

Lösung der Aufgabe

Die Grundidee der hier vorgestellten technischen Lehre ist es, durch zusätzliche Schalttransistoren in einem Testzustand der Analogschaltung 1 die Transistoren des Analogteils der Mixed-Signal- Schaltung so umzuschalten, dass sich im Wesentlichen eine CMOS-Logikschaltung ergibt, die wie eine normale CMOS-Logikschaltung mit Testvektoren stimuliert werden kann und für die mittels eines ATPG-Programms die IDDQ-Testvektoren vollautomatisch erzeugt werden können.

Zu diesem Zweck schlägt die hier vorgelegte technische Lehre vor, für die beispielhafte Analogschaltung 1 zumindest einen IDDQ-Testzustand vorzusehen. Des Weiteren schlägt die hier vorgestellte technische Lehre vor, in die Schaltung der analogen Schaltungselemente zusätzliche Schalter einzufügen, die zumindest einen Schaltzustand im Normalbetrieb der beispielhaften Analogschaltung 1 aufweise und zumindest einen IDDQ-Schaltzustand aufweisen.

Die Erfindung betrifft somit eine Analogschaltung 1 auf MOS-, BiCMOS- oder CMOS-Basis, wobei die Analogschaltung 1 dazu eingerichtet ist, einen vorbestimmten Schaltungszweck in einem Normalzustand der Analogschaltung 1 zu erfüllen. Die Analogschaltung 1 weist ein oder mehrere Eingangssignale und/oder ein oder mehrere Ausgangssignale auf. Die Analogschaltung 1 umfasst typischerweise ein oder mehrere analoge Signale innerhalb der Analogschaltung 1. Die Analogschaltung (1) ist vorschlagsgemäß mit einer Testlogik 38 gekoppelt, die die Analogschaltung 1 in den Normalzustand und je nach Ansteuerung der Testlogik 38 durch ein externes Messsystem zumindest einen ersten Testzustand und/oder ggf. weitere Testzustände zu versetzt. Die Analogschaltung 1 umfasst dabei erste Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30), die die Funktion der Analogschaltung 1 entsprechend dem vorbestimmten Schaltungszweck der Analogschaltung 1 im Normalzustand der Analogschaltung 1 ausführen. Diese ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) stellen also die eigentliche Analogschaltung 1 oder zumindest wesentliche Teile der Analogschaltung 1 dar. Bevorzugt handelt es sich bei diesen ersten Bauteilen um MOS-Transistoren bzw. Bipolartransistoren. Solche ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) weisen dann typischerweise jeweils eine Steuerelektrode auf, mittels derer die ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) auch als Schalter betrieben werden können. Die ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) können dann in einem jeweiligen Betrieb als Schalter jeweils einen Ein-Zustand und einen Aus-Zustand als jeweilige Schaltzustände einnehmen. Im Sinne des hier vorgelegten Dokuments sind die ersten Bauteile (7, 9,

10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) im Ein-Zustand vollständig eingeschaltet, d.h. leitend. Vollständig eingeschaltet bedeutet dabei, dass der Durchleitungswiderstand (RoN-Widerstand) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30), also der Transistoren, bis auf eine Abweichung kleiner 25% dem minimalen Durchleitungswiderstand dieser ersten Bauteile (7, 9, 10,

11, 12, 13, 15, 16, 20, 21, 22, 23, 30) entspricht. Die ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) sind dabei im Aus-Zustand typischerweise vollständig ausgeschaltet, d.h. sperrend. Vollständig ausgeschaltet bedeutet dabei, dass der Durchleitungswiderstand (R_0FF-Widerstand) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30), also der Transistoren, bis auf eine Abweichung kleiner 25% dem maximalen Durchleitungswiderstand dieser ersten Bauteile (7, 9, 10,

11, 12, 13, 15, 16, 20, 21, 22, 23, 30) entspricht. Bevorzugt umfasst nun die Analogschaltung (1) zweite Bauteile (S1 bis S9; Gl bis G9). Die Testlogik 38 stellt mittels der zweiten Bauteile (S1 bis S9; Gl bis G9) im ersten Testzustand der Analogschaltung 1 diese Schaltzustände eines oder mehrerer erster Bauteile (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) ein. Die Steuerelektrode (33, 34, 36, 37) zumindest eines ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) ist nicht direkt mit einem Eingangssignal oder nicht direkt mit einem Ausgangssignal verbunden. Im Stand der Technik ist der IDDQ-Test einer solchen Analogschaltung 1 nicht beschrieben. Die Testlogik 38 trennt nun im ersten Testzustand diese Steuerelektrode (33, 34, 36, 37) dieses ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11,

12, 13, 15, 16, 20, 21, 22, 23, 30) mittels zumindest eines Schalters (SI, S2, S3, S4) von dem Rest der Analogschaltung (1) ab. Hierdurch floatet diese Steuerelektrode (33, 34, 36, 37, 39) dieses ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30). Sie ist dadurch einer Beeinflussung zugänglich. Allerdings liegt ihr Potenzial nicht fest. Damit liegt auch der Schaltzustand dieses ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) nicht fest. Um diesen Schaltzustand vorzugeben, schaltet die Testlogik 38 im ersten Testzustand diese Steuerelektrode (33, 34, 36, 37, 39) dieses ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) mittels erster Mittel (Gl, G2, G5, G6) in einen Ein-Zustand ein oder in einem Aus-Zustand aus. Die Testlogik 38 steuert im Normalzustand diese ersten Mittel (Gl, G2, G5, G6) so in der Art, dass diese ersten Mittel (Gl, G2, G5, G6) die Steuerelektrode (33, 34, 36, 37, 39) dieses ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) im Normalzustand der Analogschaltung 1 nicht beeinflussen. Bevorzugt handelt es sich also bei den ersten Mittel (Gl, G2, G5, G6) um Tri-State-Treiber, deren Ausgang die erste Testlogik 38 im Normalzustand in den Tri-State-Zustand mit einem hochohmigen Ausgangswiderstand schaltet und im ersten Testzustand in einen niederohmigen Low-Pegel oder High-Pegelzustand schaltet. Dabei ist der Ausgang des jeweiligen Tri-State-Treibers mit der jeweiligen Steuerelektrode (33, 34, 36, 37, 39) eines jeweiligen ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) verbunden.

Die Testlogik 38 verbindet im Normalzustand die Steuerelektrode (33, 34, 36, 37, 39) des besagten ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) mittels des Schalters (SI, S2, S3, S4) mit einem Knoten des Rests der Analogschaltung (1) und stellt so im Normalzustand die normale Funktion der Analogschaltung 1 sicher.

Bevorzugt weist die beispielhafte Analogschaltung 1 zumindest einen Normalzustand und einen ersten IDDQ-Testzustand und einen zweiten IDDQ-Testzustand auf. Im Normalzustand führt die beispielhafte Analogschaltung 1 ihren bestimmungsgemäßen Normalbetrieb durch. Im ersten IDDQ- Testzustand sind bevorzugt alle P-Kanal-Transistoren der beispielhaften Analogschaltung 1 komplett eingeschaltet und alle N-Kanal-Transistoren der beispielhaften Analogschaltung 1 komplett ausgeschaltet. Im zweiten IDDQ-Testzustand sind bevorzugt alle P-Kanal-Transistoren der beispielhaften Analogschaltung 1 komplett ausgeschaltet und alle N-Kanal-Transistoren der beispielhaften Analogschaltung 1 komplett eingeschaltet.

Um dies zu ermöglichen, schlägt die hier vorgelegte technische Lehre vor, im besagten ersten IDDQ- Testzustand und im besagten zweiten IDDQ-Testzustand alle Rückkopplungszweige durch Rückkopplungsschalter aufzutrennen.

Die Erfindung umfasst eine modifizierte Analogschaltung vor, die beispielsweise in einer MOS-, BiCMOS- oder CMOS-Halbleitertechnologie gefertigt sein kann. Zur solchen MOS-, BiCMOS- oder CMOS-Halbleitertechnologien funktionsäquivalente Halbleitertechnologien sind im Sinne der hier vorgelegten Schrift von dem Begriff " MOS-, BiCMOS- oder CMOS-" mitumfasst. Eine Halbleitertechnologie ist dann, funktionsäquivalent, wenn sie Halbleiterschalter zur Verfügung stellt, die einen ersten Anschluss und einen zweiten Anschluss und einen Steueranschluss aufweisen und wobei der Halbleiterschalter in Abhängigkeit von dem Potenzial oder dem Eingangsstrom am Steueranschluss die elektrische Verbindung zwischen dem ersten Anschluss und dem zweiten Anschluss öffnet oder schließt. Bei dieser Definition bleibt ein etwaiger Leckstrom unberücksichtigt. Die hier vorgestellte technische Lehre soll sich auf Analogschaltungen im Allgemeinen beziehen. Bevorzugt ist die Analogschaltung Teil eines mikrointegrierten Schaltkreises. Eine solche Analogschaltung erfüllt typischerweise im bestimmungsgemäßen Betrieb des Schaltkreises, in dem die Analogschaltung eingesetzt wird, einen vorbestimmten Schaltungszweck. Bei diesem vorbestimmten Schaltungszweck kann es sich beispielsweise ohne die hier vorgestellte technische Lehre hierauf zu begrenzen, um einen Verstärker, einen Differenzverstärker, eine Stromquelle, eine Spannungsquelle, einen Analogmultiplizierer, einen Analogmultiplexer, einen analogen Filter, einen Oszillator, eine Verzögerungsstrecke, einen Phasenschieber, eine analoge PLL, eine Reset-Schaltung, eine elektronische Sicherung, einen analogen Addierer, einen analogen Subtrahierer, einen analogen Differenzierer, einen analogen Integrator etc. und deren Zusammenschaltungen handeln. Die hier vorgelegte Schrift verweist hierzu beispielhaft auf die Bücher:

Dietmar Ehrhardt, "Integrierte analoge Schaltungstechnik: Technologie, Design, Simulation Und Layout", 28. Juni 2000, Vieweg Verlagsgesellschaft; 2000. Edition (28. Juni 2000), ISBN-10: 3528038608, ISBN-13: 978-352803860

Phillip E. Allen (Autor), Douglas R. Holberg, "CMOS Analog Circuit Design", Oxford University Press; 3rd edition. International (13. Juli 2012), ISBN-10: 0199937427, ISBN-13 : 978-0199937424

Saggio, Giovanni, Tor Vergata, " Principles of Analog Electronics", ASIN: 1466582014, Taylor & Francis Inc, 29. Januar 2014, ISBN-10: 9781466582019, ISBN-13 : 978-1466582019

Ulrich Tietze, Christoph Schenk, "Halbleiter-Schaltungstechnik Gebundene Ausgabe - 5. Juli 2019, Springer Vieweg; 16., erweiterte, u. aktualisierte Aufl. 2019 Edition, ISBN-10: 3662485532, ISBN-13: 978-3662485538

Damit eine Analogschaltung als Analogschaltung im Sinne der hier vorgelegten Schrift anzusehen ist, sollte die Analogschaltung zumindest ein analoges Eingangssignal oder ein analoges Ausgangssignal oder ein analoges Signal innerhalb der Analogschaltung aufweisen. Versorgungsspannungsleitungen sollen bei der Beurteilung, ob eine Schaltung eine Analogschaltung ist oder nicht, ausdrücklich nicht unberücksichtigt bleiben.

Für die Definition eines analogen Signals führt die hier vorgelegte Schrift beispielhaft aus dem Stand der Technik der Text auf der im Internet verfügbaren Seite https://www.elektronik- kompendium.de/sites/kom/2405151.htm heran: "Ein analoges Signal ist eine physikalische Größe, die im Verlauf der Größe (Amplitude) als auch im zeitlichen Verlauf kontinuierliche Werte annehmen kann.

Ein digitales Signal (digitus: Finger, lat.) ist eine physikalische Größe, die nur bestimmte diskrete Werte annehmen kann. Die Werte entsprechen der Anzahl der vereinbarten Zustände. Werden zwei Zustände vereinbart, dann handelt es sich um binäre (digitale) Signale."

Damit eine Analogschaltung als Analogschaltung im Sinne der hier vorgelegten Schrift anzusehen ist, sollte die Analogschaltung danach zumindest ein Eingangssignal oder ein Ausgangssignal oder ein Signal innerhalb der Analogschaltung aufweisen, das im Verlauf der Größe (Amplitude) als auch im zeitlichen Verlauf kontinuierliche Werte annehmen kann. Bei der Größe handelt es sich typischerweise um den Wert des Potenzials der Leitung dieses Signals gegenüber dem Potenzial eines Bezugsknotens der Analogschaltung oder um den Wert des elektrischen Stroms in der Leitung des betreffenden Signals.

Insbesondere ist die vorgeschlagene Analogschaltung mit einer Testlogik gekoppelt (siehe Figur 2). Wie oben erwähnt, handelt es sich hierbei bevorzugt um eine Testlogik auf Basis des IEEE Standards 1149 mit seinen Untervarianten. Es kann sich aber auch nur um einen Scan-Pfad handeln, der durch einen Test-Anschluss von Außerhalb der mikrointegrierten Schaltung aktiviert wird.

Insbesondere ist die Testlogik eine Digitalschaltung. Insbesondere ist die Testlogik dazu eingerichtet die Analogschaltung in einen Normalzustand und zumindest einen ersten Testzustand zu versetzen.

Bevorzugt kann die Testlogik die Analogschaltung in einen Normalzustand und mehrere Testzustände versetzen. Dabei dienen die verschiedenen Testzustände verschiedenen Testzwecken und/oder ermöglichen die Aktivierung von Ausfällen bestimmter Teile der Analogschaltung in Belastungstests, beispielsweise während eines Spannungsstresstests.

Die hier vorgelegte Schrift verweist hierzu beispielhaft auf die Schrift Ian A. Grout, "Integrated Circuit Test Engineering: Modern Techniques " Springer London; 2006. Edition, 2. Juni 2010, ISBN-10: 1846280230, ISBN-13: 978-1846280238.

Insbesondere umfasst die erfindungsgemäße Analogschaltung erste Bauteile, die die Funktion der Analogschaltung entsprechend dem Schaltungszweck im Normalbetrieb ausführen. Die Verschaltung dieser ersten Bauteile im Normalzustand der Analogschaltung entspricht typischerweise zumindest in Teilen einer Schaltung aus dem Stand der Technik. Es ist denkbar, die hier vorgestellten Prinzipien auch auf analoge Schaltungen nach der Offenlegung der hier vorgestellten technischen Lehre anzuwenden, die noch nicht im heutigen Stand der Technik bekannt sind.

Insbesondere umfasst die erfindungsgemäße Analogschaltung zur Erhöhung der Testbarkeit und/oder die Stressbarkeit zusätzlich zu den ersten Bauteilen zweite Bauteile, die im Falle des mindestens einen, ersten Testzustands der Analogschaltung der Testlogik die Einstellung der Schaltzustände der ersten Bauteile ermöglichen. Bevorzugt steuert die Testlogik die zusätzlichen zweiten Bauteile.

In einer Ausgestaltung umfasst die erfindungsgemäße Analogschaltung N-Kanaltransistoren und P- Kanal-Transistoren.

Insbesondere ermöglichen die zweiten Bauteile der Testlogik in dem wenigstens einen ersten Testzustand der Analogschaltung die Einstellung der Schaltzustände der ersten Bauteile derart, dass in dem ersten Testzustand entweder alle N-Kanaltransistoren sperren und alle P-Kanal-Transistoren leiten oder alternativ dazu alle N-Kanaltransistoren leiten und alle P-Kanal-Transistoren sperren.

Analog dazu kann die Analogschaltung einen zweiten Testzustand aufweisen, den die Testlogik einstellen kann, bei dem entweder alle N-Kanaltransistoren leiten und alle P-Kanal-Transistoren sperren oder alternativ dazu alle N-Kanaltransistoren sperren und alle P-Kanal-Transistoren leiten.

Der zweite Testzustand wäre also bevorzugt von den Schaltzuständen der N-Kanaltransistoren und der P-Kanal-Transistoren komplementär zum ersten Testzustand.

In einer weiteren Ausgestaltung umfasst die erfindungsgemäße Analogschaltung 1 eine positive Versorgungsspannungsleitung und eine negative Versorgungsspannungsleitung. Wie zuvor kann bevorzugt die Testlogik die Analogschaltung in einen Normalzustand und zumindest einen ersten Testzustand versetzen. Bevorzugt weist auch in diesem weiteren Szenario die Analogschaltung mehr als einen Testzustand auf. Das oben Beschriebene soll auch hier gelten.

Insbesondere umfasst die Analogschaltung 1 wieder erste Bauteile, die die vorgesehene Funktion der Analogschaltung im Normalbetrieb ausführen.

Insbesondere umfasst die Analogschaltung 1 zusätzlich zu den ersten Bauteilen zweite Bauteile, die im Falle des mindestens einen, ersten Testzustands der Analogschaltung der Testlogik die Einstellung der Schaltzustände der ersten Bauteile ermöglichen. Damit hat eine Messvorrichtung die Möglichkeit die Testlogik der beispielhaften Analogschaltung des beispielhaften mikrointegrierten Schaltkreises anzusteuern, den ersten Analogschaltkreis in einen Testzustand zu versetzen und so die Schaltzustände der ersten Bauteile zu steuern. Dabei kann bevorzugt die Messvorrichtung dann auch die Schaltzustände der zweiten Bauteile steuern. Bevorzugt verhält sich dadurch der Analogschaltkreis in einem solchen Testzustand wie ein Digitalschaltkreis. Daher ist der Analogschaltkreis dann in einem solchen Testzustand für die Anwendung von Methoden der Prüfung digitaler Schaltkreise zugänglich. Daher können dann auch Verfahren zur Planung der Prüfung digitaler Schaltkreise, wie beispielsweise eine vollautomatische Testmustererzeugung und/oder IDDQ-Testverfahren auf den Analogschaltkreis in diesem Testzustand angewendet werden.

Insbesondere weist die erfindungsgemäße Analogschaltung mehrere mögliche Strompfade von der positiven Versorgungsspannungsleitung zur negativen Versorgungsspannungsleitung auf. Diese Strompfade von der positiven Versorgungsspannungsleitung zur negativen Versorgungsspannungsleitung der Analogschaltung umfassen typischerweise Bauteile der ersten Bauteile und/oder der zweiten Bauteile. Bevorzugt ist die Analogschaltung so gestaltet, dass im Wesentlichen möglichst alle ersten Bauteile und/oder zweiten Bauteile S1 bis S9; Gl bis G9 Teil zumindest eines solchen Strompfads sind. Die Strompfade verlaufen also typischerweise und bevorzugt durch diese ersten Bauteile und/oder durch diese zweiten Bauteile.

Die zweiten Bauteile ermöglichen der Testlogik im Falle des mindestens einen, ersten Testzustands der Analogschaltung die Einstellung der Schaltzustände der ersten Bauteile. Die Testlogik führt dabei die Einstellung der Schaltzustände der ersten Bauteile bevorzugt so durch, dass in jedem der möglichen Strompfade von der positiven Versorgungsspannungsleitung zur negativen Versorgungsspannungsleitung zumindest ein erstes Bauteil und/oder ein zweites Bauteil sperrt.

Legt eine Messvorrichtung nun eine erhöhte Versorgungsspannung zwischen der der positiven Versorgungsspannungsleitung und negativen Versorgungsspannungsleitung an die Analogschaltung an, so fällt diese erhöhte Spannung über die gesperrten ersten Bauteile und/oder die gesperrten zweiten Bauteile an. Hierdurch sind diese gesperrten Bauteile einer größeren Spannungsbelastung ausgesetzt, was potenziell vorgeschädigte Bauteile belastet und typischerweise zu einer Erhöhung des Leckstroms zwischen der der positiven Versorgungsspannungsleitung und negativen Versorgungsspannungsleitung führt. Diesen Leckstrom kann die Messvorrichtung ggf. später erfassen und mit einem zulässigen Leckstromschwellwert vergleichen. Liegt der Wert des Leckstroms, den die Messvorrichtung erfasst hat, dann über dem Leckstromschwellwert, so kann die Messvorrichtung auf einen Fehler oder eine Abweichung oder einen Qualitätsmangel der Analogschaltung oder etwas Ähnliches schließen und die betreffende mikroelektronische Schaltung, deren Teil die Analogschaltung ist, aussortieren. Die hier vorgelegte Schrift bezeichnet Fehler, Abweichungen, Qualitätsmängel und Ähnliches der Analogschaltung zur besseren Lesbarkeit der hier vorgelegten Schrift vereinfachend gemeinsam als Fehler.

In einer Weiterbildung der obigen Ausgestaltung ermöglichen die zweiten Bauteile der Testlogik im Falle des mindestens einen ersten Testzustands der Analogschaltung die Einstellung der Schaltzustände der ersten Bauteile, wobei die Testlogik die Einstellung der Schaltzustände der ersten Bauteile derart durchführt, dass in zumindest einem Strompfad der Analogschaltung zwischen der positiven Versorgungsspannungsleitung und negativen Versorgungsspannungsleitung entweder genau ein erstes Bauteil und/oder genau ein zweites Bauteil sperrt. Die hier vorgelegte Schrift bezeichnet diesen Strompfad als betrachteten Strompfad. In den anderen Strompfaden der Analogschaltung zwischen der positiven Versorgungsspannungsleitung und negativen Versorgungsspannungsleitung, die nicht der betrachtete Strompfad sind, können also mehr Bauteile als genau ein Bauteil sperren. In den anderen Strompfaden der Analogschaltung zwischen der positiven Versorgungsspannungsleitung und negativen Versorgungsspannungsleitung, die nicht der betrachtete Strompfad sind, sperrt aber auch zumindest genau ein Bauteil der Analogschaltung. Daher fließt dann nur ein Leckstrom zwischen der positiven Versorgungsspannungsleitung und negativen Versorgungsspannungsleitung der Analogschaltung. Die anderen Bauteile in diesem betrachteten Strompfad sperren dann nicht. Im Folgenden bezeichnet die hier vorgelegte Schrift dieses genau eine, sperrende Bauteil im betreffenden Strompfad als IDDQ-Bauteil.

Durch diese Beschränkung der Bauteilsperrung auf das IDDQ-Bauteil im betrachteten Strompfad und das leitend Schalten der anderen Bauteile im betreffenden Strompfad kann eine Messvorrichtung eine Spannung zwischen der positiven Versorgungsspannungsleitung und negativen Versorgungsspannungsleitung der Analogschaltung anlegen, die dann komplett über das IDDQ- Bauteil abfällt. Erhöht die Messvorrichtung die Spannung zwischen der positiven Versorgungsspannungsleitung und der negativen Versorgungsspannungsleitung auf den maximal zulässigen Wert, so ist dann sichergestellt, dass die Messvorrichtung das IDDQ-Bauteil maximal mittels der angelegten Spannung belastet. Hierdurch beschleunigt sich die Alterung des IDDQ- Bauteils maximal. Erfahrungsgemäß treten solche Belastungen auch kumulativ in der vorgesehenen Lebensdauer des IDDQ-Bauteils nicht auf. Erfahrungsgemäß kommt es bei ordnungsgemäß gefertigten IDDQ-Bauteilen zu keiner Vorschädigung, wenn die Parameter dieses Belastungstests, beispielsweise der Wert der angelegten Versorgungsspannung, korrekt gewählt sind.

Durch diese Methodik kann somit die besagte Messvorrichtung einzelne Bauteile der Analogschaltung gezielt belasten. Bevorzugt sind die Testmuster, die die Testlogik erzeugt, so gewählt, dass mit jeweils einem Testmuster mehrere Bauteile der Analogschaltung zu IDDQ- Bauteilen werden. Ein Testmuster ist hierbei ein Vektor, der typischerweise die Schaltzustände der ersten und zweiten Bauteile umfasst. Mit der Einstellung eines Testzustands erzeugt die Testlogik ein bestimmtes Testmuster woraufhin die Bauelemente der Analogschaltung die Schaltzustände entsprechend diesem Testmuster einnehmen. An dieser Stelle stellt die hier vorgelegte Schrift klar, dass dies für den ganzen Lösungsvorschlag der hier vorgelegten Schrift gilt.

Durch die geleichzeitige Einstellung mehrerer Bauteile der Analogschaltung als IDDQ-Bauteil eines jeweiligen Strompfades verringert sich die Anzahl der Testzustände, die für einen vollständigen Test aller oder eines Großteils der Bauteile der Analogschaltung notwendig sind.

WEITERE ERLÄUTERUNGEN ANHAND DER FIGUREN

Die hier vorgelegte Schrift erläutert die Erfindung weiter anhand der beispielhaften Figur 2 bis 7.

Die hier vorgelegte technische Lehre schlägt für das Beispiel der beispielhaften Analogschaltung 1 beispielhaft vor, eine MOS-Dioden-Verschaltung eines ersten Transistors 7 mittels eines ersten Schalters S1 im besagten ersten IDDQ-Testzustand und im besagten zweiten IDDQ-Testzustand durch Öffnen des ersten Schalters S1 aufzutrennen. Im Normalzustand ist der erste Schalter S1 geschlossen, sodass sich eine MOS-Dioden-Verschaltung des ersten Transistors 7 ergibt. Der erste Schalter S1 ist somit ein Rückkopplungsschalter, der im Normalbetrieb geschlossen ist und in zwei Testzuständen, nämlich dem ersten IDDQ-Testzustand und dem zweiten IDDQTestzustand geöffnet ist. Der erste Schalter S1 ist bevorzugt ein MOS-Transistor, der bevorzugt über eine Testlogik des mikrointegrierten Schaltkreises, dessen Teil die beispielhafte Analogschaltung 1 typischerweise ist, geöffnet bzw. geschlossen wird. Über die besagte Testlogik kann eine Testvorrichtung beispielsweise den Normalbetrieb, den ersten IDDQ-Testzustand oder den zweiten IDDQ-Testzustand einstellen. Beispielsweise kann es sich bei der Testlogik um eine JTAG-Testschnittstelle oder dergleichen handeln. ERLÄUTERUNG DES BEISPIELS

Die hier vorgelegte Schrift erläutert den Vorschlag anhand der beispielhaften Figur 2. Die beispielhafte Analogschaltung 1 der Figur 2 kann ausdrücklich mehr als zwei Testzustände aufweisen. Zur besseren Klarheit der Offenlegung beschreibt die hier vorgestellte Schrift zunächst nur einen ersten IDDQ-Testzustand und einen zweiten IDDQ-Testzustand ohne dass dies eine Beschränkung der der hier vorgestellten technischen Lehre bedeutet.

Testlogik

Die in der Figur 2 beispielhaft vorgestellte Analogschaltung 1 weist bevorzugt eine Testlogik 38 auf.

Bei der Testlogik 38 kann es sich beispielsweise um eine Testschnittstelle gemäß des JTAG-Boundary- Scan-Standards handeln. Die hier vorgestellte Schrift zitiert hierzu beispielsweise den JTAG-Standard IEEE 1149. Nähere Informationen hierzu finden sich beispielsweise im Internet unter https://de.wikipedia.org/wiki/Boundary_Scan_Test (NPL1).

Einen guten Überblick gibt das Dokument L. Y. Ungar, H. Bleeker, J. E. McDermid and H. Hulvershorn, "IEEE-1149.X Standards: achievements vs. expectations," 2001 IEEE Autotestcon Proceedings. IEEE Systems Readiness Technology Conference. (Cat. No.01CH37237), 2001, pp. 188-205, doi:

10.1109/AUTEST.2001.948964 (NPL2).

Der IEEE Standard 1149 umfasst mehrere Unterstandards:

"IEEE Standard for Boundary-Scan Testing of Advanced Digital Networks," in IEEE Std 1149.6-2015 (Revision of IEEE Std 1149.6-2003) , vol., no., pp.1-230, 18 March 2016, doi:

10.1109/IEEESTD.2016.7436703. (NPL3)

"IEEE Standard for Reduced-Pin and Enhanced-Functionality Test Access Port and Boundary-Scan Architecture," in IEEE Std 1149.7-2009 , vol., no., pp.1-985, 10 Feb. 2010, doi:

10.1109/IEEESTD.2010.5412866. (NPL4)

"IEEE Standard for Test Access Port and Boundary-Scan Architecture - Redline," in IEEE Std 1149.1-

2013 (Revision of IEEE Std 1149.1-2001) - Redline , vol., no., pp.1-899, 13 May 2013. (NPL5) "IEEE Standard for Test Access Port and Boundary-Scan Architecture," in IEEE Std 1149.1-2013

(Revision of IEEE Std 1149.1-2001) , vol., no., pp.1-444, 13 May 2013, doi:

10.1109/IEEESTD.2013.6515989. (NPL6)

"IEEE Standard for a Mixed-Signal Test Bus," in IEEE Std 1149.4-2010 (Revision of IEEE Std 1149.4- 1999) , vol., no., pp.1-116, 18 March 2011, doi: 10.1109/IEEESTD.2011.5738198. (NPL7)

"IEEE Standard for Boundary-Scan-Based Stimulus of Interconnections to Passive and/or Active Components," in IEEE Std 1149.8.1-2012 , vol., no., pp.1-95, 9 Aug. 2012, doi:

10.1109/IEEESTD.2012.6259815. (NPL8)

"IEEE Standard for High-Speed Test Access Port and On-Chip Distribution Architecture," in IEEE Std 1149.10-2017 , vol., no., pp.1-96, 28 July 2017, doi: 10.1109/IEEESTD.2017.7995164. (NPL9)

"IEEE Standard for Boundary-Scan Testing of Advanced Digital Networks - Redline," in IEEE Std 1149.6-2015 (Revision of IEEE Std 1149.6-2003) - Redline , vol., no., pp.1-441, 18 March 2016. (NPL10)

"IEEE Standard for Access and Control of Instrumentation Embedded within a Semiconductor

Device," in IEEE Std 1687-2014 , vol., no., pp.1-283, 5 Dec. 2014, doi:

10.1109/IEEESTD.2014.6974961. (NPL11)

"IEEE Draft Standard for Reduced-Pin and Enhanced-Functionality Test Access Port and Boundary- Scan Architecture," in IEEE P1149.7/D6, July 2020 , vol., no., pp.1-1043, 3 Nov. 2020. (NPL12)

"IEEE Draft Standard for a Mixed-Signal Test Bus," in IEEE P1149.4/D2, September 2010 , vol., no., pp.1-113, 7 Oct. 2010. (NPL14)

"IEEE Approved Draft Standard for Test Access Architecture for Three-Dimensional Stacked Integrated Circuits," in IEEE P1838_D3.00, September 2019 , vol., no., pp.1-63, 7 Nov. 2019. (NPL15)

Die hier vorgelegte Schrift zitiert der Vollständigkeit halber auch die Schrift

G. O. D. Acevedo and J. Ramirez-Angulo, "VDDQ: a built-in self-test scheme for analog on-chip diagnosis, compliant with the IEEE 1149.4 mixed-signal test bus standard," Proceedings of the Fourth IEEE International Caracas Conference on Devices, Circuits and Systems (Cat. No.02TH8611), 2002, pp. 1026-1026, doi: 10.1109/ICCDCS.2002.1004083. (NPL13) Zur besseren Übersicht zeigt die Figur 2 keine Steuerleitungen zwischen der Testlogik 38 und den im Folgenden erläuterten Tri-State-Gattern (Gl bis G9) und den ebenfalls im Folgenden erläuterten Schaltern (S1 bis S9) und den im Folgenden ebenfalls erläuterten sonstigen Teststeuerleitungen.

Diese Steuerleitungen zwischen der Testlogik 38 und den im Folgenden erläuterten Tri-State-Gattern (Gl bis G9) und den ebenfalls im Folgenden erläuterten Schaltern (S1 bis S9) und die im Folgenden ebenfalls erläuterten sonstigen Teststeuerleitungen sind jedoch für die Funktion der hier offengelegten technischen Lehre erforderlich. Die Figuren sind also schematisch und vereinfacht.

Änderung der Verschaltung des ersten Transistors 7

Die hier vorgelegte technische Lehre schlägt für das Beispiel der beispielhaften Analogschaltung 1 des Weiteren beispielhaft vor, die MOS-Dioden-Verschaltung des fünften Transistors 12 mittels eines zweiten Schalters S2 im besagten ersten IDDQ-Testzustand und im besagten zweiten IDDQ- Testzustand durch Öffnen des zweiten Schalters S2 aufzutrennen. Hierdurch trennt der zweite Schalter S2 die Steuerelektrode 33 des ersten Transistors 7 von dem ersten Knoten 6. Dadurch ist das Potenzial der Steuerelektrode 33 des ersten Transistors 7 nach dem Öffnen des zweiten Schalters S2 nicht definiert. Für einen geordneten Test ist aber eine solche klare Einprägung eines eindeutigen elektrischen Potenzials der Steuerelektrode 33 des ersten Transistors 7 gegenüber dem Bezugspotenzial der Bezugspotenzialleitung 8 notwendig. Im Normalzustand ist der zweite Schalter S2 geschlossen, sodass sich eine MOS-Dioden-Verschaltung des fünften Transistors 12 und ein solches eindeutiges Potenzial der Steuerelektrode 33 des ersten Transistors 7 ergibt. Der zweite Schalter S2 ist somit ein Rückkopplungsschalter, der im Normalbetrieb geschlossen ist und in den beispielhaft zwei Testzuständen, nämlich dem ersten IDDQ-Testzustand und dem zweiten IDDQ Testzustand geöffnet ist. Der zweite Schalter S2 ist bevorzugt ein MOS-Transistor, der bevorzugt über die Testlogik des mikrointegrierten Schaltkreises geöffnet bzw. geschlossen wird.

ALLGEMEINE BEHANDLUNG VON RÜCKKOPPLUNGEN UND EIGENSCHAFTEN VON TRI-STATE-GATTERN

Rückkopplungen legen im Normalbetrieb das Potenzial der Steuerelektroden einiger Transistoren der Analogschaltung 1 fest. Durch die Öffnung von Rückkopplungsschalter sind die Potenziale der Steuerelektroden dieser Transistoren nun jedoch nicht mehr definiert. Die hier vorgelegte Schrift schlägt daher vor, diese Steuerelektroden bevorzugt mit einer Vorrichtung zu verbinden, die das Potenzial der betreffenden Steuerelektroden im Falle eines ersten IDDQ- Testzustands oder eines zweiten IDDQ-Testzustands auf ein jeweils definiertes Potenzial legt und im Falle eines Normalzustands nicht beeinflusst.

Die hier vorgelegte Schrift empfiehlt, jede, der durch das Öffnen der Rückkoppelschalter nun floatenden, d.h. in ihrem Potenzial nicht definierten, Steuerelektroden mittels eines in der Regel zusätzlichen Tri-State-Gatters auf ein definiertes Potenzial zu legen. Zur Vereinfachung der Erklärung nehmen wir beispielhaft an, dass das Tri-State-Gatter einen ersten Tri-State-Gatter-Transistor umfasst, der den Ausgang des Tri-State-Gatters auf das positive Versorgungspotenzial zieht, wenn er geschlossen ist und der den Ausgang des Tri-State-Gatters unbeeinflusst lässt, wenn er geöffnet ist. Zur Vereinfachung der Erklärung nehmen wir weiter beispielhaft an, dass das Tri-State-Gatter einen zweiten Tri-State-Gatter-Transistor umfasst, der den Ausgang des Tri-State-Gatters auf das negative Versorgungspotenzial zieht, wenn er geschlossen ist und der den Ausgang des Tri-State-Gatters unbeeinflusst lässt, wenn er geöffnet ist. Eine Ansteuerlogik sorgt dafür, dass niemals der erste Tri- State-Gatter-Transistor und der zweite Tri-State-Gatter-Transistor gleichzeitig geschlossen sind. Dabei weist das Tri-State-Gatter drei Zustände an seinem Ausgang auf.

In einem ersten Zustand ist der Ausgang des Tri-State-Gatters hochohmig. In diesem hochohmigen Zustand des Tri-State-Gatters sind in dem Beispiel der erste Tri-State-Gatter-Transistor und der zweite Tri-State-Gatter-Transistor geöffnet. Damit beeinflusst das Tri-State-Gatter den Knoten an seinem Ausgang im ersten Zustand nicht.

In einem zweiten Zustand ist der Ausgang des Tri-State-Gatters mit der negativen Versorgungsspannungsleitung verbunden. In diesem hochohmigen Zustand des Tri-State-Gatters sind in dem Beispiel der erste Tri-State-Gatter-Transistor geöffnet und der zweite Tri-State-Gatter- Transistor geschlossen.

In einem dritten Zustand ist der Ausgang des Tri-State-Gatters mit der positiven Versorgungsspannungsleitung verbunden. In diesem hochohmigen Zustand des Tri-State-Gatters sind in dem Beispiel der erste Tri-State-Gatter-Transistor geschlossen und der zweite Tri-State-Gatter- Transistor geöffnet.

UMSETZUNG AUF DIE BEISPIELHAFTE ANALOGSCHALTUNG 1 Die hier vorgelegte Schrift schlägt somit vor, in die Referenzspannungsleitung des ersten Knotens 6 einen ersten Schalter S1 einzufügen. Die Testlogik 38 steuert den ersten Schalter Sl. Die beispielhafte Figur 2 zeigt diese Steuerleitungen von der Testlogik 38 zum ersten Schalter Sl zur besseren Übersicht nicht. Befindet sich die beispielhafte Analogschaltung 1 im Normalzustand, so schließt die Testlogik 38 den ersten Schalter Sl. Befindet sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand, so öffnet die Testlogik 38 den ersten Schalter Sl und trennt somit die Rückkopplung des ersten Transistors 7 auf sich selbst auf.

Die hier vorgelegte Schrift schlägt des Weiteren vor, die Steuerelektrode 33 des ersten Transistors 7 mit dem Ausgang eines ersten Tri-State-Gatters Gl zu verbinden. Die Testlogik 38 steuert das erste Tri-State-Gatter Gl. Die beispielhafte Figur 2 zeigt diese Steuerleitungen von der Testlogik 38 zum ersten Tri-State-Gatter Gl zur besseren Übersicht nicht. Somit ist die Testlogik 38 in der Lage, einen definierten logischen Pegel in die Steuerelektrode 33 des ersten Transistors 7 mittels des ersten Tri- State-Gatters Gl einzuprägen, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ- Testzustand oder im zweiten IDDQ-Testzustand befindet und der erste Schalter Sl daher geöffnet ist. Befindet sich die beispielhafte Analogschaltung 1 im Normalzustand so schaltet die Testlogik 1 das erste Tri-State-Gatter Gl hochohmig. Befindet sich die beispielhafte Analogschaltung 1 im Normalzustand, so verhält sich somit das erste Tri-State-Gatter Gl im Idealfall so, als wäre es nicht existent und stört die analoge Schaltungsfunktion der beispielhaften Analogschaltung 1 nicht.

Befindet sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ- Testzustand, so legt das erste Tri-State-Gatter Gl im Idealfall das Potenzial an der Steuerelektrode 33 des ersten Transistors 7 fest. Befindet sich die beispielhafte Analogschaltung 1 im ersten IDDQ- Testzustand oder im zweiten IDDQ-Testzustand, so legt das erste Tri-State-Gatter Gl im Idealfall somit den Schaltzustand des ersten Transistors 7 fest.

Die hier vorgelegte Schrift schlägt somit ebenfalls vor, die Steuerelektrode 36 des fünften Transistors 12 mit dem Ausgang eines zweiten Tri-State-Gatters G2 zu verbinden. Die Testlogik 38 steuert das zweite Tri-State-Gatter G2. Die beispielhafte Figur zeigt diese Steuerleitungen von der Testlogik 38 zum zweiten Tri-State-Gatter G2 zur besseren Übersicht nicht. Somit ist die Testlogik 38 in der Lage, einen definierten logischen Pegel in die Steuerelektrode des fünften Transistors 12 einzuprägen, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ- Testzustand befindet und der zweite Schalter S2 daher geöffnet ist. In dem Beispiel der Figur 1 soll beispielhaft die Steuerelektrode 28 des dritten Transistors 10 ein externer Eingang der beispielhaften Analogschaltung 1 sein.

In dem Beispiel der Figur 1 soll beispielhaft die Steuerelektrode 29 des vierten Transistors 11 ein externer Eingang der beispielhaften Analogschaltung 1 sein.

Die hier vorgelegte Schrift schlägt somit vor, die Steuerelektrode 28 des dritten Transistors 10 mit dem Ausgang eines dritten Tri-State-Gatters G3 zu verbinden. Die Testlogik 38 steuert bevorzugt das dritte Tri-State-Gatter G3. Die beispielhafte Figur 2 zeigt diese Steuerleitungen von der Testlogik 38 zum dritten Tri-State-Gatter G3 zur besseren Übersicht nicht. Somit ist die Testlogik 38 in der Lage, einen definierten logischen Pegel in die Steuerelektrode 28 des dritten Transistors 10 einzuprägen, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ- Testzustand befindet. Bevorzugt ist in die Leitung der Steuerelektrode 28 des dritten Transistors 10 ein siebter Schalter S7 eingefügt, der die Steuerelektrode 28 des dritten Transistors 10 und den Einspeisepunkt des dritten Tri-State-Gatters G3 auf der einen Seite des siebten Schalters S7 vom dem dritten Knoten 31 auf der anderen Seite des siebten Schalters S7 trennt, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand befindet. Der siebte Schalter S7 ist dann bevorzugt geöffnet. Im Normalzustand ist der siebte Schalter S7 dann bevorzugt geschlossen und verbindet bevorzugt den dritten Knoten 31 mit der Steuerelektrode 28 des dritten Transistors 10. Es ist somit denkbar, in die Leitung der Steuerelektrode 28 des dritten Transistors 10 diesen siebten Schalter S7 einzufügen, der diesen Eingang des dritten Knotens 31 von dem Einspeisepunkt des dritten Tri-State-Gatters G3 und der Steuerelektrode 28 des dritten Transistors 10 trennt, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand befindet, und der diesen Eingang des dritten Knotens 31 mit dem Einspeisepunkt des dritten Tri-State-Gatters G3 und der Steuerelektrode 28 des dritten Transistors 10 verbindet, wenn sich die beispielhafte Analogschaltung 1 im Normalzustand befindet. Dabei steuert bevorzugt die Testlogik 38 diesen zusätzlichen siebten Schalter S7.

Die hier vorgelegte Schrift schlägt des Weiteren vor, die Steuerelektrode 29 des vierten Transistors 11 mit dem Ausgang eines vierten Tri-State-Gatters G4 zu verbinden. Die Testlogik 38 steuert das vierte Tri-State-Gatter G4. Die beispielhafte Figur 2 zeigt diese Steuerleitungen von der Testlogik 38 zum vierten Tri-State-Gatter G4 zur besseren Übersicht nicht. Somit ist die Testlogik 38 in der Lage, einen definierten logischen Pegel in die Steuerelektrode 29 des vierten Transistors 11 einzuprägen, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ- Testzustand befindet. Bevorzugt ist in die Leitung der Steuerelektrode 29 des vierten Transistors 11 ein achter Schalter S8 eingefügt, der die Steuerelektrode 29 des vierten Transistors 11 und den Einspeisepunkt des vierten Tri-State-Gatters G4 auf der einen Seite des achten Schalters S8 vom dem vierten Knoten 32 auf der anderen Seite des achten Schalters S8 trennt, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand befindet. Der achte Schalter S8 ist dann bevorzugt geöffnet. Im Normalzustand ist der achte Schalter S8 dann bevorzugt geschlossen und verbindet bevorzugt den vierten Knoten 32 mit der Steuerelektrode 29 des vierten Transistors 11. Es ist somit denkbar, in die Leitung der Steuerelektrode 29 des vierten Transistors 11 einen achten Schalter S8 einzufügen, der diesen Eingang des vierten Knotens 32 einerseits von dem Einspeisepunkt des vierten Tri-State-Gatters G4 und der Steuerelektrode 29 des vierten Transistors 11 andererseits trennt, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand befindet, und der diesen Eingang des vierten Knotens 32 mit dem Einspeisepunkt des vierten Tri-State-Gatters G4 und der Steuerelektrode 29 des vierten Transistors 11 verbindet, wenn sich die beispielhafte Analogschaltung 1 im Normalzustand befindet. Dabei steuert bevorzugt die Testlogik diesen zusätzlichen Schalter.

TRENNUNG ELEKTRISCH MITEINANDER VERBUNDENER SCHALTUNGSKNOTEN

Die hier vorgelegte Schrift schlägt darüber hinaus vor, Steuerelektroden der beispielhaften Analogschaltung 1, die elektrisch miteinander verbunden sind, durch zusätzliche Schalter voneinander zu trennen, wenn sich die beispielhafte Analogschaltung einem IDDQ-Testzustand, insbesondere im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand befindet.

In dem Beispiel der Figur 1 sind die Steuerelektrode des ersten Transistors 7 und die Steuerelektrode des zweiten Transistors 9 und die Steuerelektrode 37 des achten Transistors 16 über den ersten Knoten 6, die eine Referenzspannungsleitung ist, miteinander verbunden.

Die Figur 2 zeigt die Modifikationen, die die hier vorgestellte Schrift in diesem Punkt beispielhaft vorschlägt.

Beispielhaft schlägt die hier vorgelegte Schrift vor, dass die Testlogik 38 die Steuerelektrode 34 des zweiten Transistors 9 mittels eines dritten Schalters S3 von dem ersten Knoten 6 bevorzugt abtrennt, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ- Testzustand befindet, und dass die Testlogik 38 bevorzugt die Steuerelektrode 34 des zweiten Transistors 9 mittels des dritten Schalters S3 mit dem ersten Knoten 6 verbindet, wenn sich die beispielhafte Analogschaltung 1 im Normalzustand befindet. Die Testlogik 38 schließt daher vorzugsweise den dritten Schalter S3, wenn sich die beispielhafte Analogschaltung 1 im Normalzustand befindet, und öffnet bevorzugt den dritten Schalter S3, wenn sich die beispielhafte Analogschaltung im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand befindet. Die Testlogik 38 steuert bevorzugt den dritten Schalter S3. Die beispielhafte Figur 2 zeigt diese Steuerleitungen von der Testlogik 38 zum dritten Schalter S3 zur besseren Übersicht nicht.

Beispielhaft schlägt die hier vorgelegte Schrift vor, dass die Testlogik 38 bevorzugt die Steuerelektrode 37 des achten Transistors 16 mittels eines vierten Schalters S4 von dem ersten Knoten 6 abtrennt, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand befindet, und dass die Testlogik 38 bevorzugt die Steuerelektrode 37 des achten Transistors 16 mittels eines vierten Schalters S4 mit dem ersten Knoten 6 verbindet, wenn sich die beispielhafte Analogschaltung 1 im Normalzustand befindet. Die Testlogik 38 schließt daher bevorzugt den vierten Schalter S4, wenn sich die beispielhafte Analogschaltung 1 im Normalzustand befindet, und öffnet bevorzugt den vierten Schalter S4, wenn sich die beispielhafte Analogschaltung im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand befindet. Die Testlogik 38 steuert bevorzugt den vierten Schalter S4. Die beispielhafte Figur 2 zeigt diese Steuerleitungen von der Testlogik 38 zum vierten Schalter S4 zur besseren Übersicht nicht.

Damit dann im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand die Steuerelektrode 37 des zweiten Transistors 9 kein Undefiniertes Potenzial aufweist, schlägt die hier vorgelegte Schrift vor, vorzugsweise die Steuerelektrode 37 des zweiten Transistors 9 mit dem Ausgang eines fünften Tri-State-Gatters G5 zu verbinden. Die Testlogik 38 steuert bevorzugt das fünfte Tri-State-Gatter G5. Dadurch ist die Testlogik 38 typischerweise in der Lage, einen definierten logischen Pegel in die Steuerelektrode 37 des zweiten Transistors 9 einzuprägen, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand befindet und der dritte Schalter S3 und der erste Schalter S1 und der vierte Schalter S4 daher geöffnet sind.

INDIREKTE KONTROLLE VON SCHALTZUSTÄNDEN

Da nun typischerweise die Testlogik 38 im ersten IDDQ-Testzustand oder im zweiten IDDQ- Testzustand der beispielhaften Analogschaltung 1 die Schaltzustände des zweiten Transistors 9, des dritten Transistors 10, des vierten Transistors 11 und des fünften Transistors 12 kontrollieren kann, kann die Testlogik 38 somit im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand auch den Schaltzustand des sechsten Transistors 13 kontrollieren. Der Grund dafür ist, dass die Testlogik 38 mittels Einstellung der Schaltzustände des zweiten Transistors 9, des dritten Transistors 10, des vierten Transistors 11 und des fünften Transistors 12 das Potenzial der Steuerelektrode 28 des sechsten Transistors 13 typischerweise einstellen kann. Damit kann typischerweise die Testlogik 38 mittels Einstellung der Schaltzustände des zweiten Transistors 9, des dritten Transistors 10, des vierten Transistors 11 und des fünften Transistors 12 den Schaltzustand des sechsten Transistors 13 einstellen.

Da die Testlogik 38 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand den Schaltzustand des sechsten Transistors 13 und des vierten Transistors 11 kontrollieren kann, kann die Testlogik 38 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand typischer Weise auch den Schaltzustand des siebten Transistors 15 kontrollieren. Der Grund dafür ist, dass typischer Weise die Testlogik 38 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand den Schaltzustand des sechsten Transistors 13 und des vierten Transistors 11 kontrollieren kann, kann die Testlogik 38 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand typischer Weise auch das Potenzial des zweiten Knotens 14 und damit typischer Weise auch das Potenzial der Steuerelektrode 39 des siebten Transistors 15 kontrollieren kann.

Da die Testlogik 38 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand den Schaltzustand des siebten Transistors 15 und des achten Transistors 16 kontrollieren kann, kann die Testlogik 38 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand auch das Potenzial des Ausgangs des Source-Folgers 26 aus siebten Transistor 15 und achtem Transistor 16 kontrollieren.

BEHANDLUNG VON ZWISCHENKNOTEN

Analogschaltungen umfassen typischerweise auch Schalter, die einen Knoten wie den Zwischenknoten 25 auf ein Versorgungsspannungspotenzial oder dergleichen unter bestimmten Bedingungen im Normalbetrieb ziehen sollen. Im Falle der beispielhaften Analogschaltung 1 der Figur 1 ist der dreizehnte Transistor 30 ein solcher Transistor.

Ein solcher Transistor ist auf der einen Seite mit einer Versorgungsspannungsleitung einer ersten Polarität und auf der anderen Seite mit einem Knoten der beispielhaften elektrischen Seite verbunden. Die hier vorgelegte Schrift schlägt vor einen Schalter zusätzlich vorzusehen, der den betreffenden Knoten mit der anderen Versorgungsspannungsleitung verbinden kann. Die hier vorgelegte Schrift schlägt vor, die Ansteuerung eines solchen Transistors und des zusätzlichen Schalters so auszulegen, dass im Normalzustand der beispielhaften Analogschaltung der zusätzliche Schalter geöffnet ist und der Transistor in Abhängigkeit von den anderen Steuersignalen 40 des Gesamtschaltkreises normal arbeitet, als ob die Modifikation nicht existieren würde. Im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand der beispielhaften Analogschaltung 1 jedoch arbeiten der zusätzliche Schalter und der Transistor als Tri-State-Gatter, sodass die Testlogik den Spannungspegel des Knotens kontrollieren kann.

Der beispielhafte dreizehnte Transistor 30 ist ein solcher Transistor. Der dreizehnte Transistor 30 der beispielhaften Analogschaltung 1 ist auf der einen Seite mit einer Versorgungsspannungsleitung 8 einer ersten Polarität und auf der anderen Seite mit dem Zwischenknoten 25 der beispielhaften Analogschaltung 1 verbunden. Die hier vorgelegte Schrift schlägt vor, einen fünften Schalter S5 zusätzlich vorzusehen, der den betreffenden Zwischenknoten 25 mit der anderen Versorgungsspannungsleitung verbinden kann.

Die hier vorgelegte Schrift schlägt vor, die Ansteuerung des dreizehnten Transistors 30 und des zusätzlichen fünften Schalters S5 durch die Testlogik 38 so auszulegen, dass im Normalzustand der beispielhaften Analogschaltung 1 der zusätzliche fünfte Schalter S5 geöffnet ist und der dreizehnte Transistor 30 in Abhängigkeit von den anderen Steuersignalen des Gesamtschaltkreises normal arbeitet, als ob die Modifikation nicht existieren würde.

Konkret kann das beispielsweise bedeuten, dass beispielsweise in dem Beispiel der Figur 2 der digitaler Transporttakt 18 ein Eingangssignal der Testlogik 38 ist und dass im Normalzustand der beispielhaften Analogschaltung 1 der digitale Transporttakt 18 gleich dem modifizierten digitalen Transporttakt 41 ist und dass im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand die Testlogik 38 den modifizierten digitalen Transporttakt 41 typischerweise unabhängig vom digitalen Transporttakt 18 erzeugt. Des Weiteren kann das beispielsweise bedeuten, dass beispielsweise in dem Beispiel der Figur 2 der invertierte digitale Transporttakt 19 ein Eingangssignal der Testlogik 38 ist und dass im Normalzustand der beispielhaften Analogschaltung 1 der invertierte digitale Transporttakt 19 gleich dem modifizierten invertierten digitalen Transporttakt 42 ist und dass im ersten IDDQ-Textzustand oder im zweiten IDDQ-Testzustand die Testlogik 38 den modifizierten invertierten digitalen Transporttakt 42 typischerweise unabhängig vom invertierten digitalen Transporttakt 19 erzeugt. Im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand der beispielhaften Analogschaltung 1 jedoch arbeiten der zusätzliche fünfte Schalter S5 und der dreizehnte Transistor 30 zusammen als ein achtes Tri-State-Gatter G8, sodass die Testlogik 38 den Spannungspegel des Zwischenknotens 25 vorzugsweise kontrollieren kann. Hierzu steuert die Testlogik 38 bevorzugt das Potenzial der Steuerelektrode 43 des dreizehnten Transistors 30. Das bedeutet, dass die Testlogik bevorzugt den Schaltzustand des dreizehnten Transistors 30 steuert. Bevorzugt ist im Beispiel der Figur 2 im Normalzustand der beispielhaften Analogschaltung 1 das Signal der Steuerelektrode 43 des dreizehnten Transistors 30 gleich dem invertierten digitalen Transporttakt 19. Im ersten IDDQ- Testzustand und im zweiten IDDQ-Testzustand erzeugt die Testlogik 38 das Signal der Steuerelektrode 43 des dreizehnten Transistors 30 typischerweise unabhängig vom invertierten digitalen Transporttakt 19.

In der beispielhaften Analogschaltung 1 der Figur 2 bilden der neunte Transistor 20 und der zehnte Transistor 21 ein sogenanntes Transfer-Gatter, das den Zwischenknoten 25 mit dem Ausgang 26 des Source-Folgers aus dem siebten Transistor 15 und achtem Transistor 16 bei geeigneter Ansteuerung der Steuerelektroden des neunten Transistors 20 und des zehnten Transistors 21 verbinden kann. In dem Beispiel der Figur 2 erzeugt die Testlogik 38 den modifizierten digitalen Transporttakt 41 so, dass der modifizierte digitale Transporttakt 41 gleich dem digitalen Transporttakt 18 ist, wenn sich die beispielhafte Analogschaltung 1 im Normalzustand befindet, und dass die Testlogik 38 den modifizierten digitalen Transporttakt 41 unabhängig vom digitalen Transporttakt 18 erzeugt, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ- Testzustand befindet.

Bevorzugt steuert die Testlogik 38 dann die Steuerelektroden des neunten Transistors 21 und des zehnten Transistors 21 und des zwölften Transistors 23 und des elften Transistors 22 und des dreizehnten Transistors 30 unabhängig voneinander, wobei die Testlogik 38 unkontrollierte Querströme verhindert und verriegelt. Im ersten IDDQ-Testzustand oder im zweiten IDDQ- Testzustand der beispielhaften Analogschaltung 1 kann die Testlogik 38 typischerweise die Schaltzustände des siebten Transistors 15 und des achten Transistors 16 und des dreizehnten Transistors 30 und des neunten Transistors 20 und des zehnten Transistors 21 und des fünften Schalters S5 so steuern, dass dort ebenfalls kein Querstrom auftritt.

Die Figur 3 entspricht im Wesentlichen der Figur 2 mit dem Unterschied, dass ein neunter Schalter S9 den zweiten Knoten 14 von der Steuerelektrode 39 des siebten Transistors 15 trennen kann. Beispielhaft schlägt die hier vorgelegte Schrift vor, dass die Testlogik 38 bevorzugt die Steuerelektrode 39 des siebten Transistors 15 mittels eines zusätzlichen neunten Schalters S9 von dem zweiten Knoten 14 abtrennt, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ- Testzustand oder im zweiten IDDQ-Testzustand befindet, und dass die Testlogik 38 bevorzugt die Steuerelektrode 39 des siebten Transistors 15 mittels des neunten Schalters S9 mit dem vierten Knoten 6 verbindet, wenn sich die beispielhafte Analogschaltung 1 im Normalzustand befindet. Die Testlogik 38 schließt daher bevorzugt den neunten Schalter S9, wenn sich die beispielhafte Analogschaltung 1 im Normalzustand befindet, und öffnet bevorzugt den neunten Schalter S9, wenn sich die beispielhafte Analogschaltung im ersten IDDQ-Testzustand oder im zweiten IDDQ- Testzustand befindet. Die Testlogik 38 steuert bevorzugt den neunten Schalter S9. Die beispielhafte Figur 3 zeigt diese Steuerleitungen von der Testlogik 38 zum neunten Schalter S9 zur besseren Übersicht nicht.

Damit dann im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand die die Steuerelektrode 39 des siebten Transistors 15 kein Undefiniertes Potenzial aufweist, schlägt die hier vorgelegte Schrift vor, vorzugsweise die Steuerelektrode 39 des siebten Transistors 15 mit dem Ausgang eines neunten Tri-State-Gatters G9 zu verbinden. Die Testlogik 38 steuert bevorzugt das neunte Tri-State-Gatter G9. Dadurch ist die Testlogik 38 typischerweise in der Lage, einen definierten logischen Pegel in die Steuerelektrode 39 des siebten Transistors 15 einzuprägen, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand befindet und der neunte Schalter S9 geöffnet ist. Damit ist die Testlogik 38 typischerweise auch in der Lage, den Schaltzustand des siebten Transistors 15 zu steuern, wenn sich die beispielhafte Analogschaltung 1 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand befindet und der neunte Schalter S9 geöffnet ist.

Dies vereinfacht die Erzeugung von Test-Pattern da die Testlogik 38 dann keine Pattern-Abfolgen aus einer vorbestimmten zeitlichen Abfolge von mehreren Pattern mehr erzeugen und einstellen muss. Dies vereinfacht somit die Testmustererzeugung zur Erzeugung der Abfolge der durch die Testlogik 38 einzustellenden Pattern. Dies verkürzt die Testzeit durch die Messvorrichtung, was einen wirtschaftlichen Vorteil darstellt.

Bei einem Transfergatter mit einem ersten Transfergatteranschluss und einem zweiten

Transfergatteranschluss kann die Testlogik 38 also bevorzugt die Potenziale am ersten

Transfergatteranschluss und einem zweiten Transfergatteranschluss im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand mittels zumindest eines zusätzlichen Schalters - hier der fünfte Schalter S5 - kontrollieren. Hierbei bedeutet "kontrollieren" bevorzugt, dass die Testlogik 38 durch Ansteuerung des Transfergatters und der Transistoren und Schalter, die das Potenzial am ersten Transfergatteranschluss und am zweiten Transfergatteranschluss bestimmen, eine Spannung in der Größe der Betriebsspannung an das Transfergatter anlegen kann, wobei die Richtung der Spannung über das Transfergatter bevorzugt durch die Testlogik vorgegeben werden kann.

Das Beispiel der Analogschaltung 1 der Figur 2 sieht nun vor, dass die Testlogik 38 den analogen Ausgang 24 der beispielhaften Analogschaltung 1 ebenfalls über ein siebtes Tri-State-Gatter G7 im ersten IDDQ-Testzustand oder im zweiten IDDQ-Testzustand mit der positiven Versorgungsspannung oder der negativen Versorgungsspannung verbinden kann. Im Normalzustand der beispielhaften Analogschaltung 1 der Figur 2 ist der Ausgang des siebten Tri-State-Gatters G7 bevorzugt hochohmig, da dann bevorzugt die Schalter dieses siebten Tri-State-Gatter G7 typischerweise geöffnet sind.

SPANNUNGSSTRESSBELASTUNG ZUR AKTIVIERUNG VORGESCHÄDIGTER BAUELEMENTE

In der ersten beispielhaften Ausprägung des Vorschlags sollen die Transistoren der beispielhaften Analogschaltung 1 vor dem eigentlichen IDDQ-Test mit einem maximalen Spannungsstress belastet werden, um latente Fehler in den Transistoren zur Ausprägung zu bringen. Typischerweise verursachen solche latenten Fehler in vorausgehenden Funktionstests keine Ausfälle, da die Transistoren funktionieren. Durch den Spannungsstress, den perfekt gefertigte Transistoren unbeschadet überstehen, werden solche vorgeschädigten Transistoren weiter geschädigt, sodass der Stresstest die Auswirkungen der somit verstärkten Schäden im Fertigungstest so vergrößert, dass eine Messvorrichtung für die Vermessung der beispielhaften Analogschaltung 1 sie detektieren kann.

In dieser ersten beispielhaften Ausprägung schlägt die hier vorgelegte Schrift beispielsweise vor, dass in einem ersten Prüfungsschritt die Messvorrichtung mittels der Testlogik 38 im ersten IDDQ- Testzustand der beispielhaften Analogschaltung 1 alle P-Kanal-Transistoren der beispielhaften Analogschaltung 1 leitend schaltet sind und alle N-Kanal-Transistoren sperrend schaltet. Die Messvorrichtung hebt die Versorgungsspannung auf das maximale erlaubte Maß für eine gerade noch zulässige Zeit an. Dies führt zur Schädigung vorgeschädigter Transistoren der beispielhaften Analogschaltung 1. Dies führt zur jedoch eben nicht Schädigung von nicht vorgeschädigten Transistoren der beispielhaften Analogschaltung 1. Die gerade noch zulässige Zeit einer solchen Stressbelastung hängt von der verwendeten Halbleiter- oder CMOS-Technologie ab. Die gerade noch zulässige Zeit sollte bevorzugt im Rahmen der Entwicklung der Halbleiter- oder CMOS-Technologie oder im Rahmen der Qualifikation des Bauteils für die hier in dieser Schrift offengelegte technische Lehre durch Belastungsversuche an einer ausreichenden Anzahl Bauteilen mit einer vorzugsweise typischen Steuerung der Fertigungsparameter in Fertigungsversuchen und Belastungsversuchen ermittelt werden.

In dieser ersten beispielhaften Ausprägung schlägt die hier vorgelegte Schrift beispielsweise vor, dass in einem zweiten Prüfungsschritt die Messvorrichtung mittels der Testlogik 38 im zweiten IDDQ- Testzustand der beispielhaften Analogschaltung 1 alle N-Kanal-Transistoren der beispielhaften Analogschaltung 1 leitend schaltet sind und alle P-Kanal-Transistoren sperrend schaltet. Die Messvorrichtung hebt die Versorgungsspannung auf das maximale erlaubte Maß für eine gerade noch zulässige Zeit an. Dies führt zur Schädigung vorgeschädigter Transistoren der beispielhaften Analogschaltung 1. Dies führt zur jedoch eben nicht Schädigung von nicht vorgeschädigten Transistoren der beispielhaften Analogschaltung 1.

Sofern nicht alle P-Kanal-Transistoren und/oder nicht alle N-Kanal-Transistoren in den vorgesehenen Schaltzustand gebracht werden können, werden bei der Konstruktion weitere Schalter oder Tri-State- Gatter eingefügt, um die Steuerknoten dieser Transistoren im ersten IDDQ-Testzustand und im zweiten IDDQ-Testzustand von anderen Knoten zu isolieren und entsprechend den vorstehenden Beispielen kontrollieren zu können.

Im Sinne der hier vorgelegten Schrift kann beispielsweise die Messvorrichtung und/oder der Prüfungsprozess der Analogenschaltung 1 den besagten ersten Schritt und den besagten zweiten Schritt einzeln oder zeitlich nacheinander in beliebiger Reihenfolge durchführen.

LECKSTROMMESSUNG EINZELNER TRANSISTOREN

In einer zweiten beispielhaften Ausprägung des Vorschlags legt die Messvorrichtung eine typischerweise erhöhte Versorgungsspannung an die beispielhafte Analogschaltung 1 an. Die Messvorrichtung bringt dann die beispielhafte Analogschaltung 1 nacheinander mittels der Testlogik 38 in verschiedene Testzustände. In jedem Testzustand der beispielhaften Analogschaltung 1 stellt die Testlogik 38 die Schaltzustände der Transistoren und der Schalter und der Tri-State-Gatter der beispielhaften Analogschaltung 1 typischer Weise unterschiedlich ein. Im Folgenden bezeichnen wir den Vektor aus den Schaltzuständen dieser Elemente der beispielhaften Analogschaltung 1, also der Transistoren und der Schalter und der Tri-State-Gatter der beispielhaften Analogschaltung 1 als Pattern. Der Unterschied zwischen zwei verschiedenen Pattern kann daher auch nur den Schaltzustand eines einzigen Transistors oder eines einzigen Schalters oder eines einzigen Tri-State- Gatters der beispielhaften Analogschaltung 1 zwischen diesen beiden Pattern betreffen. Typischerweise sind meistens bei zwei unterschiedlichen Pattern jedoch zumindest zwei Schaltzustände zumindest zweier dieser Elemente zwischen diesen Pattern anders. Ein Entwickler eines Fertigungstests wird typischerweise die Pattern so wählen, dass in jedem Testzustand dieser Testzustände nur der Leckstrom fließen kann. Hierzu konstruiert dieser Entwickler die Steuersignale der Messvorrichtung so, dass die Testlogik die Pattern zur Ansteuerung der Transistoren, Schalter und Tri-State-Gatter erzeugt und diese so ansteuert, dass dann in jedem denkbaren Strompfad zwischen der positiven Versorgungsspannung und der negativen Versorgungsspannung zumindest ein Transistor oder ein Schalter sperrt und kein Querstrom in der beispielhaften Analogschaltung 1 von der positiven Versorgungsspannungsleitung zur negativen Versorgungsspannungsleitung fließt. Ein Querstrom ist im Sinne der hier vorgelegten Schrift somit typischerweise ein Kurzschlussstrom von der positiven Versorgungsspannungsleitung 3 der beispielhaften Analogschaltung 1 zur negativen Versorgungsspannungsleitung 8 oder ein wirkungsgleicher Fehlerstrom. Bevorzugt sollte in jedem Testzustand dieser Testzustände die Testlogik 38 die Transistoren, Schalter und Tri-State- Gatter so ansteuern, dass dann in zumindest einem Strompfad zwischen der positiven Versorgungsspannungsleitung und der negativen Versorgungsspannungsleitung oder deren Funktionsäquivalenten genau ein Transistor oder genau ein Schalter sperrt und die anderen Transistoren und Schalter dieses betreffenden Strompfads geöffnet sind. In allen anderen möglichen Strompfaden zwischen der positiven Versorgungsspannungsleitung und der negativen Versorgungsspannungsleitung und deren Funktionsäquivalenten ist zumindest ein Schalter geöffnet oder zumindest ein Transistor sperrt, sodass dort ebenfalls kein Strom fließen kann. Dabei können die Schalter ausdrücklich auch Schalter innerhalb der Tri-State-Gatter sein. Diesen sperrenden Transistor bzw. sperrenden Schalter bezeichnet die hier vorgelegte Schrift im Folgenden als "IDDQ- getesteten Transistor" für diesen Testzustand. Die Messvorrichtung stellt mittels der Testlogik 38 nun Testzustand nach Testzustand zeitlich hintereinander ein. Dabei stellt die Testlogik 38 für jeden Testzustand bevorzugt jeweils ein testzustandsspezifisches Pattern ein. Die Messvorrichtung bestimmt vorzugsweise für jeden Testzustand den Leckstrom. Der Leckstrom ist typischerweise die Stromaufnahme der beispielhaften Analogschaltung 1 bevorzugt über die

Versorgungsspannungsleitungen. Die Messvorrichtung vergleicht diese erfassten Leckstromwerte der Leckströme der verschiedenen Testzustände mit einem Vorgabewert. Der Vorgabewert kann global sein oder spezifisch für Gruppen von Testzuständen oder spezifisch für die jeweiligen Testzustände. Mischungen von Testzuständen sind denkbar. Bei der Stromaufnahme der beispielhaften Analogschaltung 1 handelt es sich typischerweise um den Leckstrom der IDDQ getesteten Transistoren der jeweiligen Testzustände. Bevorzugt ändert die Messvorrichtung so lange die Testzustände in Form der von der Testlogik 38 erzeugten Pattern, bis alle Transistoren und Schalter der beispielhaften Analogschaltung 1 zumindest einmal ein IDDQ. getesteter Transistor waren. Die Messvorrichtung kann dabei beispielsweise in einer bevorzugten Realisierung die Testlogik 38 über eine JTAG-Testbusschnittstelle ansteuern. Der Vorteil dieses Verfahrens im Zusammenwirken mit den Schaltern und Tri-State-Gattern der beispielhaften Analogschaltung 1 ist, dass zum Ersten der Leckstrom jedes Transistors erfasst werden kann und zum zweiten auch ein maximaler Spannungsstress an jeden Transistor gelegt werden kann, wenn die Messvorrichtung den Leckstrom des Transistors erfasst. Außerdem können die Testmuster für die Erzeugung der Steuersignale der Testlogik 38 zur Einstellung der Pattern mittels ATPG-Methoden erzeugt werden. Die Testlogik 38 sollte dabei Querströme sicher verhindern.

Das Testverfahren besteht bevorzugt aus einem ersten Stresstest, der mittels der ersten Ausprägung des Vorschlags eine maximale Beschleunigung einer Aktivierung latenter Fehler durch Anlagen einer maximalen Versorgungsspannung hervorruft und optional einer nachfolgenden systematischen Vermessung der Leckströme aller Transistoren mittels einer oder mehrerer IDDQ-Messungen mit ggf. mittels unterschiedlicher Pattern.

Es hat sich im Übrigen gezeigt, dass es in vielen Fällen bereits ausreichend ist, nur den Stresstest mittels des Verfahrens der ersten Ausprägung des Vorschlags durchzuführen und dann die Stromaufnahme der beispielhaften Analogschaltung 1 im Normalbetrieb zu messen. Diese Messmethode ist aber weniger präzise.

Die hier vorgelegte Schrift schlägt vor, den Test der beispielhaften Analogschaltung 1 mit dem Digitaltest durch die Messvorrichtung zu kombinieren. Um dies zu ermöglichen, schlägt die hier vorgelegte Schrift vor, digitale Flipflops (Speicherzellen) in den Scan-Pfad der Testlogik 38 in einem oder mehreren oder allen Testzuständen zu integrieren. Diese digitalen Flip-Flops blockieren hierdurch in diesen Testzuständen die Signale von und zur Analogenschaltung 1. Salopp gesagt, sind die "Türen" zur beispielhaften Analogschaltung damit geschlossen und unter der Kontrolle der Testlogik 38, die ggf. diese digitalen FlipFlops ansteuert oder deren Teil diese digitalen FlipFlops sein können. Über den Scan-Pfad der Testlogik 38 stellt die Messvorrichtung bevorzugt die Testzustände und die Pattern ein und steuert die Testlogik 38 entsprechend.

Während der Messungen in den Testzuständen mit angehaltenen Takten sollte der Versorgungsstrom der beispielhaften Analogschaltung typischer Weise nahezu "Null" in den verschiedenen Testzuständen mit verschiedenen Pattern sein. Die praktischen Versuche bei der Ausarbeitung des hier vorgelegten Vorschlags haben gezeigt, dass die Verwendung von automatisch generierten IDDQ-Testmustern mit ca. 20 IDDD-Messpunkten sehr gute Ergebnisse zeigt.

Die Ausarbeitung des hier vorgelegten Vorschlags hat ergeben, dass ein Spannungsstress mit einer typischerweise für eine zeitliche Dauer von 20ms erhöhte Gate-Spannung bereits schwache Transistoren zerstört. Nachfolgend lässt sich dann ein erkennbar erhöhter Leckstrom messen. Diese Spannungsüberhöhungspegel und die zeitliche Dauer der Überhöhung sind sehr von der konkreten Halbleitertechnologie oder CMOS-Technologie abhängig, in der die Analogschaltung 1 realisiert wird, abhängig.

Die hier vorgelegte Schrift schlägt weiter zur Lösung des obigen Problems ein Verfahren zur Durchführung eines IDDQ-Tests einer Analogschaltung 1 vor. Figur 4 veranschaulicht das Verfahren beispielhaft schematisch und vereinfacht. Dabei soll die Analogschaltung 1 beispielsweise eine Analogschaltung 1 entsprechend der in Fig. 3 dargestellten Ausführung sein.

Das hier vorgeschlagene Verfahren umfasst mehrere Schritte.

Sofern keine Messvorrichtung bereitsteht, beginnt das Verfahren mit dem Schritt 400 des Bereitstellens einer Messvorrichtung.

Im nachfolgenden Schritt erfolgt das Versorgen 401 der Analogschaltung 1 mit elektrischer Energie, wobei die Versorgung bevorzugt durch die Messvorrichtung erfolgt.

Im nachfolgenden Schritt erfolgt das Überführen 402 der Analogschaltung 1 in den ersten Testzustand, wobei bevorzugt die Messvorrichtung diese Überführung mittels der Testlogik 38 beispielsweise über eine JTAG-Testbusschnittstelle durchführt.

Im nachfolgenden Schritt erfolgt das Erfassen 403 der Stromaufnahme der Analogschaltung 1 in diesem ersten Testzustand und das Ermitteln eines Stromaufnahmewerts, insbesondere mittels der Messvorrichtung, die bevorzugt einen Wert des elektrischen Stromes erfasst, den sie in eine der

Versorgungsspannungsleitungen 3, 8 der Analogschaltung 1 einspeist.

Im nachfolgenden Schritt erfolgt das Vergleichen 404 des erfassten Stromaufnahmewerts mit einem Vorgabewert, wobei bevorzugt die besagte Messvorrichtung diesen Vergleich durchführt.

Im nachfolgenden Schritt erfolgt das Schließen 405 auf einen Fehler, wenn der Betrag des Stromaufnahmewerts über dem Betrag des Vorgabewerts liegt, wobei bevorzugt die besagte Messvorrichtung diesen Schluss durchführt und anschließend bevorzugt die ggf. fehlerhafte Analogschaltung 1 bei einem solchen Fehler verwirft 406.

Sofern die Messvorrichtung nicht auf einen Fehler der Analogschaltung 1 im vorausgehenden Schritt 405 schließt kann die Analogschaltung 1 mit höherer Wahrscheinlichkeit bestimmungsgemäß verwendet werden 407, wenn bei weiteren, nachfolgenden oder vorausgehenden Prüfungen die Analogschaltung 1 nicht aus anderen Gründen verworfen wird.

Die hier vorgelegte Schrift schlägt weiter zur Lösung des obigen Problems ein weiteres Verfahren zur Durchführung eines IDDQ-Tests einer Analogschaltung 1 vor. Figur 5 veranschaulicht das Verfahren beispielhaft schematisch und vereinfacht. Dabei soll die Analogschaltung 1 beispielsweise eine Analogschaltung 1 entsprechend der in Fig. 3 dargestellten Ausführung sein.

Die Analogschaltung 1 soll nun beispielhaft abweichend von der in Fig. 3 dargestellten Ausführung einen oder mehrere weitere Testzustände neben dem besagten ersten Testzustand aufweisen.

Die hier vorgelegte Schrift bezeichnet diese weiteren Testzustände und den besagten ersten Testzustand im Folgenden gemeinschaftlich als "Testzustände".

Diese Testzustände sollen sich bevorzugt nun dadurch unterscheiden, dass sich zumindest ein IDDQ- Bauteil eines Testzustands der Testzustände von allen anderen IDDQ-Bauteilen aller anderen Testzustände unterscheidet. Somit unterscheidet sich dieses IDDQ-Bauteil des Testzustands von beliebigen anderen IDDQ-Bauteilen der anderen Testzustände.

Das hier vorgeschlagene Verfahren umfasst mehrere Schritte.

Sofern keine Messvorrichtung bereitsteht, beginnt das Verfahren mit dem Schritt 500 des Bereitstellens einer Messvorrichtung. Im nachfolgenden Schritt erfolgt das Versorgen 501 der Analogschaltung 1 mit elektrischer Energie, wobei die Versorgung bevorzugt durch die Messvorrichtung erfolgt.

Im nachfolgenden Schritt erfolgt das Überführen 502 der Analogschaltung 1 in einen Testzustand der Testzustände durch Einstellung und Einnahme dieses Testzustands, wobei bevorzugt die Messvorrichtung diese Überführung und die Einstellung mittels der Testlogik 38 beispielsweise über eine JTAG-Testbusschnittstelle durchführt, woraufhin die Analogschaltung 1 diesen Testzustand einnimmt.

Im nachfolgenden Schritt a) erfolgt das Erfassen 503 der Stromaufnahme der Analogschaltung 1 in diesem Testzustand und das Ermitteln eines Stromaufnahmewerts, insbesondere mittels der Messvorrichtung, die bevorzugt einen Wert des elektrischen Stromes erfasst, den sie in eine der Versorgungsspannungsleitungen 3, 8 der Analogschaltung 1 einspeist.

Im nachfolgenden Schritt b) erfolgt das Vergleichen 504 des erfassten Stromaufnahmewerts mit einem Vorgabewert, der spezifisch für den eingestellten Testzustand sein kann, wobei bevorzugt die besagte Messvorrichtung diesen Vergleich durchführt.

Im nachfolgenden Schritt c) erfolgt das Überführen 508 der Analogschaltung 1 in einen weiteren Testzustand der Testzustände durch Einstellung und Einnahme dieses weiteren Testzustands, wobei dieser weitere Testzustand sich von den zuvor bereits eingenommenen Testzuständen der Testzustände unterscheidet und wobei insbesondere das Überführen 508, die Einstellung mittels der Messvorrichtung erfolgt, und die Fortsetzung des Verfahrens mit Schritt a) bis alle Testzustände oder eine vorgegebene Teilmenge der Testzustände eingenommen wurden;

Daher erfolgt eine Überprüfung 509, ob alle Testzustände oder alle als einzunehmen vorgegebenen Testzustände eingenommen wurden. Wurden alle einzunehmenden Testzustände eingenommen, so folgen die Beendigung des Verfahrens 507 und ggf. die bestimmungsgemäße Verwendung der Analogschaltung 1. Wurden nicht alle einzunehmenden Testzustände eingenommen, so wird das Verfahren bei Schritt a) mit dem Erfassen 503 der Stromaufnahme der Analogschaltung 1 fortgesetzt.

Die bestimmungsgemäße Verwendung 507 der Analogschaltung 1, setzt natürlich voraus, dass bei ggf. weiteren vorausgehenden und/oder nachfolgenden Prüfungen und/oder im Betrieb der Analogschaltung keine Fehler im Sinne der hier vorgelegten Schrift entdeckt werden oder wurden. In dem Schritt d), der dem Vergleichen 504 des Stromaufnahmewerts mit einem Vorgabewert nachfolgt, erfolgt das Schließen 505 auf einen Fehler, wenn der Betrag des Stromaufnahmewerts über dem Betrag des Vorgabewerts liegt, wobei bevorzugt die besagte Messvorrichtung diesen Schluss durchführt und anschließend bevorzugt die ggf. fehlerhafte Analogschaltung 1 bei einem solchen Fehler verwirft 506.

Das Schließen 505 auf einen Fehler kann mit dem Überführen 508 der Analogschaltung 1 in einen weiteren Testzustand der Testzustände die Reihenfolge tauschen.

Die Überprüfung 509, ob alle Testzustände oder alle als einzunehmen vorgegebenen Testzustände eingenommen wurden kann mit dem Überführen 508 der Analogschaltung 1 in einen weiteren Testzustand der Testzustände die Reihenfolge tauschen.

Insofern impliziert die Nummerierung der Schritte von a) nach d) hier in der Beschreibung und in den Ansprüchen keine zeitliche Reichenfolge.

Die hier vorgelegte Schrift schlägt weiter zur Lösung des obigen Problems ein weiteres Verfahren zur Durchführung eines IDDQ-Tests einer Analogschaltung 1 vor. Figur 6 veranschaulicht das Verfahren beispielhaft schematisch und vereinfacht. Dabei soll die Analogschaltung 1 beispielsweise eine Analogschaltung 1 entsprechend der in Fig. 2 dargestellten Ausführung sein.

Das hier vorgeschlagene Verfahren umfasst mehrere Schritte.

Sofern keine Messvorrichtung bereitsteht, beginnt das Verfahren mit dem Schritt 600 des Bereitstellens einer Messvorrichtung.

Im nachfolgenden Schritt erfolgt das Versorgen 601 der Analogschaltung 1 mit elektrischer Energie, wobei die Versorgung bevorzugt durch die Messvorrichtung erfolgt.

Im nachfolgenden Schritt erfolgt das Überführen 602 der Analogschaltung 1 in den ersten Testzustand, wobei bevorzugt die Messvorrichtung diese Überführung mittels der Testlogik 38 beispielsweise über eine JTAG-Testbusschnittstelle durchführt und vorzugsweise steuert.

Im nachfolgenden Schritt erfolgt das Erfassen 503 der Stromaufnahme der Analogschaltung 1 in diesem ersten Testzustand und das Ermitteln eines Stromaufnahmewerts, insbesondere mittels der Messvorrichtung, die bevorzugt einen Wert des elektrischen Stromes erfasst, den sie in eine der Versorgungsspannungsleitungen 3, 8 der Analogschaltung 1 einspeist. Im nachfolgenden Schritt erfolgt das Vergleichen 604 des ermittelten Stromaufnahmewerts mit einem Vorgabewert, wobei bevorzugt die besagte Messvorrichtung diesen Vergleich durchführt.

Im nachfolgenden Schritt erfolgt das Schließen 605 auf einen Fehler, wenn der Betrag des Stromaufnahmewerts über dem Betrag des Vorgabewerts liegt, wobei bevorzugt die besagte Messvorrichtung diesen Schluss durchführt und anschließend bevorzugt die ggf. fehlerhafte Analogschaltung 1 bei einem solchen Fehler verwirft 606.

Sofern die Messvorrichtung nicht auf einen Fehler der Analogschaltung 1 im vorausgehenden Schritt 605 schließt kann die Analogschaltung 1 mit höherer Wahrscheinlichkeit bestimmungsgemäß verwendet werden 607, wenn bei weiteren, nachfolgenden oder vorausgehenden Prüfungen die Analogschaltung 1 nicht aus anderen Gründen verworfen wird.

Die hier vorgelegte Schrift schlägt weiter zur Lösung des obigen Problems ein Verfahren zur Durchführung eines Stress-Tests einer Analogschaltung 1 vor. Figur 7 veranschaulicht das Verfahren beispielhaft schematisch und vereinfacht. Dabei soll die Analogschaltung 1 beispielsweise eine Analogschaltung entsprechend der in Fig. 2 dargestellten Ausführung sein.

Das hier vorgeschlagene Verfahren umfasst mehrere Schritte.

Sofern keine Messvorrichtung bereitsteht, beginnt das Verfahren mit dem Schritt 700 des Bereitstellens einer Messvorrichtung.

Im nachfolgenden Schritt erfolgt das Versorgen 701 der Analogschaltung 1 mit elektrischer Energie, wobei die Versorgung bevorzugt durch die Messvorrichtung erfolgt.

Im nachfolgenden Schritt erfolgt das Überführen 702 der Analogschaltung 1 in den ersten Testzustand, wobei bevorzugt die Messvorrichtung diese Überführung mittels der Testlogik 38 beispielsweise über eine JTAG-Testbusschnittstelle durchführt.

Im nachfolgenden Schritt erfolgt die Erhöhung 708 der Versorgungsspannung für eine vorgegebene Zeitdauer um einen vorgegebenen Stressspannungswert, wobei bevorzugt die Messvorrichtung diese Erhöhung 708 durchführt;

Rückgängigmachen 709 der Erhöhung 708 der Versorgungsspannung, wobei bevorzugt die Messvorrichtung dieses Rückgängigmachen der Erhöhung 708 durchführt; Im nachfolgenden Schritt erfolgt das Erfassen 703 der Stromaufnahme der Analogschaltung 1 in diesem ersten Testzustand und das Ermitteln eines Stromaufnahmewerts, insbesondere mittels der Messvorrichtung, die bevorzugt einen Wert des elektrischen Stromes erfasst, den sie in eine der Versorgungsspannungsleitungen 3, 8 der Analogschaltung 1 einspeist.

Im nachfolgenden Schritt erfolgt das Vergleichen 704 des erfassten Stromaufnahmewerts mit einem Vorgabewert, wobei bevorzugt die besagte Messvorrichtung diesen Vergleich durchführt.

Im nachfolgenden Schritt erfolgt das Schließen 705 auf einen Fehler, wenn der Betrag des Stromaufnahmewerts über dem Betrag des Vorgabewerts liegt, wobei bevorzugt die besagte Messvorrichtung diesen Schluss durchführt und anschließend bevorzugt die ggf. fehlerhafte Analogschaltung 1 bei einem solchen Fehler verwirft 706.

Sofern die Messvorrichtung nicht auf einen Fehler der Analogschaltung 1 im vorausgehenden Schritt 705 schließt kann die Analogschaltung 1 mit höherer Wahrscheinlichkeit bestimmungsgemäß verwendet werden 707, wenn bei weiteren, nachfolgenden oder vorausgehenden Prüfungen die Analogschaltung 1 nicht aus anderen Gründen verworfen wird.

Vorteil

Die Verwendung der vorgeschlagenen Schalter und Tri-State-Gatter für die Einstellung von speziellen Testzuständen kann einen sinnvollen IDDQ-Test der beispielhafte Analogschaltung 1 ermöglichen. Dies steigert die Testbarkeit der beispielhaften Analogschaltung 1 und damit die Auslieferqualität.

Im Gegensatz zur technische Lehre der US 2005 / 0 024 075 Al löst die hier vorgelegte technische Lehre das Problem der IDDQ-Testbarkeit einer Analogschaltung. Im Gegensatz zu den Beispielen der US 2005 / 0 024 075 Al offenbart die hier vorgestellte technische Lehre eine vollständig IDDQ- testfähige Lösung. Vollständig bezieht sich hierbei auf einen IDDQ-Test ALLER Analogtransistoren in dem hier vorgelegten Beispiel.

Die technische Lehre des hier vorgelegten Vorschlags weist im Gegensatz zur technischen Lehre der US 2005 / 0 024 075 Al im Testzustand keine statischen Strompfade zwischen der positiven und der negativen Versorgungsspannung auf.

Im Gegensatz zur technische Lehre der US 2005 / 0 024 075 Al schlägt das hier vorgelegte Dokument die Umkonfiguration der zu testenden Analogschaltung in eine Digitalschaltung vor. Um Gegensatz zur technische Lehre der US 2005 / 0 024 075 Al ermöglicht die technische Lehre des hier vorgelegten Dokuments die vollautomatische Erzeugung von IDDQ-Testpattern. Damit kann die Nutzung der technischen Lehre des hier vorgelegten Dokuments die Erzeugung von Nachweisen entsprechend den Anforderungen der ISO 26262 ermöglichen.

Im Gegensatz zur technische Lehre der US 2005 / 0 024 075 Al schlägt das hier vorgelegte Dokument eine Auftrennung der Rückkopplungszweige vor.

Im Gegensatz zur technische Lehre der US 2005 / 0 024 075 Al schlägt das hier vorgelegte Dokument eine komplette Freischaltung der Steuerknoten vor. In dem Beispiel der Figur 2 des hier vorgelegten Dokuments geschieht dies insbesondere durch die beispielhaften Schalter S6, S7, S8, SI, S2, S3, S4. Die technische Lehre der US 2005 / 0 024 075 Al sieht solche zusätzlichen Transfergatter für Testzwecke im Gegensatz dazu nicht vor.

Im Gegensatz zur US 2005 / 0 024 075 Al offenbart das hier vorgelegte Dokument somit eine Schaltung, die im Testzustand IDDQ. testfähig ist, und darüber hinaus deren Prinzipien zur Übertragung auf andere Analogschaltungen.

Liste der Figuren

Figur 1 zeigt eine beispielhafte Analogschaltung 1.

Figur 2

Zeigt beispielhaft eine vorschlagsgemäße Analogschaltung 1, die mittels einer Testlogik 38 beispielsweise mittels einer Ansteuerung über eine JTAG-Testbusschnittstelle durch geeignete Einstellung des Schaltzustands zusätzlicher Bauteile (S1 bis S9, Gl bis G9) so in einem Testzustand umkonfiguriert werden kann, dass sie für einen IDDQ-Test und/oder einen Spannungsstresstest in diesem so umkonfigurierten Testzustand geeignet ist.

Figur 3 entspricht der Figur 2 wobei die Testlogik 38 nun auch den Schaltzustand des siebten Transistors 15 direkt kontrollieren kann. Figur 4 zeigt ein Verfahren zur Durchführung eines IDDQ-Tests einer Analogschaltung gemäß Fig. 3.

Figur 5 zeigt ein weiteres Verfahren zur Durchführung eines IDDQ-Tests einer Analogschaltung gemäß Fig. 3 Figur 6 zeigt ein Verfahren zur Durchführung eines IDDQ-Tests einer Analogschaltung gemäß Fig. 2

Figur 7 zeigt ein Verfahren zur Durchführung eines Stress-Tests einer Analogschaltung gemäß Fig. 2.

Bezugszeichenliste

1 beispielhafte Analogschaltung;

2 Spannungsquelle;

3 Versorgungsspannungsleitung;

4 Stromquelle;

5 Referenzstrom;

6 erster Knoten;

7 erster Transistor;

8 Bezugspotenzialleitung;

9 zweiter Transistor;

10 dritter Transistor;

11 vierter Transistor;

12 fünfter Transistor;

13 sechster Transistor;

14 zweiter Knoten;

15 siebter Transistor;

16 achter Transistor;

17 Inverter;

18 digitaler Transporttakt;

19 invertierter digitaler T ransporttakt;

20 neunter Transistor;

21 zehnter Transistor; 22 elfter Transistor;

23 zwölfter Transistor;

24 analoger Ausgang und Eingangsknoten eines nachfolgenden Schaltkreises;

25 Zwischenknoten;

26 Ausgang des Source-Folgers aus siebten Transistor 15 und achtem Transistor 16;

TI Referenzspannung zwischen erstem Knoten 6 und Bezugspotenzialleitung 8;

28 Steuerelektrode des dritten Transistors 10;

29 Steuerelektrode des vierten Transistors 11;

30 dreizehnter T ransistor;

31 dritter Knoten;

32 vierter Knoten;

33 Steuerelektrode 33 des ersten Transistors 7;

34 Steuerelektrode des zweiten Transistors 9;

36 Steuerelektrode des fünften Transistors 12;

37 Steuerelektrode des achten Transistors 16;

38 Testlogik;

39 Steuerelektrode des sechsten Transistors 13;

40 andere Steuersignale des Gesamtschaltkreises dessen Teil der beispielhafte Analogschaltkreis 1 ist;

41 modifizierter digitaler Transporttakt;

42 modifizierter invertierter digitaler Transporttakt; 43 Steuerelektrode des dreizehnten Transistors 30;

400 Bereitstellen einer Messvorrichtung;

401 Versorgen der Analogschaltung 1 mit elektrischer Energie;

402 Überführen 402 der Analogschaltung 1 in den ersten Testzustand;

403 Erfassen der Stromaufnahme der Analogschaltung 1 in einem Testzustand und ermitteln eines Stromaufnahmewerts, insbesondere mittels einer Messvorrichtung;

404 Vergleichen des Stromaufnahmewerts mit einem Vorgabewert,

405 Schließen auf einen Fehler;

406 Verwerfen einer fehlerhaften Analogschaltung 1;

407 Beendigung des Verfahrens und ggf. bestimmungsgemäße Verwendung der Analogschaltung 1;

500 Bereitstellen einer Messvorrichtung;

501 Versorgen der Analogschaltung 1 mit elektrischer Energie;

502 Überführen 502 der Analogschaltung 1 in einen Testzustand der Testzustände durch Einstellung und Einnahme dieses Testzustands;

503 Erfassen der Stromaufnahme der Analogschaltung 1 in einem Testzustand und ermitteln eines Stromaufnahmewerts, insbesondere mittels einer Messvorrichtung;

504 Vergleichen des Stromaufnahmewerts mit einem Vorgabewert,

505 Schließen auf einen Fehler;

506 Verwerfen einer fehlerhaften Analogschaltung 1;

507 Beendigung des Verfahrens und ggf. bestimmungsgemäße Verwendung der Analogschaltung 1; 508 Überführen der Analogschaltung 1 in einen weiteren Testzustand der Testzustände durch Einstellung und Einnahme dieses weiteren Testzustands;

509 Überprüfung 509, ob alle Testzustände oder alle als einzunehmen vorgegebenen Testzustände eingenommen wurden;

600 Bereitstellen einer Messvorrichtung;

601 Versorgen der Analogschaltung 1 mit elektrischer Energie;

602 Überführen 602 der Analogschaltung 1 in den ersten Testzustand;

603 Erfassen der Stromaufnahme der Analogschaltung 1 in einem Testzustand und ermitteln eines Stromaufnahmewerts, insbesondere mittels einer Messvorrichtung;

604 Vergleichen des Stromaufnahmewerts mit einem Vorgabewert,

605 Schließen auf einen Fehler;

606 Verwerfen einer fehlerhaften Analogschaltung 1;

607 Beendigung des Verfahrens und ggf. bestimmungsgemäße Verwendung der Analogschaltung 1;

700 Bereitstellen einer Messvorrichtung;

701 Versorgen der Analogschaltung 1 mit elektrischer Energie;

702 Überführen 402 der Analogschaltung 1 in den ersten Testzustand;

703 Erfassen der Stromaufnahme der Analogschaltung 1 in einem Testzustand und ermitteln eines Stromaufnahmewerts, insbesondere mittels einer Messvorrichtung;

704 Vergleichen des Stromaufnahmewerts mit einem Vorgabewert,

705 Schließen auf einen Fehler; 706 Verwerfen einer fehlerhaften Analogschaltung 1;

707 Beendigung des Verfahrens und ggf. bestimmungsgemäße Verwendung der

Analogschaltung 1;

708 Erhöhen der Versorgungsspannung;

709 Rückgängigmachen der Erhöhung der Versorgungsspannung, wobei dies ganz oder teilweise erfolgen kann;

Gl erstes Tri-State-Gatter;

G2 zweites Tri-State-Gatter;

G3 drittes Tri-State-Gatter;

G4 viertes Tri-State-Gatter;

G5 fünftes Tri-State-Gatter;

G6 sechstes Tri-State-Gatter;

G7 siebtes Tri-State-Gatter;

G8 achtes Tri-State-Gatter;

G9 neuntes Tri-State-Gatter;

51 erster Schalter;

52 zweiter Schalter;

53 dritter Schalter;

54 vierter Schalter;

55 fünfter Schalter;

56 sechster Schalter;

57 siebter Schalter; 58 achter Schalter;

59 neunter Schalter;

Idd Versorgungsstrom in die Analogschaltung 1 hinein;

Liste der zitierten Schriften

Sofern die Anmeldung eines Schutzrechts, das die Priorität der hier vorgelegten Schrift in Anspruch nimmt, in einem Staat erfolgt, das die Beanspruchung der technischen Lehre zitierter Dokumente in Kombination mit der technischen Lehre dieses Dokuments als Teil der Offenbarung dieses Dokuments zulässt, sind die folgenden Dokumente ausdrücklich Teil dieser Offenlegung in Kombination mit der hier vorgelegten Schrift.

PATENT-LITERATUR

US 2005 / 0 024 075 Al

NICHT-PATENT-LITERATUR

NPL1: https://de.wikipedia.org/wiki/Boundary_Scan_Test (download 11.02.2022)

NPL2: L. Y. Ungar, H. Bleeker, J. E. McDermid and H. Hulvershorn, "IEEE-1149.X standards: achievements vs. expectations," 2001 IEEE Autotestcon Proceedings. IEEE Systems Readiness Technology Conference. (Cat. NO.01CH37237), 2001, pp. 188-205, doi: 10.1109/AUTEST.2001.948964

NPL3: "IEEE Standard for Boundary-Scan Testing of Advanced Digital Networks," in IEEE Std 1149.6- 2015 (Revision of IEEE Std 1149.6-2003) , vol., no., pp.1-230, 18 March 2016, doi:

10.1109/IEEESTD.2016.7436703.

NPL4: "IEEE Standard for Reduced-Pin and Enhanced-Functionality Test Access Port and Boundary- Scan Architecture," in IEEE Std 1149.7-2009 , vol., no., pp.1-985, 10 Feb. 2010, doi:

10.1109/IEEESTD.2010.5412866.

NPL5: "IEEE Standard for Test Access Port and Boundary-Scan Architecture - Redline," in IEEE Std 1149.1-2013 (Revision of IEEE Std 1149.1-2001) - Redline, vol., no., pp.1-899, 13 May 2013.

NPL6: "IEEE Standard for Test Access Port and Boundary-Scan Architecture," in IEEE Std 1149.1-2013 (Revision of IEEE Std 1149.1-2001), vol., no., pp.1-444, 13 May 2013, doi:

10.1109/IEEESTD.2013.6515989.

NPL7: "IEEE Standard for a Mixed-Signal Test Bus," in IEEE Std 1149.4-2010 (Revision of IEEE Std 1149.4-1999) , vol., no., pp.1-116, 18 March 2011, doi: 10.1109/IEEESTD.2011.5738198. NPL8: "IEEE Standard for Boundary-Scan-Based Stimulus of Interconnections to Passive and/or Active

Components," in IEEE Std 1149.8.1-2012, vol., no., pp.1-95, 9 Aug. 2012, doi:

10.1109/IEEESTD.2012.6259815.

NPL9: "IEEE Standard for High-Speed Test Access Port and On-Chip Distribution Architecture," in IEEE Std 1149.10-2017 , vol., no., pp.1-96, 28 July 2017, doi: 10.1109/IEEESTD.2017.7995164.

NPL10: "IEEE Standard for Boundary-Scan Testing of Advanced Digital Networks - Redline," in IEEE Std 1149.6-2015 (Revision of IEEE Std 1149.6-2003) - Redline, vol., no., pp.1-441, 18 March 2016.

NPL11: "IEEE Standard for Access and Control of Instrumentation Embedded within a Semiconductor

Device," in IEEE Std 1687-2014 , vol., no., pp.1-283, 5 Dec. 2014, doi: 10.1109/IEEESTD.2014.6974961.

NPL12: "IEEE Draft Standard for Reduced-Pin and Enhanced-Functionality Test Access Port and Boundary-Scan Architecture," in IEEE P1149.7/D6, July 2020 , vol., no., pp.1-1043, 3 Nov. 2020.

NPL13: G. O. D. Acevedo and J. Ramirez-Angulo, "VDDQ: a built-in self-test scheme for analog on-chip diagnosis, compliant with the IEEE 1149.4 mixed-signal test bus standard," Proceedings of the Fourth IEEE International Caracas Conference on Devices, Circuits and Systems (Cat. No.02TH8611), 2002, pp. 1026-1026, doi: 10.1109/ICCDCS.2002.1004083.

NPL14: "IEEE Draft Standard for a Mixed-Signal Test Bus," in IEEE P1149.4/D2, September 2010, vol., no., pp.1-113, 7 Oct. 2010.

NPL15: "IEEE Approved Draft Standard for Test Access Architecture for Three-Dimensional Stacked Integrated Circuits," in IEEE P1838_D3.00, September 2019, vol., no., pp.1-63, 7 Nov. 2019.

NPL16: Dietmar Ehrhardt, "Integrierte analoge Schaltungstechnik: Technologie, Design, Simulation Und Layout", 28. Juni 2000, Vieweg Verlagsgesellschaft; 2000. Edition (28. Juni 2000), ISBN-10: 3528038608, ISBN-13: 978-352803860

NPL17: Phillip E. Allen (Autor), Douglas R. Holberg, "CMOS Analog Circuit Design", Oxford University Press; 3rd edition. International (13. Juli 2012), ISBN-10: 0199937427, ISBN-13: 978-0199937424

NPL18: Saggio, Giovanni, Tor Vergata, "Principles of Analog Electronics", ASIN: 1466582014, Taylor & Francis Inc, 29. Januar 2014, ISBN-10: 9781466582019, ISBN-13 : 978-1466582019 NPL19: Ulrich Tietze, Christoph Schenk, "Halbleiter-Schaltungstechnik Gebundene Ausgabe - 5. Juli 2019, Springer Vieweg; 16., erw. u. aktualisierte Aufl. 2019 Edition, ISBN-10: 3662485532, ISBN-13: 978-3662485538

NPL20: Ian A. Grout, "Integrated Circuit Test Engineering: Modern Techniques " Springer London; 2006. Edition, 2. Juni 2010, ISBN-10: 1846280230, ISBN-13: 978-1846280238

NPL21: Wikipedia https://en.wikipedia.org/wiki/lddq_testing.

NPL22: ISO26262

Claims

Patentansprüche

1. Analogschaltung (1) auf MOS-, BiCMOS- oder CMOS-Basis, wobei die Analogschaltung (1) dazu eingerichtet ist, einen vorbestimmten Schaltungszweck in einem Normalzustand der Analogschaltung (1) zu erfüllen, und wobei die Analogschaltung (1) ein oder mehrere Eingangssignale und/oder ein oder mehrere Ausgangssignale aufweist und wobei die Analogschaltung (1) zumindest ein analoges Signal innerhalb der Analogschaltung (1) aufweist und wobei die Analogschaltung (1) mit einer Testlogik (38) gekoppelt ist und wobei die Testlogik (38) dazu eingerichtet ist die Analogschaltung (1) in den Normalzustand und zumindest einen ersten Testzustand zu versetzen und wobei die Analogschaltung (1) erste Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) umfasst und wobei die ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) dazu eingerichtet sind, eine Funktion der Analogschaltung (1) entsprechend dem vorbestimmten Schaltungszweck der Analogschaltung (1) im Normalzustand der Analogschaltung (1) ausführen, und wobei die ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) jeweils eine Steuerelektrode aufweisen und wobei die ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) dazu eingerichtet sind, auch als Schalter mittels ihrer jeweiligen Steuerelektrode betrieben werden zu können und wobei die ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) in einem jeweiligen Betrieb als Schalter jeweils einen Ein-Zustand und einen Aus-Zustand als jeweilige Schaltzustände aufweisen und wobei die ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) im Ein-Zustand vollständig eingeschaltet sind und wobei die ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) im Aus-Zustand vollständig ausgeschaltet sind und wobei die Analogschaltung (1) zweite Bauteile (S1 bis S9; Gl bis G9) umfasst und wobei die Testlogik (38) dazu eingerichtet ist, mittels der zweiten Bauteile (S1 bis S9; Gl bis G9) im ersten Testzustand der Analogschaltung (1) diese Schaltzustände zumindest eines ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16,

20, 21, 22, 23, 30) einzustellen, und wobei die Steuerelektrode (33, 34, 36, 37) dieses ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) nicht direkt mit einem Eingangssignal oder nicht direkt mit einem Ausgangssignal verbunden ist und wobei die Testlogik (38) dazu eingerichtet ist, diese Steuerelektrode (33, 34, 36, 37) dieses ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) im ersten Testzustand mittels zumindest eines Schalters (SI, S2, S3, S4) von dem Rest der Analogschaltung (1) abzutrennen, und wobei die Testlogik (38) dazu eingerichtet ist, diese Steuerelektrode (33, 34, 36, 37) dieses ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) mittels zumindest des Schalters (SI, S2, S3, S4) im Normalzustand mit einem Knoten des Rests der Analogschaltung (1) zu verbinden und wobei die Testlogik (38) dazu eingerichtet ist, im ersten Testzustand diese Steuerelektrode (33, 34, 36, 37, 39) dieses ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) mittels erster Mittel (Gl, G2, G5, G6) in einen Ein-Zustand einschaltet oder in einem Aus-Zustand auszuschalten, und wobei die Testlogik (38) dazu eingerichtet ist, im Normalzustand diese ersten Mittel (Gl, G2, G5, G6) so zu steuern, dass diese ersten Mittel (Gl, G2, G5, G6) die Steuerelektrode (33, 34, 36, 37, 39) dieses ersten Bauteils (7, 9, 12, 16) der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) im Normalzustand der Analogschaltung (1) nicht beeinflussen.

2. Analogschaltung (1) gemäß Anspruch 1, dadurch gekennzeichnet, dass die Analogschaltung (1) N-Kanaltransistoren (7, 9, 16, 30, 10, 11, 20, 22) und P-Kanal- Transistoren (12, 13, 15, 21, 23) umfasst und die zweiten Bauteile (S1 bis S9; Gl bis G9) dazu eingerichtet sind, im Falle des mindestens einen, ersten Testzustands der Analogschaltung (1) der Testlogik (38) die Einstellung der Schaltzustände der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) derart zu ermöglichen, dass im ersten Testzustand der Analogschaltung (1) entweder alle N-Kanaltransistoren (7, 9, 16, 30, 10, 11, 20, 22) der Analogschaltung (1) sperren und alle P-Kanal- Transistoren (12, 13, 15, 21, 23) der Analogschaltung (1) leiten oder dass im ersten Testzustand der Analogschaltung (1) entweder alle N-Kanaltransistoren (7, 9,

16, 30, 10, 11, 20, 22) der Analogschaltung (1) leiten und alle P-Kanal-Transistoren

(12, 13, 15, 21, 23) der Analogschaltung (1) sperren.

3. Analogschaltung (1) gemäß Anspruch 1, dadurch gekennzeichnet, dass die Analogschaltung (1) eine positive Versorgungsspannungsleitung (3) aufweist und dass die Analogschaltung (1) eine negative Versorgungsspannungsleitung (8) aufweist, und dass die Analogschaltung (1) mehrere mögliche Strompfade von der positiven

Versorgungsspannungsleitung (3) zur negativen Versorgungsspannungsleitung (8) durch wenigstens ein Bauteil dieser ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) und/oder dieser zweiten Bauteile (S1 bis S9; Gl bis G9) aufweist, wobei die zweiten Bauteile (S1 bis S9; Gl bis G9) dazu eingerichtet sind, im Falle des mindestens einen, ersten Testzustands der Analogschaltung (1) der Testlogik (38) die Einstellung der Schaltzustände der ersten Bauteile (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) in der Art zu ermöglichen, dass in jedem Strompfad dieser möglichen Strompfade zumindest ein erstes Bauteil (7, 9, 10, 11, 12, 13, 15, 16, 20, 21, 22, 23, 30) und/oder zumindest ein zweites Bauteil (S1 bis S9; Gl bis G9) sperrt.

4. Analogschaltung (1) gemäß Anspruch 3, dadurch gekennzeichnet, dass in zumindest einem Strompfad der möglichen Strompfade, der im Folgenden als betrachteter Strompfad bezeichnet wird, im ersten Testzustand genau ein erstes Bauteil oder genau ein zweites Bauteil sperrt und dass dieses genau eine, sperrende erste Bauteil oder genau eine, sperrende zweite Bauteil im betrachten Strompfad einem IDDQ-Bauteil entspricht und dass die anderen Bauteile, die von dem IDDQ-Bauteil verschieden sind, in diesem betrachteten Strompfad im ersten Testzustand nicht sperren.

5. Verfahren zur Durchführung eines IDDQ-Tests einer Analogschaltung (1) gemäß Anspruch 4 umfassend die Schritte

Bereitstellen einer Messvorrichtung;

Versorgen der Analogschaltung (1) mit elektrischer Energie;

Überführen der Analogschaltung (1) in den ersten Testzustand;

Erfassen einer Stromaufnahme der Analogschaltung (1) in diesem ersten Testzustand und ermitteln eines Stromausnahmewerts mittels der Messvorrichtung; Vergleichen des Stromausnahmewerts mit einem Vorgabewert;

Schließen auf einen Fehler, wenn der Stromaufnahmewert über dem Vorgabewert liegt.

6. Verfahren zur Durchführung eines IDDQ-Tests einer Analogschaltung (1) gemäß Anspruch 4, wobei die Analogschaltung (1) einen oder mehrere weitere Testzustände neben einem ersten Testzustand aufweist und wobei diese weiteren Testzustände und der erste Testzustand im Folgenden gemeinschaftlich als Testzustände bezeichnet werden und wobei sich die Testzustände voneinander dadurch unterscheiden, dass ein IDDQ-Bauteil eines Testzustands der Testzustände sich von einem weiteren IDDQ-Bauteil eines anderen der Testzustände unterscheidet, und wobei das Verfahren folgende Schritte umfasst:

Bereitstellen einer Messvorrichtung;

Versorgen der Analogschaltung (1) mit elektrischer Energie;

Überführen der Analogschaltung (1) in einen Testzustand der Testzustände durch Einstellung und Einnahme dieses Testzustands mittels der Messvorrichtung;

Schritt a): Erfassen einer Stromaufnahme der Analogschaltung (1) in dem eingestellten Testzustand und ermitteln eines Stromaufnahmewerts mittels der Messvorrichtung;

Schritt b): Vergleichen des ermittelten Stromaufnahmewerts mit einem Vorgabewert, der spezifisch für den eingestellten Testzustand sein kann;

Schritt c): Überführen der Analogschaltung (1) in einen weiteren Testzustand der Testzustände durch Einstellung und Einnahme dieses weiteren Testzustands, wobei dieser weitere eingestellte Testzustand sich von den zuvor bereits eingenommenen Testzuständen der Testzustände unterscheidet und wobei das Überführen mittels der Messvorrichtung erfolgt, und Fortsetzung mit Schritt a) bis alle Testzustände oder eine vorgegebene Teilmenge der Testzustände eingenommen wurden;

Schritt d): Schließen auf einen Fehler, wenn der ermittelte Stromaufnahmewert über dem Vorgabewert liegt, wobei Schritt d) auch zwischen Schritt b) und Schritt c) durchgeführt werden kann und wobei auch die Messvorrichtung dieses Schließen auf einen Fehler durchführen kann.

7. Verfahren zur Durchführung eines IDDQ-Tests einer Analogschaltung (1) gemäß Anspruch 2 oder 4, mit den Schritten: Bereitstellen einer Messvorrichtung;

Versorgen der Analogschaltung (1) mit elektrischer Energie, wobei auch die

Messvorrichtung diese Versorgung durchführen kann;

Überführen der Anallogschaltung (1) in den ersten Testzustand, wobei auch die Messvorrichtung dieses Überführen steuern kann;

Erfassen einer Stromaufnahme der Analogschaltung (1) in dem ersten Testzustand und ermitteln eines Stromaufnahmewerts, wobei auch die Messvorrichtung diese Erfassung durchführen kann;

Vergleichen des erfassten Stromaufnahmewerts mit einem Vorgabewert wobei auch die Messvorrichtung diesen Vergleich durchführen kann;

Schließen auf einen Fehler, wenn der erfasste Stromaufnahmewert über dem Vorgabewert liegt und wobei auch die Messvorrichtung dieses Schließen auf einen Fehler durchführen kann.

8. Verfahren zur Durchführung eines Stress-Tests einer Analogschaltung (1) gemäß Anspruch 2 oder 4 mit den Schritten

Bereitstellen einer Messvorrichtung;

Versorgen der Analogschaltung (1) mit elektrischer Energie;

Überführen der Anallogschaltung (1) in einen ersten Testzustand;

Erhöhung einer Versorgungsspannung für eine vorgegebene Zeitdauer um einen vorgegebene Stressspannungswert;

Rückgängigmachen der Erhöhung der Versorgungsspannung;

Erfassen einer Stromaufnahme der Analogschaltung (1) in diesem ersten Testzustand und ermitteln eines Stromaufnahmewerts mittels der Messvorrichtung;

Vergleichen des Stromaufnahmewerts mit einem Vorgabewert;