EP3888248A1 - Dispositif de generation de signaux analogiques - Google Patents

Dispositif de generation de signaux analogiques

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Publication number
EP3888248A1
EP3888248A1 EP19805282.1A EP19805282A EP3888248A1 EP 3888248 A1 EP3888248 A1 EP 3888248A1 EP 19805282 A EP19805282 A EP 19805282A EP 3888248 A1 EP3888248 A1 EP 3888248A1
Authority
EP
European Patent Office
Prior art keywords
digital
analog
converter
register
clock signal
Prior art date
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Pending
Application number
EP19805282.1A
Other languages
German (de)
English (en)
Inventor
Grégory Wagner
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Teledyne e2v Semiconductors SAS
Original Assignee
Teledyne e2v Semiconductors SAS
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Filing date
Publication date
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Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/662—Multiplexed conversion systems
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices

Definitions

  • the invention relates to the generation of analog signals from a digital code with a high output frequency, in particular greater than the sampling frequency, while retaining performance close to the first Nyquist area and limiting the number of components in the signal processing chain.
  • a real digital-analog converter has a step output or provides pulses of finite width.
  • the spectral response of the converter results in a cardinal sine.
  • the power response of the converter thus makes it possible to generate a signal with high dynamics in the first and second Nyquist zones, that is to say between 0 and fs / 2 and between fs / 2 and fs with fs the sampling frequency. of the digital signal.
  • the sampling frequency fs for example at 2fs or more
  • the invention aims to overcome the aforementioned drawbacks and limitations of the prior art. More specifically, it aims to propose a device for generating analog signals making it possible to optimize the output power of a digital-analog converter and the digital bit rate at the input of the converter.
  • An object of the invention is therefore a signal generation device
  • analog comprising a digital-analog converter comprising at least a digital input and an analog output, a circuit for generating a first clock signal of frequency fs, and a digital register configured to receive at input and store N bits representative of an analog signal output from the digital-analog converter, N being an integer greater than or equal to 1, and receiving the first clock signal, the register comprising for each bit two complementary digital outputs, characterized in that it also comprises a circuit for generating a second clock signal of frequency mx fs, with m an integer greater than 1, and N multiplexer circuits, placed between the outputs of the digital register and the inputs of the converter digital-analog and configured to each receive, on a control input, the second clock signal and to each receive, on a data input, signals from two digital outputs of the register corresponding to the same input bit of the register, so that the frequency of the signals leaving the multiplexer circuits is 2 xmx fs.
  • the circuit for generating the first and second clock signals comprises a clock configured so as to generate a clock signal at the frequency mx fs, and a divider circuit configured so that the signal at the output of the divider circuit either a clock signal of frequency fs;
  • the converter is a digital-analog current converter or a digital-analog voltage converter
  • the multiplexer circuits include at least one dipole multiplexer.
  • Another object of the invention is a method of generating signals
  • N bits representative of an analog signal, N being an integer greater than or equal to 1, and apply to this digital register a first clock signal of frequency fs, the register comprising for each input bit two complementary digital outputs;
  • the multiplexer circuit n receiving the two outputs from the same input bit n, n being an integer between 1 and N;
  • Fig. 1 a device according to a first embodiment of the invention
  • FIG. 2 a device according to a second embodiment of the invention
  • Fig. 3 a device according to a third embodiment of the invention.
  • Fig. 4 a method of generating analog signals according to the invention.
  • Fig. 1 presents a device for generating analog signals according to a first embodiment of the invention.
  • the device comprises a digital register REG which receives digital data to be converted into an input IN.
  • This digital data is for example a binary word comprising three bits: B1, B2 and B3.
  • the register REG comprises for each bit two complementary outputs, respectively a first output providing the bit and a second output providing its complementary.
  • B1, B2, B3 only three inputs for three bits (B1, B2, B3), and six outputs (B1, Bl, B2, B2, B3, B3) are represented, but more generally the register can receive N bits as input with N a integer greater than or equal to 1 and will therefore have N inputs and 2N outputs.
  • a first circuit C1 for generating a clock signal sends a clock signal Clk1 of frequency fs to the register REG so that the bits and their complements (B1, Bl, B2, B2, B3, B3) come out with a frequency fs of the REG register.
  • a second circuit C2 for generating a clock signal Clk2 is present. It sends a clock signal Clk2 of frequency m x fs to the control inputs of the multiplexer circuits M1, M2 and M3, with m an integer greater than 1.
  • the multiplexer circuits M1, M2 and M3 are placed at the output of the register REG.
  • Each multiplexer circuit (M1, M2, M3) receives, at the input, two output signals from the register REG, and more precisely receives a bit and its complementary, therefore the two output signals corresponding to the same input bit in the REG register.
  • the multiplexer circuit M1 receives (B1, Bl), the circuit M2 (B2,
  • each multiplexer circuit will output either the bit B1, B2 or B3, or its complementary Bl, B2 or B3 according to the rising or falling edge of the clock signal Clk2. This makes it possible to obtain at the output of the multiplexer circuits (M1, M2, M3) the bits or their complementary at a frequency 2 x m x fs.
  • a digital to analog converter DAC which includes three digital inputs IN_DAC and an analog output OUT.
  • IN_DAC digital to analog converter
  • OUT analog output OUT.
  • only three IN_DAC inputs are represented because there are three bits bit1, bit2 and bit3 at the input of the REG register, but more generally there will be as many inputs as there are bits at the input of the REG register.
  • the bits are converted into analog data, and the spectral response of the analog signal obtained at output OUT of
  • Fig. 2 presents a device for generating analog signals according to a second embodiment of the invention.
  • this embodiment as in FIG. 1, only three bits bit1, bit2 and bit3 are represented at the input IN of the digital register REG, but there can be N bits at the input of the register REG with N, an integer greater than or equal to 1.
  • the circuits for generating the two clock signals are combined.
  • a clock signal Clk at a frequency mx fs, with m an integer greater than or equal to 1.
  • the clock signal Clk is sent directly to the multiplexer circuits M1, M2 and M3, which allows, as in [Fig. 1], to obtain at the output of the multiplexer circuits M1, M2 and M3, the bits and their complementary at a frequency 2 xmx fs.
  • the clock signal Clk before being sent to the register REG, the clock signal Clk first passes through a divider circuit D which divides the frequency of the clock signal by m, which makes it possible to have a clock signal Clk 1 at the input of the frequency register fs.
  • Fig. 3 shows a third embodiment of the invention.
  • the register REG receives two bits bit1 and bit2 at input, which emerge from the register at the frequency of the clock signal Clk1, fs, in (B1, Bl) and (B2, B2). Then (B1, Bl) and (B2, B2) enter multiplexer circuits M1 and M2 and exit at the frequency 2 xmx fs, thanks to the clock signal Clk2 of frequency mx fs sent to the two multiplexer circuits.
  • a REG_DAC register receives a clock signal Clk2 from
  • the REG_DAC register For each incoming bit (B1, Bl, B2, B2), the REG_DAC register provides the bit or its complement as an output.
  • the REG_DAC register includes two outputs for an input: an even output (PAIR1, PAIR2) which provides the complement of the bit and an odd output (IMP1, IMP2) which provides the bit.
  • a set of two odd and even outputs for the same input bit is called a differential branch.
  • Two differential branches BD1 and BD2 are shown in this embodiment. The two current sources S1 and S2 are used to supply the two differential branches BD1 and BD2.
  • the transistors present (T1, T2, T3, T4) in the two differential branches BD1, BD2 are made conductive according to the value of the bit (0 or 1) in the register REG_DAC. For example, if a bit 1 comes out on the odd branch IMP1, the transistor T 1 will be conductive and if a bit 0 comes out on the odd branch IMP1, then the transistor T2 will be blocked. For the PAIR1 branch, it is the opposite, the output bit must be 0 so that the transistor T2 is conductive or the output bit is 1 so that the transistor T2 is blocked. The same principle applies for the even and odd outputs of the second differential branch BD2.
  • the output currents of the odd branches are added in an addition circuit, which in this embodiment is a resistor R1.
  • the output currents of the even branches are also added in an addition circuit, which is also a resistor R2 in this embodiment.
  • the voltage difference between the voltages across the resistors R1 and R2 represents the digital value of the binary word to be converted, supplied as input IN of the device with the bits bit1 and bit2.
  • This voltage difference is provided on the output OUT of the DAC converter.
  • the output OUT is a current or voltage value.
  • the multiplexer circuits (M1, M2, M3) comprise at least one bipolar multiplexer.
  • the DAC converter comprises
  • the DAC converter comprises MOSFET transistors, that is to say insulated gate field effect transistors.
  • the DAC converter is a
  • the DAC converter is more particularly:
  • Fig. 4 presents a method for generating analog signals according to
  • the first step (step a) consists in supplying, at the input of a digital register, N bits representative of an analog signal, N being an integer greater than or equal to 1, and applying to this digital register a first clock signal of frequency fs, the register comprising for each input bit two complementary digital outputs.
  • the next step b consists in applying a second clock signal of frequency 2 xmx fs to N multiplexer circuits, m being an integer greater than or equal to 1, and supplying input from the N multiplexer circuits signals from the two complementary digital outputs of the register, the multiplexer circuit n receiving the two outputs from the same input bit n, n being an integer between 1 and N.
  • step c the output signals of the N multiplexer circuits are supplied at input d '' a digital-analog converter and finally in the last step (step d), we recover the converter output signal which corresponds to a voltage or current value whose spectral response is centered around the frequency mx fs.
  • This method of generating analog signals can be implemented on a device according to the invention, such as those described above.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

Dispositif de génération de signaux analogiques comprenant un convertisseur numérique-analogique comprenant au moins une entrée numérique et une sortie analogique, un circuit de génération d'un premier signal d'horloge de fréquence fs, et un registre numérique configuré de manière à recevoir en entrée et stocker N bits représentatifs d'un signal analogique de sortie du convertisseur, N étant un entier supérieur ou égal à 1, et à recevoir le premier signal d'horloge, le registre comprenant pour chaque bit deux sorties numériques complémentaires, caractérisé en ce qu'il comprend un circuit de génération d'un second signal d'horloge de fréquence m x fs, avec m un entier supérieur à 1, et N circuits multiplexeurs, placés entre les sorties du registre numérique et les entrées du convertisseur et configurés de manière à recevoir chacun, sur une entrée de commande, le second signal d'horloge et à recevoir chacun, sur une entrée de données, des signaux issus de deux sorties numériques du registre correspondant au même bit d'entrée du registre, de telle sorte que la fréquence des signaux sortant des circuits multiplexeurs soit 2 x m x fs.

Description

Description
Titre de l'invention : Dispositif de génération de signaux analogiques
[0001] L’invention concerne la génération de signaux analogiques à partir d’un code digital à haute fréquence de sortie, en particulier supérieure à la fréquence d’échantillonnage, tout en conservant des performances proches de la première zone de Nyquist et en limitant le nombre de composants dans la chaîne de traitement du signal.
[0002] Généralement, un convertisseur numérique-analogique réel a une sortie en marches ou fournit des impulsions de largeur finie. La réponse spectrale du convertisseur se traduit par un sinus cardinal. La réponse en puissance du convertisseur permet ainsi de générer un signal à forte dynamique en première et seconde zones de Nyquist, c’est-à-dire entre 0 et fs/2 et entre fs/2 et fs avec fs la fréquence d’échantillonnage du signal numérique. Dès que l’on veut synthétiser un signal au-delà de la fréquence d’échantillonnage fs (par exemple à 2fs ou plus), le signal est fortement atténué.
[0003] Afin de remédier à cela, il est possible d’utiliser un multiplieur placé en sortie du convertisseur qui va translater en fréquence le signal généré grâce à une convolution avec une fréquence fm. Le signal analogique issu du convertisseur sera alors translaté autour de la fréquence fm, ce qui permettra une montée en fréquence du signal du convertisseur (si fm > fs/2) avec une dynamique équivalente à celle du convertisseur en première zone de Nyquist. Néanmoins, cette solution nécessite un élément actif supplémentaire, notamment une source radiofréquence, pour générer le signal de fréquence fm. Cela augmente le bruit, la distorsion et la consommation du convertisseur. De plus, la reconfigurabilité est faible de par l’utilisation de deux sources analogiques distinctes entre le convertisseur et le multiplieur.
[0004] Pour éviter cela, on peut choisir fm telle que fm = fs, cela permet d’utiliser le signal servant à échantillonner les données numériques pour monter en fréquence en sortie du convertisseur (US 7796971 ). Le signal analogique en sortie du convertisseur sera donc translaté autour de la fréquence
d’échantillonnage fs avec une dynamique toujours équivalente à celle de la première zone de Nyquist. Cependant, nous ne pouvons toujours pas générer de signaux à des fréquences supérieures à 2fs, car le signal sera toujours fortement atténué par la réponse en sinus cardinal du convertisseur, ce qui réduit les performances du système. De plus, cette solution n’est applicable que pour les convertisseurs en courant.
[0005] Il est également possible d’augmenter la fréquence d’échantillonnage fs. Cela permet d’augmenter la dynamique en première et deuxième zones de Nyquist, mais il est compliqué d’obtenir des convertisseurs à large zone de Nyquist et à forte dynamique, car pour atteindre des fréquences d’échantillonnage fs élevées, il est nécessaire d’entrelacer des cœurs de convertisseur numérique-analogique, ce qui génère des signaux parasites supplémentaires et donc dégrade la performance.
[0006] Encore une autre possibilité est de pratiquer sur le signal analogique de sortie du convertisseur une multitude de retours à zéro (US 8659458). Si l’on effectue N retours à zéro, avec N un entier, le signal sera généré autour de N x fs avec une faible atténuation. Cela nécessite l’utilisation d’un signal d’horloge rapide calé sur l’horloge de quantification à la fréquence fs et impose des retours à zéro, qui deviennent de plus en plus court avec l’augmentation de N. Cela n’est applicable que pour les convertisseurs en courant.
[0007] L’invention vise à surmonter les inconvénients et limitations précités de l’art antérieur. Plus précisément, elle vise à proposer un dispositif de génération de signaux analogiques permettant d’optimiser la puissance de sortie d’un convertisseur numérique-analogique et le débit numérique en entrée du convertisseur.
[0008] Un objet de l’invention est donc un dispositif de génération de signaux
analogiques comprenant un convertisseur numérique-analogique comprenant au moins une entrée numérique et une sortie analogique, un circuit de génération d’un premier signal d’horloge de fréquence fs, et un registre numérique configuré de manière à recevoir en entrée et à stocker N bits représentatifs d’un signal analogique de sortie du convertisseur numérique-analogique, N étant un entier supérieur ou égal à 1 , et à recevoir le premier signal d’horloge, le registre comprenant pour chaque bit deux sorties numériques complémentaires, caractérisé en ce qu’il comprend également un circuit de génération d’un second signal d’horloge de fréquence m x fs, avec m un entier supérieur à 1 , et N circuits multiplexeurs, placés entre les sorties du registre numérique et les entrées du convertisseur numérique-analogique et configurés de manière à recevoir chacun, sur une entrée de commande, le second signal d’horloge et à recevoir chacun, sur une entrée de données, des signaux issus de deux sorties numériques du registre correspondant au même bit d’entrée du registre, de telle sorte que la fréquence des signaux sortant des circuits multiplexeurs soit 2 x m x fs.
[0009] Selon des modes de réalisation particuliers de l’invention :
- le circuit de génération du premier signal d’horloge et le circuit de génération du second signal d’horloge sont confondus ;
- le circuit de génération du premier et du second signal d’horloge comprend une horloge configurée de manière à générer un signal d’horloge à la fréquence m x fs, et un circuit diviseur configuré de manière à ce que le signal en sortie du circuit diviseur soit un signal d’horloge de fréquence fs ;
- le convertisseur est un convertisseur numérique-analogique en courant ou un convertisseur numérique-analogique en tension ; et
- les circuits multiplexeurs comprennent au moins un multiplexeur dipolaire.
[0010] Un autre objet de l’invention est un procédé de génération de signaux
analogiques comprenant les étapes suivantes :
a) fournir, en entrée d’un registre numérique, N bits représentatifs d’un signal analogique, N étant un entier supérieur ou égal à 1 , et appliquer à ce registre numérique un premier signal d’horloge de fréquence fs, le registre comprenant pour chaque bit d’entrée deux sorties numériques complémentaires ;
b) appliquer un second signal d’horloge de fréquence 2 x m x fs à N circuits multiplexeurs, m étant un entier supérieur ou égal à 1 , et fournir en entrée des N circuits multiplexeurs des signaux issus des deux sorties numériques
complémentaires du registre, le circuit multiplexeur n recevant les deux sorties issues du même bit d’entrée n, n étant un entier compris entre 1 et N ;
c) fournir en entrée d’un convertisseur numérique-analogique des signaux de sortie des N circuits multiplexeurs ; d) récupérer un signal en sortie du convertisseur, le signal étant issu d’une valeur de courant ou de tension dont la réponse spectrale est centrée autour d’une fréquence m x fs.
[0011] D’autres caractéristiques, détails et avantages de l’invention ressortiront à la lecture de la description faite en référence aux figures annexées données à titre d’exemple et qui représentent, respectivement :
Fig. 1 , un dispositif selon un premier mode de réalisation de l’invention ;
Fig. 2, un dispositif selon un second mode de réalisation de l’invention ;
Fig. 3, un dispositif selon un troisième mode de réalisation de l’invention ; et Fig. 4, un procédé de génération de signaux analogiques selon l’invention.
[0012] Fig. 1 présente un dispositif de génération de signaux analogiques selon un premier mode de réalisation de l’invention. Le dispositif comprend un registre numérique REG qui reçoit une donnée numérique à convertir en entrée IN. Cette donnée numérique est par exemple un mot binaire comprenant trois bits : B1 , B2 et B3. Le registre REG comporte pour chaque bit deux sorties complémentaires, respectivement une première sortie fournissant le bit et une seconde sortie fournissant son complémentaire. Dans le mode de réalisation présenté sur [Fig. 1], seules trois entrées pour trois bits (B1 , B2, B3), et six sorties (B1 , Bl, B2, B2, B3, B3) sont représentées, mais plus généralement le registre peut recevoir N bits en entrée avec N un entier supérieur ou égal à 1 et aura donc N entrées et 2N sorties.
[0013] Un premier circuit C1 de génération d’un signal d’horloge envoie un signal d’horloge Clk1 de fréquence fs au registre REG afin que les bits et leurs compléments (B1 , Bl, B2, B2, B3, B3) sortent avec une fréquence fs du registre REG.
[0014] Un second circuit C2 de génération d’un signal d’horloge Clk2 est présent. Il envoie un signal d’horloge Clk2 de fréquence m x fs aux entrées de commande des circuits multiplexeurs M1 , M2 et M3, avec m un entier supérieur à 1. Les circuits multiplexeurs M1 , M2 et M3, sont placés en sortie du registre REG.
Chaque circuit multiplexeur (M1 , M2, M3) reçoit, en entrée, deux signaux de sortie du registre REG, et plus précisément reçoit un bit et son complémentaire, donc les deux signaux de sortie correspondant au même bit d’entrée dans le registre REG. Ainsi le circuit multiplexeur M1 reçoit (B1 , Bl), le circuit M2 (B2,
B2) et le circuit M3 (B3, B3). Grâce au second signal d’horloge Clk2 de fréquence m x fs, chaque circuit multiplexeur aura en sortie soit le bit B1 , B2 ou B3, soit son complémentaire Bl, B2 ou B3 selon le front montant ou descendant du signal d’horloge Clk2. Cela permet d’obtenir en sortie des circuits multiplexeurs (M1 , M2, M3) les bits ou leurs complémentaires à une fréquence 2 x m x fs.
[0015] Les sorties des circuits multiplexeurs (M1 , M2, M3) sont ensuite envoyées
vers un convertisseur numérique-analogique DAC, qui comprend trois entrées numériques IN_DAC et une sortie analogique OUT. Sur la figure, seules trois entrées IN_DAC sont représentées car il y a trois bits bit1 , bit2 et bit3 en entrée du registre REG, mais plus généralement il y aura autant d’entrées qu’il y a de bits en entrée du registre REG.
[0016] Dans le convertisseur DAC, les bits sont convertis en données analogiques, et la réponse spectrale du signal analogique obtenu en sortie OUT du
convertisseur est centrée autour de la fréquence m x fs avec une largeur maximale de fs/2. Cela permet de garder un niveau de puissance suffisant à haute fréquence (m x fs) avec un signal d’horloge rapide.
[0017] Fig. 2 présente un dispositif de génération de signaux analogiques selon un second mode de réalisation de l’invention. Dans ce mode de réalisation, comme pour Fig. 1 , seuls trois bits bit1 , bit2 et bit3 sont représentés en entrée IN du registre numérique REG, mais il peut y avoir N bits en entrée du registre REG avec N, un entier supérieur ou égal à 1. Contrairement au premier mode de réalisation, les circuits de génération des deux signaux d’horloge sont confondus.
Il n’y a plus qu’un seul circuit C de génération d’un signal d’horloge Clk à une fréquence m x fs, avec m un entier supérieur ou égal à 1. Le signal d’horloge Clk est envoyé directement aux circuits multiplexeurs M1 , M2 et M3, ce qui permet, comme dans [Fig. 1], d’obtenir en sortie des circuits multiplexeurs M1 , M2 et M3, les bits et leurs complémentaires à une fréquence 2 x m x fs. Cependant, avant d’être envoyé vers le registre REG, le signal d’horloge Clk passe d’abord par un circuit diviseur D qui divise la fréquence du signal d’horloge par m, ce qui permet d’avoir un signal d’horloge Clk 1 en entrée du registre de fréquence fs. [0018] Fig. 3 présente un troisième mode de réalisation de l’invention. Un exemple de dispositif selon l’invention et d’une structure de convertisseur numérique- analogique est décrit. Le registre REG reçoit deux bits bit1 et bit2 en entrée, qui ressortent du registre à la fréquence du signal d’horloge Clk1 , fs, en (B1 , Bl) et (B2, B2). Ensuite (B1 , Bl) et (B2, B2) entrent dans des circuits multiplexeurs M1 et M2 et ressortent à la fréquence 2 x m x fs, grâce au signal d’horloge Clk2 de fréquence m x fs envoyé aux deux circuits multiplexeurs. En entrée du
convertisseur, un registre REG_DAC reçoit un signal Clk2 d’horloge de
fréquence m x fs, venant par exemple du second circuit C2 de génération de signal d’horloge ou d’un autre circuit de génération de signal d’horloge. Pour chaque bit entrant (B1 , Bl, B2, B2), le registre REG_DAC fournit en sortie le bit ou son complémentaire. Le registre REG_DAC comprend deux sorties pour une entrée : une sortie paire (PAIR1 , PAIR2) qui fournit le complémentaire du bit et une sortie impaire (IMP1 , IMP2) qui fournit le bit. Un ensemble de deux sorties paire et impaire pour un même bit d’entrée est appelé une branche différentielle. Deux branches différentielles BD1 et BD2 sont représentées dans ce mode de réalisation. Les deux sources de courant S1 et S2 permettent d’alimenter les deux branches différentielles BD1 et BD2. Les transistors présents (T1 , T2, T3, T4) dans les deux branches différentielles BD1 , BD2 sont rendus conducteurs selon la valeur du bit (0 ou 1 ) dans le registre REG_DAC. Par exemple, si un bit 1 est ressort sur la branche impaire IMP1 , le transistor T 1 sera conducteur et si un bit 0 ressort sur la branche impaire IMP1 , alors le transistor T2 sera bloqué. Pour la branche PAIR1 , c’est l’inverse, il faut que le bit de sortie soit 0 pour que le transistor T2 soit conducteur ou que le bit de sortie soit 1 pour que le transistor T2 soit bloqué. Le même principe s’applique pour les sorties paire et impaire de la seconde branche différentielle BD2.
[0019] Les courants de sortie des branches impaires sont additionnés dans un circuit d’addition, qui est dans ce mode de réalisation une résistance R1. Les courants de sortie des branches paires sont également additionnés dans un circuit d’addition, qui est également une résistance R2 dans ce mode de réalisation.
Puis la différence de tension entre les tensions aux bornes des résistances R1 et R2 représente la valeur numérique du mot binaire à convertir, fourni en entrée IN du dispositif avec les bits bit1 et bit2. Cette différence de tension est fournie sur la sortie OUT du convertisseur DAC. Selon le type de convertisseur, c’est-à-dire convertisseur en courant ou en tension, la sortie OUT est une valeur de courant ou de tension.
[0020] Selon un autre mode de réalisation de l’invention, les circuits multiplexeurs (M1 , M2, M3) comprennent au moins un multiplexeur bipolaire.
[0021] Selon un autre mode de réalisation, le convertisseur DAC comprend des
transistors bipolaires. Selon un autre mode de réalisation, le convertisseur DAC comprend des transistors MOSFET, c’est-à-dire des transistors à effet de champ à grille isolée.
[0022] Selon un autre mode de réalisation, le convertisseur DAC est un
convertisseur en tension. Selon plusieurs modes de réalisation, le convertisseur DAC est plus particulièrement :
- un convertisseur numérique-analogique à capacité commutée dont les interrupteurs sont pilotés selon les valeurs de bits en entrée du convertisseur ;
- un convertisseur numérique-analogique à réseaux de résistances R/2R ; ou
- un convertisseur numérique-analogique à résistance pondérée.
[0023] Ces trois convertisseurs fonctionnent généralement à une plus basse
fréquence qu’un convertisseur numérique-analogique en courant.
[0024] Fig. 4 présente un procédé de génération de signaux analogiques selon
l’invention. La première étape (étape a) consiste à fournir, en entrée d’un registre numérique, N bits représentatifs d’un signal analogique, N étant un entier supérieur ou égal à 1 , et appliquer à ce registre numérique un premier signal d’horloge de fréquence fs, le registre comprenant pour chaque bit d’entrée deux sorties numériques complémentaires. L’étape suivante b consiste à appliquer un second signal d’horloge de fréquence 2 x m x fs à N circuits multiplexeurs, m étant un entier supérieur ou égal à 1 , et fournir en entrée des N circuits multiplexeurs des signaux issus des deux sorties numériques complémentaires du registre, le circuit multiplexeur n recevant les deux sorties issues du même bit d’entrée n, n étant un entier compris entre 1 et N. Puis dans l’étape c, les signaux de sortie des N circuits multiplexeurs sont fournis en entrée d’un convertisseur numérique-analogique et enfin dans la dernière étape (étape d), on récupère le signal de sortie du convertisseur qui correspond à une valeur de tension ou de courant dont la réponse spectrale est centrée autour de la fréquence m x fs.
[0025] Ce procédé de génération de signaux analogiques peut être mis en œuvre sur un dispositif selon l’invention, tels que ceux décrits précédemment.

Claims

Revendications
[Revendication 1] Dispositif de génération de signaux analogiques
comprenant :
- un convertisseur numérique-analogique comprenant au moins une entrée numérique et une sortie analogique ;
- un circuit de génération d’un premier signal d’horloge de fréquence fs ; et
- un registre numérique configuré de manière à recevoir en entrée et à stocker N bits représentatifs d’un signal analogique de sortie du convertisseur numérique-analogique, N étant un entier supérieur ou égal à 1 , et à recevoir le premier signal d’horloge, le registre comprenant pour chaque bit deux sorties numériques complémentaires ;
caractérisé en ce qu’il comprend également un circuit de génération d’un second signal d’horloge de fréquence m x fs, avec m un entier supérieur à 1 , et N circuits multiplexeurs, placés entre les sorties du registre numérique et les entrées du convertisseur numérique-analogique et configurés de manière à recevoir chacun, sur une entrée de commande, le second signal d’horloge et à recevoir chacun, sur une entrée de données, des signaux issus de deux sorties numériques du registre correspondant au même bit d’entrée du registre, de telle sorte que la fréquence des signaux sortant des circuits multiplexeurs soit 2 x m x fs.
[Revendication 2] Dispositif de génération de signaux analogiques selon la revendication 1 dans lequel le circuit de génération du premier signal d’horloge et le circuit de génération du second signal d’horloge sont confondus.
[Revendication 3] Dispositif de génération de signaux analogiques selon la revendication 2 dans lequel le circuit de génération du premier et du second signal d’horloge comprend une horloge configurée de manière à générer un signal d’horloge à la fréquence m x fs, et un circuit diviseur configuré de manière à ce que le signal en sortie du circuit diviseur soit un signal d’horloge de fréquence fs.
[Revendication 4] Dispositif de génération de signaux analogiques selon l’une des revendications précédentes dans lequel le convertisseur est un convertisseur numérique-analogique en courant.
[Revendication 5] Dispositif de génération de signaux analogiques selon l’une des revendications 1 à 3 dans lequel le convertisseur est un
convertisseur numérique-analogique en tension.
[Revendication 6] Dispositif de génération de signaux analogiques selon l’une des revendications 1 à 5 dans lequel les circuits multiplexeurs
comprennent au moins un multiplexeur dipolaire.
[Revendication 7] Procédé de génération de signaux analogiques
comprenant les étapes suivantes :
a) fournir, en entrée d’un registre numérique, N bits représentatifs d’un signal analogique, N étant un entier supérieur ou égal à 1 , et appliquer à ce registre numérique un premier signal d’horloge de fréquence fs, le registre
comprenant pour chaque bit d’entrée deux sorties numériques
complémentaires ;
b) appliquer un second signal d’horloge de fréquence 2 x m x fs à N circuits multiplexeurs, m étant un entier supérieur ou égal à 1 , et fournir en entrée des N circuits multiplexeurs des signaux issus des deux sorties numériques complémentaires du registre, le circuit multiplexeur n recevant les deux sorties issues du même bit d’entrée n, n étant un entier compris entre 1 et N ; c) fournir en entrée d’un convertisseur numérique-analogique des signaux de sortie des N circuits multiplexeurs ;
d) récupérer un signal en sortie du convertisseur, le signal étant issu d’une valeur de courant ou de tension dont la réponse spectrale est centrée autour d’une fréquence m x fs.
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