KR20210095877A - 아날로그 신호를 생성하는 디바이스 - Google Patents
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- 230000000295 complement effect Effects 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 9
- 230000003595 spectral effect Effects 0.000 claims description 5
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 6
- 238000005070 sampling Methods 0.000 description 5
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 3
- 101000599778 Homo sapiens Insulin-like growth factor 2 mRNA-binding protein 1 Proteins 0.000 description 3
- 101000988591 Homo sapiens Minor histocompatibility antigen H13 Proteins 0.000 description 3
- 102100029083 Minor histocompatibility antigen H13 Human genes 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 101100082120 Oryza sativa subsp. japonica PAIR1 gene Proteins 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 101000960626 Homo sapiens Mitochondrial inner membrane protease subunit 2 Proteins 0.000 description 1
- 101000828788 Homo sapiens Signal peptide peptidase-like 3 Proteins 0.000 description 1
- 101100082121 Oryza sativa subsp. japonica PAIR2 gene Proteins 0.000 description 1
- 102100023501 Signal peptide peptidase-like 3 Human genes 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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Abstract
아날로그 신호를 생성하기 위한 디바이스로서, 적어도 하나의 디지털 입력 및 하나의 아날로그 출력을 포함하는 디지털-아날로그 변환기; 주파수 fs의 제1 클럭 신호를 생성하기 위한 회로; 및 입력에서 수신하고, 변환기의 아날로그 출력 신호를 나타내는 N 비트를 저장하는 방식으로 구성된 디지털 레지스터 - 상기 N은 1 보다 크거나 같은 정수임 - 를 포함하고, 상기 제1 클럭 신호를 수신하기 위해, 상기 레지스터는 각각의 비트에 대해 2개의 상보적인 디지털 출력을 포함하고, 주파수 m x fs의 제2 클럭 신호를 생성하기 위한 회로 - m은 1 보다 큰 정수임 -, 및 상기 디지털 레지스터의 출력들 및 상기 변환기의 입력들 사이에 위치된 N 개의 멀티플렉서 회로를 포함하고, 상기 N 개의 멀티플렉서 회로는 각각, 제어 입력에서는 상기 제2 클럭 신호를 수신하고 데이터 입력에서는 레지스터의 동일한 입력 비트에 대응하는 레지스터의 2개의 디지털 출력으로부터 발생하는 신호를 수신하도록 구성되어 상기 멀티플렉서 회로를 떠나는 신호의 주파수는 2 x m x fs인, 아날로그 신호를 생성하기 위한 디바이스.
Description
본 발명은 디지털 코드로부터 첫번째 나이키스트(Nyquist) 영역에 가까운 성능을 유지하고 신호 처리 체인(signal processing chain)의 구성 요소의 개수를 제한하면서 높은 주파수, 특히 샘플링 주파수보다 높은, 높은 출력 주파수를 가지는 아날로그 신호를 생성하는 것에 관한 것이다.
일반적으로 실제 디지털-아날로그 변환기는 스텝 출력을 가지거나, 유한 폭의 펄스를 공급한다. 변환기의 스펙트럼 응답은 사인 카디널(sine cardinal)에 반영된다. 따라서, 변환기의 전력 응답은 넓은 동적 범위를 가진 신호가 첫번째 및 두번째 나이키스트 영역, 즉, 0과 fs/2 사이, fs/2와 fs 사이에서 생성될 수 있도록 하며, 여기서 fs는 디지털 신호의 샘플링 주파수이다. 샘플링 주파수 fs (예를 들어, 2fs 이상)를 넘어서는 신호를 합성하기를 원하면, 신호가 심하게 감쇠된다.
이를 개선하기 위해, 주파수 fm과의 컨볼루션에 의해 생성된 신호의 주파수를 변환할 변환기의 출력에 배치된 곱셈기(multiplier)를 사용하는 것이 가능하다. 그런 다음, 변환기로부터 나오는 아날로그 시스템은, 주파수 fm 주변에서 변환될 것이고, 이는 첫번째 나이키스트 영역의 변환기의 동적 범위와 동등한 동적 범위(fm>fs/2)를 가지는 변환기로부터의 신호의 주파수 상승을 허용할 것이다. 그러나, 이러한 해결책은 신호 주파수 fm을 생성하기 위해 추가 활성 요소, 특히 무선 주파수 소스를 필요로 한다. 이는 변환기의 노이즈, 왜곡, 및 소비를 증가시킨다. 또한, 변환기와 곱셈기 사이에 2개의 개별 아날로그 소스를 사용한다는 것은 재구성 가능성이 낮다는 것을 의미한다.
이를 피하기 위해, fm은 fm=fs가 되도록 선택될 수 있고; 이는 디지털 데이터를 샘플링하는데 사용되는 신호가 변환기의 출력에서 주파수를 증가시키는데 사용될 수 있도록 한다(US 7796971). 따라서, 변환기 출력의 아날로그 신호는 항상 첫번째 나이키스트 영역의 동적 범위와 동등한 동적 범위를 사용하여 샘플링 주파수 fs 주변에서 변환될 것이다. 그러나, 신호는 항상 변환기의 사인 카디널 응답에 의해 강력하게 감소되어 시스템 성능이 저하될 것이기 때문에 항상 2fs 보다 큰 주파수에서 신호를 생성할 수는 없다. 또한, 이러한 해결책은 전류 변환기에만 적용 가능하다.
마찬가지로, 샘플링 주파수 fs를 증가시키는 것이 가능하다. 이를 통해, 첫번째 및 두번째 나이키스트 영역에서 동적 범위가 증가되는 것은 허용하지만, 높은 샘플링 주파수 fs를 달성하려면 디지털-아날로그 변환기 코어는 인터리브(interleaved)되어야 하고, 이는 추가 기생 신호를 생성하여서 성능을 저하시키기 때문에, 넓은 나이키스트 영역과 강력한 동적 범위를 가지는 변환기를 얻는 것은 복잡하다.
또 다른 가능성은, 변환기로부터 아날로그 출력 신호에 대해 다중 0으로의 복귀(returns-to-zero)를 수행하는 것이다(US 8659458). N이 0으로 복귀하면, 여기서 N은 정수이며, 신호는 낮은 감쇠를 가지고 N x fs 주변에서 생성될 것이다. 이를 위해서는, 주파수 fs에서 양자화 클럭에 설정된 빠른 클럭 신호를 사용하는 것을 요구하며, 이는 N이 증가함에 따라 점점 더 짧아지는 0으로의 복귀를 부과한다. 이는 전류 변환기에만 적용된다.
본 발명의 목적은 전술한 종래 기술의 단점 및 한계를 극복하는 것이다. 보다 구체적으로, 디지털-아날로그 변환기의 출력 전력과 변환기의 입력에서 디지털 비트 레이트가 최적화될 수 있는 아날로그 신호를 생성하는 디바이스를 제안하는 것을 목적으로 한다.
따라서, 본 발명의 목적은, 아날로그 신호를 생성하기 위한 디바이스로서, 적어도 하나의 디지털 입력 및 하나의 아날로그 출력을 포함하는 디지털-아날로그 변환기; 주파수 fs의 제1 클럭 신호를 생성하기 위한 회로; 및 입력에서 수신하고, 상기 디지털-아날로그 변환기로부터의 아날로그 출력 신호를 나타내는 N 비트를 저장하는 방식으로 구성된 디지털 레지스터 - 상기 N은 1 보다 크거나 같은 정수임 - 를 포함하고, 상기 제1 클럭 신호를 수신하기 위해, 상기 레지스터는 각각의 비트에 대해 2개의 상보적인 디지털 출력을 포함하고, 상기 디바이스는 또한 주파수 m x fs의 제2 클럭 신호를 생성하기 위한 회로 - m은 1 보다 큰 정수임 -, 및 상기 디지털 레지스터의 출력들 및 상기 디지털-아날로그 변환기의 입력들 사이에 위치된 N 개의 멀티플렉서 회로를 포함하고, 상기 N 개의 멀티플렉서 회로는 각각, 제어 입력에서는 상기 제2 클럭 신호를 수신하고 데이터 입력에서는 레지스터의 동일한 입력 비트에 대응하는 레지스터의 2개의 디지털 출력으로부터 발생하는 신호를 수신하도록 구성되어 상기 멀티플렉서 회로를 떠나는 신호의 주파수는 2 x m x fs인, 아날로그 신호를 생성하기 위한 디바이스이다.
본 발명의 특정 실시예에 따르면:
- 제1 클럭 신호를 생성하는 회로 및 제2 클럭 신호를 생성하는 회로가 결합되고;
- 제1 클럭 신호 및 제2 클럭 신호를 생성하는 회로는, m x fs의 주파수에서 클럭 신호를 생성하는 방식으로 구성된 클럭, 및 분배기 회로의 출력에서의 신호는 주파수 fs의 클럭 신호인 방식으로 구성된 분배기 회로를 포함하며;
- 변환기는 디지털-아날로그 전류 변환기 또는 디지털-아날로그 전압 변환기이며; 그리고
- 멀티플렉서 회로는 적어도 하나의 쌍극자 멀티플렉서(dipole multiplexer)를 포함한다.
본 발명의 또 다른 목적은 아날로그 신호를 생성하는 방법으로서, a) 디지털 레지스터의 입력에서 아날로그 신호를 나타내는 N 비트를 공급하고, 이러한 디지털 레지스터에 주파수 fs의 제1 클럭 신호를 인가하는 단계 - N은 1 보다 크거나 같은 정수이고, 상기 레지스터는 각각의 입력 비트에 대해 2개의 상보적인 디지털 출력을 포함함 -; b) N 개의 멀티플렉서 회로에 주파수 2 x m x fs의 제2 클럭 신호를 인가하고, N개의 멀티플렉서 회로의 입력에서 레지스터의 2개의 상보적인 디지털 출력에서 발생하는 신호를 공급하는 단계 - m은 1 보다 큰 정수이고, 멀티플렉서 회로 n은 동일한 입력 비트 n으로부터 발생하는 2개의 출력을 수신하며, n은 1 내지 N 사이에 포함된 정수임 -; c) 디지털-아날로그 변환기의 입력에, 상기 N개의 멀티플렉서 회로로부터의 출력 신호를 공급하는 단계; 및 d) 변환기의 출력에서의 신호를 복구하는 단계 - 상기 신호는 전류 또는 전압값으로부터 발생하며, 상기 신호의 스펙트럼 응답은 주파수 m x fs를 중심으로 함-를 포함하는, 아날로그 신호를 생성하는 방법이다.
본 발명의 다른 특징, 세부 사항, 및 장점은 첨부된 도면을 참조하여 주어진 설명을 읽을 때 나타날 것이며, 이는 각각 예시로서 제공되고 이하를 나타낸다:
도 1은 본 발명의 제1 실시예에 따른 디바이스이며;
도 2는 본 발명의 제2 실시예에 따른 디바이스이며;
도 3은 본 발명의 제3 실시예에 따른 디바이스이며;
도 4는 본 발명에 따른 아날로그 신호를 생성하는 방법이다.
도 1은 본 발명의 제1 실시예에 따른 디바이스이며;
도 2는 본 발명의 제2 실시예에 따른 디바이스이며;
도 3은 본 발명의 제3 실시예에 따른 디바이스이며;
도 4는 본 발명에 따른 아날로그 신호를 생성하는 방법이다.
도 1은 본 발명의 제1 실시예에 따른 아날로그 신호 생성 디바이스를 도시한다. 이러한 디바이스는 입력(IN)에서 변환될 디지털 데이터를 수신하는 디지털 레지스터(REG)를 포함한다. 이러한 디지털 데이터는, 예를 들어, 3개의 비트 : B1, B2, 및 B3를 포함하는 이진 워드(binary word)이다. 레지스터(REG)는 각각의 비트에 대한 2개의 상보적(complements)인 출력, 즉 비트를 공급하는 제1 출력 및 그와 각각 상보적인 제2 출력을 포함한다. [도 1]에 도시된 실시예에서, 3개의 비트(B1, B2, B3)에 대한 3개의 입력과 6개의 출력(B1, 
, B2, 
, B3, 
)이 나타나있으나, 보다 일반적으로 레지스터는 입력에서 N 비트를 수신할 수 있으며, 여기서 N은 1 보다 크거나 같은 정수이므로, N 개의 입력과 2N 개의 출력을 가질 수 있다.
클럭 신호를 생성하기 위한 제1 회로(C1)는 주파수 fs의 클럭 신호(Clk1)를 레지스터(REG)에 전송하여서, 비트와 그의 보수들(complements)(B1, 
, B2, 
, B3, 
)은 주파수 fs를 갖는 레지스터(REG)를 떠난다.
클럭 신호(Clk2)를 생성하기 위한 제2 회로(C2)가 있다. 이는 주파수 m x fs의 클럭 신호(Clk2)를 멀티플렉서 회로(M1, M2, 및 M3)의 제어 입력으로 전송하고, 여기서 m은 1 보다 큰 정수이다. 멀티플렉서 회로(M1, M2, 및 M3)은 레지스터(REG)의 출력에 배치된다. 각 멀티플렉서 회로(M1, M2, 및 M3)은 입력에서 레지스터(REG)으로부터 2개의 출력 신호를 수신하고, 더 구체적으로는 비트와 그 보수를 수신하므로, 2개의 출력 신호는 레지스터(REG)의 동일한 입력 비트에 대응한다. 따라서, 멀티플렉서 회로(M1)는 (B1, 
), M2는 (B2, 
, M3은 (B3, 
)을 수신한다. 주파수 m x fs의 제2 클럭 신호(Clk2)로 인해 각 멀티플렉서 회로는 클럭 신호(Clk2)의 상승 또는 하강 에지에 따라 출력에서 비트 B1, B2, 또는 B3, 또는 그 보수 
, 
, 또는 
를 가질 것이다. 이는 멀티플렉서 회로(M1, M2, M3)의 출력에서 주파수 2 x m x fs에서 비트 또는 그 보수를 획득하는 것을 가능하게 한다.
멀티플렉서 회로 M1, M2, 및 M3의 출력은 이후 3개의 디지털 입력 IN_DAC 및 1개의 디지털 출력(OUT)을 포함하는 디지털-아날로그 변환기(digital-to-analogue converter, DAC)에 전송된다. 레지스터(REG)의 입력에 3개의 비트 bit1, bit2, bit3이 있기 때문에, 3개의 입력(IN_DAC)만 도면에 나타나 있으나, 일반적으로 레지스터(REG)의 입력에는 비트 수 만큼 많은 입력이 있을 것이다.
비트는 변환기(DAC)에서 아날로그 데이터로 변환되고, 변환기의 출력(OUT)에서 획득된 아날로그 신호의 스펙트럼 응답은, fs/2의 최대 폭을 가진 주파수 m x fs를 중심으로 한다. 이를 통해, 빠른 클럭 신호로 고주파(m x fs)에서 충분한 수준의 전력을 유지할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 아날로그 신호 생성 디바이스를 나타낸다. 이러한 실시예에서, 도 1에서와 같이, 디지털 레지스터(REG)의 입력(IN)에서 오직 3개의 비트 bit1, bit2, 및 bit3만이 표현되어 있지만, 레지스터(REG)의 입력에는 N개의 비트가 있을 수 있으며, 여기서 N은 1 보다 크거나 같은 정수이다. 제1 실시예와 달리, 2개의 클럭 신호를 생성하기 위한 회로가 결합된다. 주파수 m x fs에서 클럭 신호(Clk)를 생성하기 위한 단일 회로(C)만이 있으며, 여기서 m은 1보다 크거나 같은 정수이다. 클럭 신호(Clk)는 멀티플렉서 회로(M1, M2, 및 M3)에 곧바로 전송되며, 이는 멀티플렉서 회로(M1, M2, 및 M3)의 출력에서 [도 1]에서와 같이 주파수 2 x m x fs에서 비트 및 그의 보수들을 획득하는 것이 가능하다. 그러나, 레지스터(REG)에 전송되기 전에 클럭 신호(Clk)는 먼저 클럭 신호의 주파수를 m으로 나누는 분배기 회로(D)를 통과하여 주파수 fs의 레지스터의 입력에 클럭 신호(Clk1)가 있을 수 있도록 한다.
도 3은 본 발명의 제3 실시예를 나타낸다. 본 발명에 따른 예시적인 디바이스 및 디지털-아날로그 변환기 구조가 기술되었다. 레지스터(REG)는 입력에서 2개의 비트 bit1 및 bit2를 수신하고, 이는 클럭 신호(Clk1)의 주파수 fs에서 레지스터에서 (B1, 
) 및 (B2, 
로 나타난다. 다음으로, (B1, 
) 및 (B2, 
는 멀티플렉서 회로 M1 및 M2에 들어가고, 주파수 2 x m x fs에서, 2개의 멀티플렉서 회로에 전송된 주파수 m x fs의 클럭 신호(Clk2)에 의해 나타난다. 변환기 입력에서, 레지스터(REG_DAC)는, 예를 들어, 클럭 신호를 생성하기 위한 제2 회로(C2) 또는 클럭 신호를 생성하기 위한 다른 회로로부터 오는 주파수 m x fs의 클럭 신호(Clk2)를 수신한다. 각 입력 비트(B1, 
, B2, 
에 대해, 레지스터(REG_DAC)는 출력에서 비트 또는 그 보수를 공급한다. 레지스터(REG_DAC)는 하나의 입력에 대한 2개의 출력 : 비트의 보수를 공급하는 짝수 출력(PAIR1, PAIR2) 및 비트를 공급하는 홀수 출력(IMP1, IMP2)을 포함한다. 동일한 입력 비트에 대한 2개의 짝수 및 홀수 출력의 어셈블리를 차동 브랜치(differential branch)라고 한다. 본 실시예에서는 2개의 차동 브랜치(BD1, BD2)가 나타나있다. 2개의 전류 소스(S1, S2)는 2개의 차동 분기(BD1, BD2)가 공급될 수 있도록 한다. 2개의 차동 브랜치(BD1, BD2)에 존재하는 트랜지스터(T1, T2, T3, T4)는 레지스터(REG_DAC)의 비트(0 또는 1)의 값에 따라 컨덕터로 만들어진다. 예를 들어, 홀수 브랜치(IMP1)에서 비트 1이 나오면, 트랜지스터(T1)이 컨덕터가 될 것이고, 홀수 브랜치(IMP1)에서 비트 0이 나오면, 트랜지스터(T2)가 차단될 것이다. 그 반대가 브랜치(PAIR1)에 인가되고 출력 비트는 0이어야 하므로, 트랜지스터(T2)는 컨덕터이거나 또는 출력 비트가 1이 되어야 트랜지스터(T2)가 차단된다. 제2 차동 브랜치(BD2)의 짝수 및 홀수 출력에도 동일한 원리가 적용된다.
홀수 브랜치의 출력 전류는 본 실시예에서 저항(R1)인 가산기 회로에서 합산된다. 짝수 브랜치의 출력 전류는 마찬가지로 본 실시예에서 저항(R2)인 가산기 회로에서 합산된다. 저항 단자 R1 및 R2의 전압 사이의 전압 차이는 bit1 및 bit2를 가지는 디바이스의 입력(IN)에서 공급되는 변환될 이진 워드의 디지털 값을 나타낸다. 이러한 전압 차이는 변환기(DAC)의 출력(OUT)에 공급된다. 변환기의 유형, 즉 전류 또는 전압 변환기인지에 따라, 출력(OUT)은 전류 또는 전압값이다.
본 발명의 다른 실시예에 따르면, 멀티플렉서 회로(M1, M2, M3)는 적어도 하나의 쌍극자 멀티플렉서를 포함한다.
또 다른 실시예에 따르면, DAC 변환기는 쌍극자 트랜지스터를 포함한다. 다른 실시예에 따르면, DAC 변환기는 MOSFET 트랜지스터, 즉, 절연 게이트 필드 효과 트랜지스터(insulated-gate field-effect transistors)를 포함한다.
다른 실시예에 따르면, DAC 변환기는 전압 변환기이다. 다수의 실시예에 따르면, DAC 변환기는 특히,
- 스위치된 용량을 가지는 디지털-아날로그 변환기, 여기서 스위치는 변환기의 입력에서 비트의 값에 따라 제어됨;
- 저항 네트워크 R/2R을 가지는 디지털-아날로그 변환기; 또는
- 가중 저항을 가지는 디지털-아날로그 변환기이다.
이들 3개의 변환기는 일반적으로 디지털-아날로그 전류 변환기보다 낮은 주파수에서 동작한다.
도 4는 본 발명에 따른 아날로그 신호를 생성하는 방법을 나타낸다. 첫번째 단계(단계 a)는 디지털 레지스터의 입력에서 아날로그 신호를 나타내는 N 비트를 공급하고, 이러한 디지털 레지스터에 주파수 fs의 제1 클럭 신호를 인가하는 단계를 포함하고, 여기서 N은 1 보다 크거나 같은 정수이고, 상기 레지스터는 각각의 입력 비트에 대해 2개의 상보적인 디지털 출력을 포함한다. 다음 단계 b는 N 개의 멀티플렉서 회로에 주파수 2 x m x fs의 제2 클럭 신호를 인가하고, N개의 멀티플렉서 회로의 입력에서 레지스터의 2개의 상보적인 디지털 출력에서 발생하는 신호를 공급하는 단계를 포함하고, 여기서 m은 1 보다 큰 정수이고, 멀티플렉서 회로 n은 동일한 입력 비트 n으로부터 발생하는 2개의 출력을 수신하며, n은 1 내지 N 사이에 포함된 정수이다. 그 후, 단계 c에서, 디지털-아날로그 변환기의 입력에, N개의 멀티플렉서 회로로부터의 출력 신호가 공급되며, 마지막 단계(단계 d)에서 주파수 m x fs를 중심으로 하는 스펙트럼 응답의 전압 또는 전류 값에 대응하는 변환기의 출력 신호 신호가 복구된다.
아날로그 신호를 생성하는 이러한 방법은 전술한 바와 같은 본 발명에 따른 디바이스에서 구현될 수 있다.
Claims (7)
- 아날로그 신호를 생성하기 위한 디바이스로서,
- 적어도 하나의 디지털 입력 및 하나의 아날로그 출력을 포함하는 디지털-아날로그 변환기;
- 주파수 fs의 제1 클럭 신호를 생성하기 위한 회로; 및
- 입력에서 수신하고, 상기 디지털-아날로그 변환기로부터의 아날로그 출력 신호를 나타내는 N 비트를 저장하는 방식으로 구성된 디지털 레지스터 - 상기 N은 1 보다 크거나 같은 정수임 - 를 포함하고,
상기 제1 클럭 신호를 수신하기 위해, 상기 레지스터는 각각의 비트에 대해 2개의 상보적인 디지털 출력을 포함하고,
상기 디바이스는 또한, 주파수 m x fs의 제2 클럭 신호를 생성하기 위한 회로 - m은 1 보다 큰 정수임 -, 및
상기 디지털 레지스터의 출력 및 상기 디지털-아날로그 변환기의 입력 사이에 위치된 N 개의 멀티플렉서 회로를 포함하고,
상기 N 개의 멀티플렉서 회로는 각각, 제어 입력에서는 상기 제2 클럭 신호를 수신하고 데이터 입력에서는 레지스터의 동일한 입력 비트에 대응하는 레지스터의 2개의 디지털 출력으로부터 발생하는 신호를 수신하도록 구성되어 상기 멀티플렉서 회로를 떠나는 신호의 주파수는 2 x m x fs인,
아날로그 신호를 생성하기 위한 디바이스. - 제1항에 있어서,
상기 제1 클럭 신호를 생성하는 회로 및 상기 제2 클럭 신호를 생성하는 회로가 결합된,
아날로그 신호를 생성하기 위한 디바이스. - 제2항에 있어서,
상기 제1 클럭 신호 및 상기 제2 클럭 신호를 생성하는 회로는,
m x fs의 주파수에서 클럭 신호를 생성하는 방식으로 구성된 클럭, 및
분배기 회로의 출력에서의 신호는 주파수 fs의 클럭 신호인 방식으로 구성된 분배기 회로를 포함하는,
아날로그 신호를 생성하기 위한 디바이스. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 변환기는 디지털-아날로그 전류 변환기인,
아날로그 신호를 생성하기 위한 디바이스. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 변환기는 디지털-아날로그 전압 변환기인,
아날로그 신호를 생성하기 위한 디바이스. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 멀티플렉서 회로는 적어도 하나의 쌍극자 멀티플렉서(dipole multiplexer)를 포함하는,
아날로그 신호를 생성하기 위한 디바이스. - 아날로그 신호를 생성하는 방법으로서,
a) 디지털 레지스터의 입력에서 아날로그 신호를 나타내는 N 비트를 공급하고, 이러한 디지털 레지스터에 주파수 fs의 제1 클럭 신호를 인가하는 단계 - N은 1 보다 크거나 같은 정수이고, 상기 레지스터는 각각의 입력 비트에 대해 2개의 상보적인 디지털 출력을 포함함 -;
b) N 개의 멀티플렉서 회로에 주파수 2 x m x fs의 제2 클럭 신호를 인가하고, N개의 멀티플렉서 회로의 입력에서 레지스터의 2개의 상보적인 디지털 출력에서 발생하는 신호를 공급하는 단계 - m은 1 보다 큰 정수이고, 멀티플렉서 회로 n은 동일한 입력 비트 n으로부터 발생하는 2개의 출력을 수신하며, n은 1 내지 N 사이에 포함된 정수임 -;
c) 디지털-아날로그 변환기의 입력에, 상기 N개의 멀티플렉서 회로로부터의 출력 신호를 공급하는 단계; 및
d) 변환기의 출력에서의 신호를 복구하는 단계 - 상기 신호는 전류 또는 전압값으로부터 발생하며, 상기 신호의 스펙트럼 응답은 주파수 m x fs를 중심으로 함-
를 포함하는,
아날로그 신호를 생성하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1872049 | 2018-11-29 | ||
| FR1872049A FR3089370B1 (fr) | 2018-11-29 | 2018-11-29 | Dispositif de génération de signaux analogiques |
| PCT/EP2019/081587 WO2020109041A1 (fr) | 2018-11-29 | 2019-11-18 | Dispositif de generation de signaux analogiques |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210095877A true KR20210095877A (ko) | 2021-08-03 |
Family
ID=68210830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217017272A KR20210095877A (ko) | 2018-11-29 | 2019-11-18 | 아날로그 신호를 생성하는 디바이스 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US11528032B2 (ko) |
| EP (1) | EP3888248A1 (ko) |
| JP (1) | JP7449288B2 (ko) |
| KR (1) | KR20210095877A (ko) |
| CN (1) | CN113169743A (ko) |
| CA (1) | CA3117276A1 (ko) |
| FR (1) | FR3089370B1 (ko) |
| WO (1) | WO2020109041A1 (ko) |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4092639A (en) * | 1976-01-06 | 1978-05-30 | Precision Monolithics, Inc. | Digital to analog converter with complementary true current outputs |
| JPS63224521A (ja) * | 1987-03-13 | 1988-09-19 | Nippon Precision Saakitsutsu Kk | Ｄ／ａ変換装置 |
| JPH02306722A (ja) * | 1989-05-22 | 1990-12-20 | Pioneer Electron Corp | Ｄ／ａ変換装置 |
| JP2589809B2 (ja) * | 1989-06-12 | 1997-03-12 | 松下電器産業株式会社 | Ｄ／ａ変換器 |
| JPH06164400A (ja) * | 1992-11-16 | 1994-06-10 | Kenwood Corp | サンプリング周波数変換装置 |
| US7190751B1 (en) * | 2001-06-11 | 2007-03-13 | Lsi Logic Corporation | Multi-stage filter circuit and digital signal processing circuit employing the same |
| JP2004032501A (ja) * | 2002-06-27 | 2004-01-29 | Pioneer Electronic Corp | デジタル信号変換装置及び方法 |
| US7042379B2 (en) * | 2004-07-30 | 2006-05-09 | Rockwell Scientific Licensing, Llc | Return-to-zero current switching digital-to-analog converter |
| JP2007027921A (ja) * | 2005-07-13 | 2007-02-01 | Agilent Technol Inc | 信号発生装置の調整方法、および、信号発生装置 |
| US7796971B2 (en) | 2007-03-15 | 2010-09-14 | Analog Devices, Inc. | Mixer/DAC chip and method |
| JP5071282B2 (ja) | 2008-07-15 | 2012-11-14 | ソニー株式会社 | ビット選択回路 |
| CN102292915B (zh) * | 2009-01-29 | 2014-01-29 | 日本电信电话株式会社 | 电流开关单元与数/模转换器 |
| KR101086218B1 (ko) * | 2009-05-14 | 2011-11-23 | 주식회사 실리콘웍스 | 디지털 아날로그 변환기 |
| EP2487797B1 (en) * | 2011-02-11 | 2014-04-09 | Dialog Semiconductor GmbH | Minimum differential non-linearity trim DAC |
| FR2981813B1 (fr) * | 2011-10-21 | 2015-01-16 | E2V Semiconductors | Convertisseur numerique-analogique |
| US8698663B2 (en) * | 2012-08-29 | 2014-04-15 | Telefonaktiebolaget L M Ericsson (Publ) | Digital analog converter |
| US8659458B1 (en) | 2012-10-11 | 2014-02-25 | Teledyne Scientific & Imaging, Llc | Multiple return-to-zero current switching digital-to-analog converter for RF signal generation |
| FR3024930B1 (fr) * | 2014-08-12 | 2019-08-09 | Stmicroelectronics Sa | Liaison serie a haut debit |
| US9419636B1 (en) * | 2015-04-09 | 2016-08-16 | Xilinx, Inc. | Clocked current-steering circuit for a digital-to-analog converter |
| GB2541861A (en) | 2015-05-29 | 2017-03-08 | Mqa Ltd | Digital to analogue conversion |
| JP6475846B2 (ja) * | 2015-08-27 | 2019-02-27 | 日本電信電話株式会社 | 信号生成装置 |
| CN107104750B (zh) * | 2017-04-25 | 2018-10-16 | 电子科技大学 | 一种基于多dac并行结构的信号源的同步方法 |
| US10069508B1 (en) * | 2017-08-23 | 2018-09-04 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Multiplexer circuit for a digital to analog converter |
-
2018
- 2018-11-29 FR FR1872049A patent/FR3089370B1/fr active Active
-
2019
- 2019-11-18 JP JP2021530796A patent/JP7449288B2/ja active Active
- 2019-11-18 CN CN201980078697.5A patent/CN113169743A/zh active Pending
- 2019-11-18 CA CA3117276A patent/CA3117276A1/en active Pending
- 2019-11-18 WO PCT/EP2019/081587 patent/WO2020109041A1/fr unknown
- 2019-11-18 EP EP19805282.1A patent/EP3888248A1/fr active Pending
- 2019-11-18 US US17/286,571 patent/US11528032B2/en active Active
- 2019-11-18 KR KR1020217017272A patent/KR20210095877A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| FR3089370A1 (fr) | 2020-06-05 |
| EP3888248A1 (fr) | 2021-10-06 |
| FR3089370B1 (fr) | 2020-11-27 |
| CN113169743A (zh) | 2021-07-23 |
| WO2020109041A1 (fr) | 2020-06-04 |
| US20210344351A1 (en) | 2021-11-04 |
| JP2022523285A (ja) | 2022-04-22 |
| CA3117276A1 (en) | 2020-06-04 |
| JP7449288B2 (ja) | 2024-03-13 |
| US11528032B2 (en) | 2022-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |