JP5529160B2 - マルチチャンネル画像システムにおける不一致を低減するためのディザリング技術 - Google Patents

Description

本願は、発明の名称が“Dithering Techniques to Reduce Mismatch in Multi-Channel Imaging Systems”である、２００８年１２月１２日に出願された米国仮特許出願第６１／１２２０８９に基づく優先権を主張し、その全体を参照することにより本明細書中に組み込まれる。

多数のデジタル画像システムは、スループットを増加させる手段としてマルチチャンネル画像処理に向かっている。例えば、多数のＣＭＯＳ画像センサは、同時にピクセルデータの４チャンネルを読み出し、１２０メガピクセル（Mpixel）／secスループットを達成しながら、各読み出しチャンネル速度は、たったの３０Mpixel／secである。

ピクセル処理を同時パス（parallel path）に分割することにより改善されたスループットを可能にする一方で、システムパフォーマンスを損ねる可能性もある。１つのそのような欠陥は、チャンネル間の不一致を含む。マルチチャンネルシステムにおいて、各チャンネルに対する等しい入力は、各チャンネルからの等しい出力を生成すべきである。出力データが均一な入力に応じて均一でない場合、デジタル化された画像は、捕捉された光の正確な表示ではない。出力間の不一致は、知覚アーチファクト（perceptual artifact）を起こす可能性がある。

デジタル画像システムにおいて、入力（光）から出力（デジタルデータ）への伝達関数は、かなり非線形なことがある。非線形なパフォーマンスは、人間の目の感度がまた非線形なので、許容されることがある。実際、これによりシステムの設計者は、かなり線形なＡＦＥと比べて電力および費用を節約することができる非線形なアナログフロントエンド（ＡＦＥ）を可能とする等、余分な自由（extra freedom）を可能とする。マルチチャンネルシステムにおいて、非線形なふるまいが一般的に良好に制御されないので、良好に一致する非線形なＡＦＥを設計することが困難なことがある。１つのＡＦＥは、一面において非線形でもよいが、もう一方は、違う角度から非線形なことがある。故に、チャンネル間の一致は、課題であり、アーチファクトをもたらすことがある。従って、マルチチャンネル画像システムのチャンネルの出力を一致させる必要がある。

図１は、マルチチャンネル画像システムのシステムブロック図である。 図２ａは、本発明の１つの実施形態によるチャンネルの不一致を低減するディザを示す２つのグラフを示す。 図２ｂは、本発明の１つの実施形態によるチャンネルの不一致を低減するディザを示す２つのグラフを示す。 図２ｃは、本発明の１つの実施形態によるチャンネルの不一致を低減するディザを示す２つのグラフを示す。 図３は、本発明の実施形態によるディザリングを備える差動増幅器を示す。 図４は、本発明の実施形態による画像センサにおけるディザリングを示す。 図５は、本発明の実施形態によるディザリングを備える差動増幅器を示す。

本発明の実施形態は、デジタル画像システムにおける非線形なチャンネル間の一致を改善するためにディザ（dither）を使用することを開示する。ディザは一般的に、故意に追加されたノイズとして定義される。ディザは、準備されたパターンを介する循環等、決定論的でもよく、または擬似乱数生成器に基づく等、ランダムでもよい。本開示の実施形態は、アナログピクセル情報がデジタルデータに変換される前に、アナログ領域にディザを適用することができる。追加されたディザは、非線形なチャンネル間の一致を改善することができる。

本発明の実施形態は、マルチチャンネル画像システムに向けられることができる。マルチチャンネル画像システムは、光信号のための入力と複数のチャンネル回路とを含むことができる。各チャンネル回路は、光信号のいくつかの部分をデジタル表示に変換するアナログ信号処理チェーンを有することができ、複数のチャンネル回路は、同時に動作することができる。マルチチャンネル画像システムはまた、ディザを追加するために、アナログ信号処理チェーンの少なくとも１つにおける点（point）に接続される少なくとも１つのディザ回路を含むことができる。

図１は、マルチチャンネル画像システム１００のためのブロック図を示す。マルチチャンネル画像システム１００は、画像センサ１０６およびＡＦＥ１０４を含むことができる。図１に示す例において、画像センサ１０６は、４チャンネル画像センサとして示され、ＡＦＥ１０４は、チャンネル１０２．１〜１０２．４を有する４つのチャンネルＡＦＥとして示される。画像センサ１０６は、複数の光センサを含むことができ、それは、光の入射に応じてアナログ信号を生成する。各チャンネル１０２は、サンプルおよびホールド増幅器（ＳＨＡ）１１０と、可変利得増幅器（ＶＧＡ）１１２と、アナログ／デジタル（analog to digital）変換器（ＡＤＣ）１１４とを含むことができる。チャンネルは、その入力上に提供される−電圧または電流−アナログ信号に応じてデータフォーマットユニット１０８にデジタル出力を生成することができる。

本発明の実施形態において、ＡＦＥ１０４は、チャンネル１０２．１〜１０２．４に接続されるディザソースＤ１−Ｄ４を含むことができる。動作中、ディザソースは、チャンネル１０２．１〜１０２．４内を伝播するアナログ信号に対する時変信号要素を生成する。ディザは、アナログ信号内でノイズとして現れ、チャンネル１０２．１〜１０２．４間に導入されうる不一致の効果を隠す。図１は、ディザが導入されることができるチャンネル内のいくつかの位置を示す。ディザソースＤ１は、ＳＨＡ１１０の入力に提供されることができる。代わりに、ディザソースＤ２は、ＳＨＡ１１０とＶＧＡ１１２との間のインタフェースに提供されることができる。もう１つの代替として、ディザソースＤ３は、チャンネル内におけるＶＧＡ１１２とＡＤＣ１１４との間のインタフェースに提供されることができる。代わりに、ディザソースＤ４は、ＡＤＣ１１４の内部で使用するために提供されることができる。例えば、ＡＤＣ１１４は、特定の入力信号が多数の出力コードをもたらすことができるように、ＡＤＣ比較閾値（例えば、ＡＤＣ出力が１つのコードから別のコードに変化する入力レベル）をディザリングすることができる。図１に示す任意の処理位置にディザを導入することにより、画像信号は、デジタル化の前にディザ信号に統合されることができる。

図２ａ、２ｂおよび２ｃは、ディザの効果を示す。図２ａは、ディザのないマルチチャンネルシステムで生ずることがある変換効果を示すグラフであり、入射光が第１軸に沿って表示され、出力コードが第２軸上に表示される。第１チャンネルのための曲線（“チャンネルＡ”として表示される）は、点Ａ１〜Ａ７を横切るステップ関数に従って延びる。第２チャンネルＢのための曲線は、点Ｂ１〜Ｂ７を横切るステップ関数に従って延びる。これらの曲線は、光軸に沿って各種点でそれる（diverge）。値ＩＮ１での入射光は例えば、チャンネルＡから第１コード値Ｃ２を生成する一方でチャンネルＢから第２コード値Ｃ１を生成する。

図２ｂおよび２ｃは、ディザによって導入されることができる効果を示す。図２ｂおよび２ｃの両方において、ディザは、単一線ではなくむしろ領域によって表示される変換効果を引き起こす。図２ｂでは、チャンネルＡの出力は、点Ａ１．１、Ａ１．２、Ａ２．１、．．．、Ａ４．１、Ａ４．２によって形成される領域によって表示されることができる。同様に、チャンネルＢの出力は、点Ｂ１．１、Ｂ１．２、Ｂ２．１、．．．、Ｂ４．１、Ｂ４．２によって形成される領域によって表示されることができる。チャンネルＡは、入射光の所定値（例えば、ＩＮ２）からいくつかの出力コードの１つに変換されることができる。同様に、チャンネルＢは、入射光の同一値を多数の出力コードの１つに変換することができ、そのいくつかは、チャンネルＡによって生成される出力コードに重複する。

図２ｃでは、各垂直ステップにおける両チャンネルＡおよびＢの出力（例えば、コードＣ２からコードＣ３における点Ａ２からＡ３またはＢ２からＢ３）は、２つの隣接コード（例えば、コードＣ２およびコードＣ３）を覆う領域によって表示されることができる。チャンネルＡによって覆われる領域は、垂直ステップの周辺のチャンネルＢによって覆われる領域に重複することができるので、入力ＩＮ３は、両チャンネルに対してＣ２またはＣ３をもたらすことができる。１つの実施形態では、図２ｃのチャンネル出力は、ＡＤＣ閾値の周辺を移動するためにディザＤ４を導入することによって引き起こされることができる。

動作中、ディザは、ランダムまたは擬似乱数特性を有する時変信号にすることができるので、信号チャンネルの出力における変化および複数のチャンネル間の変化は、ランダムノイズとして現れることができる。従って、知覚アーチファクトは、低減されることができる。

１つの実施形態では、マルチチャンネル画像システムのチャンネル間の非線形性は、測定されることができる。例えば、図２ａのチャンネルＡおよびＢ間の非線形性は、特定コードに必要な光信号の強度に対する差によって表示されることができる（例えば、Ａ１およびＢ１またはＡ２およびＢ２間の差）。ディザは、チャンネル間の非線形効果を改善するために追加されることができるので、ディザの大きさ（例えば、追加されたアナログノイズ）は、測定された非線形性に基づき選択されることができる。しかし、ディザがノイズを追加して、いくつかの他の好ましくない効果を引き起こすことがあるので、必要以上に追加しないのが好ましい。故に、１つの実施形態では、ディザの大きさは、測定された非線形性の大きさに対応（例えば１対１）するために選択されることができる。しかし、ディザは、隠す／固定（mask/fix）するために使用されるエラーと同じかまたは大きい必要がありうる。従って、もう１つの実施形態では、ディザの大きさは、測定された非線形性の大きさより大きく（例えば、２対１）なるように選択されることができる。

１つまたは複数の実施形態では、非線形性の大きさ（または隠す／固定に対するエラー）は、設計によって知られることができるので、ディザは、正確にそのサイズに（または僅かに大きく）設定されることができる。もう１つの実施形態では他方で、非線形性のサイズ（またはエラー）は、較正ルーチン等に限定されないが、動作中に検出または決定されることができ、ディザの大きさは、非線形性（またはエラー）に一致するために相応的に適合されることができる。

マルチチャンネル画像システムに余分なノイズをディザが追加しないようにするために、追加されたディザは、変換されたデジタル信号から除去されることができる。ディザがシステムに故意に追加されることがあるので、それは、後に除去されることができる。１つの実施形態では、追加されたディザは、ＡＤＣ内で（例えば、＋１、−１）の１つの最下位ビット（ＬＳＢ）の大きさを有することができる。一度入力アナログ信号および追加されたディザがデジタル化されると、知られているディザ量は、除去されることができる（または、デジタル的に低減される）。しかし、これは、追加されたディザの大きさが正確に制御される時に機能することができる。

図１に示す実施形態において、ＡＦＥ１０４チャンネルは、差動アナログ信号を処理するとして示され、それは、一対の差動信号線上で情報コンテンツを搬送する。情報コンテンツは、コモンモード電圧に関して等しいおよび反対の電圧として、またはコモンモード電流に関して等しいおよび反対の電流として搬送されることができる。その場合、ディザ回路Ｄ１、Ｄ２、Ｄ３は、差動ディザソースとして提供されることができる。

図３は、本発明の実施形態によるディザソースを備える差動増幅器３００を示す。図３は、説明目的である。異なる実施形態では、増幅器は、他の構成、例えば入力信号および出力信号間に延びる１つの信号パスのみを含むことができる（図示せず）。図３を参照すると、増幅器３００は、トランジスタ３０２、３０４、トランジスタ３０２、３０４に各々接続される負荷デバイス３０６．１、３０６．２を含む一対の信号パス（Ｖ_ｉｎ＋からＶ_ｏｕｔ−への第１信号パス、Ｖ_ｉｎ−からＶ_ｏｕｔ＋への第２信号パス）を含むことができる。増幅器３００はまた、バイアス電流ソース３０８およびディザ電流ソース３１０を含むことができる。ディザ電流ソースは、３連スイッチＳ１を介して増幅器回路内のノードＮ１、Ｎ２、Ｎ３に選択的に接続されることができる。バイアス電流ソース３０８は、コモンノードＮ３でトランジスタのソースに接続されることができる。

バイアス電流ソース３０８は、従来の差動増幅器のような増幅器３００に略一定のバイアス電流Ｉ_ｂｉａｓを提供することができる。ディザ電流ソース３１０は、接続されたノードＮ１，Ｎ２またはＮ３にディザ電流を供給することができる。ディザ電流ソースがノードＮ１に接続される時、ディザ電流は、出力に差動モード信号を導入するＶ_ｏｕｔの負荷に直接供給されることができる。他方で、ディザ電流ソースがＮ２に接続される時、ディザ電流は、反対方向で出力に差動モード信号を導入するＶ_ｏｕｔ＋の負荷に直接供給されることができる。ディザ電流がＮ３に接続される時、ディザ電流は、後続の信号処理によって拒絶されることができるコモンノード信号を導入するバイアス電流Ｉ_ｂｉａｓに沿ってコモンノードＮ３に接続される。ソース３１０によって供給されるディザ電流は、ＡＤＣの範囲に調整されることができ、例えば単一の最下位ビット（ＬＳＢ）、ＬＳＢの一部、またはＡＤＣ変換範囲の複数のＬＳＢ（例えば、１０ＬＳＢ）を表示するために調整されてもよい。

動作中、スイッチＳ１は、所定時間で３つのノード（Ｎ１、Ｎ２およびＮ３）の１つに接続されることができ、互いにＶ_ｏｕｔ＋端子（ノードＮ１）に、Ｖ_ｏｕｔ−端子（ノードＮ２）に、またはトランジスタ３０２、３０４のドレインを接続するコモンノードＮ３に接続されることができる。例えば、Ｓ１がノードＮ３にスイッチされ、かつディザ電流Ｉ_{ｄｉｔｈｅｒ}がコモンノードに接続される時、出力の何れか一方の側に対する差動オフセットがない。Ｓ１がノードＮ１にスイッチされる時、ディザ電流Ｉ_{ｄｉｔｈｅｒ}は、負荷デバイス３０６．１に直接提供されるが、負荷デバイス３０６．２に提供されない。追加電流は、トランジスタ３０２、３０４で差動入力信号（Ｖ_ｉｎ＋−Ｖ_ｉｎ−）によって引き起こされる差動出力信号（Ｖ_ｏｕｔ＋−Ｖ_ｏｕｔ−）に追加して、Ｖ_ｏｕｔ−で負電圧オフセットを導入することができる。他方で、Ｓ１がノードＮ２にスイッチされる時、ディザ電流Ｉ_{ｄｉｔｈｅｒ}は、負荷デバイス３０６．２に直接提供されるが、負荷デバイス３０６．１に提供されない。追加電流は、トランジスタ３０２、３０４で差動入力信号（Ｖ_ｉｎ＋−Ｖ_ｉｎ−）によって引き起こされる差動出力信号（Ｖ_ｏｕｔ＋−Ｖ_ｏｕｔ−）に追加してＶ_ｏｕｔ＋で電圧オフセットを誘導する。ノードＮ１およびＮ２に接続されるスイッチＳ１によって誘導される正および負の電圧オフセットは、互いに対向している。従って、ディザ回路３１０、３１２は、第１または第２方向で出力端子Ｖ_ｏｕｔ＋およびＶ_ｏｕｔ−間にオフセットを導入することができ、または全く任意のオフセットを導入しないように設定されることができる。

実施形態において、増幅器３００は、ＡＤＣの各サンプリング期間で３つのノード（Ｎ１，Ｎ２、Ｎ３）間でランダムにＳ１のスイッチングを制御するためにディザ制御デバイス３１４を含むことができる。例えば、ＡＤＣの各サンプリング期間の開始時に、ディザ制御３１４は、乱数と乱数に基づく制御信号とを生成することができる。制御信号によりＳ１は、３つのノード（Ｎ１，Ｎ２，Ｎ３）の１つにランダムに接続されることができる。

図３に示すＩ_{ｄｉｔｈｅｒ}の大きさはまた、ディザ制御３１４によって可変制御されることができる。このように、追加されたディザの大きさは、Ｉ_{ｄｉｔｈｅｒ}の大きさを変更することによって制御されることができる。このように、オフセットが差動増幅器の何れか一方の側に追加されることができるだけでなく、オフセットの大きさがディザ制御デバイスの制御下で変更されることができる。

本発明の実施形態によると、Ｉ_{ｄｉｔｈｅｒ}の振幅に関連するディザの大きさは、増幅器が提供される集積回路の動作条件に従って相応して制御されることができる。例えば、Ｉ_{ｄｉｔｈｅｒ}の大きさは、デバイスのクロック周波数に比例して制御されることができる。比較的高いクロック周波数で比較的大きなディザを提供することで、高いクロック周波数で増加しうる電子デバイスにおける非線形要素のふるまいの効果を相殺することができる。もう１つの実施形態では、ディザの大きさは、クロック周波数の変化に比例することができる。例えば、ディザの大きさは、クロック周波数の比較的大きな変化に対して比較的高いことができる。もう１つの実施形態では、ディザの大きさはまた、動作温度に応じて決まることができる。例えば、Ｉ_{ｄｉｔｈｅｒ}の大きさは、温度または時間にわたる温度変化等、温度変化率に比例して制御されることができる。さらにもう１つの実施形態では、ディザの大きさはまた、集積回路内またはコモン集積回路の製造ロット（manufacturing lot）にわたる容量および抵抗の変化等、プロセス変動に応じて決まることができる。

実施形態において、Ｉ_{ｄｉｔｈｅｒ}は、分離した電流ソースよりむしろＩ_ｂｉａｓの一部でもよい。このシナリオでは、スイッチは、出力にディザノイズを生成するために差動増幅器の何れか一方の側にＩ_ｂｉａｓ（Ｉ_{ｄｉｔｈｅｒ}として）の一部を案内するように使用されることができる。ディザを無効にするために、増幅器をディザリングするために使用されるＩ_ｂｉａｓの一部は、コモンソースノードへの接続が単純に維持されることができる。

実施形態において、ディザ回路は、図４に示す通り、画像センサ４００に統合されることができる。マルチチャンネル画像システム４００は、複数のピクセルセンサＰおよび複数の出力４０６を含むピクセルアレイ４０２を含むことができる。読み出し動作中、ピクセルセンサからの蓄積電荷は、スイッチ（図示せず）を介してピクセルアレイ４０２内のバス４０４に、およびさらにスイッチ４０８を介して出力４０６にスイッチされることができる。出力４０６は、差動出力でもよい。

実施形態では、画像センサはまた、画像センサ４００から読み出される時、ピクセルにディザを導入する統合ディザソースを含むことができる。ディザソースＤは、出力４０６（例えば、出力信号を駆動する増幅器）に、または代わりに、図４に示すスイッチアレイバス４０４に接続されることができる。実施形態では、ディザソースは、図３に示すように提供されることができる。

もう１つの実施形態によると、差動増幅器は、マルチビットディザリングを生成するために複数のディザソースを含むことができる。図５は、本発明の実施形態による２ビットディザを備える増幅器を示す。図５の差動増幅器は、一対のＮＭＯＳトランジスタ（５０２、５０４）、トランジスタ（５０２、５０４）に各々接続されるダイオード負荷（５０６、５０８）、トランジスタ（５０２、５０４）のドレインに接続されるコモンノードに接続されるバイアス電流ソースＩ_ｂｉａｓ（５１０）および複数のディザ電流ソース５１２、５１４を含むことができる。第１ディザ電流Ｉ_{ｄｉｔｈｅｒ}ソース（５１２）は、負荷（５０６、５０８）の１つに、または第１の３連スイッチＳ１（５１６）を介してコモンノードＮ３に接続されることができる。第２ディザ電流ソースは、負荷（５０６、５０８）の１つに、またはノードＭ１，Ｍ２、Ｍ３で第２の３連スイッチＳ２を介してコモンノードに選択的に接続されることができる。実施形態では、ディザソース５１０、５１２は、バイナリウェイティングに従ってスケール化される（scaled）ことができる（例えば、Ｉ_{ｄｉｔｈｅｒ}、２＊Ｉ_{ｄｉｔｈｅｒ}等）。

動作中、第１スイッチＳ１は、所定時間でＳ１の３つのノード（Ｎ１、Ｎ２、Ｎ３）の１つに接続されることができ、Ｖ_ｏｕｔ＋端子（ノードＮ１）に、Ｖ_ｏｕｔ−端子（ノードＮ２）に、またはトランジスタ（５０２、５０４）のドレインに接続するコモンノードＮ３に接続される。図５のスイッチＳ１は、Ｉ_{ｄｉｔｈｅｒ}に比例する負荷デバイス５０６または５０８に各々負または正のオフセットを提供することができる。同様に、第２スイッチＳ２は、所定時間でＳ２の３つのノード（Ｍ１、Ｍ２、Ｍ３）の１つに接続されることができ、Ｖ_ｏｕｔ＋端子（ノードＭ１）に、Ｖ_ｏｕｔ−端子（ノードＭ２）に、またはトランジスタ（５０２、５０４）のドレインに接続するコモンノード（Ｍ３）に接続される。Ｓ２がノードＭ１にスイッチされる時、２＊Ｉ_{ｄｉｔｈｅｒ}のディザ電流は、負荷デバイス５０６に直接提供されるが、負荷デバイス５０８に提供されない。追加ディザ電流（２＊Ｉ_{ｄｉｔｈｅｒ}）は、トランジスタ（５０２、５０４）で差動入力信号（Ｖ_ｉｎ＋−Ｖ_ｉｎ−）によって引き起こされる差動出力信号（Ｖ_ｏｕｔ＋−Ｖ_ｏｕｔ−）に追加してＶ_ｏｕｔ−で負電圧オフセットを導入することができる。追加オフセットは、ディザ電流の大きさに比例することができる。他方で、Ｓ２がノードＭ２にスイッチされる時、ディザ電流Ｉ_{ｄｉｔｈｅｒ}は、負荷デバイス５０８に直接提供されるが負荷デバイス５０６に提供されない。追加電流（２＊Ｉ_{ｄｉｔｈｅｒ}）は、トランジスタ（５０２、５０４）で差動入力信号（Ｖ_ｉｎ＋−Ｖ_ｉｎ−）によって引き起こされる差動出力信号（Ｖ_ｏｕｔ＋−Ｖ_ｏｕｔ−）に追加してＶ_ｏｕｔ＋で電圧オフセットを誘導する。ノードＮ１およびＭ１に接続するスイッチＳ１およびＳ２によって誘導される負電圧オフセットは、ノードＮ２およびＭ２に接続するスイッチＳ１およびＳ２によって誘導される正電圧オフセットに対向する。従って、ディザ回路（５１０、５１２、５１４、５１６、５１８）は、第１または第２方向で出力端子Ｖ_ｏｕｔ＋およびＶ_ｏｕｔ−間にオフセットを誘導することができ、または全く任意のオフセットを導入しないように設定されることができる。

表１は、Ｓ１およびＳ２のノード位置に関する、負の負荷、正の負荷、またはコモンノードに適用される、第１および第２ディザ電流ソースの真偽表である。負および正のオフセットは、０から３＊Ｉ_{ｄｉｔｈｅｒ}に及ぶことができ、特定の実施形態において、ＡＤＣの０から３ＬＳＢに対応してもよい。故に、表Ｉは、２ビットのディザ制御を示す。

実施形態において、増幅器（５００）は、所定時間でＳ１がＮ１、Ｎ２、Ｎ３ノードの１つにランダムに接続されることができ、またはＳ２がＭ１，Ｍ２、Ｍ３ノードの１つにランダムに接続されることができるように、Ｓ１およびＳ２でのスイッチングを制御するためにディザ制御デバイス（５２０）を含むことができる。１つの実施形態では、Ｓ１およびＳ２におけるランダムスイッチングは、ＡＤＣのサンプリング期間毎に発生することができる。ディザ制御デバイスは、Ｓ１およびＳ２に対する２つの独立した制御信号を生成するための２つの独立乱数生成器を含むことができる。１つの実施形態では、乱数は、線形フィードバックシフトレジスタ（ＬＦＳＲ）を用いて実施されることができる。

Ｓ１およびＳ２をランダムにスイッチすることにより、ディザ電流の全２ビットは、表１のディザ電流に基づきオフセットを備える差動増幅器の何れか一方の側に対して生成されることができる。図５の回路がレジスタ負荷を使用しても、増幅器に対するディザの効果は、負荷または他のタイプの負荷デバイスとしてダイオード接続されたＰＭＯＳデバイスと実質的に同じでもよいことが分かる。図２に示す差動増幅器と同様に、Ｉ_{ｄｉｔｈｅｒ}の大きさはまた、クロック周波数、温度および／または処理変数等、環境因子に基づき可変でもよい。

本発明の原理は、２ビットを超えて拡張されてもよい。例えば、ディザの３および４ビットは、バイナリウェイティングを拡張する追加のディザ電流ソースを追加することによって提供されることができる（４＊Ｉ_{ｄｉｔｈｅｒ}および８＊Ｉ_{ｄｉｔｈｅｒ}各々）。故に、本発明の原理は、ディザのＮビットを許容し、Ｎは、個々の必要に適合するよう調整可能である。２つのディザ電流ソースは、多くの使用にとって十分にすることができる。

本開示の実施形態は、チャンネルの一致を改善するためにマルチチャンネルデジタル画像システムにおけるアナログ信号にディザを提供することを開示する。図１に示す例は、差動アナログ信号を使用するが、本発明のいくつかの実施形態は、さらに非差動アナログ信号へ同様に適用されても良い。非差動アナログ信号に対する実施形態では、ディザソースは、マルチチャンネル画像センサのチャンネルに（例えば、図４と同様に）、またはマルチチャンネルＡＦＥのチャンネルに（例えば図１に示すのと同じように、ＳＨＡの前、またはＳＨＡおよびＶＧＡ間、またはＶＧＡおよびＡＤＣ間に）同様に追加されてもよい。

当業者であれば、本願発明が各種形式で実施されても良く、各種実施形態が１つまたは組み合わせて実施されても良いことが上記説明から明らかとなろう。従って、本発明の実施形態がその特定例に関連して説明されたが、本発明の実施形態および／または方法の真の範囲は、他の修正が図、明細書および請求の範囲に対する検討から当業者にとって明らかであるため、そのように限定されるべきでない。

１０４ アナログフロントエンドチップ
１０６ 画像センサ
１０８ データフォーマッタ

Claims (26)

1. 光信号のための入力と、
   光信号のいくつかの部分をデジタル表示に変換するアナログ信号処理チェーンを各々が有し、同時に動作する複数のチャンネル回路と、
   ディザを追加するために少なくとも１つのアナログ信号処理チェーンの点に接続される少なくとも１つのディザ回路と
   を具備し、
   複数のチャンネル回路の各々は、光信号のいくつかの部分を差動アナログ信号に変換し、ディザ回路は、差動増幅器であり、
   差動増幅器は、
   負荷要素と信号増幅器要素とを各々が含み、負荷要素は、一対の差動出力の１つに接続され、信号増幅器要素は、一対の差動入力の１つに接続される、一対の信号パスと、
   各信号パスに選択的に接続され、選択された信号パスの増幅器要素を直接バイパスすることにより、選択された信号パスの負荷要素にディザ電流を供給するディザ電流ソースと
   を具備することを特徴とするマルチチャンネル画像システム。
2. 各アナログ信号処理チェーンは、光をアナログ電気信号に変換する画像センサを含み、ディザは、画像センサに追加されることを特徴とする請求項１に記載のマルチチャンネル画像システム。
3. 各アナログ信号処理チェーンは、アナログ電気信号をデジタル信号に変換するアナログフロントエンド（ＡＦＥ）を含み、ディザは、ＡＦＥに追加されることを特徴とする請求項１に記載のマルチチャンネル画像システム。
4. 各ＡＦＥは、サンプルおよびホールド回路と、可変利得増幅器と、アナログ／デジタル変換器（ＡＤＣ）とを含み、ディザは、少なくとも１つのチャンネルとＡＦＥの少なくとも１つの点とに追加されることを特徴とする請求項３に記載のマルチチャンネル画像システム。
5. ディザ回路は、ＡＤＣの内部に提供されることを特徴とする請求項４に記載のマルチチャンネル画像システム。
6. ディザ信号は、ＡＤＣ閾値に追加されることを特徴とする請求項５に記載のマルチチャンネル画像システム。
7. ディザ回路は、非線形性を固定するために、測定されたチャンネルのエラーに比例する大きさを備えるディザ信号を導入することを特徴とする請求項１に記載のマルチチャンネル画像システム。
8. 複数のチャンネル回路の各々は、デジタル処理回路を含み、アナログ信号処理チェーンに追加されるディザは、デジタル処理回路において除去されることを特徴とする請求項１に記載のマルチチャンネル画像システム。
9. 少なくとも１つのディザ回路は、各チャンネル回路のＡＤＣの１つの最下位ビット（ＬＳＢ）の最大値を有するディザ信号を導入することを特徴とする請求項１に記載のマルチチャンネル画像システム。
10. ディザ回路は、各チャンネル回路のＡＤＣの多数のＬＳＢの最大値を有するディザ信号を導入することを特徴とする請求項１に記載のマルチチャンネル画像システム。
11. 光信号のための入力と、
    光信号のいくつかの部分をデジタル表示に変換するアナログ信号処理チェーンを各々が有し、同時に動作する複数のチャンネル回路と、
    ディザを追加するために少なくとも１つのアナログ信号処理チェーンの点に接続される少なくとも１つのディザ回路と
    を具備し、
    複数のチャンネル回路の各々は、光信号のいくつかの部分を差動アナログ信号に変換し、ディザ回路は、差動増幅器であり、
    差動増幅器は、
    負荷要素と信号増幅器要素とを各々が含み、負荷要素は、一対の差動出力の１つに接続され、信号増幅器要素は、一対の差動入力の１つに接続される、一対の信号パスと、
    各信号パスに選択的に接続され、選択された信号パスの増幅器要素を直接バイパスすることにより、選択された信号パスの負荷要素にディザ電流を供給するディザ電流ソースと、
    ディザ電流ソースを信号パスに選択的に接続し、３つのノードを含み、第１ノードは、第１信号パスの負荷に直接ディザ電流ソースを接続でき、第２ノードは、第２信号パスの負荷に直接ディザ電流ソースを接続でき、第３ノードは、バイアス電流ソースにディザ電流ソースを接続できる、スイッチと、
    スイッチに接続され、所定時間で３つのノードの１つに接続されるべきスイッチを引き起こす制御信号を生成でき、制御信号は、スイッチが３つのノードの１つにランダムに接続されるように、乱数生成器に基づき生成される、制御デバイスと
    を具備することを特徴とするマルチチャンネル画像システム。
12. マルチチャンネルアナログフロントエンド（ＡＦＥ）のチャンネル間の信号出力を一致させる方法であって、
    ＡＦＥの各チャンネルのアナログ信号にアナログノイズを追加する過程と、
    ＡＦＥのアナログ／デジタル変換器（ＡＤＣ）を使用して、追加されたアナログノイズを備えるアナログ信号をデジタル信号に完全に（completely）変換する過程と、
    異なるチャンネルからデジタル信号をフォーマット化する過程と、
    デジタル信号を出力する過程と
    を具備し、
    アナログ信号は、差動アナログ信号であり、アナログノイズは、差動増幅器によって追加され、
    差動増幅器は、
    負荷要素と信号増幅器要素とを各々が含み、負荷要素は、一対の差動出力の１つに接続され、信号増幅器要素は、一対の差動入力の１つに接続される、一対の信号パスと、
    各信号パスに選択的に接続され、選択された信号パスの増幅器要素を直接バイパスすることにより、選択された信号パスの負荷要素にディザ電流を供給するディザ電流ソースと
    を具備することを特徴とする方法。
13. ＡＦＥの各チャンネルは、サンプルおよびホールド増幅器（ＳＨＡ）と、ＡＤＣの前にチャンネルに沿って可変利得増幅器（ＶＧＡ）とを有し、ディザリングユニットは、ＳＨＡの入力、各チャンネルのＳＨＡおよびＶＧＡ間、各チャンネルのＶＧＡおよびＡＤＣ間にアナログノイズを追加することを特徴とする請求項１２に記載の方法。
14. 追加されたアナログノイズは、非線形性を固定するために、ＡＦＥのチャンネル間の測定されたチャンネルのエラーに比例する大きさを有することを特徴とする請求項１２に記載の方法。
15. ＡＦＥから下流のデジタル処理回路のデジタル信号から、追加されたアナログノイズを除去する過程をさらに具備することを特徴とする請求項１２に記載の方法。
16. マルチチャンネルアナログフロントエンド（ＡＦＥ）のチャンネル間の信号出力を一致させる方法であって、
    ＡＦＥの各チャンネルのアナログ信号にアナログノイズを追加する過程と、
    ＡＦＥのアナログ／デジタル変換器（ＡＤＣ）を使用して、追加されたアナログノイズを備えるアナログ信号をデジタル信号に完全に（completely）変換する過程と、
    異なるチャンネルからデジタル信号をフォーマット化する過程と、
    デジタル信号を出力する過程と
    を具備し、
    アナログ信号は、差動アナログ信号であり、アナログノイズは、差動増幅器によって追加され、
    差動増幅器は、
    負荷要素と信号増幅器要素とを各々が含み、負荷要素は、一対の差動出力の１つに接続され、信号増幅器要素は、一対の差動入力の１つに接続される、一対の信号パスと、
    各信号パスに選択的に接続され、選択された信号パスの増幅器要素を直接バイパスすることにより、選択された信号パスの負荷要素にディザ電流を供給するディザ電流ソースと、
    信号パスにディザ電流ソースを選択的に接続し、３つのノードを含み、第１ノードは、第１信号パスの負荷に直接ディザ電流ソースを接続でき、第２ノードは、第２信号パスの負荷に直接ディザ電流ソースを接続でき、第３ノードは、バイアス電流ソースにディザ電流ソースを接続できる、スイッチと、
    スイッチに接続され、所定時間で３つのノードの１つに接続されるべきスイッチを引き起こす制御信号を生成でき、制御信号は、スイッチが３つのノードの１つにランダムに接続されるように、乱数生成器に基づき生成される、制御デバイスと
    を具備することを特徴とする方法。
17. マルチチャンネル画像システムのチャンネル間の信号出力を一致させる方法であって、
    マルチチャンネル画像システムの各チャンネルのアナログ信号にアナログノイズを追加する過程と、
    マルチチャンネル画像システムの各チャンネルのアナログ／デジタル変換器（ＡＤＣ）を使用して、追加されたアナログノイズを備えるアナログ信号をデジタル信号に完全に変換する過程と、
    異なるチャンネルからデジタル信号をフォーマット化する過程と、
    デジタル信号を出力する過程と
    を具備し、
    アナログ信号は、差動アナログ信号であり、アナログノイズは、差動増幅器によって追加され、
    差動増幅器は、
    負荷要素と信号増幅器要素とを各々が含み、負荷要素は、一対の差動出力の１つに接続され、信号増幅器要素は、一対の差動入力の１つに接続される、一対の信号パスと、
    各信号パスに選択的に接続され、選択された信号パスの増幅器要素を直接バイパスすることにより、選択された信号パスの負荷要素にディザ電流を供給するディザ電流ソースと
    を具備することを特徴とする方法。
18. マルチチャンネル画像システムの各チャンネルは、アナログフロントエンド（ＡＦＥ）を具備し、ＡＦＥは、サンプルおよびホールド増幅器（ＳＨＡ）と、ＡＤＣの前にチャンネルに沿って可変利得増幅器（ＶＧＡ）とを具備することを特徴とする請求項１７に記載の方法。
19. ディザリングユニットは、ＳＨＡの入力、各チャンネルのＳＨＡおよびＶＧＡ間、各チャンネルのＶＧＡおよびＡＤＣ間、およびＡＤＣの閾値にアナログノイズを追加することを特徴とする請求項１８に記載の方法。
20. 追加されたアナログノイズは、非線形性を固定するために、マルチチャンネル画像システムのチャンネル間の測定されたチャンネルのエラーに比例する大きさを有することを特徴とする請求項１７に記載の方法。
21. マルチチャンネル画像システムのデジタル処理回路のデジタル信号から、追加されたアナログノイズを除去する過程をさらに具備することを特徴とする請求項１７に記載の方法。
22. 複数のピクセルセンサを含み、各ピクセルセンサは、光の入射上でアナログ信号を生成する、ピクセルアレイと、
    複数の出力チャンネルと、
    画像センサの各チャンネルでアナログノイズを生成されたアナログ信号に追加するディザユニットと
    を具備し、
    アナログ信号は、差動アナログ信号であり、アナログノイズを追加するディザユニットは、差動増幅器であり、
    差動増幅器は、
    負荷要素と信号増幅器要素とを各々が含み、負荷要素は、一対の差動出力の１つに接続され、信号増幅器要素は、一対の差動入力の１つに接続される、一対の信号パスと、
    各信号パスに選択的に接続され、選択された信号パスの増幅器要素を直接バイパスすることにより、選択された信号パスの負荷要素にディザ電流を供給するディザ電流ソースと
    を具備することを特徴とするマルチチャンネル画像センサ。
23. ディザリングユニットは、画像センサの出力を駆動する増幅器にアナログノイズを追加することを特徴とする請求項２２に記載のマルチチャンネル画像センサ。
24. 複数のピクセルセンサを含み、各ピクセルセンサは、光の入射上でアナログ信号を生成する、ピクセルアレイと、
    複数の出力チャンネルと、
    画像センサの各チャンネルでアナログノイズを生成されたアナログ信号に追加するディザユニットと
    を具備し、
    アナログ信号は、差動アナログ信号であり、アナログノイズを追加するディザユニットは、差動増幅器であり、
    差動増幅器は、
    負荷要素と信号増幅器要素とを各々が含み、負荷要素は、一対の差動出力の１つに接続され、信号増幅器要素は、一対の差動入力の１つに接続される、一対の信号パスと、
    各信号パスに選択的に接続され、選択された信号パスの増幅器要素を直接バイパスすることにより、選択された信号パスの負荷要素にディザ電流を供給するディザ電流ソースと、
    信号パスにディザ電流ソースを選択的に接続し、３つのノードを含み、第１ノードは、第１信号パスの負荷に直接ディザ電流ソースを接続でき、第２ノードは、第２信号パスの負荷に直接ディザ電流ソースを接続でき、第３ノードは、バイアス電流ソースにディザ電流ソースを接続できる、スイッチと、
    スイッチに接続され、所定時間で３つのノードの１つに接続されるべきスイッチを引き起こす制御信号を生成でき、制御信号は、スイッチが３つのノードの１つにランダムに接続されるように、乱数生成器に基づき生成される、制御デバイスと
    を具備することを特徴とするマルチチャンネル画像センサ。
25. 光の入射上でピクセルセンサによって差動アナログ信号を生成する過程と、
    差動増幅器によってアナログ信号にアナログノイズを追加する過程と、を具備し、
    差動増幅器は、
    負荷要素と信号増幅器要素とを各々が含み、負荷要素は、一対の差動出力の１つに接続
    され、信号増幅器要素は、一対の差動入力の１つに接続される、２つの対称な信号パスと、
    各信号パスに選択的に接続され、選択された信号パスの増幅器要素を直接バイパスすることにより、選択された信号パスの負荷要素にディザ電流を供給するディザ電流ソースと
    を具備することを特徴とするマルチチャンネル画像センサのチャンネル間の信号出力を一致させる方法。
26. 差動増幅器は、画像センサの出力を駆動する増幅器にアナログ信号を追加することを特徴とする請求項２５に記載の方法。