EP2619792A1 - Multifunktionssensor als pop-mwlp - Google Patents

Multifunktionssensor als pop-mwlp

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Publication number
EP2619792A1
EP2619792A1 EP11739047.6A EP11739047A EP2619792A1 EP 2619792 A1 EP2619792 A1 EP 2619792A1 EP 11739047 A EP11739047 A EP 11739047A EP 2619792 A1 EP2619792 A1 EP 2619792A1
Authority
EP
European Patent Office
Prior art keywords
layer
component
electrically conductive
conductor layer
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP11739047.6A
Other languages
English (en)
French (fr)
Inventor
Ulrike Scholz
Ralf Reichenbach
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of EP2619792A1 publication Critical patent/EP2619792A1/de
Withdrawn legal-status Critical Current

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    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
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    • B81B7/0074—3D packaging, i.e. encapsulation containing one or several MEMS devices arranged in planes non-parallel to the mounting board
    • B—PERFORMING OPERATIONS; TRANSPORTING
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    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Definitions

  • the present invention relates to a method for producing a component having at least one first microstructured or nanostructured component and such a component.
  • PoP package-on-package
  • SiP system-in-package
  • a package variant is the eWLB (Embedded Wafer Level BGA Technology), which is described for example in DE 102 006 001 429 A1.
  • flip-chip devices Semiconductor devices, known as so-called flip-chip devices or wafer level package (WLP) devices, are mounted with their flip-chip contacts as bare semiconductor chips on higher-level circuit boards or coated with a thin polymeric protective layer prior to application to the upper-level circuit board.
  • WLP wafer level package
  • the eWLB method results in a juxtaposition of the chips on a carrier. This arrangement results in a high lateral space requirement. Therefore, there is the need here to stack at least individual chips one above the other and to connect them by means of vias. Disclosure of the invention
  • the present invention relates to a method for producing a component which comprises at least one microstructured or nanostructured component, comprising the steps of: a) applying at least one microstructured or nanostructured component having at least one area intended for contacting to a carrier; the component is applied to the carrier in such a way that at least one area of the component intended for contacting adjoins the carrier; b) wrapping, in particular partial or complete wrapping, of the component with a wrapping compound; c) detachment of the component-encasing compound, in particular from method step b), from the carrier; d) applying a first, electrically conductive regions comprehensive layer on the previously adjacent to the carrier side of the component Umhüllmassen composite; e) introducing at least one passage opening through the enveloping mass; and f) applying a conductor layer to the surface of the passage opening and at least to a portion of the first, electrically conductive regions comprising layer such that the conductor layer electrically contacts a region provided for contacting.
  • a microstructured or nanostructured component can in particular be a component with internal structural dimensions in the range of> 1 nm to ⁇ 200 ⁇ m.
  • the dimensions of structures within the component such as struts, webs or strip conductors, can be understood as meaning the internal structural dimensions.
  • the Micro- or nanostructured component may comprise a region or a surface which is provided for electrical contacting of the component, for example with a further microstructured or nanostructured component. Such an area may also be referred to as an active area, pad or (terminal) contact.
  • These micro- or nanostructured devices may include, but are not limited to, integrated circuits, sensor elements, passive devices, ceramic capacitors, resistors, or actuators.
  • a "conductor layer” can be understood to mean in particular a layer of an electrically conductive material, for example the conductor layer may be formed from a metal, a metal mixture or an electrically conductive polymer or a layer sequence thereof a material selected from the group consisting of aluminum, copper, silver, gold, nickel, palladium, platinum, chromium, silicon, titanium, titanium nitride, electrically conductive polymers and mixtures and layer sequences thereof, in particular copper, nickel, gold and / or palladium
  • process step e) can be carried out before, after or simultaneously with process step c) or d).
  • the method according to the invention advantageously makes it possible to produce components based on a package-on-package (PoP) technology in conjunction with wafer gold and a rewiring technology, for example thin-film technology and / or RCC (resin-coated copper) technology, based.
  • the resulting components also called modules, have a miniaturized and cost-effective packaging.
  • a via can be formed.
  • the conductor layer By applying the conductor layer to the previously exposed area of the component intended for contacting, the component can advantageously be electrically contacted.
  • advantageously simultaneously conductive regions within the conductive regions can be used. comprehensive layer with the contact and / or the device are electrically connected.
  • both the areas of the component intended for contacting and other subareas of the component can equally contact one side of the carrier.
  • the application of the component can be carried out with an automatic placement machine.
  • the application of the device can be facilitated by heating the carrier and / or the components.
  • the material of the carrier can be selected, for example, from the group consisting of ceramics, metals or high-melting plastics.
  • the carrier can be used in this process as a basis for batch technologies.
  • the carrier may comprise an applied bonding layer for fixing deposited micro- or nanostructured devices on the carrier in a preferred arrangement.
  • the bonding layer may be uniformly applied to one side of the backing.
  • the bonding layer used may have a decomposition-free temperature stability up to 200 ° C.
  • the bonding layer it is possible for the bonding layer to comprise an adhesive and / or laminating film.
  • the compound layer can be spin-coated on the carrier or applied by spray coating.
  • the encapsulation compound may coat the component and optionally the subregions of the carrier adjacent to the component.
  • the component is enveloped in such a way with the Umhüllmasse that the device is integrated into a layer of Umhüllmasse.
  • the Umhüllmassen Anlagen has a layer thickness which is equal to or greater than the height of the largest component.
  • the component can be integrated into the encasing compound in such a way that the side of the component facing away from the carrier is exposed after encasing.
  • the "wrapping" by a method of extrusion coating, transfer molding, potting, injection molding, laminating or method, which also in German-speaking with the English technical terms: Molding, Transfer Molding, Potting, Injection Molding, Sheet Molding , Compression Molding, Liquid Molding, as well as combinations thereof.
  • the wrapping may also include an at least partial wrapping, wherein, for example, one side of the component remains free of the wrapping material.
  • the encapsulant may also be referred to as potting compound, plastic housing composition, molding compound component, potting compound, transfer molding compound, Umspritzmas- se, molding compound and / or molding compound.
  • the encapsulant may comprise at least one component selected from the group consisting of epoxy resins, polyacrylates, polyoxymethylenes and / or silicones.
  • the encapsulant may comprise fillers. In this way, the material properties of Umhüllmasse can be advantageously adjusted.
  • the Umhüllmasse used has the lowest possible electrical conductivity, or is electrically insulating.
  • the encapsulation compound can in particular have a low coefficient of thermal conduction, for example of ⁇ 2.0 WnT 1 K -1 . [. Des] Furthermore, the encapsulation compound can have a low shrinkage during the curing process Similarly, in particular, it may mean that the coefficient of thermal expansion of the encapsulation compound and the component differs by a factor of less than or equal to 10. In addition, the encapsulation composition may in particular have a high elastic modulus. dul and / or have a high glass transition temperature, for example of> 120 ° C.
  • the resulting arrangement can be heated.
  • pre-mold cure PMC
  • the PMC step can be used within the present invention to achieve curing and final cross-linking of the encapsulant.
  • the component-encapsulating compound or the encasing compound is preferably detached from the carrier as a unit with the component.
  • Process step d) may comprise both one or more process steps.
  • the layer comprising electrically conductive regions may comprise, for example, at least one electrically conductive layer and at least one electrically insulating layer.
  • the layer comprising electrically conductive regions can be applied in such a way that an electrically insulating layer faces the composite and / or an electrically conductive layer faces away from the composite.
  • the layer comprising electrically conductive regions may comprise further layers. In this case, the material of one layer may be partially or completely embedded in the material of another layer.
  • the layer comprising electrically conductive regions can have a structured, electrically conductive layer.
  • the electrically conductive layer may be structured such that it comprises printed conductors and possibly alignment marks, in particular for the placement of components.
  • the layer comprising electrically conductive regions may have two electrically insulating layers and a structured, electrically conductive layer arranged therebetween.
  • the electrically conductive layer of the electrically conductive regions comprising layer may in particular comprise at least one material which is selected from the group consisting of aluminum, copper, silver, gold, nickel, palladium, platinum, chromium, silicon, titanium, titanium nitride, electrically conductive Polymers and mixtures, alloys and layer sequences thereof, in particular copper, nickel, gold and / or palladium. In addition to their good conductivity and structurability, these materials can have a high coefficient of thermal conductivity, which can easily dissipate the heat produced during operation.
  • the electrically conductive regions comprising layer may have a smaller or equal area than the previously adjacent to the carrier side of the component Umhüllmassen composite.
  • the layer comprising electrically conductive regions and the side of the component encapsulation compound which previously adjoins the support can contact one another partially or over the entire surface, in particular over the entire surface. In this way, the components can be stacked better.
  • the layer comprising electrically conductive regions can be applied by means of thin-film technology, for example in two or more steps.
  • an electrically insulating layer can first be applied. This can be both structured and flat. Subsequently, an electrically conductive layer can be applied to the electrically insulating layer. This can also be structured or flat.
  • Layers can for example be applied structured by recesses. However, it is also possible to introduce recesses after application and to structure the layers in this way. These recesses can in turn when applying a further, for example, electrically conductive or insulating, in particular electrically conductive, layer again with the
  • the first layer comprising electrically conductive regions can have at least one electrically conductive layer and at least one electrically insulating layer.
  • the first layer comprising electrically conductive regions can be applied to the component-encapsulation compound such that a electrically insulating layer facing the composite.
  • the application of a conductor layer can be carried out such that the conductor layer electrically contacts a region of a component provided for contacting indirectly via the electrically conductive layer of the electrically conductive regions.
  • a layer comprising electrically conductive regions can be applied, in particular by RCC technology, for example in one method step.
  • RCC electrically insulating layer facing the composite.
  • the RCC layer can then be patterned by means of etching and / or laser methods, for example by introducing one or more recesses.
  • the conductor layer in a method step between the method steps d) and f) at least one recess are introduced such that at least one provided for contacting portion of the device is exposed.
  • the conductor layer can be applied to the surface of the through-opening, a portion of the layer comprising electrically conductive regions and the area of the component which has previously been exposed and intended for contacting.
  • step f) the application of the conductor layer can be carried out such that the conductor layer directly electrically contacts a region intended for contacting.
  • the introduction of the through opening can be effected by means of a photolithographic method, mechanical drilling and / or a laser method.
  • the recess can pass through at least one electrically conductive layer and / or through at least one electrically insulating layer.
  • the passage opening is preferably produced at a location or at locations at which the separation is carried out in a later method step.
  • the through-opening can be introduced by the encapsulation compound and the layer comprising electrically conductive regions.
  • the through-opening can be introduced in such a way that it extends from the side surface of the composite on which the first layer comprising electrically conductive regions is applied to the opposite side of the composite.
  • the vias which may also be referred to as TMVs (through-mold vias), may have a higher aspect ratio than the blind vias known in the art.
  • the material of the conductor layer applied in method step f) preferably corresponds to the layer comprising the material of the electrically conductive layer of the electrically conductive regions.
  • step d) in addition, a second layer comprising electrically conductive regions is applied to the side of the component coating compound which faces the side previously adjacent to the carrier. It can be analogous to the
  • the second layer comprising electrically conductive regions can also have at least one electrically conductive layer and at least one electrically insulating layer and / or be applied such that an electrically insulating layer faces the composite and / or one electrically conductive layer facing away from the composite.
  • the conductor layer can additionally be applied to at least a portion of the second layer comprising electrically conductive regions. In this way, the component to be produced can be provided with a surface via which an electrical contacting of further, arranged thereon
  • Components can be done.
  • the method further comprises the step g) of the conductor track structuring by partial ablation of the conductor layer and optionally of electrically conductive layers of the first and / or second electrically conductive regions comprising layer.
  • the conductor track structuring can be carried out, for example, by a photolithographic method.
  • the electrically conductive layer of the layer comprising electrically conductive regions can be partially (laterally) removed in such a way that in one or more sections the electrically conductive layer can be removed
  • the method comprises the
  • the insulation layer can already be pre-structured or structured after application.
  • an insulating layer can be applied at least partially or completely to the previously removed area.
  • the insulation layer can also contact at least one subregion of the non-ablated conductor layer and / or the electrically conductive and / or electrically insulating layer of the electrically conductive regions comprising the layer.
  • the side of the insulation layer facing away from the composite can project beyond the side of the conductor layer facing away from the composite.
  • the side facing away from the composite of the insulation layer may project beyond the composite side facing the conductor layer by> 5 ⁇ to ⁇ 500 ⁇ .
  • the material of the insulating layer may comprise at least one plastic selected from the group consisting of polyimide, benzocyclobutene (BCB), photosensitive epoxy resins, for example WPR, polypropylene, polyethylene, polyethylene terephthalate, polyurethane, silicone, and combinations thereof.
  • a plastic selected from the group consisting of polyimide, benzocyclobutene (BCB), photosensitive epoxy resins, for example WPR, polypropylene, polyethylene, polyethylene terephthalate, polyurethane, silicone, and combinations thereof.
  • the insulating layer may be patterned such that it has recessed portions adjacent to the former through-hole, and the conductive layer deposited on the electrically conductive portion is exposed.
  • the recessed sections can advantageously
  • Contact bodies are positioned. With the help of these contact body advantageously the component can be contacted electrically.
  • the method further comprises the step i) of uniting the resulting arrangement such that at least one parting plane extends through at least one passage opening.
  • the separation in step i) can take place such that at least one parting plane extends through at least one passage opening and parallel to the passage direction of this passage opening.
  • the singling can be carried out by means of a sawing device or a laser.
  • Isolated can be understood, for example, that after this step individual units are obtained, which are contactable or can be contacted with other components.
  • a plurality of microstructured or nanostructured components can be applied to the carrier with a region provided for contacting, wherein the components are applied to the carrier in such a way that at least one region of the components provided for contacting adjoins the carrier, wherein the components be wrapped with a Umhüllmasse.
  • the components can be enveloped individually or in component groups with the encasing compound. It can be between the individual enveloped
  • Components or component groups at least a part of the carrier may not be covered by the Umhüllmasse. In another embodiment, all components can be wrapped equally with the Umhüllmasse. Thereafter, the component encapsulation compounds or the component encapsulation compound can be detached from the carrier and a first layer comprising electrically conductive regions can be detached from the substrate to the carrier adjacent side of the component Umhüllmassen composites or the component Umhüllmassen composite can be applied.
  • the first layer comprising electrically conductive regions can have at least one electrically conductive layer and at least one electrically insulating layer and be applied, for example, in such a way that an electrically insulating layer faces the composite. Thereafter, at least one recess in the first, electrically conductive regions comprising layer can be introduced such that at least one provided for contacting portion of the device is exposed. Thereafter, an introduction of at least one through-opening by the wrapping compound and an application of a
  • Conductor layer on the surface of the passage opening, the surface of the electrically conductive regions comprising layer and the previously exposed, provided for contacting portion of the device take place.
  • a singulation can be carried out such that after the singulation, the through-opening is present in each case at a fraction, for example half, of the singulated component.
  • the divided, for example, halved through hole can be used as a through contact for several components. This advantageously makes it possible to produce several components at the same time as multiple benefits.
  • the process chain can be shortened and the material consumption can be reduced.
  • microstructured or nanostructured components can be, for example, by wire contacts
  • the second component can be arranged or applied on the upper side of the first component, wherein the second component electrically contacts the conductor layer of the first component by means of contact bodies (bumps).
  • the contact bodies of the second component can be arranged both on the conductor layer section in the region of the via contact (former through-opening) and on a conductor layer section in the region of the electrically conductive regions comprising the layer.
  • the second component can advantageously be electrically contacted via the through-opening and the conductor layer formed through contact by the first component.
  • the second component can likewise be produced by the method according to the invention.
  • the distance between the first and the second component for example, a value in a range of> 10 ⁇ to ⁇ 250 ⁇ , in particular a value in a range of> 20 ⁇ to ⁇ 100 ⁇ have.
  • thereby component packages can be realized with a low overall height.
  • Another object of the invention relates to a component, in particular electromechanical component comprising a component-Umhüllmassen composite of a Umhüllmassen für and at least one micro- or nanostructured device, wherein a provided for contacting portion of the device, a portion of a first side surface of the Compound trains.
  • the component may be integrated in the Umhüllmassen harsh such that at least one provided for contacting portion of the device forms a portion of a first side surface of the composite.
  • the component comprises a first, electrically conductive regions comprising layer, wherein the electrically conductive regions comprising layer the first side surface of the composite is connected.
  • the layer comprising electrically conductive regions may comprise at least one electrically conductive layer and at least one electrically insulating layer.
  • the electrically conductive regions comprising layer may be connected via an electrically insulating layer to the first side surface of the composite.
  • the component comprises a conductor layer which comprises at least a portion of the first region comprising electrically conductive regions and a section of a second side surface of the composite adjoining the first side surface or the surface of a coating mass layer recess which extends from the first side surface to a third one
  • the conductor layer electrically contacts the area of the component intended for contacting directly or indirectly via the layer comprising electrically conductive regions, in particular via the electrically conductive layer.
  • the first layer comprising electrically conductive regions may, for example, comprise at least one electrically conductive layer and at least one electrically insulating layer.
  • the layer comprising electrically conductive regions can be connected via an electrically insulating layer to the first side surface of the
  • the layer comprising electrically conductive regions can furthermore be recessed in the section of the area of the component intended for contacting.
  • the recess can go through the electrically conductive layer and / or through the electrically insulating layer.
  • the conductor layer may comprise at least the region of the component to be contacted, a portion of the first, electrically conductive regions that adjoins the region of the component that is to be contacted, and a second lateral surface that adjoins the portion of the electrically conductive regions
  • the component may in particular comprise stacked components as illustrated in FIG. 5b.
  • stacked components as illustrated in FIG. 5b.
  • an analogous to Figure 5b arrangement of two stacked components are prepared by first a first component is wrapped by a Umhüllmasse, then the composite is provided with the conductor layer according to the invention, then a second component applied to the Umhüllmasse or a carrier layer and is contacted with the conductor layer and then the second component is coated with a Umhüllmasse.
  • the contacting with the conductor layer can take place, for example, by wire bonds or connecting bodies.
  • the component comprises a second layer comprising electrically conductive regions, wherein the second layer comprising electrically conductive regions is connected to the third side surface of the composite, the conductor layer furthermore being connected to the second side surface of the composite or to a second side surface of the composite covering the encapsulant layer recess adjacent to the portion of the second electrically conductive regions.
  • the second layer comprising electrically conductive regions analogous to the first, may comprise at least one electrically conductive layer and at least one electrically insulating layer.
  • the conductor layer may cover the electrically insulating layer of the second layer comprising electrically conductive regions.
  • the electrically conductive layer of the second electrically conductive region comprising layer may be partially recessed.
  • this can be followed by further structuring on the second side surface of the composite.
  • the conductor layer of the component according to the invention in the region of the first and / or second electrically conductive regions comprising layer on at least one conductor track-structuring recess.
  • conductor tracks can be produced by suitable arrangement of the recesses.
  • the layer comprising at least one of the first and second electrically conductive regions has at least one conductor track-structuring recess.
  • the electrically conductive layer of the first and / or second electrically conductive layer may have a conductor-pattern-structuring recess.
  • these recesses can be used for wiring structuring.
  • the component comprises an insulation layer.
  • the insulating layer fills the conductor track-structuring recesses in the conductor layer and / or the first and / or second electrically conductive regions comprising layer.
  • the insulation layer may cover the conductor layer sections adjoining the conductor track structuring recesses.
  • the insulating layer projects beyond the conductor layer, for example by> 5 ⁇ m to ⁇ 500 ⁇ m.
  • the insulating layer can additionally serve for the isolation of two components stacked on top of each other.
  • the insulation layer in the region of the conductor layer further comprises at least one recess for receiving a contact body and / or for forming a solder joint.
  • the insulation layer can additionally serve as a solder stop.
  • the recess for receiving a contact body and / or for forming a solder joint may be formed adjacent to the encapsulant layer recess.
  • the component may have a contact body, which extends from the outside through a recess in the insulating layer and is connected to the conductor layer, in particular electrically and mechanically.
  • a contact body can be understood, for example, as a contact, a connection pad, a solder bump, a solder ball or a solder joint.
  • the conductor layer is sleeve-shaped in the region of the enveloping mass layer recess.
  • a sleeve-like design leads to a reduced material consumption, which leads to a cost reduction of the component.
  • the Umhüllmassen für- savings is filled with the material of the conductor layer.
  • the invention further relates to a component system, wherein the component system comprises at least one first component according to the invention or a first component produced by a method according to the invention and at least one second component having at least one area intended for contacting, in particular wherein the area of the second component provided for contacting the conductor layer of the first component (directly or indirectly) electrically contacted.
  • the region of the second component provided for contacting can make electrical contact with the conductor layer of the first component indirectly via a contact body.
  • Component in an arrangement of two components have no contact.
  • a further third component can be contacted on the second component via this through-contact.
  • the region of the second component provided for contacting electrically contacts the conductor layer of the first component on the third and / or second side surface of the composite. This allows a simple contact. In addition, this allows the lateral and / or vertical space requirement in the package-on package
  • the region of the second component provided for contacting can electrically contact the conductor layer of the first component in the region of the encapsulant layer recess or of the via contact.
  • Component contact the conductor layer of the first component in the Umhüllmassen- layer recess or the through-contact via a contact body electrically.
  • the contact body can be positioned above the enveloping mass layer recess or the through-contact.
  • the contact body thereby on a
  • Position of the conductor layer of the first component is positioned, which is adjacent to the Umhüllmassen füraussparung or the through-contact and / or spaced.
  • the component system may comprise at least two stacked and / or juxtaposed components according to the invention.
  • the lateral dimensions of stacked components may be different.
  • Contacting of the components can take place from one component via a through contact to another component.
  • a contacting of the components located in the components can be effected by the areas provided for contacting, which are connected via the layer comprising electrically conductive areas to the through-contact, in particular electrically.
  • the component or the component system may be a sensor or a multifunctional sensor module which is selected from the group comprising pressure sensors, acceleration sensor, temperature sensor, rotation rate sensor, mass flow sensor, magnetic sensor, gas sensor, Hall sensor, humidity sensor and combinations thereof.
  • FIG. 1 a-e schematic cross-sections to illustrate a variant of the method according to the invention
  • FIG. 2a, 2b show schematic cross sections for illustrating a further variant of the method according to the invention
  • FIG. 3 shows a schematic cross section through an embodiment of a component system according to the invention
  • FIG. 4 shows a schematic cross section through a further embodiment of a component system according to the invention.
  • FIG. 5a, 5b show schematic cross sections for illustrating a further variant of the method according to the invention.
  • FIG. 6 shows a schematic plan view for illustrating a further variant of the method according to the invention.
  • FIGS. 1a to 1e show an embodiment of the method according to the invention.
  • FIG. 1a shows that a first 1 and a second 1 'microstructured or nanostructured component have been applied to a carrier 3 in such a way that two regions 2 provided for contacting each adjoin the carrier 3.
  • the micro- or nanostructured devices 1, 1 ' are arranged side by side and do not contact each other directly.
  • FIG. 1 b illustrates that the components 1, 1 'are enveloped by an encapsulation compound 4 to form a component encasing compound 5 and detached from the carrier (not shown).
  • FIG. 1 b shows that the bottom surfaces of the microstructured or nanostructured components 1, 1 'lie in one plane with the underside of the composite 5.
  • FIG. 1c shows that both on the underside and on the upper side of the composite 5, in each case, a layer 6 comprising electrically conductive regions was applied.
  • the layer comprises two layers 6a and 6b.
  • the layer 6a is electrically insulating and contacts the composite 5.
  • the layer 6b is electrically conductive and is located on that of the composite
  • the electrically conductive layer 6b may be formed of a metal.
  • FIG. 1 d illustrates that two through-openings 7 were introduced through the encasing compound 4 and through the layer 6 comprising electrically conductive regions.
  • the passage openings 7 extend from the first
  • Through openings 7 are also referred to as enveloping layer recesses 7 in the context of the present invention.
  • FIG. 1d further illustrates that four recesses 9 have been introduced into the first layer 6 comprising electrically conductive regions in such a way that the regions 2 of the component 1 intended for contacting have been exposed.
  • the recesses 9 thus provide access to the areas 2 of the components 1, 1 'intended for contacting.
  • FIG. 1 e shows that a conductor layer 8, on the surface of the passage opening 7, the surface of the electrically conductive regions comprising layer
  • FIG. 2a shows that after a part of the conductor layer 8 and a part of the electrically conductive layer 6b has been removed to form conductor track-structuring recesses, an insulation layer 10 has been applied.
  • the insulation layer 10 fills the conductor track structuring recesses in the conductor layer 8 and the first and second electrically conductive regions comprising layer 6.
  • the insulation layer 10 covers the conductor layer sections 8 adjoining the conductor track-structuring recesses.
  • the insulation layer 10 projects beyond the conductor layer 8.
  • the insulation layer 10 and the electrically insulating layer 6a are electrically conductive conductive regions comprising layer 6 formed of the same material.
  • the conductor layer 8 and the electrically conductive layer 6b of the electrically conductive regions comprising layer 6 are formed of the same material.
  • FIG. 2 a shows that the insulation layer 10 has two recesses 11 in the region of the conductor layer 8 for receiving a contact body or for forming solder joints.
  • FIG. 2b shows a contact body 12, which extends from the outside through the recesses 11 in the insulation layer 10 and is electrically and mechanically connected to the conductor layer 8.
  • FIG. 3 shows a schematic cross section through an embodiment of a component system according to the invention comprising a first component A and a second component B, the second component B electrically contacting the first component A via a contact body 12.
  • the first component A comprises a completely filled encapsulant layer recess 7 (through-contact), wherein on the third side surface of the component A there is no layer 6, conductor layer 8 and insulation layer 10 comprising electrically conductive regions.
  • the second component B likewise comprises two microstructured or nanostructured components 1, 1 'enveloped by an encapsulation compound 4 and a layer 6a, 6b comprising a conductive layer 8 located on the underside of this component B, a conductor layer 8, an insulation layer 10 and contact body 12, which contact the component A.
  • These contact bodies 12 are in particular positioned on the third side surface of the component A via a respective through opening 7 (through contact) of the first component A which is filled with a conductor layer 8.
  • the embodiment of a component system according to the invention shown in FIG. 4 differs essentially from the embodiment shown in FIG. 3 in that the third side surface of the component A has a conductor-layer-structured layer with an insulation layer 10 and only provides the surface-covering layer recess 7 with the conductor layer 8 on the surface is and is not filled with the conductor layer 8.
  • the component B contacted via its Kon- contact body 12, the conductor layer 8 of the component A on the third side surface of the component A.
  • FIG. 5a shows a schematic cross-section to illustrate a further variant of the method according to the invention.
  • FIG. 5 a illustrates that further micro- or nano-structured components 1, 1 'were applied to a component produced according to the invention and were electrically connected to the conductor layer 8 of the component via wire connections 13.
  • the further microstructured or nanostructured components 1, 1 ' are arranged on a carrier layer 14.
  • FIG. 5 b illustrates that an encasing compound 4 was subsequently applied again in order to encapsulate the further components 1, 1 'and to form a component-encasing compound 5.
  • FIG. 5b shows the added contact bodies 12.
  • the dashed lines show the separation lines for a subsequent singulation.
  • FIG. 6 shows a schematic plan view for illustrating a further variant of the method according to the invention.
  • the dashed lines show the dividing lines when singulating.
  • Evident is the Umhüllmasse 4 and provided with a conductor layer 8 on its surface vias

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Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Bauteils, welches mindestens ein mikro- oder nanostrukturiertes Bauelement (1) umfasst. Im Rahmen des erfindungsgemäßen Verfahrens wird mindestens ein mikro- oder nanostrukturiertes Bauelement (1) mit mindestens einem zur Kontaktierung vorgesehenen Bereich (2) auf einen Träger (3) aufgebracht, wobei das Bauelement (1) derart auf den Träger (3) aufgebracht wird, dass mindestens ein zur Kontaktierung vorgesehener Bereich (2) des Bauelements (1) an den Träger (3) angrenzt. Danach wird das Bauelement (1) mit einer Umhüllmasse (4) umhüllt und der Bauelement-Umhüllmassen-Verbund (5) von dem Träger (3) abgelöst. Dann wird eine erste, elektrisch leitfähige Bereiche umfassenden Schicht (6) auf die zuvor an den Träger (3) angrenzende Seite des Bauelement-Umhüllmassen-Verbundes (5) aufgebracht. Davor, danach oder gleichzeitig damit wird mindestens eine Durchgangsöffnung (7) durch die Umhüllmasse (4) eingebracht. Danach wird eine Leiterschicht auf die Oberfläche der Durchgangsöffnung (7) und zumindest auf einen Abschnitt der ersten elektrisch leitfähigen Bereiche umfassenden Schicht (6) derart aufgebracht, dass die Leiterschicht (8) einen zur Kontaktierung vorgesehenen Bereich (2) elektrisch kontaktiert, um einen Durchkontakt (7) zu generieren, welcher eine platzsparende Kontaktierung ermöglicht. Darüber hinaus betrifft die vorliegende Erfindung ein derartiges Bauteil.

Description

Beschreibung Titel
Multifunktionssensor als PoP-mWLP Stand der Technik
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Bauteils mit mindestens einem ersten mikro- oder nanostrukturierten Bauelement sowie ein derartiges Bauteil.
In der Bauelementetechnologie wird für eine hohe Integrationsdichte von mehreren Funktionen vermehrt eine Package-on-Package (PoP)-Technologie eingesetzt. Diese bietet gegenüber dem System-in-Package (SiP)-Ansatz den großen Vorteil, dass auf Designänderungen einzelner Komponenten wesentlicher flexibler reagiert werden kann.
Eine Packagevariante ist das eWLB (Embedded Wafer Level BGA Technology), die beispielsweise in der DE 102 006 001 429 A1 beschrieben wird.
Halbleiterbauteile, die als sogenannte Flipchipbauteile oder als WLP-Bauteile (Wafer Level Package) bekannt sind, werden mit ihren Flipchipkontakten als nackte Halbleiterchips auf übergeordneten Schaltungsplatinen angebracht oder werden mit einer dünnen Polymerschutzschicht vor dem Aufbringen auf die übergeordnete Schaltungsplatine überzogen.
Bei einer Vielzahl von verschiedenen Chips resultiert bei dem eWLB-Verfahren eine nebeneinander angeordnete Bestückung der Chips auf einem Träger. Durch diese Anordnung kommt es zu einem hohen lateralen Platzbedarf. Daher besteht hier die Notwendigkeit zumindest einzelne Chips übereinander zu stapeln und diese mittels von Durchkontakten miteinander zu verbinden. Offenbarung der Erfindung
Gegenstand der vorliegenden Erfindung ist ein Verfahren zur Herstellung eines Bauteils, welches mindestens ein mikro- oder nanostrukturiertes Bauelement um- fasst, umfassend die Schritte: a) Aufbringen mindestens eines mikro- oder nanostrukturierten Bauelements mit mindestens einem zur Kontaktierung vorgesehenen Bereich auf einen Träger, wobei das Bauelement derart auf den Träger aufgebracht wird, dass mindestens ein zur Kontaktierung vorgesehener Bereich des Bauelements an den Träger angrenzt; b) Umhüllen, insbesondere teilweises oder vollständiges Umhüllen, des Bau- elements mit einer Umhüllmasse; c) Ablösen des Bauelement-Umhüllmassen-Verbundes, insbesondere aus Verfahrensschritt b), von dem Träger; d) Aufbringen einer ersten, elektrisch leitfähige Bereiche umfassenden Schicht auf die zuvor an den Träger angrenzende Seite des Bauelement- Umhüllmassen-Verbundes; e) Einbringen mindestens einer Durchgangsöffnung durch die Umhüllmasse; und f) Aufbringen, einer Leiterschicht auf die Oberfläche der Durchgangsöffnung und zumindest auf einen Abschnitt der ersten, elektrisch leitfähigen Bereiche umfassenden Schicht derart, dass die Leiterschicht einen zur Kontaktierung vorgesehenen Bereich elektrisch kontaktiert.
Ein mikro- oder nanostrukturiertes Bauelement im Sinne der vorliegenden Erfindung kann insbesondere ein Bauelement mit internen Strukturabmessungen im Bereich von > 1 nm bis < 200 μηι sein. Unter den internen Strukturabmessungen können hierbei die Abmessungen von Strukturen innerhalb des Bauelements, wie zum Beispiel Streben, Stege oder Leiterbahnen, verstanden werden. Das mikro- oder nanostrukturierte Bauelement kann einen Bereich beziehungsweise eine Fläche umfassen, welche/r zur elektrischen Kontaktierung des Bauelements, beispielsweise mit einem weiteren mikro- oder nanostrukturierten Bauelement, vorgesehen ist. Solch ein Bereich kann auch als aktive Fläche, Anschlusspad oder (Anschluss)kontakt bezeichnet werden. Diese mikro- oder nanostrukturierten Bauelemente können unter anderem integrierte Schaltungen, Sensorelemente, passive Bauelemente, keramische Kondensatoren, Widerstände oder Aktoren umfassen. Unter einer„Leiterschicht" kann im Sinn der vorliegenden Erfindung insbesondere eine Schicht aus einem elektrisch leitfähigen Material verstanden werden. Zum Beispiel kann die Leiterschicht aus einem Metall, einer Metallmischung oder einem elektrisch leitfähigen Polymer oder einer Schichtabfolge davon ausgebildet sein. Beispielsweise kann die Leiterschicht mindestens ein Material umfassen, welches ausgewählt ist aus der Gruppe, bestehend aus Aluminium, Kupfer, Silber, Gold, Nickel, Palladium, Platin, Chrom, Silicium, Titan, Titannitrid, elektrisch leitfähigen Polymeren und Mischungen und Schichtabfolgen davon, insbesondere Kupfer, Nickel, Gold und/oder Palladium. Im Rahmen des erfindungsgemäßen Verfahrens kann der Verfahrensschritt e) vor, nach oder gleichzeitig mit dem Verfahrensschritt c) oder d) erfolgen.
Durch das erfindungsgemäße Verfahren können vorteilhafterweise Bauteile hergestellt werden, die auf einer Package-on-Package (PoP)-Technologie in Verbin- dung mit dem Wafermolden und einer Umverdrahtungstechnologie, beispielsweise Dünnschichttechnologie und /oder RCC (Resin-Coated-Copper)-Technologie, beruhen. Die daraus resultierenden Bauteile, auch Module genannt, weisen eine miniaturisierte und kostengünstige Verpackung auf. Durch das Aufbringen der Leiterschicht auf die Oberfläche der Durchgangsöffnung, beispielsweise mittels nasschemischer Verfahren, wie galvanischer Metallabscheidung, kann vorteilhafterweise ein Durchkontakt ausgebildet werden. Gleichermaßen kann durch das Aufbringen der Leiterschicht auf den zuvor freigelegten, zur Kontaktierung vorgesehenen Bereich des Bauelementes das Bauelement vorteilhafterweise elektrisch kontaktiert werden. Zudem können beim Aufbringen der Leiterschicht vorteilhafterweise gleichzeitig leitfähige Bereiche innerhalb der leitfähige Berei- che umfassenden Schicht mit dem Durchkontakt und/oder dem Bauelement elektrisch verbunden werden.
Im Rahmen des Verfahrensschritts a) können sowohl die zur Kontaktierung vor- gesehenen Bereiche des Bauelementes als auch andere Teilbereiche des Bauelementes gleichermaßen eine Seite des Trägers kontaktieren. Das Aufbringen des Bauelementes kann mit einer automatischen Bestückungsmaschine durchgeführt werden. Zusätzlich kann das Aufbringen des Bauelementes durch Erhitzen des Trägers und/oder der Bauelemente erleichtert werden.
Das Material des Trägers kann beispielsweise ausgewählt sein aus der Gruppe, bestehend aus Keramiken, Metallen oder hochschmelzenden Kunststoffen. Der Träger kann in diesem Verfahren als Basis für Batchtechnologien verwendet werden.
Der Träger kann eine aufgebrachte Verbindungsschicht zum Fixieren von aufgebrachten mikro- oder nanostrukturierten Bauelementen auf dem Träger in einer bevorzugten Anordnung umfassen. Die Verbindungsschicht kann beispielsweise gleichmäßig auf einer Seite des Trägers aufgebracht sein. Die verwendete Ver- bindungsschicht kann eine zersetzungsfreie Temperaturstabilität bis zu 200° C aufweisen. Hierbei ist es möglich, dass die Verbindungsschicht eine Klebe- und/oder Laminierungsfolie umfasst. Alternativ dazu kann die Verbindungsschicht auf den Träger aufgeschleudert oder durch Sprühbelacken aufgetragen werden.
Im Rahmen des Verfahrensschritts b) kann die Umhüllmasse das Bauelement und gegebenenfalls die an das Bauelement angrenzenden Teilbereiche des Trägers überziehen. Insbesondere kann durch das Umhüllen des Bauelements mit der Umhüllmasse ein Verbund aus mindestens einem Bauelement, beispielswei- se aus zwei oder mehr Bauelementen, und der Umhüllmasse erhalten werden, welcher im Rahmen der vorliegenden Erfindung als Bauelement-Umhüllmassen- Verbund bezeichnet wird. Vorzugsweise wird das Bauelement derart mit der Umhüllmasse umhüllt, dass das Bauelement in eine Schicht aus Umhüllmasse integriert wird. Vorzugsweise weist dabei die Umhüllmassenschicht eine Schichtdicke auf, welche gleich groß oder größer als die Bauhöhe des größten Bauelements ist. Durch eine Umhüllmasse deren Schichtdicke größer als die Bauhöhe des größten Bauelements ist, kann gewährleistet werden, dass das Bauelement nicht aus dem Bauelement-Umhüllmassen-Verbund herausragt. Dies hat wiederum den Vorteil, dass der Bauelement-Umhüllmassen-Verbund besser stapelbar ist. In einer weiteren Alternative kann das Bauelement derart in die Umhüllmasse in- tegriert werden, dass die dem Träger abgewandte Seite des Bauelements nach dem Umhüllen freiliegt.
Im Rahmen der vorliegenden Erfindung kann das„Umhüllen" durch ein Verfahren des Umspritzens, Spritzpressens, Vergießens, Spritzgießens, Laminierens be- ziehungsweise Verfahren, welche auch im deutschsprachigen Raum mit den englischen Fachbegriffen: Molding, Transfer Molding, Potting, Injection Molding, Sheet Molding, Compression Molding, Liquid Molding bezeichnet werden, sowie Kombinationen davon, erfolgen. Das Umhüllen kann auch ein zumindest teilweises Umhüllen beinhalten, wobei beispielsweise eine Seite des Bauelementes von der Umhüllmasse freigestellt bleibt.
Die Umhüllmasse kann auch als Vergussmasse, Kunststoffgehäusemasse, Moldcompound-Komponente, Vergießmasse, Spritzpressmasse, Umspritzmas- se, Moldmasse und/oder Pressmasse bezeichnet werden. Die Umhüllmasse kann mindestens eine Komponente ausgewählt aus der Gruppe bestehend aus Epoxidharzen, Polyacrylaten, Polyoxymethylenen und/oder Silikonen umfassen. Darüber hinaus kann die Umhüllmasse Füllstoffe umfassen. Auf diese Weise können die Materialeigenschaften der Umhüllmasse vorteilhafterweise eingestellt werden. Vorzugsweise weist die verwendete Umhüllmasse eine möglichst geringe elektrische Leitfähigkeit auf, beziehungsweise ist elektrisch isolierend.
Des Weiteren kann die Umhüllmasse insbesondere einen niedrigen Wärmeleitkoeffizienten, beispielsweise von < 2,0 WnT1 K"1, aufweisen. Des Weiteren kann die Umhüllmasse eine geringe Schrumpfung beim Härtevorgang aufweisen. Insbesondere kann die Umhüllmasse homogen sein. Weiterhin kann die Umhüllmasse einen ähnlichen Temperaturausdehnungskoeffizienten wie das umhüllte Bauelement, beispielsweise aus Silizium, aufweisen. Dabei kann ähnlich insbesondere bedeuten, dass sich der Temperaturausdehnungskoeffizient der Umhüllmasse und des Bauelements um kleiner oder gleich dem Faktor zehn unterscheidet. Ebenso kann die Umhüllmasse insbesondere ein hohes Elastizitätsmo- dul und/oder eine hohe Glasübergangstemperatur, beispielsweise von > 120 °C aufweisen.
Im Anschluss an das Umhüllen mit der Umhüllmasse kann die erhaltene Anord- nung erhitzt werden. Unter erhaltener Anordnung sind hierbei beispielsweise die aus den vorherigen Verfahrensschritten erhaltenen umhüllten Bauelemente und die Umhüllmasse zu verstehen. Beispielsweise kann dabei die Anordnung vor oder nach dem Ablösen von dem Träger vollständig aushärten. Insbesondere kann die Anordnung nach dem Ablösen von dem Träger erhitzt werden Dieser Schritt wird auch als Post-Mold-Cure (PMC) Schritt bezeichnet. Der PMC-Schritt kann innerhalb der vorliegenden Erfindung benutzt werden, um eine Aushärtung und Endvernetzung der Umhüllmasse zu erreichen.
Im Rahmen des Verfahrensschritts c) wird der Bauelement-Umhüllmassen- Verbund beziehungsweise die Umhüllmasse mit dem Bauelement vorzugsweise als Einheit von dem Träger gelöst.
Der Verfahrensschritt d) kann sowohl einen als auch mehrere Verfahrensschritte umfassen. Die elektrisch leitfähige Bereiche umfassende Schicht kann beispiels- weise mindestens eine elektrisch leitfähige Lage und mindestens eine elektrisch isolierende Lage umfassen. Insbesondere kann im Verfahrensschritt d) die elektrisch leitfähige Bereiche umfassende Schicht derart aufgebracht werden, dass eine elektrisch isolierende Lage dem Verbund zugewandt ist und/oder eine elektrisch leitfähige Lage vom Verbund abgewandt ist. Neben der elektrisch leitfähi- gen Lage und der elektrisch isolierenden Lage kann die elektrisch leitfähige Bereiche umfassende Schicht weitere Lagen umfassen. Dabei kann das Material einer Lage in das Material einer anderen Lage teilweise oder vollständig eingebettet sein. Insbesondere kann die elektrisch leitfähige Bereiche umfassende Schicht eine strukturierte, elektrisch leitfähige Lage aufweisen. Beispielsweise kann die elektrisch leitfähige Lage derart strukturiert sein, dass sie Leiterbahnen und gegebenenfalls Justiermarken, insbesondere für die Platzierung von Bauelementen, umfasst. Zum Beispiel kann die elektrisch leitfähige Bereiche umfassende Schicht zwei elektrisch isolierende Lagen und eine dazwischen angeordnete strukturierte, elektrisch leitfähige Lage aufweisen. Die elektrisch leitfähige Lage der elektrisch leitfähige Bereiche umfassenden Schicht kann insbesondere mindestens ein Material umfassen, welches ausgewählt ist aus der Gruppe, bestehend aus Aluminium, Kupfer, Silber, Gold, Nickel, Palladium, Platin, Chrom, Silicium, Titan, Titannitrid, elektrisch leitfähigen Poly- meren sowie Mischungen, Legierungen und Schichtabfolgen davon, insbesondere Kupfer, Nickel, Gold und/oder Palladium. Diese Materialien können neben ihrer guten Leitfähigkeit und Strukturierbarkeit einen hohen Wärmeleitfähigkeitskoeffizienten aufweisen, der die beim Betrieb entstehende Wärme gut ableiten kann.
Die elektrisch leitfähige Bereiche umfassende Schicht kann dabei eine kleinere oder gleichgroße Fläche als die zuvor an den Träger angrenzende Seite des Bauelement-Umhüllmassen-Verbundes aufweisen. Insbesondere kann die elektrisch leitfähige Bereiche umfassende Schicht und die zuvor an den Träger an- grenzende Seite des Bauelement-Umhüllmassen-Verbundes einander teilweise oder vollflächig, insbesondere vollflächig, kontaktieren. Auf diese Weise können die Bauelemente besser gestapelt werden. Zudem kann dabei gegebenenfalls auf Reinraumbedingungen verzichtet werden. Beispielsweise kann die elektrisch leitfähige Bereiche umfassende Schicht mittels Dünnschichttechnologie, beispielsweise in zwei oder mehreren Schritten, aufgebracht werden. Beispielsweise kann zuerst eine elektrisch isolierende Lage aufgebracht werden. Diese kann sowohl strukturiert als auch flächig sein. Anschließend kann eine elektrisch leitfähige Lage auf die elektrisch isolierende La- ge aufgebracht werden. Diese kann ebenfalls strukturiert oder flächig sein. Die
Lagen können beispielsweise durch Aussparungen strukturiert aufgebracht werden. Es ist jedoch ebenso möglich nach dem Aufbringen Aussparungen einzubringen und die Lagen auf diese Weise zu strukturieren. Diese Aussparungen können beim Aufbringen einer weiteren, beispielsweise elektrische leitenden oder isolierenden, insbesondere elektrisch leitenden, Lage wiederum mit dem
Material der weiteren Lage, beispielsweise dem elektrisch leitenden oder isolierenden Material der weiteren Lage, gefüllt werden. Insbesondere kann die erste, elektrisch leitfähige Bereiche umfassende Schicht mindestens eine elektrisch leitfähige Lage und mindestens eine elektrisch isolierende Lage aufweisen. Zum Beispiel kann die erste, elektrisch leitfähige Bereiche umfassende Schicht derart auf den Bauelement-Umhüllmassen-Verbund aufgebracht werden, dass eine elektrisch isolierende Lage dem Verbund zugewandt ist. Dabei kann im Verfahrensschritt f) das Aufbringen einer Leiterschicht derart ausgeführt werden, dass die Leiterschicht einen zur Kontaktierung vorgesehenen Bereich eines Bauelements indirekt über die elektrisch leitfähige Lage der elektrisch leitfähige Bereiche umfassenden Schicht elektrisch kontaktiert.
Alternativ dazu kann eine elektrisch leitfähige Bereiche umfassende Schicht, insbesondere durch RCC-Technologie, beispielsweise in einem Verfahrensschritt, aufgebracht werden. Dabei kann eine elektrisch isolierende Lage dem Verbund zugewandt sein. Die RCC-Schicht kann anschließend mittels Ätzverfahren und/oder Laserverfahren, beispielsweise durch Einbringen von einer oder mehreren Ausnehmungen, strukturiert werden. Insbesondere kann in die elektrisch leitfähige Bereiche umfassende Schicht, insbesondere RCC-Schicht, in einem Verfahrensschritt zwischen den Verfahrensschritten d) und f) mindestens eine Ausnehmung derart eingebracht werden, dass mindestens ein zur Kontaktierung vorgesehener Bereich des Bauelements freigelegt wird. Dabei kann die Leiterschicht auf die Oberfläche der Durchgangsöffnung, einen Abschnitt der elektrisch leitfähige Bereiche umfassenden Schicht und den zuvor freigelegten, zur Kontaktierung vorgesehenen Bereich des Bauelements aufgebracht werden. Insbesondere im Fall einer RCC-Schicht, kann im Verfahrensschritt f) das Aufbringen der Leiterschicht derart ausgeführt werden, dass die Leiterschicht einen zur Kontaktierung vorgesehenen Bereich direkt elektrisch kontaktiert.
In Verfahrensschritt e) kann das Einbringen der Durchgangsöffnung mittels eines photolithographischen Verfahrens, mechanischen Bohrens und/oder eines Laserverfahrens erfolgen. Dabei kann die Ausnehmung durch mindestens eine elektrisch leitfähige Lage und/oder durch mindestens eine elektrisch isolierende Lage gehen. Im Verfahrensschritt e) wird vorzugsweise die Durchgangsöffnung an einer Stelle beziehungsweise an Stellen erzeugt, an denen in einem späteren Verfahrensschritt die Vereinzelung vorgenommen wird. Beispielsweise kann die Durchgangsöffnung durch die Umhüllmasse und die elektrisch leitfähige Bereiche umfassende Schicht eingebracht werden. Insbesondere kann die Durchgangsöffnung derart eingebracht werden, dass sich diese von der Seitenfläche des Verbundes, auf weiche die erste, elektrisch leitfähige Bereiche umfassende Schicht aufgebracht ist, zur gegenüberliegenden Seite des Verbundes erstreckt. Da die Durchgangsöffnungen zusammen mit der in Verfahrensschritt f) aufge- brachten Leiterschicht Durchkontakte ausbilden können, hat dies den Vorteil, dass beim Vereinzeln die Durchkontakte durchtrennt, beispielsweise halbiert oder geviertelt, werden und eine Vielzahl von Durchkontakten entsteht. So kann vorteilhafterweise sowohl die laterale Ausdehnung (Footprint) des Bauteils als auch der Fertigungsaufwand reduziert werden. Ein weiterer Vorteil von beim
Vereinzeln durchtrennten Durchkontakten kann in der Möglichkeit einer einfachen Kontaktierung des Bauteils an dieser Stelle sowie der optischen, beispielweise automatisierten, Qualitätskontrolle liegen. Darüber hinaus können die Durchkontakte, welche auch als TMVs (Through-Mold Vias) bezeichnet werden können, ein höheres Aspektverhältnis als die aus dem Stand der Technik bekannten Blind-Vias aufweisen.
Vorzugsweise entspricht das Material der in Verfahrensschritt f) aufgebrachten Leiterschicht dem Material der elektrisch leitfähigen Lage der elektrisch leitfähige Bereiche umfassenden Schicht. Durch das Aufbringen einer Leiterschicht auf die Oberfläche der Durchgangsöffnung kann wie bereits erläutert ein Durchkontakt hergestellt werden. Dabei kann ein Durchkontakt einerseits dadurch ausgebildet werden, dass die Oberfläche der Durchgangsöffnung derart mit der Leiterschicht versehen wird, dass die Durchgangsöffnung durchgängig bleibt und eine hülsenartige Leiterschicht in der Durchgangsöffnung ausgebildet wird. Andererseits kann ein Durchkontakt dadurch ausgebildet werden, dass die Oberfläche der Durchgangsöffnung derart mit der Leiterschicht versehen, dass diese die Durchgangsöffnung vollständig ausfüllt. Im Fall einer hülsenartigen Ausgestaltung kann vorteilhafterweise der Materialverbrauch an Leitermaterial verringert und damit die Kosten gesenkt werden.
Im Rahmen einer Ausführungsform des Verfahrens wird in Verfahrensschritt d) zusätzlich auf die Seite des Bauelement-Umhüllmassen-Verbundes, welche der zuvor an den Träger angrenzenden Seite gegenüberliegt, eine zweite, elektrisch leitfähige Bereiche umfassende Schicht aufgebracht. Dabei kann analog zu den
Erläuterungen im Zusammenhang mit der ersten, elektrisch leitfähige Bereiche umfassenden Schicht vorgegangen werden, auf weiche hiermit explizit verwiesen wird. So kann auch die zweite, elektrisch leitfähige Bereiche umfassenden Schicht mindestens eine elektrisch leitfähige Lage und mindestens eine elekt- risch isolierende Lage aufweisen und/oder derart aufgebracht werden, dass eine elektrisch isolierende Lage dem Verbund zugewandt ist und/oder eine elektrisch leitfähige Lage vom Verbund abgewandt ist. Insbesondere kann in Verfahrensschritt f) die Leiterschicht zusätzlich zumindest auf einen Abschnitt der zweiten, elektrisch leitfähige Bereiche umfassenden Schicht aufgebracht werden. Auf diese Weise kann das herzustellende Bauteil mit einer Fläche versehen werden, über welche eine elektrische Kontaktierung von weiteren, darauf angeordneten
Bauteilen erfolgen kann.
Im Rahmen einer weiteren Ausführungsform des Verfahrens umfasst das Verfahren weiterhin den Schritt g) des Leiterbahnstrukturierens durch teilweises Abtra- gen der Leiterschicht und gegebenenfalls von elektrisch leitfähigen Lagen der ersten und/oder zweiten elektrisch leitfähige Bereiche umfassenden Schicht. Dabei kann das Leiterbahnstrukturieren beispielsweise durch ein photolitographi- sches Verfahren erfolgen. Dabei können die elektrisch leitfähige Lage der elektrisch leitfähige Bereiche umfassenden Schicht derart teilweise (lateral) abgetra- gen werden, dass in einem oder mehreren Abschnitten der elektrisch leitfähige
Bereiche umfassenden Schicht nur die elektrisch isolierende Lage verbleibt. Vorzugsweise wird die Leiterschicht im Bereich der vormaligen Durchgangsöffnungen nicht abgetragen. In einer weiteren Ausführungsform des Verfahrens umfasst das Verfahren den
Schritt h) des Aufbringens einer Isolationsschicht auf und/oder zwischen die leiterbahnstrukturierte Schicht aus Verfahrensschritt g). Die Isolationsschicht kann dabei bereits vorstrukturiert sein oder nach dem Aufbringen strukturiert werden. Beispielsweise kann eine Isolationsschicht zumindest teilweise oder vollständig auf den vorher abgetragenen Bereich aufgebracht werden. Insbesondere kann die Isolationsschicht zumindest auch einen Teilbereich der nicht abgetragenen Leiterschicht und/oder der elektrisch leitfähigen und/oder elektrisch isolierenden Lage der elektrisch leitfähigen Bereiche umfassenden Schicht kontaktieren. Dabei kann die dem Verbund abgewandte Seite der Isolationsschicht die dem Ver- bund abgewandte Seite der Leiterschicht überragen. Beispielsweise kann die dem Verbund abgewandte Seite der Isolationsschicht die dem Verbund abgewandte Seite der Leiterschicht um > 5 μηι bis < 500 μηι überragen. Durch eine, die Leiterschicht überragende Isolationsschicht kann vorteilhafterweise eine Isolierung des Bauteils bezüglich eines darauf oder darunter gestapelten anderen Bauteils gewährleistet werden. Das Material der Isolationsschicht kann insbesondere mindestens einen Kunststoff umfassen, welcher ausgewählt ist aus der Gruppe, bestehend aus Polyimid, Benzocyclobuten (BCB), photosensitiven Epoxydharzen, beispielsweise WPR, Polypropylen, Polyethylen, Polyethylenterephthalat, Polyurethan, Silikon und Kombinationen davon.
Die Isolationsschicht kann beispielsweise derart strukturiert sein, dass sie benachbart zu der vormaligen Durchgangsöffnung ausgesparte Abschnitte aufweist und die auf der elektrisch leitfähige Bereiche umfassenden Schicht aufgebrachte Leiterschicht freiliegt. In den ausgesparten Abschnitten können vorteilhafterweise
Kontaktkörper (Bumps) positioniert werden. Mit Hilfe dieser Kontaktkörper kann vorteilhafterweise das Bauteil elektrisch kontaktiert werden.
Im Rahmen einer weiteren Ausführungsform umfasst das Verfahren weiterhin den Schritt i) des Vereinzeins der resultierenden Anordnung derart, dass mindestens eine Trennebene durch mindestens eine Durchgangsöffnung verläuft. Insbesondere kann das Vereinzeln im Schritt i) derart erfolgen, dass mindestens eine Trennebene durch mindestens eine Durchgangsöffnung und parallel zur Durchgangsrichtung dieser Durchgangsöffnung verläuft. Dabei kann das Verein- zeln mittels einer Sägevorrichtung oder eines Lasers durchgeführt werden. Unter
Vereinzeln kann zum Beispiel verstanden werden, dass nach diesem Schritt einzelne Einheiten erhalten werden, welche kontaktierbar sind beziehungsweise mit anderen Bauteilen kontaktiert werden können. Beispielsweise können mehrere mikro- oder nanostrukturierte Bauelemente mit einem zur Kontaktierung vorge- sehenen Bereich auf den Träger aufgebracht werden, wobei die Bauelemente derart auf den Träger aufgebracht werden, dass mindestens jeweils ein zur Kontaktierung vorgesehener Bereich der Bauelemente an den Träger angrenzt, wobei die Bauelemente mit einer Umhüllmasse umhüllt werden. Dabei können die Bauelemente in einer Ausgestaltung jeweils einzeln oder in Bauteilgruppen mit der Umhüllmasse umhüllt werden. Dabei kann zwischen den einzelnen umhüllten
Bauelementen oder Bauelementgruppen zumindest ein Teil des Trägers nicht von der Umhüllmasse bedeckt sein. In einer anderen Ausgestaltung können alle Bauelemente gleichermaßen mit der Umhüllmasse umhüllt werden. Danach können die Bauelement-Umhüllmassen-Verbünde beziehungsweise der Bauele- ment-Umhüllmassen-Verbund von dem Träger abgelöst werden und eine erste, elektrisch leitfähige Bereiche umfassende Schicht auf die zuvor an den Träger angrenzende Seite der Bauelement-Umhüllmassen-Verbünde beziehungsweise des Bauelement-Umhüllmassen-Verbundes aufgebracht werden. Beispielsweise kann die erste, elektrisch leitfähige Bereiche umfassende Schicht mindestens eine elektrisch leitfähige Lage und mindestens eine elektrisch isolierende Lage aufweisen und beispielsweise derart aufgebracht werden, dass eine elektrisch isolierende Lage dem Verbund zugewandt ist. Danach kann mindestens einer Ausnehmung in die erste, elektrisch leitfähige Bereiche umfassende Schicht derart eingebracht werden, dass mindestens ein zur Kontaktierung vorgesehener Bereich des Bauelements freigelegt wird. Danach kann ein Einbringen mindes- tens einer Durchgangsöffnung durch die Umhüllmasse und ein Aufbringen einer
Leiterschicht auf die Oberfläche der Durchgangsöffnung, die Oberfläche der elektrisch leitfähige Bereiche umfassenden Schicht und den zuvor freigelegten, zur Kontaktierung vorgesehenen Bereich des Bauelementes erfolgen. Zum Beispiel kann bei mehreren vorhandenen Durchgangsöffnungen eine Vereinzelung so durchgeführt werden, dass nach dem Vereinzeln die Durchgangsöffnung jeweils zu einem Bruchteil, beispielsweise zur Hälfte an dem vereinzelten Bauteil vorhanden ist. Somit kann die geteilte, beispielsweise halbierte Durchgangsöffnung, als Durchkontakt für mehrere Bauteile genutzt werden. Dies ermöglicht vorteilhafterweise mehrere Bauteile gleichzeitig als Vielfachnutzen herzustellen. So kann vorteilhaferweise die Prozesskette verkürzt und der Materialverbrauch verringert werden.
Es ist möglich, vor dem Vereinzeln i) weitere mikro- oder nanostrukturierte Bauelemente auf die Umhüllmasse aufzubringen. Die weiteren mikro- oder na- nostrukturierten Bauelemente können beispielsweise durch Drahtkontakte
(Drahtbonds) mit der in den Verfahrensschritten a) bis h) hergestellten Anordnung elektrisch kontaktiert werden. Beispielsweise können weitere auf der Umhüllmasse aufgebrachte Bauelemente durch Drahtkontakte mit dem Bauteil, insbesondere mit einer Leiterschicht des Bauteils, elektrisch verbunden werden. Daran kann sich ein weiteres Umhüllen mit einer Umhüllmasse anschließen, so dass diese weiteren mikro- oder nanostrukturierten Bauelemente und ihre Drahtkontakte von der Umhüllmasse umhüllt sind. In einer weiteren Ausführungsform ist es möglich, weitere Bauelemente auf diesen Verbund zu stapeln und die bisher genannten Verfahrensschritte zu wiederholen. Anschließend können die Bau- teilsysteme vereinzelt werden. Insbesondere ist das erfindungsgemäße Verfahren zur Herstellung eines Bauteilsystems aus zwei oder mehr, beispielsweise erfindungsgemäßen, Bauteilen geeignet. Beispielsweise kann dabei ein erstes Bauteil auf ein weiteres Bauteil gestapelt werden. Dabei kann zum Beispiel das zweite Bauteil auf der Oberseite des ersten Bauteils angeordnet oder aufgebracht werden, wobei das zweite Bauteil mittels Kontaktkörpern (Bumps) die Leiterschicht des ersten Bauteils elektrisch kontaktiert. Dabei können die Kontaktkörper des zweiten Bauteils sowohl auf dem Leiterschichtabschnitt im Bereich des Durchkontakts (vormaligen Durchgangsöffnung) als auch auf einem Leiterschichtabschnitt im Bereich der elektrisch leitfähige Bereiche umfassenden Schicht angeordnet sein. So kann das zweite Bauteil vorteilhafterweise über den durch die Durchgangsöffnung und die Leiterschicht ausgebildeten Durchkontakt durch das erste Bauteil elektrisch kontaktiert werden. Das zweite Bauteil kann dabei ebenfalls durch das erfindungsgemäße Verfahren hergestellt werden.
Der Abstand zwischen dem ersten und dem zweiten Bauteil kann beispielsweise einen Wert in einem Bereich von > 10 μηι bis < 250 μηι, insbesondere einen Wert in einem Bereich von > 20 μηι bis < 100 μηι, aufweisen. Vorteilhafterweise können dadurch Bauteil-Packages mit einer geringen Bauhöhe realisiert werden.
Hinsichtlich weiterer Vorteile und Merkmale wird hiermit explizit auf die im Rahmen des erfindungsgemäßen Bauteils sowie der Zeichnungen erläuterten Merkmale und Vorteile verwiesen.
Ein weiterer Gegenstand der Erfindung betrifft ein Bauteil, insbesondere elektro- mechanisches Bauteil, umfassend einen Bauelement-Umhüllmassen-Verbund aus einer Umhüllmassenschicht und mindestens einem mikro- oder nanostruk- turierten Bauelement, wobei ein zur Kontaktierung vorgesehener Bereich des Bauelements einen Abschnitt einer ersten Seitenfläche des Verbundes ausbildet.
Insbesondere kann dabei das Bauelement derart in die Umhüllmassenschicht integriert sein, dass mindestens ein zur Kontaktierung vorgesehener Bereich des Bauelements einen Abschnitt einer ersten Seitenfläche des Verbundes ausbildet. Weiterhin umfasst das Bauteil eine erste, elektrisch leitfähige Bereiche umfassende Schicht, wobei die elektrisch leitfähige Bereiche umfassende Schicht mit der ersten Seitenfläche des Verbundes verbunden ist. Dabei kann beispielsweise die elektrisch leitfähige Bereiche umfassende Schicht mindestens eine elektrisch leitfähige Lage und mindestens eine elektrisch isolierende Lage umfassen. Dabei kann die elektrisch leitfähige Bereiche umfassende Schicht über eine elektrisch isolierende Lage mit der ersten Seitenfläche des Verbundes verbunden sein.
Weiterhin umfasst das Bauteil eine Leiterschicht, welche zumindest einen Abschnitt der ersten, elektrisch leitfähige Bereiche umfassende Schicht und einen Abschnitt einer zweiten, an die erste Seitenfläche angrenzenden Seitenfläche des Verbundes oder die Oberfläche einer Umhüllmassenschichtaussparung, welche sich von der ersten Seitenfläche zu einer dritten, der ersten gegenüberliegenden Seitenfläche des Verbundes erstreckt, bedeckt, wobei die Leiterschicht den zur Kontaktierung vorgesehenen Bereich des Bauelements direkt oder indirekt über die elektrisch leitfähige Bereiche umfassende Schicht, insbesondere über die elektrisch leitfähige Lage, elektrisch kontaktiert.
Die erste, elektrisch leitfähige Bereiche umfassende Schicht kann beispielsweise mindestens eine elektrisch leitfähigen Lage und mindestens eine elektrisch isolierenden Lage umfassen. Dabei kann die elektrisch leitfähige Bereiche umfassen- de Schicht über eine elektrisch isolierende Lage mit der ersten Seitenfläche des
Verbundes verbunden sein. Dabei kann die elektrisch leitfähige Bereiche umfassende Schicht weiterhin im Abschnitt des zur Kontaktierung vorgesehenen Bereiches des Bauelements ausgespart sein. Die Aussparung kann dabei durch die elektrisch leitfähige Lage und/oder durch die elektrisch isolierende Lage gehen.
Die Leiterschicht kann insbesondere zumindest den zur Kontaktierung vorgesehenen Bereich des Bauelements, einen an den zur Kontaktierung vorgesehenen Bereich des Bauelements angrenzenden Abschnitt der ersten, elektrisch leitfähige Bereiche umfassenden Schicht und eine, an diesen Abschnitt der elektrisch leitfähige Bereiche umfassende Schicht angrenzenden zweite Seitenfläche des
Verbundes oder die Oberfläche einer an diesen Abschnitt der elektrisch leitfähige Bereiche umfassende Schicht angrenzenden Umhüllmassenschichtaussparung, welche sich von der ersten Seitenfläche des Verbundes zu einer dritten, der ersten gegenüberliegenden Seitenfläche des Verbundes erstreckt, bedecken. Da- durch, dass die Leiterschicht die Oberfläche der Umhüllmassenschichtaussparung bedeckt, kann vorteilhafterweise ein Durchkontakt ausgebildet werden. Gleichzeitig kann dadurch, dass die Leiterschicht den zur Kontaktierung vorgesehenen Bereich des Bauelements bedeckt, das Bauelement vorteilhafterweise elektrisch kontaktiert werden. Zudem können dadurch, dass die Leiterschicht die erste, elektrisch leitfähige Bereiche umfassende Schicht teilweise bedeckt, vor- teilhafterweise gleichzeitig leitfähige Bereiche innerhalb der leitfähige Bereiche umfassenden Schicht mit dem Durchkontakt und/oder dem Bauelement elektrisch verbunden werden. So kann vorteilhafterweise das Stapeln und Kontaktieren von mehreren Bauteilen und damit das Herstellen von miniaturisierten Bauelement-Verpackungen erzielt werden.
Das Bauteil kann insbesondere übereinander gestapelte Bauelemente, wie in der Figur 5b illustriert, umfassen. Beispielsweise kann eine zu Figur 5b analoge Anordnung aus zwei übereinander gestapelten Bauteilen dadurch hergestellt werden, dass zuerst ein erstes Bauelement von einer Umhüllmasse umhüllt wird, dann der Verbund mit der erfindungsgemäßen Leiterschicht versehen wird, danach ein zweites Bauelement auf die Umhüllmasse oder eine Trägerschicht aufgebracht und mit der Leiterschicht kontaktiert wird und anschließend das zweite Bauelement mit einer Umhüllmasse umhüllt wird. Die Kontaktierung mit der Leiterschicht kann dabei beispielsweise durch Drahtbonds oder Anschlusskörper er- folgen.
Im Rahmen einer Ausführungsform umfasst das Bauteil eine zweite, elektrisch leitfähige Bereiche umfassende Schicht, wobei die zweite, elektrisch leitfähige Bereiche umfassende Schicht mit der dritten Seitenfläche des Verbundes ver- bunden ist, wobei die Leiterschicht weiterhin einen an die zweite Seitenfläche des Verbundes oder einen an die Umhüllmassenschichtaussparung angrenzenden Abschnitt der zweiten elektrisch leitfähige Bereiche umfassenden Schicht bedeckt. Dabei kann die zweite, elektrisch leitfähige Bereiche umfassende Schicht, analog zur ersten, mindestens eine elektrisch leitfähige Lage und min- destens eine elektrisch isolierende Lage umfassen. Gegebenenfalls kann die Leiterschicht die elektrisch isolierende Lage der zweiten elektrisch leitfähigen Bereiche umfassenden Schicht bedecken. Dazu kann beispielsweise die elektrisch leitfähige Lage der zweiten elektrisch leitfähige Bereich umfassenden Schicht teilweise ausgespart sein. Vorteilhafterweise kann dadurch eine weitere Struktu- rierung auf der zweiten Seitenfläche des Verbundes erfolgen. Im Rahmen einer weiteren Ausführungsform weist die Leiterschicht des erfindungsgemäßen Bauteils im Bereich der ersten und/oder zweiten elektrisch leitfähige Bereiche umfassende Schicht mindestens eine leiterbahnstrukturierende Aussparung auf. Vorteilhafterweise können durch geeignete Anordnung der Aus- sparungen Leiterbahnen erzeugt werden.
Im Rahmen einer weiteren Ausführungsform des erfindungsgemäßen Bauteils weist die erste und/oder zweite elektrisch leitfähige Bereiche umfassende Schicht mindestens eine leiterbahnstrukturierende Aussparung auf. Insbesondere kann dabei die elektrisch leitfähige Lage der ersten und/oder zweiten elektrisch leitfähigen Schicht eine leiterbahnstrukturierende Aussparung aufweisen. Vorteilhafterweise können diese Aussparungen zur Leiterbahnstrukturierung verwendet werden. Im Rahmen einer weiteren Ausführungsform umfasst das Bauteil eine Isolationsschicht. Vorzugsweise füllt die Isolationsschicht die leiterbahnstrukturierenden Aussparungen in der Leiterschicht und/oder der ersten und/oder zweiten elektrisch leitfähige Bereiche umfassenden Schicht aus. Gegebenenfalls kann die Isolationsschicht dabei die an die leiterbahnstrukturierenden Aussparungen angren- zenden Leiterschichtabschnitte bedecken.
Vorzugsweise überragt die Isolationsschicht die Leiterschicht, beispielsweise um > 5 μηι bis < 500 μηι. Auf diese Weise kann die Isolationsschicht zusätzlich zur Isolation von zwei aufeinander gestapelten Bauteilen dienen.
Vorzugsweise weist die Isolationsschicht im Bereich der Leiterschicht weiterhin mindestens eine Aussparung zur Aufnahme eines Kontaktkörpers und/oder zur Ausbildung einer Lötstelle auf. So kann die Isolationsschicht zusätzlich als Lötstopp dienen. Beispielsweise kann die Aussparung zur Aufnahme eines Kontakt- körpers und/oder zur Ausbildung einer Lötstelle benachbart zur Umhüllmassen- schichtaussparung ausgebildet sein.
Insbesondere kann das Bauteil einen Kontaktkörper aufweisen, welcher sich von außen durch eine Aussparung in der Isolationsschicht hindurch erstreckt und mit der Leiterschicht, insbesondere elektrisch und mechanisch, verbunden ist. Unter einem Kontaktkörper kann dabei beispielsweise ein Kontakt, ein Anschlusspad, ein Lötbump, ein Lötball oder ein Lötstelle verstanden werden.
Im Rahmen einer weiteren Ausführungsform ist die Leiterschicht im Bereich der Umhüllmassenschichtaussparung hülsenartig ausgebildet. Vorteilhafterweise führt eine hülsenartige Ausbildung zu einem verminderten Materialverbrauch, was zu einer Kostenreduzierung des Bauteils führt.
Im Rahmen einer weiteren Ausführungsform ist die Umhüllmassenschichtaus- sparung mit dem Material der Leiterschicht ausgefüllt.
Hinsichtlich weiterer Vorteile und Merkmale wird hiermit explizit auf die im Rahmen des erfindungsgemäßen Verfahrens sowie der Zeichnungen erläuterten Merkmale und Vorteile verwiesen.
Ein weiterer Gegenstand der Erfindung betrifft ein Bauteilsystem, wobei das Bauteilsystem mindestens ein erstes erfindungsgemäßes Bauteil oder ein erstes durch ein erfindungsgemäßes Verfahren hergestelltes Bauteil und mindestens ein zweites Bauteil mit mindestens einem zur Kontaktierung vorgesehenen Bereich umfasst, insbesondere wobei der zur Kontaktierung vorgesehene Bereich des zweiten Bauteils die Leiterschicht des ersten Bauteils (direkt oder indirekt) elektrisch kontaktiert. Beispielsweise kann der zur Kontaktierung vorgesehene Bereich des zweiten Bauteils die Leiterschicht des ersten Bauteils indirekt über einen Kontaktkörper elektrisch kontaktieren. Insbesondere braucht das zweite
Bauteil bei einer Anordnung von zwei Bauteilen keinen Durchkontakt aufzuweisen. Insofern das zweite Bauteil einen Durchkontakt aufweist, kann ein weiteres drittes Bauteil auf dem zweiten Bauteil über diesen Durchkontakt kontaktiert werden.
Im Rahmen einer weiteren Ausführungsform des Bauteilsystems kontaktiert der zur Kontaktierung vorgesehene Bereich des zweiten Bauteils die Leiterschicht des ersten Bauteils auf der dritten und/oder zweiten Seitenfläche des Verbundes elektrisch. Das ermöglicht eine einfache Kontaktierung. Darüber hinaus ermög- licht dies den lateralen und/oder vertikalen Platzbedarf im Package-on Package
Verbund zu optimieren. Beispielsweise kann der zur Kontaktierung vorgesehene Bereich des zweiten Bauteils die Leiterschicht des ersten Bauteils im Bereich der Umhüllmassen- schichtaussparung beziehungsweise des Durchkontakts elektrisch kontaktieren. Beispielsweise kann der zur Kontaktierung vorgesehene Bereich des zweiten
Bauteils die Leiterschicht des ersten Bauteils im Bereich der Umhüllmassen- schichtaussparung beziehungsweise des Durchkontakts über einen Kontaktkörper elektrisch kontaktieren. Insbesondere kann der Kontaktkörper dabei über der Umhüllmassenschichtaussparung beziehungsweise dem Durchkontakt positio- niert sein. Es ist jedoch ebenso möglich, dass der Kontaktkörper dabei auf einem
Bereich der Leiterschicht des ersten Bauteils positioniert ist, welcher zu der Umhüllmassenschichtaussparung beziehungsweise dem Durchkontakt benachbart und/oder beabstandet ist.
Insbesondere kann das Bauteilsystem mindestens zwei übereinander gestapelte und/oder nebeneinander angeordnete erfindungsgemäße Bauteile umfassen. Dabei können die lateralen Abmessungen von gestapelten Bauteilen unterschiedlich sein. Eine Kontaktierung der Bauteile kann von einem Bauteil über einen Durchkontakt zu einem anderen Bauteil erfolgen. Vorteilhafterweise kann eine Kontaktierung der in den Bauteilen befindlichen Bauelemente durch die zur Kontaktierung vorgesehenen Bereiche erfolgen, die über die elektrisch leitfähige Bereiche umfassende Schicht mit dem Durchkontakt, insbesondere elektrisch, verbunden sind. Durch diese Kontaktierungsanordnung können vorteilhafterweise unterschiedliche Bauelemente aus den verschiedenen Bauteilen miteinander kontaktiert werden.
Beispielsweise kann das Bauteil oder das Bauteilsystem ein Sensor oder ein multifunktionales Sensormodul sein, welches ausgewählt ist aus der Gruppe bestehend aus Drucksensoren, Beschleunigungssensor, Temperatursensor, Dreh- ratensensor, Massenflusssensor, Magnetsensor, Gassensor, Hallsensor, Feuchtigkeitssensor und Kombinationen davon.
Zeichnungen Weitere Vorteile und vorteilhafte Ausgestaltungen der erfindungsgemäßen Gegenstände werden durch die Zeichnungen veranschaulicht und in der nachfolgenden Beschreibung erläutert. Dabei ist zu beachten, dass die Zeichnungen nur beschreibenden Charakter haben und nicht dazu gedacht sind, die Erfindung in irgendeiner Form einzuschränken. Es zeigen:
FIG. 1 a-e schematische Querschnitte zur Veranschaulichung einer Variante des erfindungsgemäßen Verfahrens;
FIG. 2a, 2b schematische Querschnitte zur Veranschaulichung einer weiteren Variante des erfindungsgemäßen Verfahrens;
FIG. 3 einen schematischen Querschnitt durch eine Ausführungsform eines erfindungsgemäßen Bauteilsystems;
FIG. 4 einen schematischen Querschnitt durch eine weitere Ausführungsform eines erfindungsgemäßen Bauteilsystems;
FIG. 5a, 5b schematische Querschnitte zur Veranschaulichung einer weiteren Variante des erfindungsgemäßen Verfahrens; und
FIG. 6 eine schematische Draufsicht zur Veranschaulichung einer weiteren Variante des erfindungsgemäßen Verfahrens.
Die Figuren 1a bis 1e zeigen eine Ausführungsform des erfindungsgemäßen Verfahrens.
Die Figur 1a zeigt, dass ein erstes 1 und ein zweites 1 ' mikro- oder nanostruktu- riertes Bauelement derart auf einen Träger 3 aufgebracht wurden, dass jeweils zwei zur Kontaktierung vorgesehene Bereiche 2 an den Träger 3 angrenzen. In dieser Ausführungsform sind die mikro- oder nanostrukturierten Bauelemente 1 ,1 ' nebeneinander angeordnet und kontaktieren einander nicht direkt.
Die Figur 1 b veranschaulicht, dass die Bauelemente 1 , 1' mit einer Umhüllmasse 4 unter Ausbildung eines Bauelement-Umhüllmassen-Verbundes 5 umhüllt und von dem Träger (nicht dargestellt) abgelöst wurden. Figur 1 b zeigt, dass dabei die unteren Flächen der mikro- oder nanostrukturierten Bauelemente 1 ,1 ' in einer Ebene mit der Unterseite des Verbundes 5 liegen.
Die Figur 1c zeigt, dass sowohl auf der Unterseite als auch auf der Oberseite des Verbundes 5 jeweils eine elektrisch leitfähige Bereiche umfassende Schicht 6 aufgebracht wurde. In dieser Ausführungsform umfasst die Schicht zwei Lagen 6a und 6b. Die Lage 6a ist dabei elektrisch isolierend und kontaktiert den Verbund 5. Die Lage 6b ist elektrisch leitend und befindet sich auf der vom Verbund
5 abgewandten Seite der elektrisch leitfähige Bereiche umfassenden Schicht 6. Beispielsweise kann die elektrisch leitende Lage 6b aus einem Metall ausgebildet sein.
Die Figur 1d illustriert, dass zwei Durchgangsöffnungen 7 durch die Umhüllmasse 4 und durch die elektrisch leitfähige Bereiche umfassende Schicht 6 einge- bracht wurden. Die Durchgangsöffnungen 7 erstrecken sich dabei von der ersten
Seitenfläche des Verbundes 5, der Unterseite, zu der dritten Seitenfläche des Verbundes 5, der Oberseite. Die Durchgangsöffnungen 7 werden im Rahmen der vorliegenden Erfindung auch als Umhüllmassenschichtaussparungen 7 bezeichnet.
Die Figur 1d veranschaulicht weiterhin, dass vier Ausnehmungen 9 in die erste, elektrisch leitfähige Bereiche umfassende Schicht 6 derart eingebracht wurden, dass die zur Kontaktierung vorgesehenen Bereiche 2 des Bauelements 1 freigelegt wurden. Durch die Ausnehmungen 9 wird somit ein Zugang zu den zur Kon- taktierung vorgesehenen Bereichen 2 der Bauelemente 1 , 1 ' geschaffen.
Die Figur 1 e zeigt, dass eine Leiterschicht 8 auf die Oberfläche der Durchgangsöffnung 7, die Oberfläche der elektrisch leitfähige Bereiche umfassenden Schicht
6 und den zuvor freigelegten, zur Kontaktierung vorgesehenen Bereich 2 des Bauelementes 1 aufgebracht wurde. Dabei wurden im Bereich der Umhüllmas- senschichtaussparungen 7 hülsenartige Durchkontakte ausgebildet.
Die Figur 2a zeigt, dass nachdem ein Teil der Leiterschicht 8 und ein Teil der elektrisch leitfähigen Lage 6b unter Ausbildung von leiterbahnstrukturierenden Aussparungen abgetragen wurde, eine Isolationsschicht 10 aufgebracht wurde.
Dabei füllt die Isolationsschicht 10 die leiterbahnstrukturierenden Aussparungen in der Leiterschicht 8 und der ersten und zweiten elektrisch leitfähige Bereiche umfassenden Schicht 6 aus. Ebenfalls bedeckt die Isolationsschicht 10 die an die leiterbahnstrukturierenden Aussparungen angrenzenden Leiterschichtabschnitte 8. Zudem überragt die Isolationsschicht 10 die Leiterschicht 8. In diesem Beispiel sind die Isolationsschicht 10 und die elektrisch isolierende Lage 6a der elektrisch leitfähige Bereiche umfassenden Schicht 6 aus dem gleichen Material ausgebildet. Weiterhin sind in diesem Beispiel die Leiterschicht 8 und die elektrisch leitfähige Lage 6b der elektrisch leitfähige Bereiche umfassenden Schicht 6 aus dem gleichen Material ausgebildet. Weiterhin zeigt Figur 2a, dass die Isolationsschicht 10 im Bereich der Leiterschicht 8 zwei Aussparungen 11 zur Aufnahme eines Kontaktkörpers beziehungsweise zur Ausbildung von Lötstellen aufweist.
Die Figur 2b zeigt einen Kontaktkörper 12, welcher sich von außen durch die Aussparungen 11 in der Isolationsschicht 10 hindurch erstreckt und mit der Leiterschicht 8 elektrisch und mechanisch verbunden ist.
Die Figur 3 zeigt einen schematischen Querschnitt durch eine Ausführungsform eines erfindungsgemäßen Bauteilsystems aus einem ersten Bauteil A und einem zweiten Bauteil B, wobei das zweite Bauteil B das erste Bauteil A über einen Kontaktkörper 12 elektrisch kontaktiert.
Das erste Bauteil A umfasst in dieser Ausführungsform eine vollständig ausgefüllte Umhüllmassenschichtaussparung 7 (Durchkontakt), wobei sich auf der dritten Seitenfläche des Bauteils A keine elektrisch leitfähige Bereiche umfassende Schicht 6, Leiterschicht 8 und Isolationsschicht 10 befindet.
Das zweite Bauteil B umfasst ebenfalls zwei mit einer Umhüllmasse 4 umhüllte mikro- oder nanostrukturierte Bauelemente 1 , 1 ' sowie eine an der Unterseite dieses Bauteils B befindliche elektrisch leitfähige Bereiche umfassende Schicht 6a, 6b, eine Leiterschicht 8, eine Isolationsschicht 10 und Kontaktkörper 12, die das Bauteil A kontaktieren. Diese Kontaktkörper 12 sind insbesondere über jeweils eine mit einer Leiterschicht 8 ausgefüllten Durchgangsöffnung 7 (Durchkontakt) des ersten Bauteils A auf der dritten Seitenfläche des Bauteils A positioniert.
Die in Figur 4 gezeigte Ausführung eines erfindungsgemäßen Bauteilsystems unterscheidet sich im Wesentlichen von der in Figur 3 gezeigten Ausführungsform dadurch, dass die dritte Seitenfläche des Bauteils A eine leiterbahnstrukturierte Schicht mit einer Isolationsschicht 10 aufweist und die Umhüllmassenschichtaussparung 7 nur auf der Oberfläche mit der Leiterschicht 8 versehen ist und nicht mit der Leiterschicht 8 ausgefüllt ist. Das Bauteil B kontaktiert über seinen Kon- taktkörper 12 die Leiterschicht 8 des Bauteils A an der dritten Seitenfläche des Bauteils A.
Die Figur 5a zeigt einen schematischen Querschnitt zur Veranschaulichung einer weiteren Variante des erfindungsgemäßen Verfahrens. Figur 5a veranschaulicht, dass auf ein erfindungsgemäß hergestelltes Bauteil weitere mikro- oder na- nostrukturierte Bauelemente 1 ,1 ' aufgebracht wurden und mit der Leiterschicht 8 des Bauteils über Drahtverbindungen 13 elektrisch verbunden wurde. Dabei sind die weiteren mikro- oder nanostrukturierten Bauelemente 1 ,1 ' auf einer Trägerschicht 14 angeordnet.
Die Figur 5b veranschaulicht, dass anschließend erneut eine Umhüllmasse 4 aufgebracht wurde, um die weiteren Bauelemente 1 ,1 ' zu Umhüllen und einen Bauelement-Umhüllmassen-Verbund 5 auszubilden. Ebenso zeigt die Figur 5b die hinzugekommenen Kontaktkörper 12. Die gestrichelten Linien zeigen die Trennungslinien für eine anschließende Vereinzelung.
Die Figur 6 zeigt eine schematische Draufsicht zur Veranschaulichung einer weiteren Variante des erfindungsgemäßen Verfahrens. Die gestrichelten Linien zeigen die Trennungslinien beim Vereinzeln. Zu erkennen ist die Umhüllmasse 4 und die mit einer Leiterschicht 8 auf ihrer Oberfläche versehenen Durchkontakte

Claims

Verfahren zur Herstellung eines Bauteils (A), welches mindestens ein mikro- oder nanostrukturiertes Bauelement (1) umfasst, umfassend die Schritte: a) Aufbringen mindestens eines mikro- oder nanostrukturierten
Bauelements (1) mit mindestens einem zur Kontaktierung vorgesehenen Bereich (2) auf einen Träger (3), wobei das Bauelement (1) derart auf den Träger (3) aufgebracht wird, dass mindestens ein zur Kontaktierung vorgesehener Bereich
(2) des Bauelements (1) an den Träger (3) angrenzt; b) Umhüllen des Bauelements (1) mit einer Umhüllmasse (4); c) Ablösen des Bauelement-Umhüllmassen-Verbundes (5) von dem Träger
(3); d) Aufbringen einer ersten, elektrisch leitfähige Bereiche umfassenden Schicht (6) auf die zuvor an den Träger (3) angrenzende Seite des Bauelement-Umhüllmassen-Verbundes (5). e) Einbringen mindestens einer Durchgangsöffnung (7) durch die
Umhüllmasse (4); und f) Aufbringen einer Leiterschicht (8) auf die Oberfläche der
Durchgangsöffnung (7) und zumindest auf einen Abschnitt der ersten elektrisch leitfähigen Bereiche umfassenden Schicht (6) derart, dass die Leiterschicht (8) einen zur Kontaktierung vorgesehenen Bereich (2) elektrisch kontaktiert.
Verfahren nach Anspruch 1 , dadurch gekennzeichnet, dass in Verfahrensschritt d) zusätzlich auf die Seite des Bauelement-Umhüllmassen-Verbundes (5), welche der zuvor an den Träger (3) angrenzenden Seite gegenüberliegt, eine zweite, elektrisch leitfähige Bereiche umfassende Schicht (6) aufgebracht wird, wobei in Verfahrensschritt f) die Leiterschicht (8) zusätzlich zu- mindest auf einen Abschnitt der zweiten, elektrisch leitfähige Bereiche umfassenden Schicht (6) aufgebracht wird.
Verfahren nach Anspruch 1 oder 2, weiterhin umfassend den Schritt g) des Leiterbahnstrukturierens durch teilweises Abtragen der Leiterschicht (8) und gegebenenfalls von elektrisch leitfähigen Lagen (6b) der ersten und/oder zweiten elektrisch leitfähige Bereiche umfassenden Schicht (6).
Verfahren nach Anspruch 3, weiterhin umfassend den Schritt h) des Aufbringens einer Isolationsschicht (10) auf und/oder zwischen die leiterbahnstrukturierte Schicht (8) aus Verfahrensschritt g).
Verfahren nach den Ansprüchen 1 bis 4, weiterhin umfassend den Schritt i) des Vereinzeins der resultierenden Anordnung derart, dass mindestens eine Trennebene durch mindestens eine Durchgangsöffnung verläuft.
Bauteil, insbesondere elektromechanisches Bauteil (A), umfassend
- einen Bauelement-Umhüllmassen-Verbund (5) aus einer Umhüllmassenschicht
(4) und mindestens einem mikro- oder nanostrukturierten Bauelement (1), wobei mindestens ein zur Kontaktierung vorgesehener Bereich (2) des Bauelements (1) einen Abschnitt einer ersten Seitenfläche des Verbundes (5) ausbildet,
- eine erste, elektrisch leitfähige Bereiche umfassende Schicht (6), wobei die elektrisch leitfähige Bereiche umfassende Schicht (6) mit der ersten Seitenfläche des Verbundes (5) verbunden ist,
- eine Leiterschicht (8), welche zumindest einen Abschnitt der ersten, elektrisch leitfähige Bereiche umfassende Schicht (6) und einen Abschnitt einer zweiten an die erste Seitenfläche angrenzenden Seitenfläche des Verbundes oder die Oberfläche einer Umhüllmassenschichtaussparung (7), welche sich von der ersten Seitenfläche zu einer dritten, der ersten gegenüberliegenden Seitenfläche des Verbundes
(5) erstreckt, bedeckt, wobei die Leiterschicht (8) den zur Kontaktierung vorgesehenen Bereich (2) des Bauelements (1) direkt oder indirekt über die elektrisch leitfähige Bereiche umfassende Schicht (6) elektrisch kontaktiert. Bauteil nach Anspruch 6, dadurch gekennzeichnet, dass das Bauteil (A) eine zweite, elektrisch leitfähige Bereiche umfassende Schicht (6) umfasst, wobei die zweite, elektrisch leitfähige Bereiche umfassenden Schicht
(6) mit der dritten Seitenfläche des Verbundes (5) verbunden ist, wobei die Leiterschicht (8) weiterhin einen an die zweite Seitenfläche des Verbundes oder einen an die Umhüllmassenschichtaussparung
(7) angrenzenden Abschnitt der zweiten elektrisch leitfähige Bereiche umfassenden Schicht (6) bedeckt.
Bauteil nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass
- die Leiterschicht
(8) im Bereich der ersten und/oder zweiten elektrisch leitfähige Bereiche umfassenden Schicht (6), und/oder
- die erste und/oder zweite elektrisch leitfähige Bereiche umfassende
Schicht (6), insbesondere die elektrisch leitfähige Lage (6b) der ersten und/oder zweiten elektrisch leitfähigen Schicht (6),
mindestens eine leiterbahnstrukturierende Aussparung aufweist.
9. Bauteil nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass das Bauteil (A) eine Isolationsschicht (10) umfasst.
10. Bauteil nach Anspruch 9, dadurch gekennzeichnet, dass die Isolationsschicht (10)
- die leiterbahnstrukturierende Aussparung in der Leiterschicht (8) und/oder der ersten und/oder zweiten elektrisch leitfähige Bereiche umfassenden Schicht (6) ausfüllt, und/oder
- die an die leiterbahnstrukturierende Aussparung angrenzenden Leiterschichtabschnitte (8) bedeckt, und/oder
- die Leiterschicht (8) überragt, und/oder
- im Bereich der Leiterschicht (8) mindestens eine Aussparung (11) zur Aufnahme eines Kontaktkörpers und/oder zur Ausbildung einer Lötstelle aufweist.
Bauteil nach Anspruch 10, dadurch gekennzeichnet, dass das Bauteil mindestens einen Kontaktkörper (12) aufweist, welcher sich von außen durch eine Aussparung
(1 1) in der Isolationsschicht (10) hindurch erstreckt und mit der Leiterschicht (8), insbesondere elektrisch und mechanisch, verbunden ist.
12. Bauteil nach einem der Ansprüche 6 bis 11 , dadurch gekennzeichnet, dass
- die Leiterschicht (8) im Bereich der Umhüllmassenschichtaussparung (7) hülsenartig ausgebildet ist, oder
- die Umhüllmassenschichtaussparung (7) mit dem Material der Leiterschicht (8) ausgefüllt ist.
13. Bauteilsystem, umfassend mindestens ein erstes Bauteil (A) nach einem der Ansprüche 6 bis 12 oder ein durch ein Verfahren nach einem der Ansprüche 1 bis 5 hergestelltes Bauteil (A) und mindestens ein zweites Bauteil (B) mit mindestens einem zur Kontaktierung vorgesehenen Bereich, wobei der zur Kontaktierung vorgesehene Bereich des zweiten Bauteils (B) die Leiterschicht (8) des ersten Bauteils (A) elektrisch kontaktiert.
14. Bauteilsystem nach Anspruch 13, dadurch gekennzeichnet, dass der Kontaktkörper (12) des zweiten Bauteils (B) die Leiterschicht (8) des ersten Bauteils (A) auf der dritten und/oder zweiten Seitenfläche des Verbundes (B) kontaktiert.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548283B2 (en) * 2012-07-05 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package redistribution layer structure and method of forming same
DE102012224424A1 (de) * 2012-12-27 2014-07-17 Robert Bosch Gmbh Sensorsystem und Abdeckvorrichtung für ein Sensorsystem
CN104332452B (zh) * 2014-08-20 2017-04-19 深圳市汇顶科技股份有限公司 芯片封装模组
WO2016048363A1 (en) * 2014-09-26 2016-03-31 Intel Corporation Integrated circuit package having wire-bonded multi-die stack
FR3042064B1 (fr) * 2015-10-05 2019-06-14 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif pour connecter au moins un nano-objet associe a une puce permettant une connexion a au moins un systeme electrique externe et son procede de realisation
US10217728B2 (en) * 2016-11-22 2019-02-26 Advanced Semiconductor Engineering, Inc. Semiconductor package and semiconductor process
EP3399284B1 (de) * 2017-05-03 2019-07-10 Dr. Johannes Heidenhain GmbH Sensoreinheit zur positionsmessung
DE102017219711A1 (de) * 2017-11-07 2019-05-09 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur herstellung von planaren dünnen packages für mems sensoren
DE102018127651A1 (de) * 2018-11-06 2020-05-07 iNDTact GmbH Elektromechanischer Wandler mit einem Schichtaufbau
JP7231395B2 (ja) * 2018-12-17 2023-03-01 シャープ株式会社 センサホルダおよびそれを備えた空気調和機

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002049103A2 (en) * 2000-12-15 2002-06-20 Intel Corporation Microelectronic package having bumpless laminated interconnection layer

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
DE10250621B4 (de) 2002-10-30 2004-09-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Erzeugen verkapselter Chips und zum Erzeugen eines Stapels aus den verkapselten Chips
EP1636842B1 (de) * 2003-06-03 2011-08-17 Casio Computer Co., Ltd. Stapelbare halbleitervorrichtung und verfahren zu ihrer herstellung
TWI278048B (en) * 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
DE102004041889B4 (de) * 2004-08-30 2006-06-29 Infineon Technologies Ag Halbleitervorrichtung mit gestapelten Halbleiterbauelementen und Verfahren zu deren Herstellung
DE102006001429A1 (de) 2006-01-10 2007-03-22 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung desselben
US7750452B2 (en) * 2007-05-04 2010-07-06 Stats Chippac, Ltd. Same size die stacked package having through-hole vias formed in organic material
US7902638B2 (en) * 2007-05-04 2011-03-08 Stats Chippac, Ltd. Semiconductor die with through-hole via on saw streets and through-hole via in active area of die
US7781877B2 (en) * 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
US7790576B2 (en) * 2007-11-29 2010-09-07 Stats Chippac, Ltd. Semiconductor device and method of forming through hole vias in die extension region around periphery of die
US8072079B2 (en) * 2008-03-27 2011-12-06 Stats Chippac, Ltd. Through hole vias at saw streets including protrusions or recesses for interconnection
JP2009260165A (ja) 2008-04-21 2009-11-05 Casio Comput Co Ltd 半導体装置
US8338936B2 (en) * 2008-07-24 2012-12-25 Infineon Technologies Ag Semiconductor device and manufacturing method
GB0817831D0 (en) * 2008-09-30 2008-11-05 Cambridge Silicon Radio Ltd Improved packaging technology
US8039304B2 (en) * 2009-08-12 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of dual-molding die formed on opposite sides of build-up interconnect structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002049103A2 (en) * 2000-12-15 2002-06-20 Intel Corporation Microelectronic package having bumpless laminated interconnection layer

Also Published As

Publication number Publication date
DE102010041129A1 (de) 2012-03-22
WO2012038127A1 (de) 2012-03-29
US20130256919A1 (en) 2013-10-03
CN103098201B (zh) 2015-10-14
JP2013537368A (ja) 2013-09-30
US8987921B2 (en) 2015-03-24
CN103098201A (zh) 2013-05-08
JP5714112B2 (ja) 2015-05-07

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