EP2513957A2 - Verfahren zur herstellung einer elektronischen baugruppe und elektronische baugruppe - Google Patents

Verfahren zur herstellung einer elektronischen baugruppe und elektronische baugruppe

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EP2513957A2
EP2513957A2 EP10792842A EP10792842A EP2513957A2 EP 2513957 A2 EP2513957 A2 EP 2513957A2 EP 10792842 A EP10792842 A EP 10792842A EP 10792842 A EP10792842 A EP 10792842A EP 2513957 A2 EP2513957 A2 EP 2513957A2
Authority
EP
European Patent Office
Prior art keywords
layer
conductive layer
bumps
component
openings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP10792842A
Other languages
English (en)
French (fr)
Inventor
Andreas Ostmann
Manessis Dionysios
Lars BÖTTCHER
Stefan Karaszkiewicz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Technische Universitaet Berlin
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Technische Universitaet Berlin
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV, Technische Universitaet Berlin filed Critical Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Publication of EP2513957A2 publication Critical patent/EP2513957A2/de
Withdrawn legal-status Critical Current

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    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
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    • H05K3/025—Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates by transfer of thin metal foil formed on a temporary carrier, e.g. peel-apart copper

Definitions

  • the invention relates to a process for preparing an electronic assembly, wherein at least 'one electronic component in an insulating material is at least partially embedded, and an electronic assembly prepared by the method.
  • a method for embedding electronic components is described in which the electronic component is placed on a foil arrangement of conductive layer and carrier foil by means of an adhesive layer and is surrounded by an insulating mass.
  • the carrier layer is removed and holes are drilled from the side of the conductive layer to connect to the bumps or pads of the at least one electronic component. Subsequently, the conductive layer with a
  • An essential feature of the known methods is that it is always necessary to drill a hole from the surface to the chip contacts or contacts of the electronic component. This is associated with a number of disadvantages. This makes it necessary to geometrically bring three elements into a coincident position (chip contact via and trace). Furthermore, the size of holes to the components to be embedded process-related set a lower limit, whereby the smallest achievable contact grid is limited. Finally, the galvanic filling of the hole with metal, generally copper, limits the realizable aspect ratio, ie holes with a small diameter must also have a correspondingly small depth, which in turn meets the requirements for the control of
  • the invention has for its object to provide a method for producing an electronic assembly that is suitable for small contact grid of the components to be embedded and process steps simplified.
  • Trace width lie. It is sufficient if only part of the track is in line with the bump. No vias need to be created, eliminating the associated constraints and reducing overall process costs. By eliminating the vias also reduces the thickness of the structure.
  • a conductive layer is provided as the starting material, which may be formed as a film and which may also be referred to as a film arrangement.
  • This conductive layer preferably of copper, is with
  • openings which are deep-etched as blind holes etched into the layer or structured.
  • the starting material is the film arrangement of two layers, the conductive layer and the carrier layer, preferably of different materials, ie instead of a homogeneous, for example copper foil, a thin film is used on a carrier, the carrier layer being made of polymer ceramic or else a metal, such as aluminum is formed.
  • the openings are made such that they pass through holes as holes through the conductive layer, wherein the film assembly is provided in their entirety from the side of the conductive layer with the holes, for example, depth-controlled etched or
  • the removal of a portion of the conductive layer or the carrier layer in both cases can be done by etching, wherein on the opposite side of the dielectric layer depth controlled etched to expose the bumps in the holes of the conductive film.
  • the carrier layer can also, in particular if it consists of polymer or ceramic components, be deducted.
  • the metallization layer is deposited on the conductive layer and the exposed bumps using the same material as the conductive layer, resulting in a uniform metal layer that makes excellent contact with the bumps.
  • the bumps are advantageously made of copper or copper with a tin layer, or else of nickel and palladium (Ni / Pd) or of gold, but a similarly contactable metallization or alloy can be used.
  • the bumps can be protected by means of an etch-resistant layer which is removed before the application of the metallization layer. This has the advantage that when removing the carrier layer or a part of the conductive layer, the bumps are not damaged.
  • the blind holes in the conductive capable of producing a layer having a depth less than the height of the bumps or the thickness of the conductive layer of the film assembly is less than the height of the bumps, thereby improving the subsequent contacting with the metallization layer.
  • the openings in the conductive layer can be used as alignment marks, so that a positionally accurate arrangement is possible without additional borrowed structures.
  • each opening can each accommodate a bump or an opening or a hole can each be formed so that a plurality of bumps can be recorded. This can happen when the bump distance becomes very small, for example, bumps can be formed as frames along the chip periphery.
  • Fig. 1 shows a sequence of the method steps for
  • Fig. 2 shows a sequence of Maschinenmatschr te for producing an assembly according to the invention according to another embodiment.
  • Fig. Lh an embodiment of the electronic assembly according to the invention is shown schematically, wherein the electronic module 1, the electronic in the Heinrichsverfah- as bumps 3 formed contacts, a
  • the starting point is a film arrangement which is provided according to FIG. 1a, this film arrangement being a copper foil 7 in the exemplary embodiment.
  • the copper foil 7 is structured in this way, i. depth-controlled structures that formed as blind holes openings 8 are formed (Fig. 1b).
  • Fig. 1b On the structured copper foil is at least in the
  • An adhesive layer 5 is applied in the region of the attachment to the component 2, and the component 2, which has been provided on its contact surfaces with the metal bumps or bumps 3 beforehand, is moved with the front side or top side downwards into or into the Adhesive layer 5 and placed on the copper foil 7, such that the bumps 3 engage in the openings or blind holes 8, which simultaneously serve to adjust the component 2 on the copper foil 7.
  • the arrangement according to FIG. 1d is distinguished from the side of the component 2 facing away from the contacts with a dielectric layer 4
  • the dielectric layer is e.g. a thin plate called prepreg, which is laid up. The assembly is then in a conventional in the printed circuit board vacuum lamination
  • the prepreg is e.g. made of fiberglass reinforced epoxy resin.
  • the dielectric layer may also be otherwise formed, e.g. be produced by means of a potting compound.
  • the copper foil 7 is etched so far deep controlled that the surface of the bumps 3 is exposed, wherein a conductive
  • Layer 7 'persists. If the bumps 3 were provided with an etching-resistant layer for their protection beforehand, this layer is removed or the entire surface of the conductive layer 7 'and that of the bumps 3 are cleaned, so that possible residues on both the bump surface and on the bump surface
  • a copper layer is deposited on the exposed surface 7 ', whereby, together with the conductive layer, a copper layer is deposited
  • Layer 7 results in a common thicker metallization layer 6 '.
  • This metallization layer 6 ' is structured such that the desired conductor tracks 6 are formed, which overlap with the bumps 3 for their contacting.
  • Fig. 2a to h is another embodiment in which, instead of the homogeneous copper foil 7, a thin copper foil, for example corresponding to the conductive layer 7 'according to FIG. 1f, is provided, which is connected to a carrier layer 10, for example by a thin adhesive layer.
  • the carrier film 10 may consist of a very wide variety of materials, for example as a polymer layer,
  • Steps 2c) and d) correspond to those of FIGS. 1c) and d), whereby, as in FIG. 1d, a thin adhesive layer remains between component 2 and copper foil. If, for example, the carrier layer
  • etching step (Fig. Le) is replaced by the peeling.

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer elektronischen Baugruppe (1), bei der mindestens ein elektronisches Bauteil (2) in ein isolierendes Material (4) zumindest teilweise eingebettet ist, mit folgenden Schritten: Bereitstellen einer Folienanordnung (7' + 10), die mindestens eine leitfähige Schicht (7') und eine Trägerschicht (10) aufweist, oder nur einer leitfähigen Schicht (7), Strukturieren der leitfähigen Schicht (7, 7'), derart, dass Öffnungen in Form von Sacklöchern oder Durchgangslöchern (8) für die Aufnahme von Bumps (3) hergestellt werden, die mit den Kontaktflächen des mindestens einen elektronischen Bauteils (2) verbunden sind, Aufbringen einer Klebeschicht (5) auf die mit Öffnungen (8) versehene leitfähige Schicht (7, 7'), Aufsetzen des mindestens einen Bauteils(2) auf die Folienanordnung (7' + 10) bzw. in die leitfähige Schicht (7) derart, dass die Bumps (3) in die Öffnungen (8) der leitfähigen Schicht (7, 7') eingreifen, teilweises Einbetten des mindestens einen Bauteils (2) von der den Bumps (3) entgegengesetzten Seite in eine Dielektrikumsschicht (4), Entfernen der Trägerschicht (10) der Folienanordnung (10 + 7') oder eines Teils der leitfähigen Schicht ( 7) derart, dass die Oberfläche der Bumps (3) freigelegt wird, Abscheiden einer Metallisierungsschicht auf die Seite der verbleibenden leitenden Schicht (7') mit den freigelegten Bumps (3), Strukturieren der Metallisierungsschicht und der leitenden Schicht (7') zur Herstellung von Leiterzügen (6), die mit den Bumps (3) überlappen. Die Erfindung betrifft ferner eine durch ein derartiges Verfahren hergestellte elektronische Baugruppe (1).

Description

Verfahren zur Herstellung einer elektronischen Baugruppe und elektronische Baugruppe
Die Erfindung betrifft ein Verfahren zur Herstellung einer elektronischen Baugruppe, bei der mindestens' ein elektronisches Bauteil in ein isolierendes Material zumindest teilweise eingebettet ist und eine elektronische Baugruppe, hergestellt nach dem Verfahren.
Die Integration bzw. Einbettung von dünnen Halbleiterkomponenten in Dielektrika von Leiterplatten im Mehrlagenaufbau, die über galvanisierte Cu-Verbindungen (Vias) ankontaktiert sind, bekommt im Zuge der Weiterentwicklung der Produktminiaturisierung einen immer größeren Stellenwert.
Es ist existiert bereits eine Reihe von Verfahren zur Einbettung von Halbleiterbauteilen in organische Sub- strate, welche zum Teil bereits in der Fertigung ein- gesetzt werden. Diese können eingeteilt werden in Verfahren, bei denen der Chip mit seiner strukturierten Seite nach oben oder nach unten auf einen Träger gesetzt wird. Das letztgenannte Verfahren weist eine besonders gute Eignung zur Einbettung von Bauteilen mit feinem Kontaktraster auf, da bei ihm die Dielektrikumsdicke zwischen Chipkontakten und dem Träger besonders genau kontrolliert werden kann. Aus der US 2007/0227761 AI ist beispielsweise ein
Verfahren zum Einbetten von elektronischen Komponenten beschrieben, bei dem die elektronische Komponente auf eine Folienanordnung aus leitender Schicht und Trägerfolie mittels einer Klebeschicht aufgesetzt wird und von einer isolierenden Masse umgeben wird.
Die Trägerschicht wird entfernt und von der Seite der leitenden Schicht werden Löcher gebohrt, um eine Verbindung zu den Bumps bzw. den Kontaktflächen des mindestens einen elektronischen Bauteils herzustellen. Anschließend wird die leitende Schicht mit einer
Metallisierung versehen und beide werden entsprechend den Vorgaben strukturiert.
Ein wesentliches Merkmal bei den bekannten Verfahren liegt darin, dass immer das Bohren eines Lochs von der Oberfläche zu den Chipkontakten bzw. Kontakten des elektronischen Bauteils erforderlich ist. Damit ist eine Reihe von Nachteilen verbunden. Damit ist es notwendig, drei Elemente geometrisch in eine überein- stimmende Lage zu bringen (Chipkontakt via und Leiterbahn) . Weiterhin ist der Größe von Löchern zu den einzubettenden Bauteilen prozessbedingt eine untere Grenze gesetzt, wodurch das kleinste erreichbare Kontaktraster begrenzt wird. Schließlich begrenzt die galvanische Auffüllung des Lochs mit Metall, im Allgemeinen Kupfer, das realisierbare Aspektverhältnis, d.h. Löcher mit kleinem Durchmesser müssen auch eine entsprechend geringe Tiefe aufweisen, was wiederum die Anforderungen an die Kontrolle der
Dielektrikumsdicke deutlich erhöht.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer elektronischen Baugruppe zu schaffen, das für kleine Kontaktraster der einzubettenden Bauteile geeignet ist und Verfahrensschritte vereinfacht .
Diese Aufgabe wird jeweils erfindungsgemäß durch die Merkmale der unabhängigen Ansprüche gelöst.
Durch die in den Unteransprüchen angegebenen Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen möglich.
Dadurch, dass bei dem Verfahren zur Herstellung einer elektronischen Baugruppe mindestens ein elektronisches Bauteil auf eine leitfähige Schicht bzw. auf eine Folienanordnung aus einer leitfähigen Schicht und einer Trägerschicht aufgesetzt wird, wobei die leitfähige Schicht Öffnungen in Form von Sacklöchern oder Durchgangslöchern aufweist, in die mit Kontakt- flächen des elektronischen Bauteils verbundene Bumps eingreifen und eine vorher aufgebrachte nicht leitende Klebstoffschicht das Bauteil fixiert, dass das mindestens eine Bauteil von der den Bumps entgegengesetzten Seite in eine Dielektrikumsschicht zumindest teilweise eingebettet wird und anschließend ein Teil der leitfähigen Schicht bzw. die Trägerschicht der Folienanordnung derart entfernt wird, dass die Oberfläche der Bumps freigelegt wird und dass eine Metallisierungsschicht auf die Seite der leitenden
Schicht mit den freigelegten Bumps aufgebracht wird, die anschließend strukturiert wird, um Leiterzüge herzustellen, die mit den Bumps überlappen, kann eine elektronische Baugruppe hergestellt werden, bei der die Bauteile mit einem deutlich geringeren Kontakt- raster als im Stand der Technik eingebettet werden können. Bei dem erfindungsgemäßen Verfahren werden geringere Anforderungen an die geometrische Genauigkeit der Prozessschritte gestellt, da unter anderem Bumps und Leiterzüge nur noch einen Überlapp aufwei- sen müssen, d.h. der Bump muss nicht innerhalb der
Leiterbahnbreite liegen. Es ist hinreichend, wenn nur ein Teil der Leiterbahn mit dem Bump in Deckung ist. Es müssen keine Vias erzeugt werden, wobei die damit verbundenen Einschränkungen entfallen und insgesamt werden die Verfahrenskosten gesenkt. Durch das Wegfallen der Vias reduziert sich außerdem die Dicke des Aufbaus .
Die Erfindung ist anhand von den zwei in den unabhän- gigen Ansprüchen dargelegten Grundausführungsformen realisiert. In der einen Ausführungsform ist als Ausgangsmaterial eine leitende Schicht vorgesehen, die als Folie ausgebildet sein kann und die gegebenenfalls auch als Folienanordnung bezeichnet wird. Diese leitende Schicht, vorzugsweise aus Kupfer, wird mit
Öffnungen versehen, die als Sacklöcher tiefengesteuert in die Schicht geätzt bzw. strukturiert werden.
In der anderen Ausführungsform ist das Ausgangsmate - rial die Folienanordnung aus zwei Schichten, der leitfähigen Schicht und der Trägerschicht, vorzugsweise aus unterschiedlichen Materialien, d.h. statt einer homogenen, beispielsweise Kupferfolie wird eine dünne Folie auf einem Träger eingesetzt, wobei die Trägerschicht aus Polymerkeramik oder auch einem Metall, wie Aluminium ausgebildet ist. Bei dieser Vari- ante werden die Öffnungen derart hergestellt, dass sie als Löcher durch die leitfähige Schicht hindurchgehen, wobei die Folienanordnung in ihrer Gesamtheit von der Seite der leitfähigen Schicht mit den Löchern versehen wird, z.B. tiefengesteuert geätzt bzw.
strukturiert wird.
Als vorteilhafte Variante kann das Entfernen eines Teils der leitfähigen Schicht bzw. der Trägerschicht in beiden Fällen durch Abätzen geschehen, wobei auf der der Dielektrikumsschicht entgegengesetzten Seite tiefengesteuert geätzt wird, um die Bumps in den Löchern der leitfähigen Folie freizulegen. Die Trägerschicht kann jedoch auch, insbesondere wenn sie aus Polymer besteht bzw. Keramikbestandteile aufweist, abgezogen werden.
Vorteilhafterweise wird die Metallisierungsschicht auf die leitfähige Schicht und die freigelegten Bumps unter Verwendung des gleichen Materials wie die leitfähige Schicht abgeschieden, wodurch eine einheitliche Metallschicht entsteht, die eine hervorragende Kontaktierung zu den Bumps herstellt. Die Bumps bestehen dabei vorteilhafterweise aus Kupfer oder aus Kupfer mit einer Zinnschicht, oder aber auch aus Nickel und Palladium (Ni/Pd) oder auch aus Gold, wobei jedoch eine ähnlich kontaktierfähige Metallisierung bzw. Legierung verwendet werden kann. Dabei können die Bumps mit Hilfe von einer ätzbeständigen Schicht geschützt werden, die vor dem Aufbringen der Metallisierungsschicht entfernt wird. Dies bringt den Vorteil mit, dass bei Entfernen der Trägerschicht bzw. eines Teils der leitfähigen Schicht die Bumps nicht beschädigt werden.
Vorteilhafterweise werden die Sacklöcher in der leit- fähigen Schicht mit einer Tiefe hergestellt, die geringer ist als die Höhe der Bumps oder die Dicke der leitfähigen Schicht der Folienanordnung ist geringer als die Höhe der Bumps ist, wodurch die anschließende Kontaktierung mit der Metallisierungsschicht verbessert wird. Durch das "Einsetzen" der Bumps in die tiefengesteuert geätzten Sacklöcher oder die Löcher der leitfähigen Schicht gibt es in Z-Richtung einen "Anschlag" , der einerseits durch den Sacklochgrund und andererseits durch die Trägerfolie gebildet wird.
Dadurch wird die Dicke des Dielektrikums zwischen Chip und Cu-Folie genau eingestellt. Dies führt zu besseren Zuverlässigkeitswerten, da nicht die Gefahr einer zu dünnen Schicht besteht.
In vorteilhafter Weise kann bei der Platzierung der elektronischen Bauteile bzw. des mindestens einen Bauteils die Öffnungen in der leitfähigen Schicht als Justagemarken eingesetzt werden, so dass ohne zusätz- liehen Aufbaue eine positionsgenaue Anordnung möglich ist. Je nach Aufbau der Kontaktierungsflächen des Bauteils kann jede Öffnung jeweils einen Bump aufnehmen oder eine Öffnung bzw. ein Loch kann jeweils so ausgebildet sein, dass mehrere Bumps aufgenommen wer- den können. Dies kann dann geschehen, wenn der Bump- abstand sehr klein wird, beispielsweise können Bumps als Rahmen entlang der Chipperipherie ausgebildet werden .
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird in der nachfolgenden Beschreibung näher erläutert. Es zeigen
Fig. 1 eine Abfolge der Verfahrensschritte zur
Herstellung einer erfindungsgemäßen Baugruppe gemäß einer Ausführungsform, Fig. 2 eine Abfolge der Verfahrensschr t e zur Herstellung einer erfindungsgemäßen Baugruppe gemäß einer anderen Ausführungsform .
In Fig. lh ist ein Ausführungsbeispiel der erfindungsgemäßen elektronischen Baugruppe schematisch dargestellt, wobei die elektronische Baugruppe 1 das elektronische Bauteil 2 mit beim Herstellungsverfah- ren als Bumps 3 ausgebildete Kontaktierungen, eine
Dielektrikumsschicht 4 und eine nichtleitende Klebstoffschicht 5, in die das Bauteil 2 eingebettet ist und Leiterzüge 6 umfasst, die mit den Bumps 3 bzw. den Kontaktierungen teilweise überlappen.
Anhand der Verfahrensschritte in Fig. la bis lh wird nunmehr die Herstellung des Bauteils 1 beschrieben.
Ausgangspunkt ist eine Folienanordnung, die entspre- chend Fig. la bereitgestellt wird, wobei diese Folienanordnung im Ausführungsbeispiel eine Kupferfolie 7 ist. Die Kupferfolie 7 wird derart strukturiert, d.h. tiefengesteuert strukturiert, dass als Sacklöcher ausgebildete Öffnungen 8 gebildet werden (Fig. 1b) . Auf die strukturierte Kupferfolie wird zumindest im
Bereich der Befestigung mit dem Bauteil 2 eine Klebstoffschicht 5 aufgetragen und das Bauteil 2, das vorher auf seinen Kontaktflächen mit den metallischen Höckern oder Bumps 3 versehen wurde, wird entspre- chend dem Pfeil 9 mit der Vorderseite oder Oberseite nach unten auf bzw. in die Klebstoffschicht 5 und auf die Kupferfolie 7 gesetzt, derart, dass die Bumps 3 in die Öffnungen bzw. Sacklöcher 8 eingreifen, die gleichzeitig zur Justage des Bauteils 2 auf der Kup- ferfolie 7 dienen. Der zusammengesetzte Zustand des
Bauteils auf der Kupferfolie 7 und der Klebeschicht 5 ist in Fig. ld dargestellt.
Entsprechend Fig. le wird die Anordnung nach Fig. ld von der zu den Kontaktierungen abgewandten Seite des Bauteils 2 mit einer Dielektrikumsschicht 4
verpresst, wodurch das Bauteil 2 teilweise in die Dielektrikumsschicht 4 und die KlebstoffSchicht 5 eingebettet ist. Die Dielektrikumsschicht ist z.B. eine dünne Platte, Prepreg genannt, die aufgelegt wird. Die Anordnung wird dann in einer in der Leiterplattentechnik üblichen Vakuumlaminierpresse
verpresst. Das Prepreg besteht z.B. aus Glasfasergewebe verstärktem Epoxidharz. Die Dielektrikumsschicht kann jedoch auch auf andere Weise, z.B. mittels einer Vergussmasse hergestellt werden.
Entsprechend Fig. lf wird die Kupferfolie 7 so weit tiefenkontrolliert abgeätzt, dass die Oberfläche der Bumps 3 freigelegt wird, wobei eine leitfähige
Schicht 7' bestehen bleibt. Falls die Bumps 3 mit einer ätzbeständigen Schicht zuvor für ihren Schutz versehen waren, wird diese Schicht entfernt bzw. die gesamte Oberfläche der leitfähigen Schicht 7' sowie die der Bumps 3 gereinigt, so dass mögliche Rückstän- de sowohl auf der Bumpoberfläche als auch auf der
Oberfläche der leitfähigen Schicht entfernt werden. Anschließend wird entsprechend Fig. lg auf der freigelegten Oberfläche 7' eine Kupferschicht abgeschieden, wodurch sich zusammen mit der leitfähigen
Schicht 7· eine gemeinsame dickere Metallisierungsschicht 6' ergibt. Diese Metallisierungsschicht 6' wird derart strukturiert, dass die gewünschten Leiterzüge 6 entstehen, die sich mit den Bumps 3 für ihre Kontaktierung überlappen.
In Fig. 2a bis h ist ein anderes Ausführungsbeispiel dargestellt, wobei anstelle der homogenen Kupferfolie 7 eine dünne Kupferfolie, beispielsweise entsprechend der leitfähigen Schicht 7' nach Fig. lf vorgesehen ist, die mit einer Trägerschicht 10 beispielsweise durch eine dünne Klebeschicht verbunden ist. Dabei kann die Trägerfolie 10 aus den unterschiedlichsten Materialien bestehen, z.B. als Polymerschicht,
Schicht mit Keramikbestandteilen oder aber auch als Metallschicht, z.B. Aluminiumschicht, ausgebildet sein. Die Öffnungen 8 werden als Durchgangslöcher durch die dünne Kupferfolie 7' hindurch strukturiert (Fig. 2b) . Die Schritte 2c) und d) entsprechen denen der Fig. lc) und d) , wobei, wie bei Fig. ld, zwischen Bauteil 2 und Kupferfolie eine dünne Klebeschicht be- stehen bleibt. Wenn beispielsweise die Trägerschicht
10 als Polymerschicht ausgebildet ist, kann sie entsprechend Fig. 2e von der vorhandenen dünnen Kupferfolie 7' abgezogen werden, so dass der Ätzschritt (Fig. le) durch das Abziehen ersetzt wird.
Falls als Trägerschicht 10 eine Metallschicht verwendet wird, kann diese entsprechend der Fig. le tiefengesteuert geätzt werden. Anschließend wird bei Vorhandenseine einer Schutzschicht auf den Bumps 3 diese durch Ätzen entfernt, so dass, wie in Fig. lf, die
Kontaktflächen der Bumps 3 freiliegen. Die anderen Verarbeitungsschritte sind wie in Zusammenhang mit Fig. lg und h beschrieben.

Claims

Patentansprüche
Verfahren zur Herstellung einer elektronischen Baugruppe, bei der mindestens ein elektronisches Bauteil (2) in ein isolierendes Material (2, 5) zumindest teilweise eingebettet ist, mit folgenden Schritten:
- Bereitstellen einer leitfähigen Schicht (7) ,
- Strukturieren der leitfähigen Schicht (7) , derart, dass Öffnungen in Form von Sacklöchern (8) für die Aufnahme von Bumps (3) hergestellt werden, die mit den Kontaktflächen des mindestens einen elektronischen Bauteils (2) verbunden sind,
- Aufbringen einer Klebeschicht (5) auf die
Seite der leitfähigen Schicht, die mit den Öffnungen (8) versehen ist,
- Aufsetzen des mindestens einen Bauteils (2) auf die leitfähige Schicht derart, dass die Bumps (3) in die Öffnungen (8) der leitfähigen Schicht eingreifen,
- teilweises Einbetten des mindestens einen
Bauteils (2) von der den Bumps (3) entgegengesetzten Seite in eine Dielektrikumsschicht (4) ,
- Entfernen eines Teils der leitfähigen Schicht derart, dass die Oberfläche der Bumps (3) freigelegt wird, - Abscheiden einer Metallisierungsschicht auf die Seite der leitenden Schicht mit den freigelegten Bumps,
- Strukturieren der Metallisierungsschicht und der leitenden Schicht zur Herstellung von Leiterzügen (6), die mit den Bumps (3) überlappen .
Verfahren zur Herstellung einer elektronischen Baugruppe, bei der mindestens ein elektronisches Bauteil (2) in ein isolierendes Material (2, 5) zumindest teilweise eingebettet ist, mit folgenden Schritten:
- Bereitstellen einer Folienanordnung, die mindestens eine leitfähige Schicht (7') und eine Trägerschicht (10) aufweist,
- Strukturieren der leitfähigen Schicht (7'), der Folienanordnung derart, dass Durchgangs - löcher ausgebildete Öffnungen (8) für die Aufnahme von Bumps (3) hergestellt werden, die mit den Kontaktflächen des mindestens einen elektronischen Bauteils (2) verbunden sind,
- Aufbringen einer Klebeschicht (5) auf die mit Öffnungen (8) versehene leitfähige Schicht,
- Aufsetzen des mindestens einen Bauteils (2) auf die Folienanordnung von der Seite der leitfähigen Schicht derart, dass die Bumps (3) in die Öffnungen (8) der leitfähigen Schicht eingreifen,
- teilweises Einbetten des mindestens einen
Bauteils (2) von der den Bumps (3) entgegen- gesetzten Seite in eine Dielektrikumsschicht (4) ,
Entfernen der Trägerschicht (10) der Folienanordnung derart, dass die Oberfläche der Bumps (3) freigelegt wird,
- Abscheiden einer Metallisierungsschicht auf die Seite der leitenden Schicht (V) mit den freigelegten Bumps,
- Strukturieren der Metallisierungsschicht und der leitenden Schicht zur Herstellung von Leiterzügen (6), die mit den Bumps (3) überlappen.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Sacklöcher (9) tiefengesteuert in die Schicht (7) geätzt werden.
Verfahren nach Anspruch 1 oder Anspruch 3 , dadurch gekennzeichnet, dass die leitfähige
Schicht (7) nach dem Aufsetzen des elektronischen Bauteils (2) und Versehen mit der
Dielektrikumsschicht (4) von der Seite entgegengesetzt zu den Sacklöchern zur Freilegung der Bumps (3) tiefengesteuert geätzt wird.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die leitfähige Schicht (71) und die Trägerschicht (10) aus unterschiedlichen Materialien bestehen.
Verfahren nach Anspruch 2 oder Anspruch 4, dadurch gekennzeichnet, dass die Trägerschicht (10) durch Ätzen oder Abziehen von der Anordnung aus leitfähiger Schicht, aufgesetztem Bauteil (2) und Dielektrikumsschicht (4) entfernt wird. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Metallisierungsschicht (61) unter Verwendung des gleichen Materials wie die leitfähige Schicht (7, 7') abgeschieden wird.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das mindestens eine Bauteil (2) mit der Dielektrikumsschicht (4) verpresst wird.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Öffnungen (8) in der leitfähigen Schicht (7) mit einer Tiefe hergestellt werden, die geringer ist als die Höhe der Bumps (3) oder die Dicke der leitfähigen Schicht (7') geringer als die Höhe der Bumps (3) ist .
Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Bumps (3) mit einer ätzbeständigen Schicht geschützt werden, die vor dem Aufbringen der Metallisierungsschicht entfernt wird.
Elektronische Baugruppe, hergestellt nach dem Verfahren nach einem der Ansprüche 1 bis 10.
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